JP2006504282A - 半導体ウエハを平坦化する方法および装置 - Google Patents

半導体ウエハを平坦化する方法および装置 Download PDF

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Abstract

半導体ウエハを平坦化する方法は、ウエハの表面に粒子を含んだ流体を供給し、これらの粒子に対して、表面に垂直な成分を有する力を加えるように場を発生させることにより、粒子が表面に接触してそこから材料を除去する。代替方法、半導体装置、および半導体処理装置もまた開示されている。

Description

本発明は、一般的には半導体ウエハ処理に関し、さらに詳細には半導体装置上の材料の研磨または平坦化および堆積のための方法および装置、ならびにこれによって製造される半導体装置に関する。
半導体装置製造工程の一部として、銅、タングステン、アルミニウム、シリコン、二酸化ケイ素、窒化ケイ素などの材料が、通常、半導体ウエハの表面上に堆積され、その表面を平坦化するよう半導体ウエハから材料を除去するために、化学的機械研磨（‘ＣＭＰ'）工程が利用される。従来技術の図１は、従来のＣＭＰ工程を行うために使用されるＣＭＰシステム５の斜視図であり、図２は、ＣＭＰシステム５の一部の展開断面図９である。図１において、ＣＭＰシステム５は、回転台１２上に配置された研磨パッド１０の上に、回転担体１６を備えている。図２は、半導体ウエハ１４を含む回転担体１６を示しており、半導体ウエハ１４の表面１７は、半導体ウエハ表面から材料を除去するために、研磨パッド１０に押圧され擦り合わされる。一般に、ＣＭＰ処理は、表面が研磨または平坦化されるように、表面の形状を減少させる。
従来のＣＭＰ工程の際は、化学液１８も必要とされ、第１の供給装置７によってＣＭＰシステム５に供給される。図示されていないが、一般には、通常すでに化学液１８に混合されスラリーとして慣例的に知られている、アルミナまたはシリカなどの微粒子研磨剤もまた、ＣＭＰ工程には必要である。研磨粒子の寸法は、通常、数ナノメートルから数マイクロメートルの範囲である。研磨粒子は、化学液１８に既に混合されている必要はなく、研磨パッド１０に埋め込まれていてもよい。あるいは、研磨粒子は、第２の供給装置（図示せず）によってＣＭＰシステム５に別途供給されて、研磨パッド１０上で化学液１８と混合されてもよい。動作の際には、化学液１８および／または研磨粒子を含んだスラリーは、研磨パッド１０を連続的に湿らすように使用され、パッド１０が半導体ウエハ１４の表面に対して機械的に擦り合わされるが、これは一般に、スラリーの粒子をウエハに対して接触させ押圧することを伴い、ウエハ１４の表面の材料の除去および平坦化を可能にする。
米国特許第６，４０２，９７８号明細書 米国特許第６，２９７，１５９号明細書 米国特許第５，５７７，９４８号明細書 米国特許出願公開第２００２／０１１５２８５号明細書 米国特許第５，８３９，９４４号明細書 米国特許第６，０２２，８０８号明細書 米国特許第６，０３３，９７７号明細書
最近まで、ＣＭＰは、高速半導体装置を製造する効果的な技術として、極めて大量でますます増大している研究および設計の対象となってきた。これは、性能を実現するために、半導体装置製造において新しい材料が使用されているからである。高導電率銅（アルミニウムに代わる）が、半導体装置に組み込まれてきた。銅は、通常、ラインおよびプラグ（さらにバイアホール、接点）を形成し、半導体ウエハ上の多数の半導体装置を接続する。低誘電率材料（二酸化ケイ素に代わる）もまた、相互接続ライン間の材料として使用するために評価されている。さらに、銅線の導入と共に、公知の“ダマシン（Ｄａｍａｓｃｅｎｅ）”（さらにインレイ、デュアルダマシン、またはデュアルインレイ）処理を利用して、銅線および／またはバイアホールを形成してきた。ダマシン工程の際、銅の層は、通常、パターンニングされた誘電材料の上に堆積され、ウエハの表面は、銅が表面の一部から除去されて、その下の誘電材料を露出させるように、ＣＭＰ処理により平坦化される。銅は、ラインおよび／またはバイアホールを形成するように、パターン領域に埋め込まれたまま残る。ＣＭＰ工程の後には、表面上に別の層の堆積を行うこともできる。
さらに、半導体装置の性能を向上させるためには、１つの半導体装置上にさらに多くの層が必要である。一般にこのような層はそれぞれ、次の層を付加する前に平坦化されるので、ＣＭＰ工程はさらに頻繁に使用される。さらに、半導体装置は、性能を向上させるために小型化されているので、さらに多くの構成が、よりコンパクトな領域内に形成されるのにつれて、ラインなどの装置構成はますます小さくなっている。層の数の増加と構成の小型化は、堆積およびＣＭＰなどの工程の要件が、半導体製造工程全体にとってますます難しくかつますます重要になってきていることを意味する。
この最先端の製造工程の過程におけるＣＭＰ処理の比較的良好な実現にも関わらず、特に、ますます高度な多層構造を利用し、新しい材料を採用した半導体処理の発展を考えるに、数多くの問題が存在している。具体的な問題となる部分としては、基板上に堆積される層（例えば誘電材料、金属ライン）に対する損傷、表面汚染、平坦化／研磨の適切さ、処理コスト、およびスループットがある。
新世代の平坦化技術でこの産業の必要性に対処することを試みて、電気エッチングまたは電気研磨などの新たなアプローチが提案されてきた。これらのアプローチは、ＣＭＰ工程に比べて微小の圧力、すなわちせん断力で平坦化することを試みることによって、ウエハ表面に対する瑕疵および損傷を最小にするものである。このような化学的あるいは電気化学的アプローチは、広幅のライン（例えば、約５０マイクロメートルより広い銅線）を平坦化するのが難しいかもしれない。
他の研磨技術は、研磨のために使用されるスラリーのレオロジー的性質を、作用される電磁場と連係して変化する流動特定を有するスラリーを使用することによって、操作することに注目している。しかしながら、このようなレオロジー制御可能な流体の使用は、興味深いアプローチの代表ではあるが、半導体装置処理において一般に実施されておらず、low-k誘電体と銅線の組合せを利用する最先端装置の研磨または平坦化には、なお不適切である。一部には、このような工程は、損傷を防ぐための適切な工程制御に苦慮しているが、一方では適切な平坦化を保証するものである。
従って、改良されたＣＭＰ処理、ＣＭＰ装置、および次世代ＣＭＰ処理によって可能となる有益な特徴を有する半導体装置に対する必要性が、依然として存在するであろう。
本発明の半導体ウエハを平坦化する方法は、ウエハの表面上に、粒子を含んだ流体を供給し、これらの粒子が表面と接触してそこから材料を除去するように、表面に垂直な成分を有する力を粒子に対して加える場を発生させるステップを含むものである。
また、本発明の半導体ウエハを平坦化する装置は、表面を有する半導体ウエハを受けるウエハ保持部と、半導体ウエハの表面上に流体を供給する流体注入口と、半導体ウエハの表面に衝突してそこから材料を除去するように、流体中の粒子に力をかける場発生器とを備えたものである。
また、本発明の半導体装置を形成する方法は、半導体ウエハ上に誘電層を堆積し、導電層が誘電層を被覆して上面を画定するように、半導体ウエハ上に導電層を堆積し、半導体ウエハの上面に、粒子を含んだ流体を供給し、半導体ウエハの上面に衝突してそこから材料を除去するよう流体中の粒子に力をかけるために、場を発生させるステップを含むものである。
また、本発明の半導体ウエハを研磨する方法は、約２．５より低い誘電率を有する誘電材料および誘電材料を被覆する導電層からなり、複数の半導体ダイシング領域を有する半導体ウエハを提供し、導電層の一部を除去して誘電材料の一部を露出させるように半導体ウエハの表面を研磨して、約１マイクトメートル以下の幅のラインおよび約５０マイクトメートルよりも大きい幅のラインであって、誘電材料の一部によって互いに離間されているラインを形成する導電材料を後に残し、１マイクロメートル以下の幅を有し、１マイクロメートルよりも小さい幅の誘電材料によって互いに離間されている複数のラインが存在し、導電材料のラインおよび誘電材料に対する損傷は、少なくとも約３０％の歩留まりを提供するように、最小にされている。
また、本発明の半導体装置は、基板と、基板上に形成された能動素子と、能動素子を被覆する、あるトレンチ高を有するトレンチを備えた誘電層と、トレンチ内に設けられた銅からなる金属構成とを備え、ｈlkがトレンチの高さに沿って延びる誘電層の低誘電率部分の高さで、ｈhkがトレンチの高さに沿って延びる誘電層の高誘電率部分の高さである場合の高さ比ｈlk/(ｈlk＋ｈhk)が約０．７以上で、低誘電率部分は、約２．７以下の誘電率ｋを有している。
また、本発明の半導体装置は、基板と、基板上に形成された能動素子と、能動素子を被覆する表面の誘電率ｋが約２．７以下であるlow-k誘電層と、low-k誘電層の表面と実質的に同一平面であり、１０００オングストローム以下の段差によって定量化される上面を有し、誘電層を貫通して延びる銅からなる金属構成とを備えたものである。。
この発明は、添付の図面を参照することによって、より良く理解され、その数多くの目的、特徴、および利点は当業者にとって明らかとなるであろう。
異なる図面における同じ参照記号の使用は、同様または同一の要素を示すものである。
本発明のある側面は、半導体ウエハを平坦化する方法を提供する。この平坦化方法は、ウエハの表面に、粒子を含んだ流体を供給することによって実行される。この流体は、表面を横切るように流される。さらに、個々の粒子に力を加え、平坦化が実行される半導体ウエハの表面を移動するよう粒子にバイアスをかけるための場を発生させる。特に、粒子にバイアスをかけて移動させることによって、これらの粒子は表面と接触し、材料に対するバイアスがかかった粒子の力によって、そこから材料を除去して、露出面を形成する。
この発明の一実施形態における流体は、水などの液体とすることができ、粒子は、シリカ、アルミナ、または炭化ケイ素などのセラミック材料、金、銀、プラチナなどの金属、酸化銅などの金属酸化物、ダイアモンドなどの元素、あるいは有機ポリマーなどの有機材料によって構成されることができる。上記の材料は、流体媒体に含まれる粒子にバイアスをかけて移動させるために電場を利用する実施例には特に有効であろう。磁場を使用する場合、通常は、鉄、マンガン、亜鉛、ニッケル、コバルト、およびこれらの組合せなどの元素を含む強磁性体材料が利用される。液体媒体中を移動する圧力波または音波などの力学的エネルギー場を利用する実施例では、通常、任意の不活性研磨材料を利用することができる。一般に、不活性材料の選択は、半導体能動素子の材料と適合するように選択される。粒子の寸法は、約１０ナノメートルから約８００マイクロメートルの範囲とすることができ、例えば、約０．１マイクロメートルから約５００マイクロメートルの範囲内の平均粒子直径とすることができる。さらに、１つまたはそれ以上の化学物質を流体に添加してもよい。例えば、カルボキシラート、アルコール、アミン、ホスホナート、アミド、スルホナート、チオール、スルフィド、またはアゾ化合物などの錯化剤を添加することができるであろう。添加される化学物質は、過酸化物、塩素酸塩、ヨウ素酸塩、過硫酸塩、過塩素酸塩、過ヨウ素酸塩、または金属イオンなどの酸化剤であってもよい。さらに、流体は、リサイクルおよび再使用することができる。
粒子への力は、粒子にバイアスをかけるために使用することができ、粒子に対する直接的な物理的接触を伴うことなく粒子の表面への移動を引き起こすことができる任意の手段によって発生されうる場によって加えることができる。場の発生を伴ったパッドの使用など、ここに開示される技術と組み合わせて研磨パッドを使用することができるが、特定の発展例によれば、パッドをなくすことができる。すなわち、平坦化および／または研磨を実行するよう粒子にバイアスをかけるために使用される力は、研磨パッドの使用を伴うことなく達成することができる。この場は、磁場、電場、または音場などの、流体媒体を通って広がる力学的エネルギー場とすることができる。
パッドを利用した実施例では、工程において様々な方法で実行されることができる。例えば、パッドは、最新の技術と同様であるが、粒子に対する粒子固有の力を生じさせるために場を補った方法で平坦化を実行するために、使用されることができる。この点に関して、中でも、デリケートなlow-k誘電体などの基板上の材料に対する損傷を防ぐために、パッドへの圧力を下げることができる。別の選択肢として、または付加的に、一定の深さの研磨の後に、パッドに対する圧力を部分的または全面的に軽減し、これによって、パッドの使用による全体的な力ではなく、電界効果による研磨をさらに強調することもできる。
材料の除去の状態は、ウエハの平坦化中に監視することができる。例えば、除去の状態は、電磁放射によりウエハの表面を調査し、反射された電磁放射のデータを分析することによって、あるいは電流、電位、電荷、磁場、または化学物質を検出することによって、監視することができる。除去の状態の監視により得られたデータは、場の強さ、流体流量、および／または化学添加剤といった処理パラメータを、除去の状態に基づいて変更可能とすることができる。例えば、銅などの層の平坦化の際、監視は、二酸化ケイ素または窒化タンタルなどの、その下にある材料が露出されたこと、あるいは除去されている材料が特定の厚さに達したことを示すことができる。除去の状態に基づいて、粒子を含む第１の流体の流れを停止することができ、第２の流体をウエハ上に流すことができる。例えば、第１の流体は、銅を除去・研磨するようになされた成分を含むことができ、第２の流体は、窒化タンタルを除去するようになされた成分を含むことができる。あるいは、第２の流体は粒子を含まないものであってもよく、ウエハ表面を洗浄するように粒子が表面から撥ね返されるよう、第２の流体が流れている間に場を変更することができる。除去の状態を監視することから得られたデータは、処理された各ウエハ間ごとに処理パラメータを変更するために使用することもできる。
別の実施例では、平坦化の前、後、および／または最中に材料を堆積することが必要である。堆積と除去は、単一のチャンバ内で行うことができる。堆積は、電気メッキまたは無電解メッキによって達成することができ、堆積される材料は、銅、銀、ルテニウム、プラチナ、パラジウム、コバルト、ニッケル、スズ、タングステン、リン、ホウ素、タンタル、チタン、および窒素から成る群から選ばれた１つの元素、または合金元素とすることができる。
銅などの導電材料の層は、ある実施例では、二酸化ケイ素などの誘電材料の上に、あるいは二酸化ケイ素と比較して低い誘電率を有する材料の上に堆積することができる。例えば、誘電材料は、約３．０よりも低い誘電率、例えば約２．７、２．６、２．５、２．４、２．３、さらに２．２よりも低い誘電率を有することができる。場においてバイアスがかけられた粒子を含む流体は、導電材料を除去し、導電材料によって覆われていた誘電材料の一部を露出させるために使用することができる。
誘電率の低い材料は、例えば、有機ポリマーなどといったポリマーのように、通常、二酸化ケイ素に比べて柔らかくて変形しやすい。例えば、このような材料は、典型的な二酸化ケイ素膜の値の約６０％よりも低い硬度、例えば、約５０％、４０％、さらには３０％よりも低い硬度を有することができる。低誘電率（low-k）材料は、二酸化ケイ素に比べて低いヤング弾性係数値を有することができる。このようなlow-k材料は、約３０Ｇｐａよりも低いヤング係数値、例えば約２０、１０、さらには５ＧＰａよりも低いヤング係数値を有することができる。さらにこの材料は、１５％、２０％、さらには２５％以上といった空孔率を有することができ、さらに誘電率を低下させている。誘電材料は、エッチングなどの工程によって開口を備えるようパターンニングされることができ、堆積される導電材料がこの開口を埋める。平坦化の後、導電材料は開口の中に残り、バイアホールおよび／またはラインを形成することができる。複数の能動素子、バイアホール、ラインを、単一のウエハ上に形成することができ、ウエハは、複数の半導体装置にダイシングされる。
ある実施例では、表面の研磨の後、導電材料は、その下の誘電材料を露出させるために除去される。導電材料は、約１マイクロメートルよりも小さい最小寸法（通常はライン幅）のライン、および約５０マイクロメートルよりも大きい最小寸法の他のラインを形成するよう、誘電材料に埋め込まれたまま残る。研磨された表面は、最低約１０％の露出された誘電材料を備え、表面の残分は導電材料を残したままとすることができる。この実施例では、研磨は、導電性構成の導電材料（例えば、金属ラインまたはプラグ）の表面上で、この構成の最も低い位置における第１の場所と、誘電材料の表面上で、第１の場所から５０ミクロンの距離以内の第２の場所との間に、約１００ナノメートルより少ない相対高低差、好ましくは約５０ナノメートル以下の相対高低差を残し、約２０ナノメートルより大きい深さを有する擦傷のない研磨面を残す。この点に関して、一般には、上記の最大段差は構成の大部分に見られるもので、特に５０μｍ以下の幅（露出面における、長さと対抗する最小寸法）を有する構成に関連がある。このような大きな構成に関する段差を制御するのは、一般には困難であるので、これは特に重要である。一般に、１マイクロメートルより小さい幅を有し、１マイクロメートルより小さい幅の誘電材料によって互いに離間されている複数のラインが存在する。ある構成によれば、導電材料のラインおよび誘電材料に対する損傷が最小にされ、少なくとも約３０％の歩留まりが得られた。歩留まりは、上述したような最大段差を備えたラインを有し、電気短絡がなく電気開放回路のないラインを有する半導体ダイシング領域のパーセンテージ部分として定義することができる。
図３は、平坦化装置の一実施例の断面図を示している。図３において、ウエハ保持部１００および上蓋１１０を有する処理チャンバは、ウエハ１２５および電磁石１２０を含んでいる。図示していないが、磁場の発生を可能にするために、電磁石１２０に対して電気接続を行うことができる。図３の処理チャンバは、注入ノズル１４０も備えており、供給源１４５からの流体がチャンバ内に流れ込み、ウエハ１２５の表面を横切るように流される。流体中あるいはウエハ１２５の表面上には、一般に、粒子が存在していて、これらの粒子に力を加え、ウエハ１２５の表面を移動させるように、場を設定することができる。図３の処理チャンバは、放出ノズル１５０も備えており、流体をチャンバから出すことができる。存在している流体は、排水溝１５５に送られるか、あるいは処置チャンバ１６０に送られる。処置チャンバ１６０は、入口１７０、第１の出口１８０、および第２の出口１９０を備えている。処置チャンバ１６０の第１の出口１８０からの流体は、注入ノズル１４０へと向けられて、処理チャンバ内を、ウエハ１２５の表面を横切るように再流入される。第２の出口１９０からの流体は、排水溝１５５に向けられる。
一般にウエハ１２５は、平坦化の際には、その中心軸周りなどを回転する。別の選択肢として、あるいは付加的に、ウエハは、多数のウエハ（図示せず）を含むことのできるウエハ保持部の幾何学的中心としうる回転軸の周囲を、軌道を描くように回転する。特定の発展例によれば、上で述べたように、この装置では、平坦化のみが行われるのではなく、堆積も行うことができる。この点に関して、平坦化および堆積は、同一の処理チャンバ内で行うことができ、これは半導体製造環境において装置の実装面積を減少させるのに有益である。
図３には図示されていないが、この装置は、処理中のウエハ表面における除去の状態を監視するための表面プローブも備えることができる。このプローブは、ウエハの表面に電磁放射を行って、ウエハ表面から反射された電磁放射のデータを監視することができる。別の実施例では、表面プローブは、電流、電位、電荷、磁場、または化学種の変化を監視してもよい。
図４は、低誘電率の材料２５０の堆積層を備えた半導体装置の断面図を示している。図４において、半導体装置は、単結晶シリコン、ゲルマニウム、シリコン・オン・インシュレーター、または他のタイプの半導体ウエハ材料などの任意の従来からある半導体材料で作ることができる基板２００から形成されている。ソース領域２１５およびドレイン領域２１０は、ゲート誘電体２２０およびゲート２３０の形成の後に、従来の半導体技術を用いて基板２００に形成された。この業界ではよく知られているように、ゲート誘電体２２０は、通常、二酸化ケイ素などの絶縁タイプの材料で形成され、ゲート２３０は、タングステンやポリシリコンなどの導電材料である。ドレイン領域２１０およびソース領域２１５は、同様に、ｎ型またはｐ型ドーパントでドープされた従来の半導体材料から作られる。ゲート２３０の形成に続いて、層間絶縁（ＩＬＤ）層２３５が形成される。ＩＬＤ層２３５は、二酸化ケイ素などの任意の従来からある誘電材料、またはポリマーなどの低誘電率材料で作ることができる。ＩＬＤ層２３５はエッチングされて、バイアホールと呼ばれる開口が形成され、銅、タングステン、アルミニウムなどの導電材料で埋められ、コンタクト２４０（さらにプラグ、バイアホール）を形成するように平坦化される。図４において、コンタクト２４０は、ソース領域２１５に対するオーム接触を形成する。図示はされていないが、コンタクト２４０は、ＩＬＤ材料２３５と導電材料２８０の間の、窒化チタンまたは窒化タンタルなどの拡散バリア材料とも接続される。図４の断面図には図示されていないが、コンタクトプラグ２４０と同様のコンタクトプラグを、ドレイン領域２１０のために形成することができる。低誘電率材料２５０の層が、その後、装置の上に堆積される。
図５では、低誘電率材料２５０の上に、プレキャップ層２６０が堆積されている。このプレキャップ層は、通常、低誘電率材料２５０よりも硬く、窒化ケイ素、炭化ケイ素、二酸化ケイ素、またはこの産業において公知の処理によって堆積できる他のタイプの材料で作ることができる。
図６では、プレキャップ層２６０および低誘電率材料２５０を貫通する開口またはトレンチを作成するために、エッチング処理が用いられている。図示されているように、この構造は、特定の高さ比ｈlk/(ｈlk＋ｈhk)を有している。図示されているように、ｈlkは、トレンチの高さに沿って延びる誘電層の低誘電率部分の高さで、ｈhkは、プレキャップ層２６０、または低誘電率材料２５０およびプレキャップ層２６０で構成される誘電層に形成されたトレンチの高さに沿って延びる誘電層の高誘電率部分の高さである。高さ比は、０．７より高い、例えば、約０．８、０．９、０．９５、さらには０．９９以上であることが好ましい。ある実施例では、低誘電率材料で形成されている誘電層の概ね全体を優先して、高誘電率部分が実質的に除去されるように、高さ比は約１．０とされる。図６では単一のトレンチが図示されているが、通常は、ウエハ全体にわたって様々な位置に多数のトレンチが設けられ、このようなトレンチの大部分が、上記の高さ比を満たしている。
図７は、プレキャップ層の表面およびトレンチ内の低誘電率材料２５０の露出面を覆うように堆積されたバリア層２７０を示している。バリア層２７０は、窒化タンタル、タンタル、窒化チタン、チタンなどの材料、またはこの産業で公知の処理によって堆積できる他の材料で形成されることができる。
図８は、バリア層２７０上の導電材料２８０の堆積層を示している。導電材料２８０は、トレンチを完全に埋めるように堆積される。導電材料２８０は、銅、アルミニウム、タングステン、銀、金などの金属、またはこの産業で公知の処理によって堆積できる他の導電材料とすることができる。
図９は、図８の半導体装置が、本発明の方法および装置を用いた平坦化処理によって平坦化された後の状態を示す。導電材料２８０は、導電材料２８０がトレンチの中のみに残るように、平坦化されプレキャップ層２６０の表面から除去された。この処理は、導電材料２８０がトレンチの中に残るように導電材料２８０を平坦化および除去して、導電材料をプレキャップ層と相対的に同一平面としている。図９に示されるように、導電材料２８０は、あえて、プレキャップ層２６０の、低誘電率材料２５０で構成されている誘電層の面よりも若干低くしてある。このわずかな高低差は、この産業では“ディッシング”と呼ばれることが多い。ここで、ディッシングは、上述したように段差が１０００オングストローム以下となるように制御される。図９の構造は、ダマシン構造またはインレイ構造と呼ばれる。あるいは、この産業において公知なように、デュアルダマシンまたはデュアルインレイ構造を形成するよう、バイアホールとトレンチが同時に銅などの導電材料で埋められ、その後、平坦化されることもできる。
図１０では、導電材料２８０およびプレキャップ層２６０を覆う面上に、ポストキャップ層２９０が堆積されている。ポストキャップ層２９０は、平坦化処理によって露出されていたであろう低誘電率材料２５０の表面も覆い、層２５０上を広く被覆している。
図１１は、代替処理が行われた図４の半導体装置を図示していて、ここでは、図５のプレキャップ層２６０を堆積するステップが省略されて、トレンチのエッチングおよびバリア層３００の堆積が低誘電率材料２５０の上に直接実行された。
図１２は、本発明の方法および装置の一実施例を利用して、導電材料３１０の層がバリア層３００の上に堆積された、図１１の装置を示している。導電材料３１０は、トレンチを完全に埋めるように堆積されている。
図１３は、図１２の半導体装置が、本発明の方法および装置の一実施例を用いた平坦化処理によって平坦化された後の状態を示している。図１２の導電材料３１０は、平坦化され、誘電材料２５０の表面から除去されている。この処理は、導電材料３１０がトレンチの中に残るように導電材料３１０を平坦化および除去して、導電材料３１０が誘電材料２５０と相対的に同一平面になるようにしている。
図１４は、選択的キャップ層３２０が導電材料を覆うように堆積された後の、図１３の装置を示している。堆積は、無電解メッキによって行うことができる。
別の実施例では、本発明の方法および装置は、銅などの導電材料を同時に堆積し除去するために使用することができる。この実施例では、同時堆積は、バイアホールおよび／またはトレンチを導電材料で埋め、同時除去は、導電材料の表面を平坦化する。さらに別の実施例では、導電材料は、除去および平坦化よりも前に、同一のチャンバ内で堆積することができる。
図１５は、研磨のための従来のアプローチを図示しており、研磨パッド４００と表面３１０との間にあり磁場内で並べられている粒子４１０に対して、研磨パッド４００が押し付けられている。このアプローチでは、パッド４００は、力Ｆvで粒子の方へ押し下げられ、水平な力Ｆhでウエハ表面３１０に対して横方向に移動されている。ここで、粒子は、表面３１０に接触され、表面３１０の方へ全体的な力で押され、パッドは、相互接続され接触している粒子のグループを、研磨すべき表面に対して押圧する。個々の粒子は、粒子を表面３１０の方に移動させるために磁場によって発生された力によってバイアスされておらず、従って、研磨の効果が犠牲にされている。
図１６は、本発明の一実施例を利用した平坦化のためのアプローチを示している。この場合、粒子４３０は、ウエハの表面の方へ垂直な力Ｆvで個々の粒子４３０にバイアスをかける、発生された場の中にある。この実施例では上蓋１１０とウエハ３１０の表面との間の流体の流れによって生じる、粒子に対する水平な力Ｆhもある。粒子にかかる水平な力Ｆhは、粒子を含むパッドなど他の手段によって発生させることもできる。水平および垂直な力は、ウエハの表面の上方にある粒子４３０を、ウエハ表面の方へ移動させ、ウエハ表面にある粒子４４０をウエハ表面に沿って移動させながら、ウエハ表面に対して力Ｆvで押圧して、表面での材料の除去を可能にしている。
本発明の実施例によれば、幾つかの利点が得られるであろう。例えば、ウエハに対する損傷が減少する。従来のＣＭＰ処理では、ウエハの表面を横切って引きずられる、ＣＭＰパッドに埋め込まれた粒子のせいで、擦傷が起こる可能性がある。研磨パッドを用いて表面に粒子を押圧するこのようなアプローチでは著しい表面擦傷が起こりうるが、ここに述べた実施例に基づく個々のバイアスされた粒子の使用は、埋め込まれた粒子が、研磨されるウエハの材料（例えば、柔らかいlow-k材料または金属ライン）に対して表面損傷を起こす可能性のある研磨パッドを排除する。さらに、優れた表面形状、特に平面性が、とりわけ平坦化の困難な金属／low-k材料において達成される。
幾つかの実施例によれば、低コストツールの提供、およびスラリーや研磨パッドなどの消耗品コストの削減により、処理コストを削減させることができる。
実施例は、特別な例によりここに開示されたが、当業者などによって、これらの実施例に対して変更を行うことができ、それらの変更がここに述べる請求項の範囲内にやはりあることは理解されるであろう。
従来のＣＭＰ装置である。 平坦化を実行するために研磨パッドを利用する従来の研磨構体の展開図を示す。 明細書中の実施例に従って使用されうる平坦化装置を図示する。 本発明の実施例による半導体装置製造の処理の流れを図示する。 本発明の実施例による半導体装置製造の処理の流れを図示する。 本発明の実施例による半導体装置製造の処理の流れを図示する。 本発明の実施例による半導体装置製造の処理の流れを図示する。 本発明の実施例による半導体装置製造の処理の流れを図示する。 本発明の実施例による半導体装置製造の処理の流れを図示する。 本発明の実施例による半導体装置製造の処理の流れを図示する。 別の半導体処理の流れを図示する。 別の半導体処理の流れを図示する。 別の半導体処理の流れを図示する。 別の半導体処理の流れを図示する。 平坦化を実行するために磁場および研磨パッドを利用する従来のアプローチを図示する。 明細書中の実施例に従って使用されうる平坦化アプローチを図示する。

Claims (63)

  1. 半導体ウエハを平坦化する方法であって、
    前記ウエハの表面上に、粒子を含んだ流体を供給し、
    前記粒子に対して、粒子が前記表面と接触してそこから材料を除去するように、前記表面に垂直な成分を有する力を加える場を発生させるステップを含むことを特徴とする方法。
  2. 請求項１記載の方法において、
    前記場からの力は、前記粒子を前記ウエハの表面に移動させるのに効果的であることを特徴とする方法。
  3. 請求項１記載の方法において、
    前記力は、研磨パッドの使用を伴うことなく、加えられることを特徴とする方法。
  4. 請求項１記載の方法において、
    前記力は、前記粒子に対して直接接触することなく、加えられることを特徴とする方法。
  5. 請求項１記載の方法において、
    前記流体は、液体からなることを特徴とする方法。
  6. 請求項１記載の方法であって、
    前記ウエハの表面に平行な成分を有する別の力を前記粒子に対して加えるステップをさらに含むことを特徴とする方法。
  7. 請求項５記載の方法において、
    前記流体は、化学添加剤を含むことを特徴とする方法。
  8. 請求項７記載の方法において、
    前記化学添加剤は、酸化剤および錯化剤からなる群から選択されることを特徴とする方法。
  9. 請求項１記載の方法において、
    前記流体と前記表面は、互いに対して平行移動されることを特徴とする方法。
  10. 請求項９記載の方法において、
    前記流体は、前記表面を横切るように流されることを特徴とする方法。
  11. 請求項９記載の方法において、
    前記ウエハは、前記流体に対して平行移動されることを特徴とする方法。
  12. 請求項９記載の方法において、
    前記流体を流すステップは、第１の流体化学薬品を流す第１のサブステップと、第２の流体化学薬品を流す第２のサブステップとを備えることを特徴とする方法。
  13. 請求項１２記載の方法において、
    前記第１および第２のサブステップは、単一のチャンバ内で行われることを特徴とする方法。
  14. 請求項１２記載の方法において、
    前記第２の流体化学薬品は、粒子を含まないことを特徴とする方法。
  15. 請求項９記載の方法において、
    前記流体は、ある流れ方向に沿って流され、
    この方法は、前記ウエハと前記流れ方向を互いに対して回転させるステップをさらに含むことを特徴とする方法。
  16. 請求項１５記載の方法において、
    前記流れ方向は、実質的に一定に保たれ、前記ウエハが、前記流体の流れに対して回転していることを特徴とする方法。
  17. 請求項９記載の方法において、
    前記ウエハの表面を横切るように流した後で前記流体を回収し、この流体を前記ウエハの表面を横切るように再度流すステップをさらに含むことを特徴とする方法。
  18. 請求項１記載の方法において、
    前記場を発生させながら前記半導体ウエハを回転させるステップをさらに含むことを特徴とする方法。
  19. 請求項１記載の方法において、
    前記表面から除去される材料は、導電材料からなることを特徴とする方法。
  20. 請求項１９記載の方法において、
    前記材料は、銅からなることを特徴とする方法。
  21. 請求項１９記載の方法において、
    前記導電材料は、誘電層を被覆するものであり、該誘電層を露出させるように除去されることを特徴とする方法。
  22. 請求項２１記載の方法において、
    前記誘電層は、誘電率が約３より低い誘電材料からなることを特徴とする方法。
  23. 請求項２１記載の方法において、
    前記誘電材料は、二酸化ケイ素の硬度の約６０％より低い硬度を有することを特徴とする方法。
  24. 請求項２１記載の方法において、
    前記誘電材料は、約３０ＧＰａより小さい弾性ヤング係数を有することを特徴とする方法。
  25. 請求項１記載の方法であって、
    前記半導体ウエハ上に層を堆積するステップをさらに含むことを特徴とする方法。
  26. 請求項２５記載の方法において、
    前記堆積ステップは、前記材料の除去と同時に行われることを特徴とする方法。
  27. 請求項２５記載の方法において、
    前記堆積ステップは、前記材料の除去に先立って行われることを特徴とする方法。
  28. 請求項２５記載の方法において、
    前記堆積ステップは、前記材料の除去の後に行われることを特徴とする方法。
  29. 請求項２５記載の方法において、
    前記層は、電気メッキにより堆積されることを特徴とする方法。
  30. 請求項２５記載の方法において、
    前記層は、無電解メッキによって堆積されることを特徴とする方法。
  31. 請求項３０記載の方法において、
    前記半導体ウエハは、導電性部分を備え、前記無電解メッキによって堆積された層は、選択的キャップであり、前記導電性部分を被覆していることを特徴とする方法。
  32. 請求項２５記載の方法において、
    前記供給ステップおよび発生ステップは、その下の材料が露出されるまで継続されることを特徴とする方法。
  33. 請求項２５記載の方法において、
    前記層は、銅、銀、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、スズ、タングステン、リン、ホウ素、タンタル、チタン、窒素、およびその組合せから成る群から選択される材料からなることを特徴とする方法。
  34. 請求項１記載の方法において、
    前記粒子の平均粒子直径は、約５００μｍ以下であることを特徴とする方法。
  35. 請求項１記載の方法において、
    前記平均粒子直径は、約０．１μｍ以上であることを特徴とする方法。
  36. 請求項１記載の方法において、
    前記場は、電場、磁場、または力学的エネルギー場からなる力場であることを特徴とする方法。
  37. 請求項３６記載の方法において、
    前記場は、前記流体中を移動する力学的波を有する力学的エネルギー場であることを特徴とする方法。
  38. 請求項１記載の方法において、
    前記表面から離れる方向へ移動するように前記粒子にバイアスをかける場を発生させるステップをさらに含むことを特徴とする方法。
  39. 半導体ウエハを平坦化する装置であって、
    表面を有する前記半導体ウエハを受けるウエハ保持部と、
    前記半導体ウエハの表面上に流体を供給する流体注入口と、
    前記半導体ウエハの表面に衝突して、そこから材料を除去するように、前記流体中の粒子に力をかける場発生器と、を備えたことを特徴とする装置。
  40. 請求項３９記載の装置において、
    前記場発生器は、磁石であることを特徴とする装置。
  41. 半導体装置を形成する方法であって、
    半導体ウエハ上に誘電層を堆積し、
    導電層が前記誘電層を被覆して上面を画定するように、前記半導体ウエハ上に導電層を堆積し、
    前記半導体ウエハの上面に、粒子を含んだ流体を供給し、
    前記半導体ウエハの上面に衝突してそこから材料を除去するよう、前記流体中の粒子に力をかけるために、場を発生させるステップを含むことを特徴とする方法。
  42. 請求項４１記載の方法において、
    能動素子を形成し、その上に前記誘電層を堆積するステップをさらに含むことを特徴とする方法。
  43. 請求項４１記載の方法において、
    前記導電層が開口の中に延びるように、前記誘電層中に開口を形成するステップをさらに含むことを特徴とする方法。
  44. 請求項４１記載の方法において、
    前記半導体ウエハを、複数の半導体装置にダイシングするステップをさらに含むことを特徴とする方法。
  45. 半導体ウエハを研磨する方法であって、
    誘電率が約２．５より低い誘電材料および前記誘電材料を被覆する導電層からなり、複数の半導体ダイシング領域を有する半導体ウエハを提供し、
    前記導電層の一部を除去して前記誘電材料の一部を露出させるように前記半導体ウエハの表面を研磨して、約１マイクロメートル以下の幅のラインおよび約５０マイクロメートルより小さい幅のラインであって、前記誘電材料の一部によって互いに離間されているラインを形成する導電材料を後に残し、１マイクロメートル以下の幅を有し、１マイクロメートルより小さい幅の誘電材料によって互いに離間されている複数のラインが存在し、前記導電材料のラインおよび前記誘電材料に対する損傷は、少なくとも約３０％の歩留まりを提供するよう、最小にされていることを特徴とする方法。
  46. 請求項４５記載の方法において、
    前記歩留まりは、前記導電材料の表面上の、ある構成の最も低い地点における第１の場所と、前記誘電材料の表面上の、前記第１の場所から５０ミクロンの距離以内の第２の場所との間の相対高低差が約１０００オングストロームより小さいラインを有する半導体ダイシング領域の百分率部分として定義されることを特徴とする方法。
  47. 基板と、
    前記基板上に形成された能動素子と、
    前記能動素子を被覆する、あるトレンチ高を有するトレンチを備えた誘電層と、
    前記トレンチ内に設けられた銅からなる金属構成と、を備えた半導体装置であって、
    ｈlkが、前記トレンチの高さに沿って延びる前記誘電層の低誘電率部分の高さで、ｈhkが、前記トレンチの高さに沿って延びる前記誘電層の高誘電率部分の高さである場合の高さ比ｈlk/(ｈlk＋ｈhk)が約０．７以上で、前記低誘電率部分は、約２．７以下の誘電率ｋを有することを特徴とする半導体装置。
  48. 請求項４７記載の半導体装置において、
    前記高さ比は、約０．８以上であることを特徴とする半導体装置。
  49. 請求項４７記載の半導体装置において、
    前記高さ比は、約０．９以上であることを特徴とする半導体装置。
  50. 請求項４７記載の半導体装置において、
    前記高誘電率部分が実質的になくなるように、前記高さ比が約１．０以上であることを特徴とする半導体装置。
  51. 請求項４７記載の半導体装置において、
    前記誘電層は、前記誘電層を研磨することによって形成される表面を有し、この表面は、前記金属構成とほぼ同一平面にあり、約２０ナノメートルより大きい深さを有する傷が実質的に無いことを特徴とする半導体装置。
  52. 請求項４７記載の半導体装置において、
    前記誘電層は、ポリマーからなることを特徴とする半導体装置。
  53. 請求項５２記載の半導体装置において、
    前記ポリマーは、有機ポリマーからなることを特徴とする半導体装置。
  54. 請求項４７記載の半導体装置において、
    前記誘電層は、約１５％以上の空孔率を有することを特徴とする半導体装置。
  55. 請求項４７記載の半導体装置において、
    この装置は、複数の金属構成を有し、その少なくとも１つは、インレイまたはデュアルインレイ構造を備えることを特徴とする半導体装置。
  56. 基板と、
    前記基板上に形成された能動素子と、
    前記能動素子を被覆する、表面の誘電率ｋが約２．７以下である低誘電率（low-k）誘電層と、
    前記low-k誘電層の表面と実質的に同一平面で、１０００オングストローム以下の段差によって定量化される上面を有し、前記誘電層を貫通して延びる銅からなる金属構成と、を備えたことを特徴とする半導体装置。
  57. 請求項５６記載の方法において、
    前記金属構成は、前記上面において５０μｍ以上の最小寸法を有することを特徴とする方法。
  58. 請求項５６記載の半導体装置において、
    前記金属構成の上面および低誘電率層の表面は、研磨によって形成されることを特徴とする半導体装置。
  59. 請求項５６記載の半導体装置において、
    複数の金属構成を有し、その少なくとも１つは、インレイまたはデュアルインレイ構造からなり、前記low-k誘電層の表面と前記構成との平均段差は、約１０００オングストローム以下であることを特徴とする半導体装置。
  60. 請求項５９記載の半導体装置において、
    前記平均段差は、約５００オングストローム以下であることを特徴とする半導体装置。
  61. 請求項５６記載の半導体装置において、
    前記low-k誘電材料は、ポリマーからなることを特徴とする半導体装置。
  62. 請求項５６記載の半導体装置において、
    前記ポリマーは、有機ポリマーからなることを特徴とする半導体装置。
  63. 請求項５６記載の半導体装置において、
    前記low-k誘電材料は、約１５％以上の空孔率を有することを特徴とする半導体装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5966874B2 (ja) * 2012-01-27 2016-08-10 Tdk株式会社 構造体、及びそれを含む電子部品、プリント配線板

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5449313A (en) * 1992-04-14 1995-09-12 Byelocorp Scientific, Inc. Magnetorheological polishing devices and methods
US5551907A (en) * 1994-03-14 1996-09-03 Hughes Aircraft Company System for ultrasonic lap grinding and polishing
US5562530A (en) * 1994-08-02 1996-10-08 Sematech, Inc. Pulsed-force chemical mechanical polishing
US5688364A (en) * 1994-12-22 1997-11-18 Sony Corporation Chemical-mechanical polishing method and apparatus using ultrasound applied to the carrier and platen
US5795212A (en) * 1995-10-16 1998-08-18 Byelocorp Scientific, Inc. Deterministic magnetorheological finishing
US5575706A (en) * 1996-01-11 1996-11-19 Taiwan Semiconductor Manufacturing Company Ltd. Chemical/mechanical planarization (CMP) apparatus and polish method
US6033977A (en) * 1997-06-30 2000-03-07 Siemens Aktiengesellschaft Dual damascene structure
US6083839A (en) * 1997-12-31 2000-07-04 Intel Corporation Unique chemical mechanical planarization approach which utilizes magnetic slurry for polish and magnetic fields for process control
US6022808A (en) * 1998-03-16 2000-02-08 Advanced Micro Devices, Inc. Copper interconnect methodology for enhanced electromigration resistance
US6290808B1 (en) * 1998-04-08 2001-09-18 Texas Instruments Incorporated Chemical mechanical polishing machine with ultrasonic vibration and method
US6402978B1 (en) * 1999-05-06 2002-06-11 Mpm Ltd. Magnetic polishing fluids for polishing metal substrates
US6297159B1 (en) * 1999-07-07 2001-10-02 Advanced Micro Devices, Inc. Method and apparatus for chemical polishing using field responsive materials
US7125477B2 (en) * 2000-02-17 2006-10-24 Applied Materials, Inc. Contacts for electrochemical processing
US6703324B2 (en) * 2000-12-21 2004-03-09 Intel Corporation Mechanically reinforced highly porous low dielectric constant films
US6776688B2 (en) * 2002-10-21 2004-08-17 Texas Instruments Incorporated Real-time polishing pad stiffness-control using magnetically controllable fluid

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