JP2006501697A - ディジタルビデオデータの処理 - Google Patents
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Abstract
Description
図3は、ディジタルビデオ装置10のCODEC20の例示的な実施形態をさらに詳しく示すブロック図である。概して、CODEC20は、組込まれたプロセッサ30、ディジタル信号プロセッサ(digital signal processor, DSP)28、および動き推定装置24間で、符号化および復号のタスクを分割する。多数の構成要素を含む1つの特定用途向け集積回路(application-specific integrated circuit, ASIC)として図示されているが、多数のディスクリートな構成要素を使用して、本明細書に記載されている原理を直ちに実行することができる。
ビデオブロック幅−バイトで表わされるデータブロックの幅(列数)。
ビデオブロック長−バイトで表わされるデータブロック長(行数)。
ソースメモリ開始アドレス−ソースメモリからデータを読み出すための開始アドレスであり、一般に、転送されるブロック内の左上の画素。
宛先メモリ開始アドレス−宛先メモリ内にデータを書込むための開始アドレス。
ジャンプ間隔−ある行の最後と次の行の最初との間のアドレス番号をバイトで示すアドレスジャンプパラメータ。
ソースメモリワード幅−ソースメモリ内の1ワード当りのバイト数。
宛先メモリワード幅−宛先メモリ内の1ワード当りのバイト数。
ゼロパッドフラグ−データをゼロで埋めるかどうかを制御するブールフラグ。
1つの構成において、差分計算器64のアドレス生成論理は、サーチ空間メモリ62からM×4の連続するバイトをフェッチするためのアドレスを生成する。したがって、多数の候補のブロックの差分メトリックを並列に計算することができる。
Claims (38)
- ビデオデータを記憶するための線形アドレス指定可能な記憶装置をもつメモリと、
ビデオデータの多次元ブロックを指定する命令に応答して、メモリの記憶装置にアクセスするためのプログラマブルビデオ直接メモリアクセス(video direct memory access, VDMA)制御装置とを含むシステム。 - 命令が、ビデオデータブロックの行番号および列番号を指定する請求項1記載のシステム。
- 命令が、ビデオブロックの各行間の記憶装置番号を示すジャンプパラメータを指定する請求項1記載のシステム。
- VDMA制御装置が、命令に応答して、メモリから宛先メモリへビデオデータをコピーする請求項1記載のシステム。
- 命令が、メモリ内のビデオブロックの開始アドレスと宛先メモリ内の開始アドレスとを指定する請求項4記載のシステム。
- VDMA制御装置が、命令に応答して、メモリから、多数の不連続行をもつビデオデータのブロック全体をフェッチする請求項1記載のシステム。
- 第1のバスを介してVDMA制御装置へ命令を発行するためのプロセッサと、
第2のバスを介してVDMA制御装置へ命令を発行するためのディジタル信号プロセッサとをさらに含む請求項1記載のシステム。 - 内部メモリを含む動き推定装置と、ビデオデータブロック間の歪みメトリックを計算するための差分計算器とをさらに含み、VDMA制御装置が、命令に応答して、メモリから、動き推定装置の内部キャッシュへ、ビデオデータブロックをコピーする請求項1記載のシステム。
- プロセッサから直接メモリアクセス(direct memory access, DMA)命令を受信して、ビデオデータの多次元ブロックを転送することと、
命令に応答して、ソースアドレスの組と宛先アドレスの組とを生成することと、
ソースアドレスおよび宛先アドレスにしたがって、ソースメモリから宛先メモリへビデオデータをコピーすることとを含む方法。 - ソースメモリおよび宛先メモリの各々が、線形アドレス指定可能な記憶装置をもつ請求項9記載の方法。
- 命令が、ビデオデータブロックの行番号および列番号を指定し、アドレスの組を生成することが、行番号および列番号の関数として、ソースアドレスおよび宛先アドレスを計算することを含む請求項9記載の方法。
- 命令が、ビデオブロックの各行間のアドレス番号を示すジャンプパラメータを指定し、アドレスの組を生成することが、ジャンプパラメータの関数として、ソースアドレスおよび宛先アドレスを計算することを含む請求項9記載の方法。
- 命令が、ソースメモリ内のビデオブロックの開始ソースアドレスと宛先メモリ内の開始宛先アドレスとを指定する請求項9記載の方法。
- ビデオデータをコピーすることが、命令に応答して、多数の行をもつビデオデータのブロック全体をフェッチすることを含む請求項9記載の方法。
- 命令を受信することが、第1のバスを介して命令を受信することと、ディジタルプロセッサから第2のバスを介して第2の命令を受信することとを含む請求項9記載の方法。
- ビデオデータをコピーすることが、命令に応答して、ビデオデータを、動き推定装置の内部キャッシュへコピーすることを含む請求項9記載の方法。
- 符号化される候補のビデオブロックを記憶するための第1のメモリと、
符号化される候補のビデオブロックを含むビデオデータブロックの組を記憶するための第2のメモリと、
候補のビデオブロックとビデオブロックの組との差分メトリックを計算するための差分計算機とを含む装置。 - 第2のメモリによって記憶されるビデオデータブロックの組が、完全なビデオデータフレームを含む請求項17記載の装置。
- 差分計算器が、第1のキャッシュから候補のビデオブロックを、第2のキャッシュからビデオブロックの組の中の1つ以上のビデオブロックを読み出すためのアドレス生成論理を含む請求項17記載の装置。
- 差分計算器が、第1のキャッシュから候補のビデオブロックを、第2のキャッシュからビデオブロックの組の中の1つ以上のビデオブロックを並列に読み出す請求項19記載の装置。
- 候補のビデオブロックとビデオブロックの組とを、ビデオメモリから、第1のキャッシュと第2のキャッシュとへそれぞれコピーするためのプログラマブルビデオ直接メモリアクセス(VDMA)制御装置をさらに含む請求項17記載の装置。
- VDMA制御装置が、ビデオメモリ内のビデオデータの多次元サーチ空間を指定する1つの直接メモリアクセス(DMA)命令に応答して、ブロックの組を第2のキャッシュへコピーする請求項21記載の装置。
- 命令が、ビデオデータのサーチ空間の行番号および列番号を指定する請求項22記載の装置。
- ビデオメモリが、ビデオデータを記憶するための複数の線形アドレス指定可能な記憶装置を含む請求項21記載の装置。
- 命令が、ビデオブロックの各行間の記憶装置番号を示すジャンプパラメータを指定する請求項21記載の装置。
- 命令が、ビデオメモリ内のビデオブロックの開始ソースアドレスと第2のキャッシュ内の開始宛先アドレスとを指定する請求項21記載の装置。
- VDMA制御装置が、命令に応答して、多数の不連続行をもつサーチ空間をフェッチする請求項21記載の装置。
- 第1のバスを介してVDMA制御装置へ命令を発行するためのプロセッサと、
第2のバスを介してVDMA制御装置へ命令を発行するためのディジタル信号プロセッサ(DSP)とをさらに含む請求項21記載の装置。 - 差分計算器が、サーチ命令に応答して、差分メトリックを計算し、各サーチ命令が、第2のメモリ内に記憶されているビデオデータの多次元領域を指定する請求項17記載の装置。
- サーチ命令を記憶し、かつサーチ命令を差分計算器へ送るための命令緩衝器をさらに含む請求項29記載の装置。
- プロセッサから直接メモリアクセス(DMA)命令を受信して、ビデオデータの多次元ブロックへ転送するための手段と、
命令に応答して、ソースアドレスの組と宛先アドレスの組とを生成するための手段と、
ソースアドレスおよび宛先アドレスにしたがって、ソースメモリから宛先メモリへビデオデータをコピーするための手段とを含む装置。 - ソースメモリおよび宛先メモリの各々が、線形アドレス指定可能な記憶装置をもつ請求項31記載の装置。
- 命令が、ビデオデータブロックの行番号および列番号を指定し、生成手段が、行番号および列番号の関数として、ソースアドレスおよび宛先アドレスを計算するための手段を含む請求項31記載の装置。
- 命令が、ビデオブロックの各行間のアドレス番号を示すジャンプパラメータを指定し、生成手段が、ジャンプパラメータの関数として、ソースアドレスおよび宛先アドレスを計算するための手段を含む請求項31記載の装置。
- 命令が、ソースメモリ内のビデオブロックの開始ソースアドレスと、宛先メモリ内の開始宛先アドレスとを指定する請求項31記載の装置。
- コピー手段が、命令に応答して、多数の行をもつビデオデータのブロック全体をフェッチするための手段を含む請求項31記載の装置。
- 受信手段が、第1のバスを介して命令を、ディジタル信号プロセッサから第2のバスを介して第2の命令を受信する請求項31記載の装置。
- コピー手段が、命令に応答して、ビデオデータを、動き推定装置の内部キャッシュへコピーするための手段を含む請求項31記載の装置。
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