JP2006333318A - Reset circuit - Google Patents

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Daisuke Matsumoto
大輔 松本
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a reset circuit capable of surely protecting a reset sequence at the time of power-on and power-off. <P>SOLUTION: When a power supply V1 is applied to a power supply terminal Vdd, a reset IC2 outputs a first reset signal R1 for a fixed time t1 and then cancels the reset and when the power supply V1 of the power supply terminal Vdd is turned off, the reset signal is at "L" level. When a power supply V2 is applied to the power supply terminal Vdd, a second reset IC9 outputs a second reset signal R2 for a fixed time t2 and then cancels the reset and when the power supply of the power supply terminal Vdd is turned off, the reset signal R2 is at "L" level. When the reset state of the first reset signal R1 is canceled, transistors 5, 8 apply a second power supply V2 to the second reset IC9. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、システムの電源ＯＮ／ＯＦＦに伴って回路各部のリセットを行うリセット回路に関する。   The present invention relates to a reset circuit that resets each part of a circuit in accordance with power ON / OFF of a system.

リセット回路は、電源のＯＮ／ＯＦＦに応じて回路各部へ”Ｌ（ロー）”レベルのリセット信号を出力する回路であり、図３に示すように、外部にプルアップ抵抗を必要とするオープンドレイン型と、プルアップ抵抗を必要としないＣＭＯＳ型とがあり、リセットＩＣとして製造／販売されている。   The reset circuit is a circuit that outputs a “L (low)” level reset signal to each part of the circuit in response to ON / OFF of the power supply, and as shown in FIG. 3, an open drain that requires a pull-up resistor externally. There are two types: a CMOS type that does not require a pull-up resistor, and is manufactured / sold as a reset IC.

図３（イ）において、１１、１２は電源端子Ｖｄｄの電圧を分圧する抵抗、１３は抵抗１１、１２の接続点の電圧と基準電圧Ｖｒｅｆを比較するコンパレータ、１４はコンパレータ１３の出力を反転するＮチャネルＦＥＴ、１５はＦＥＴ１４の負荷抵抗、１６はヒステリシスアンプ、１７はＮチャネルＦＥＴであり、ＦＥＴ１７の出力がリセット信号として出力される。図３（ロ）に示す回路もほぼ上記と同様に構成されているが、出力段にＦＥＴ１８、１９をシリーズ接続した回路が使用されている。   In FIG. 3A, 11 and 12 are resistors for dividing the voltage of the power supply terminal Vdd, 13 is a comparator for comparing the voltage at the connection point of the resistors 11 and 12 with the reference voltage Vref, and 14 is for inverting the output of the comparator 13. An N-channel FET, 15 is a load resistance of the FET 14, 16 is a hysteresis amplifier, 17 is an N-channel FET, and the output of the FET 17 is output as a reset signal. The circuit shown in FIG. 3 (b) is configured in substantially the same manner as described above, but a circuit in which FETs 18 and 19 are connected in series at the output stage is used.

ところで、回路ブロック毎にリセット解除時間を別個に設定するためには、通常、検知電圧Ｖｒｅｆの異なるリセットＩＣが用いられる。しかし、リセットＩＣには、ばらつきがあり、このため、電源ＯＮシーケンスは問題なくとも、ＯＦＦシーケンスを満足しない場合がある。図４はこのような場合を示すタイミングチャートであり、この図において、（イ）は電源電圧を示し、（ロ）は第１のリセットＩＣの出力を示し、（ハ）は第２のリセットＩＣの出力を示している。この図に示すように、電源投入時においては、第１のリセットＩＣの出力が立ち上がった後、第２のリセットＩＣの出力が立ち上がるが、電源ＯＦＦ時においては、リセットＩＣの検知電圧のバラツキにより、第１、第２のリセットＩＣの出力の立ち下がりが前後する可能性がある。電源ＯＦＦ時において、電源電圧が緩慢に低下していく場合や、瞬時停電等によりリセットＩＣの検知電圧付近で再び電源電圧が復帰する場合においては、リセットシーケンスが守られないとシステムの誤動作を引き起こす可能性がある。   By the way, in order to set the reset release time separately for each circuit block, usually, reset ICs having different detection voltages Vref are used. However, there are variations in the reset IC, and therefore the power ON sequence may not satisfy the OFF sequence even if there is no problem. FIG. 4 is a timing chart showing such a case. In this figure, (A) indicates the power supply voltage, (B) indicates the output of the first reset IC, and (C) indicates the second reset IC. Shows the output. As shown in this figure, when the power is turned on, the output of the second reset IC rises after the output of the first reset IC rises. However, when the power is turned off, due to variations in the detection voltage of the reset IC. There is a possibility that the output of the first and second reset ICs falls back and forth. When the power supply voltage drops slowly when the power is turned off, or when the power supply voltage returns again in the vicinity of the detection voltage of the reset IC due to an instantaneous power failure, the system malfunctions if the reset sequence is not observed. there is a possibility.

なお、従来技術として特許文献１、２に記載される技術が知られている。
特開平9-307416号公報 特開平5-136665号公報 In addition, the technique described in patent document 1, 2 is known as a prior art.
JP-A-9-307416 Japanese Patent Laid-Open No. 5-136665

本発明は上記事情を考慮してなされたもので、その目的は、リセットシーケンスを電源ＯＮ時および電源ＯＦＦ時において確実に守ることができるリセット回路を提供することにある。   The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a reset circuit capable of reliably protecting the reset sequence when the power is turned on and when the power is turned off.

この発明は上述した課題を解決するためになされたもので、請求項１に記載の発明は、電源端子へ電源が加えられた時、一定時間ｔ１の間第１のリセット信号を出力した後リセットを解除し、前記電源端子の電源がＯＦＦとされた時前記リセット信号を”Ｌ”レベルとする第１のリセットＩＣと、電源端子へ電源が加えられた時、一定時間ｔ２の間第２のリセット信号を出力した後リセットを解除し、前記電源端子の電源がＯＦＦとされた時前記リセット信号を”Ｌ”レベルとする第２のリセットＩＣと、前記第１のリセット信号が解除された時、前記第２の電源を前記第２のリセットＩＣに加え、前記第１のリセット信号が”Ｌ”レベルとなった時、前記第２のリセットＩＣの電源をＯＦＦとするスイッチ回路とを具備することを特徴とするリセット回路である。
請求項２に記載の発明は、請求項１に記載のリセット回路において、前記スイッチ回路はスイッチング用トランジスタによって構成されていることを特徴とする。 The present invention has been made in order to solve the above-described problem. The invention according to claim 1 is a circuit which resets after outputting a first reset signal for a predetermined time t1 when power is applied to a power supply terminal. And when the power supply terminal is turned off, the first reset IC that sets the reset signal to the “L” level, and when the power supply is applied to the power supply terminal, the second reset IC is applied for a predetermined time t2. When a reset signal is output, the reset is released, and when the power supply terminal is turned off, the second reset IC that sets the reset signal to the “L” level, and the first reset signal is released A switch circuit that applies the second power source to the second reset IC and turns off the power source of the second reset IC when the first reset signal becomes “L” level. It is characterized by A reset circuit.
According to a second aspect of the present invention, in the reset circuit according to the first aspect, the switch circuit includes a switching transistor.

この発明によれば、リセットシーケンスを電源ＯＮ時および電源ＯＦＦ時において確実に守ることができる効果がある。また、構成が容易であって実装面積が少ない利点も得られる。   According to the present invention, there is an effect that the reset sequence can be reliably protected when the power is turned on and when the power is turned off. Further, there is an advantage that the configuration is easy and the mounting area is small.

以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の一実施の形態によるリセット回路の構成を示すブロック図である。この図において、符号１は電源Ｖ１が供給される端子、２は従来と同様のリセットＩＣ（図３（イ）参照）、３はリセットＩＣの電源端子Ｖｄｄと出力端子ＯＵＴの間に挿入された抵抗である。４は一端がリセットＩＣ２の出力端子ＯＵＴに接続された抵抗、５はベースが抵抗４の他端に接続され、エミッタが接地されたトランジスタ、６はトランジスタ５のベース−エミッタ間に挿入された抵抗である。７は電源Ｖ２が供給される端子、８はエミッタが端子７に、ベースがトランジスタ５のコレクタに接続されたトランジスタである。上述したトランジスタ５、８および抵抗４、６がスイッチ回路を構成する。９はリセットＩＣ２と同様のリセットＩＣであり、その電源端子Ｖｄｄがトランジスタ８のコレクタに接続され、電源端子Ｖｄｄと出力端子ＯＵＴの間に抵抗１０が挿入されている。そして、リセットＩＣ２の出力がリセット信号Ｒ１として、リセットＩＣ９の出力がリセット信号Ｒ２としてシステムの各部へ出力される。   Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a configuration of a reset circuit according to an embodiment of the present invention. In this figure, reference numeral 1 is a terminal to which the power source V1 is supplied, 2 is a reset IC similar to the conventional one (see FIG. 3A), and 3 is inserted between the power supply terminal Vdd and the output terminal OUT of the reset IC. Resistance. 4 is a resistor whose one end is connected to the output terminal OUT of the reset IC 2, 5 is a transistor whose base is connected to the other end of the resistor 4 and whose emitter is grounded, and 6 is a resistor inserted between the base and emitter of the transistor 5. It is. 7 is a terminal to which the power source V2 is supplied, 8 is a transistor having an emitter connected to the terminal 7 and a base connected to the collector of the transistor 5. The transistors 5 and 8 and the resistors 4 and 6 described above constitute a switch circuit. Reference numeral 9 denotes a reset IC similar to the reset IC 2, its power supply terminal Vdd is connected to the collector of the transistor 8, and a resistor 10 is inserted between the power supply terminal Vdd and the output terminal OUT. The output of the reset IC 2 is output as a reset signal R1, and the output of the reset IC 9 is output as a reset signal R2 to each part of the system.

次に、上述したリセット回路の動作を図２に示すタイミングチャートを参照して説明する。
いま、電源Ｖ１はＯＮ／ＯＦＦがコントロールできる電源であり、電源Ｖ２は定常的に供給される電源であるとする。図２に示すように、電源Ｖ１が立ち上がると、リセットＩＣ２の電源端子Ｖｄｄの電圧が立ち上がり、この立ち上がりから一定時間ｔ１（図２参照）の間”Ｌ”レベルのリセット信号Ｒ１が出力される。そして、一定時間ｔ１が経過後、リセット信号Ｒ１が立ち上がり、リセット状態（”Ｌ”）が解除される。リセット信号Ｒ１が立ち上がると、トランジスタ５がＯＮとなり、トランジスタ５がＯＮになると、トランジスタ７がＯＮとなる。 Next, the operation of the above-described reset circuit will be described with reference to the timing chart shown in FIG.
It is assumed that the power source V1 is a power source that can be controlled ON / OFF, and the power source V2 is a power source that is constantly supplied. As shown in FIG. 2, when the power supply V1 rises, the voltage at the power supply terminal Vdd of the reset IC 2 rises, and an “L” level reset signal R1 is output for a certain time t1 (see FIG. 2) from this rise. Then, after a predetermined time t1, the reset signal R1 rises and the reset state (“L”) is released. When the reset signal R1 rises, the transistor 5 is turned on, and when the transistor 5 is turned on, the transistor 7 is turned on.

トランジスタ７がＯＮになると、リセットＩＣ９の電源端子Ｖｄｄに電源Ｖ２が加えられる。電源端子Ｖｄｄに電源Ｖ２が加えられると、この時から一定時間ｔ２（図２参照）の間”Ｌ”レベルのリセット信号Ｒ２が出力され、一定時間ｔ２が経過後、リセット信号Ｒ２が立ち上がり、リセット状態（”Ｌ”）が解除される。   When the transistor 7 is turned on, the power supply V2 is applied to the power supply terminal Vdd of the reset IC 9. When the power supply V2 is applied to the power supply terminal Vdd, a reset signal R2 of “L” level is output for a certain time t2 (see FIG. 2) from this time, and after a certain time t2, the reset signal R2 rises and resets. The state (“L”) is released.

次に、電源Ｖ１がＯＦＦになると、リセット信号Ｒ１が立ち下がり、リセット信号Ｒ１が立ち下がると、トランジスタ５、８が共にＯＦＦとなる。そして、トランジスタ８がＯＦＦとなると、リセットＩＣ９の電源端子Ｖｄｄの電圧が立ち下がることから、リセット信号Ｒ２が”Ｌ”レベルに立ち下がる。   Next, when the power source V1 is turned off, the reset signal R1 falls, and when the reset signal R1 falls, both the transistors 5 and 8 are turned off. When the transistor 8 is turned off, the voltage of the power supply terminal Vdd of the reset IC 9 falls, and the reset signal R2 falls to the “L” level.

このように、上記実施形態によれば、電源ＯＮ時においては、リセット信号Ｒ１が立ち上がった後リセット信号Ｒ２が立ち上がり、また、電源ＯＦＦ時においては、リセット信号Ｒ１が立ち下がった後、リセット信号Ｒ２が立ち下がというシーケンシャルなリセット動作を確実に行うことができる。   Thus, according to the above embodiment, when the power is turned on, the reset signal R2 rises after the reset signal R1 rises. When the power is turned off, the reset signal R1 falls and then the reset signal R2 Sequential reset operation of falling can be performed reliably.

この発明は、各種システムの制御回路に用いられる。   The present invention is used in control circuits of various systems.

この発明の一実施形態によるリセット回路の構成を示すブロック図である。It is a block diagram which shows the structure of the reset circuit by one Embodiment of this invention. 同実施形態の動作を説明するためのタイミングチャートである。6 is a timing chart for explaining the operation of the embodiment. リセットＩＣの構成例を示す回路図である。It is a circuit diagram which shows the structural example of reset IC. 従来のリセット回路の問題を説明するためのタイミングチャートである。It is a timing chart for demonstrating the problem of the conventional reset circuit.

符号の説明Explanation of symbols

１、７…端子
２、９…リセットＩＣ
３、４、６、１０…抵抗
５、８…トランジスタ。 1, 7 ... Terminals 2, 9 ... Reset IC
3, 4, 6, 10 ... resistors 5, 8 ... transistors.

Claims (2)

電源端子へ電源が加えられた時、一定時間ｔ１の間第１のリセット信号を出力した後リセットを解除し、前記電源端子の電源がＯＦＦとされた時前記リセット信号を”Ｌ”レベルとする第１のリセットＩＣと、
電源端子へ電源が加えられた時、一定時間ｔ２の間第２のリセット信号を出力した後リセットを解除し、前記電源端子の電源がＯＦＦとされた時前記リセット信号を”Ｌ”レベルとする第２のリセットＩＣと、
前記第１のリセット信号が解除された時、前記第２の電源を前記第２のリセットＩＣに加え、前記第１のリセット信号が”Ｌ”レベルとなった時、前記第２のリセットＩＣの電源をＯＦＦとするスイッチ回路と、
を具備することを特徴とするリセット回路。 When power is applied to the power supply terminal, the first reset signal is output for a predetermined time t1, and then the reset is released. When the power supply of the power supply terminal is turned off, the reset signal is set to the “L” level. A first reset IC;
When power is applied to the power supply terminal, the second reset signal is output for a predetermined time t2, and then the reset is released. When the power supply of the power supply terminal is turned off, the reset signal is set to the “L” level. A second reset IC;
When the first reset signal is released, the second power supply is applied to the second reset IC. When the first reset signal becomes “L” level, the second reset IC A switch circuit for turning off the power;
A reset circuit comprising: 前記スイッチ回路はスイッチング用トランジスタによって構成されていることを特徴とする請求項１に記載のリセット回路。   The reset circuit according to claim 1, wherein the switch circuit includes a switching transistor.
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* Cited by examiner, † Cited by third party
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