JP2006323370A5 - - Google Patents
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Claims (4)
前記第1のトランジスタのゲートは、前記第1の配線に電気的に接続され、A gate of the first transistor is electrically connected to the first wiring;
前記第1のトランジスタのソース又はドレインの一方は、前記第2の配線に電気的に接続され、One of a source and a drain of the first transistor is electrically connected to the second wiring;
前記第1のトランジスタのソース又はドレインの他方は、前記第2のトランジスタのソース又はドレインの一方に電気的に接続され、The other of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the second transistor;
前記第2のトランジスタのゲートは、前記第3の配線に電気的に接続され、A gate of the second transistor is electrically connected to the third wiring;
前記第2のトランジスタのソース又はドレインの他方は、前記第3のトランジスタのゲート、前記メモリ回路の第1の入力端子、及び前記メモリ回路の出力端子に電気的に接続され、The other of the source and the drain of the second transistor is electrically connected to the gate of the third transistor, the first input terminal of the memory circuit, and the output terminal of the memory circuit,
前記第3のトランジスタのソース又はドレインの一方は、前記第4の配線に電気的に接続され、One of a source and a drain of the third transistor is electrically connected to the fourth wiring;
前記第3のトランジスタのソース又はドレインの他方は、前記発光素子に電気的に接続され、The other of the source and the drain of the third transistor is electrically connected to the light emitting element,
前記メモリ回路の第2の入力端子は、前記第5の配線に電気的に接続されていることを特徴とする半導体装置。The semiconductor device is characterized in that a second input terminal of the memory circuit is electrically connected to the fifth wiring.
前記第1のトランジスタのゲートは、前記第1の配線に電気的に接続され、A gate of the first transistor is electrically connected to the first wiring;
前記第1のトランジスタのソース又はドレインの一方は、前記第2の配線に電気的に接続され、One of a source and a drain of the first transistor is electrically connected to the second wiring;
前記第1のトランジスタのソース又はドレインの他方は、前記第2のトランジスタのソース又はドレインの一方に電気的に接続され、The other of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the second transistor;
前記第2のトランジスタのゲートは、前記第3の配線に電気的に接続され、A gate of the second transistor is electrically connected to the third wiring;
前記第2のトランジスタのソース又はドレインの他方は、前記第3のトランジスタのゲート、前記メモリ回路の第1の入力端子、及び前記メモリ回路の出力端子に電気的に接続され、The other of the source and the drain of the second transistor is electrically connected to the gate of the third transistor, the first input terminal of the memory circuit, and the output terminal of the memory circuit,
前記第3のトランジスタのソース又はドレインの一方は、前記第4の配線に電気的に接続され、One of a source and a drain of the third transistor is electrically connected to the fourth wiring;
前記第3のトランジスタのソース又はドレインの他方は、前記発光素子に電気的に接続され、The other of the source and the drain of the third transistor is electrically connected to the light emitting element,
前記メモリ回路の第2の入力端子は、前記第5の配線に電気的に接続されており、A second input terminal of the memory circuit is electrically connected to the fifth wiring;
前記メモリ回路は、前記第2の配線から前記第1の入力端子に入力される第1の電位を保持する機能と、前記第5の配線から前記第2の入力端子に入力される第2の電位を保持する機能とを有し、The memory circuit has a function of holding a first potential input from the second wiring to the first input terminal, and a second input from the fifth wiring to the second input terminal. A function of holding a potential,
前記第3のトランジスタのゲートに、前記第1の電位又は前記第2の電位が印加されることで、前記発光素子の発光が制御されることを特徴とする半導体装置。The semiconductor device is characterized in that light emission of the light-emitting element is controlled by applying the first potential or the second potential to the gate of the third transistor.
前記第1のトランジスタのゲートは、前記第1の配線に電気的に接続され、A gate of the first transistor is electrically connected to the first wiring;
前記第1のトランジスタのソース又はドレインの一方は、前記第2の配線に電気的に接続され、One of a source and a drain of the first transistor is electrically connected to the second wiring;
前記第1のトランジスタのソース又はドレインの他方は、前記第2のトランジスタのソース又はドレインの一方に電気的に接続され、The other of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the second transistor;
前記第2のトランジスタのゲートは、前記第3の配線に電気的に接続され、A gate of the second transistor is electrically connected to the third wiring;
前記第2のトランジスタのソース又はドレインの他方は、前記第3のトランジスタのゲート、前記インバータの入力端子、前記第4のトランジスタのソース又はドレインの一方、及び前記第5のトランジスタのソース又はドレインの一方に電気的に接続され、The other of the source and drain of the second transistor is the gate of the third transistor, the input terminal of the inverter, one of the source or drain of the fourth transistor, and the source or drain of the fifth transistor. Electrically connected to one side,
前記第3のトランジスタのソース又はドレインの一方は、前記第4の配線に電気的に接続され、One of a source and a drain of the third transistor is electrically connected to the fourth wiring;
前記第3のトランジスタのソース又はドレインの他方は、前記発光素子に電気的に接続され、The other of the source and the drain of the third transistor is electrically connected to the light emitting element,
前記インバータの出力端子は、前記第4のトランジスタのゲート、及び前記第5のトランジスタのゲートに電気的に接続され、An output terminal of the inverter is electrically connected to a gate of the fourth transistor and a gate of the fifth transistor;
前記第4のトランジスタのソース又はドレインの他方は、前記第5の配線に電気的に接続され、The other of the source and the drain of the fourth transistor is electrically connected to the fifth wiring;
前記第5のトランジスタのソース又はドレインの他方は、前記第6のトランジスタのソース又はドレインの一方に電気的に接続され、The other of the source and the drain of the fifth transistor is electrically connected to one of the source and the drain of the sixth transistor;
前記第6のトランジスタのゲートは、前記第3の配線に電気的に接続され、A gate of the sixth transistor is electrically connected to the third wiring;
前記第6のトランジスタのソース又はドレインの他方は、前記第4の配線に電気的に接続されることを特徴とする半導体装置。The other of the source and the drain of the sixth transistor is electrically connected to the fourth wiring.
前記第1のトランジスタと前記第2のトランジスタと前記第4のトランジスタとは、同一の極性を有するトランジスタであり、The first transistor, the second transistor, and the fourth transistor are transistors having the same polarity,
前記第3のトランジスタと前記第5のトランジスタと前記第6のトランジスタとは、前記極性とは逆の極性を有するトランジスタであることを特徴とする半導体装置。The semiconductor device, wherein the third transistor, the fifth transistor, and the sixth transistor are transistors having opposite polarities to the polarities.
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