JP2006319040A - Semiconductor device - Google Patents

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Yuichiro Motomi
雄一郎 本美
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Abstract

<P>PROBLEM TO BE SOLVED: To prevent cracks from occurring without significantly reducing the active regions. <P>SOLUTION: A guard ring 14 has its corner 16 formed into a curve, and the width W1 of the corner 16 is formed to be wider than a width W2 of a linear part 15. A field oxide film 18 is formed to cover the surface of the guard ring 14 and a surface of a semiconductor chip 11 outward from the guard ring 14. The field oxide film 18 has a thin-film layer 18a with a thickness of d1, a thick-film layer 18b with a thickness of d2, and a step 18c formed. An electrode wiring 19 is formed to partially cover the surface of a p-layer 13 across a part of the film 18, corresponding to the surface of the guard ring 14. A distance L1, from the outer periphery 19a of the wiring 19 to the step 18c of the field oxide film 18 corresponding to the corner 16, is formed larger than a distance L2, corresponding to the linear part 15. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置に係り、詳しくはコーナー部に特徴を有する半導体装置に関する。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a corner portion.

縦型半導体装置において、半導体チップのコーナー部の耐圧性を確保するため、図４（ａ），（ｂ）に示すように、ガードリングを備えた構成がある。なお、図４（ａ）は、半導体チップのコーナー部のパッシベーション膜を省略した模式平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図である。図４（ａ），（ｂ）に示すように、ガードリング５１は一定幅に形成され、
ガードリング５１の表面及びガードリング５１より半導体チップ５２の外側表面を覆うようにフィールド酸化膜５３が形成されている。フィールド酸化膜５３は、ガードリング５１の表面と対応する部分における厚さｄ１が、ガードリング５１より外側の半導体チップ５２の表面と対応する部分における厚さｄ２より薄く形成されている。 In a vertical semiconductor device, there is a configuration provided with a guard ring as shown in FIGS. 4A and 4B in order to ensure the pressure resistance of the corner portion of the semiconductor chip. 4A is a schematic plan view in which the passivation film at the corner portion of the semiconductor chip is omitted, and FIG. 4B is a cross-sectional view taken along the line BB in FIG. As shown in FIGS. 4A and 4B, the guard ring 51 is formed to have a constant width,
A field oxide film 53 is formed so as to cover the surface of the guard ring 51 and the outer surface of the semiconductor chip 52 from the guard ring 51. The field oxide film 53 is formed such that the thickness d1 at the portion corresponding to the surface of the guard ring 51 is thinner than the thickness d2 at the portion corresponding to the surface of the semiconductor chip 52 outside the guard ring 51.

半導体チップ５２のアクティブ領域を構成するｐ−層５４の表面を覆う電極配線５５は、一部がフィールド酸化膜５３の内周側に跨るように形成されている。フィールド酸化膜５３の厚さは１μｍ程度で、電極配線５５の厚さは３〜５μｍ程度であり、フィールド酸化膜５３と電極配線５５との境界部の段差が大きくなる。 The electrode wiring 55 that covers the surface of the p − layer 54 constituting the active region of the semiconductor chip 52 is formed so as to partially straddle the inner peripheral side of the field oxide film 53. The thickness of the field oxide film 53 is about 1 μm, the thickness of the electrode wiring 55 is about 3 to 5 μm, and the step at the boundary between the field oxide film 53 and the electrode wiring 55 becomes large.

フィールド酸化膜５３及び電極配線５５の表面を覆うようにパッシベーション膜５６が形成されている。パッシベーション膜５６は、例えば、ＣＶＤ法で形成されるため、フィールド酸化膜５３及び電極配線５５の表面状態を反映した断面形状に形成される。即ち、電極配線５５の外周縁に対応する位置と、フィールド酸化膜５３の段差部５３ａに対応する位置とに段差部５６ａが形成される。電極配線５５の外周縁からフィールド酸化膜５３の段差部５３ａまでの距離Ｌ１が短いため、パッシベーション膜５６にはガードリング５１に対応する位置に、凹凸の変化割合が大きな部分が形成される。   A passivation film 56 is formed so as to cover the surface of the field oxide film 53 and the electrode wiring 55. Since the passivation film 56 is formed by, for example, the CVD method, it is formed in a cross-sectional shape reflecting the surface state of the field oxide film 53 and the electrode wiring 55. That is, the step portion 56 a is formed at a position corresponding to the outer peripheral edge of the electrode wiring 55 and a position corresponding to the step portion 53 a of the field oxide film 53. Since the distance L1 from the outer peripheral edge of the electrode wiring 55 to the stepped portion 53a of the field oxide film 53 is short, a portion having a large unevenness change rate is formed in the passivation film 56 at a position corresponding to the guard ring 51.

半導体チップ５２は、一般に全体がモールド樹脂でパッケージされた状態で使用される。ところが、モールド樹脂、チップ裏面の固定部材、電極配線５５、パッシベーション膜５６の熱膨張率の差が大きいため、温度サイクル試験で半導体チップ５２のコーナー部に応力が集中して、凹凸の変化割合が大きな部分でパッシベーション膜５６にクラックが発生し易い。樹脂モールドされない場合であっても、チップ裏面の固定部材、電極配線５５とパッシベーション膜５６の熱膨張率の差が大きいとパッシベーション膜５６にクラックが発生し易い。   The semiconductor chip 52 is generally used in a state where the whole is packaged with a mold resin. However, since the difference in thermal expansion coefficient between the mold resin, the fixing member on the back surface of the chip, the electrode wiring 55, and the passivation film 56 is large, stress is concentrated on the corner portion of the semiconductor chip 52 in the temperature cycle test, and the change ratio of the unevenness is increased. Cracks are likely to occur in the passivation film 56 at large portions. Even when the resin molding is not performed, cracks are likely to occur in the passivation film 56 if the difference in coefficient of thermal expansion between the fixing member on the back surface of the chip, the electrode wiring 55, and the passivation film 56 is large.

前記クラックの発生を防止する方法として、図５に示すように、電極配線５５の外周縁からフィールド酸化膜５３の段差部５３ａまでの距離Ｌ１が長くなるように、ガードリング５１の幅を拡げることが考えられる。この構成では、フィールド酸化膜５３上に形成された電極配線５５の厚さと、距離Ｌ１との比が、従来より小さくなる。そのため、電極配線５５及びフィールド酸化膜５３上に形成されるパッシベーション膜５６に形成されるコーナー部における凹凸の変化割合が従来より小さくなり、半導体チップ５２のコーナー部に熱応力が作用した場合に、パッシベーション膜５６にクラックが発生するのが抑制される。   As a method for preventing the occurrence of the crack, as shown in FIG. 5, the width of the guard ring 51 is increased so that the distance L1 from the outer peripheral edge of the electrode wiring 55 to the stepped portion 53a of the field oxide film 53 becomes longer. Can be considered. In this configuration, the ratio between the thickness of the electrode wiring 55 formed on the field oxide film 53 and the distance L1 is smaller than that in the prior art. Therefore, when the change ratio of the unevenness in the corner portion formed in the passivation film 56 formed on the electrode wiring 55 and the field oxide film 53 is smaller than in the past, and when thermal stress acts on the corner portion of the semiconductor chip 52, The occurrence of cracks in the passivation film 56 is suppressed.

また、従来、シリコン基板とモールド樹脂の熱膨張率の違いによって応力が発生し、温度サイクル時等にチップコーナー部に発生するカバークラックを防止する構成として、電極配線に特徴を持たせたものが提案されている（例えば、特許文献１参照。）。この半導体装置は、図６に示すように、半導体チップ６１のコーナー部には、第１の電極配線６２が半導体チップ６１の外周縁に沿って配置されている。第１の電極配線６２の内側には第１の配線より幅広の第２の電極配線６３が配置されている。第２の電極配線６３は、半導体チップ６１のコーナー（角）６４から半径２００μｍ以内の領域を迂回して配置されている。第２の電極配線６３は、４本ないし６本のＡｌ膜に分割されて並行配置され、半導体チップ６１の辺に沿った直線部において隣接する２本のＡｌ膜が接続部６３ａで接続されている。この配置は、半導体チップ６１のコーナー６４から半径２００μｍ以内の領域に応力が集中し易いという知見と、半導体チップ６１の最外周部に配置される電極配線は、幅が１５μｍ以内であればクラック発生を防止することができるという結果に基づいていると記載されている。
特開平６−５３２１９号公報（明細書の段落［００１６］、図１） In addition, conventionally, stress is generated due to the difference in coefficient of thermal expansion between the silicon substrate and the mold resin, and as a configuration for preventing cover cracks occurring at the chip corner portion during a temperature cycle, etc., there has been a feature in the electrode wiring. It has been proposed (see, for example, Patent Document 1). In this semiconductor device, as shown in FIG. 6, the first electrode wiring 62 is arranged along the outer peripheral edge of the semiconductor chip 61 at the corner portion of the semiconductor chip 61. Inside the first electrode wiring 62, a second electrode wiring 63 wider than the first wiring is disposed. The second electrode wiring 63 is disposed around a region within a radius of 200 μm from the corner 64 of the semiconductor chip 61. The second electrode wiring 63 is divided into four to six Al films and arranged in parallel, and two Al films adjacent to each other in a straight line portion along the side of the semiconductor chip 61 are connected by a connection portion 63a. Yes. This arrangement is based on the knowledge that stress is likely to concentrate in a region within a radius of 200 μm from the corner 64 of the semiconductor chip 61, and the electrode wiring arranged on the outermost peripheral portion of the semiconductor chip 61 generates cracks if the width is within 15 μm. It is described that it is based on the result that can be prevented.
JP-A-6-53219 (paragraph [0016] of the specification, FIG. 1)

ところが、図５に示す構成では、半導体チップ５２の外周全周にわたってアクティブ領域が減るため、アクティブ領域が大きく減少するだけでなく、素子特性が変わってしまうという問題がある。また、特許文献１に記載の構成では、クラック発生が防止されたとしても、第２の電極配線６３が半導体チップ６１のコーナー６４から半径２００μｍ以内の領域を迂回するように配置される。そうすると、半導体装置のアクティブ領域は、第２の電極配線６３より外側の領域には形成することができないため、アクティブ領域が大きく減少するという問題がある。   However, in the configuration shown in FIG. 5, the active region is reduced over the entire outer periphery of the semiconductor chip 52, so that there is a problem that not only the active region is greatly reduced but also the element characteristics are changed. Further, in the configuration described in Patent Document 1, the second electrode wiring 63 is disposed so as to bypass a region within a radius of 200 μm from the corner 64 of the semiconductor chip 61 even if the occurrence of cracks is prevented. Then, since the active region of the semiconductor device cannot be formed in a region outside the second electrode wiring 63, there is a problem that the active region is greatly reduced.

本発明は、前記従来の問題に鑑みてなされたものであって、その目的は、アクティブ領域を大きく減少させることなく、クラックの発生を抑制することができる半導体装置を提供することにある。   The present invention has been made in view of the above-described conventional problems, and an object thereof is to provide a semiconductor device capable of suppressing the occurrence of cracks without greatly reducing the active region.

前記の目的を達成するために、請求項１に記載の発明は、矩形状の半導体チップのアクティブ領域を囲むように、コーナー部が曲線状に形成されたガードリングを有する縦型の半導体装置である。そして、前記ガードリングの表面及び前記ガードリングより半導体チップの外側表面を覆うように絶縁膜が形成されている。前記絶縁膜は、前記半導体チップの内側に位置する薄膜部と、前記半導体チップの外側に位置する厚膜部と、前記薄膜部と厚膜部の境界である段差部とを有している。前記絶縁膜の前記ガードリングの表面と対応する部分に一部が跨る状態で前記アクティブ領域の表面を覆うように電極配線が形成され、前記電極配線は、その外周縁から前記絶縁膜の段差部までの距離が、前記コーナー部に対応する部分において直線部に対応する部分におけるより長くなるように形成されている。   In order to achieve the above object, the invention according to claim 1 is a vertical semiconductor device having a guard ring in which corner portions are curved so as to surround an active region of a rectangular semiconductor chip. is there. An insulating film is formed so as to cover the surface of the guard ring and the outer surface of the semiconductor chip from the guard ring. The insulating film includes a thin film portion located inside the semiconductor chip, a thick film portion located outside the semiconductor chip, and a step portion that is a boundary between the thin film portion and the thick film portion. An electrode wiring is formed so as to cover the surface of the active region in a state where a part of the insulating film corresponds to a surface corresponding to the surface of the guard ring, and the electrode wiring is stepped from the outer periphery of the insulating film. Is formed so that the distance corresponding to the corner portion is longer in the portion corresponding to the straight portion.

この発明では、電極配線は、その外周縁から前記絶縁膜の段差部までの距離が、コーナー部に対応する部分において直線部に対応する部分におけるより長くなるように形成されているため、絶縁膜上に形成された電極配線の厚さと、前記距離との比が、従来より小さくなる。そのため、半導体チップのコーナー部において、電極配線及び絶縁膜上に形成されるパッシベーション膜の凹凸の変化割合が従来より小さくなり、半導体チップのコーナー部に熱応力が作用した場合に、パッシベーション膜にクラックが発生するのが抑制される。また、アクティブ領域の減少はコーナー部の僅かな領域で済む。   In this invention, the electrode wiring is formed such that the distance from the outer peripheral edge to the step portion of the insulating film is longer in the portion corresponding to the corner portion than in the portion corresponding to the straight portion. The ratio between the thickness of the electrode wiring formed above and the distance is smaller than the conventional one. Therefore, in the corner portion of the semiconductor chip, the change rate of the unevenness of the passivation film formed on the electrode wiring and the insulating film becomes smaller than before, and when the thermal stress acts on the corner portion of the semiconductor chip, the passivation film is cracked. Is suppressed from occurring. Further, the active area can be reduced by a small area at the corner.

請求項２に記載の発明は、請求項１に記載の発明において、前記段差部は、前記コーナー部に対応する部分における曲率が所定の曲率に形成され、前記電極配線の外周縁は前記段差部の曲率以下の部分があるように形成されている。ここで、「前記段差部の曲率以下の部分があるように」とは、電極配線の外周縁全体が段差部の曲率より小さな一定の曲率で形成される場合だけでなく、段差部の曲率と同じ曲率の部分と、それより小さな曲率の部分が両側に連続する構成や、段差部の曲率より小さな曲率の部分の両側に段差部の曲率より大きな曲率の部分が連続する構成を含む。   According to a second aspect of the present invention, in the first aspect of the invention, the step portion is formed to have a predetermined curvature at a portion corresponding to the corner portion, and the outer peripheral edge of the electrode wiring is the step portion. It is formed so that there is a part below the curvature. Here, “so that there is a portion equal to or less than the curvature of the stepped portion” is not only when the entire outer periphery of the electrode wiring is formed with a constant curvature smaller than the curvature of the stepped portion, but also with the curvature of the stepped portion. It includes a configuration in which a portion having the same curvature and a portion having a smaller curvature are continuous on both sides, and a configuration in which a portion having a curvature larger than the curvature of the stepped portion is continued on both sides of a portion having a curvature smaller than the curvature of the stepped portion.

この発明では、段差部は、前記コーナー部に対応する部分における曲率が所定の曲率に形成されている。従って、素子耐圧を確保した状態で電極配線の外周縁の形状を変更することができる。   In the present invention, the step portion is formed such that the curvature corresponding to the corner portion has a predetermined curvature. Therefore, the shape of the outer peripheral edge of the electrode wiring can be changed in a state where the element breakdown voltage is secured.

本発明によれば、アクティブ領域を大きく減少させることなく、クラックの発生を抑制することができる。   According to the present invention, the occurrence of cracks can be suppressed without greatly reducing the active area.

以下、本発明をダイオードに具体化した一実施形態を図１（ａ），（ｂ）に従って説明する。図１（ａ）は半導体チップのコーナー部分の模式平面図、（ｂ）は（ａ）のＡ−Ａ線拡大断面図である。なお、図１（ａ）ではパッシベーション膜の図示を省略している。また、断面のハッチングを省略している。この実施形態では図１（ｂ）の上側を半導体チップの上側として説明する。   Hereinafter, an embodiment in which the present invention is embodied as a diode will be described with reference to FIGS. FIG. 1A is a schematic plan view of a corner portion of a semiconductor chip, and FIG. 1B is an enlarged sectional view taken along line AA in FIG. In FIG. 1A, the passivation film is not shown. Further, cross-sectional hatching is omitted. In this embodiment, the upper side of FIG. 1B will be described as the upper side of the semiconductor chip.

半導体装置としての半導体チップ１１は、平面矩形状に形成されている。図１（ｂ）に示すように、半導体チップ１１は、ｎ−型のシリコン基板１２上に、アクティブ領域を構成するｐ−層１３が形成されている。この実施形態では、ｐ−層１３及びシリコン基板１２のｐ−層１３と対向する部分がアクティブ領域となる。ｐ−層１３を囲むようにガードリング１４が形成されている。ガードリング１４はｐ＋層で構成されている。図１（ａ）に示すように、ガードリング１４は、半導体チップ１１の辺に沿って延びる直線部１５と、直線部１５に連続する曲線状のコーナー部１６とを有する。半導体チップ１１の周縁にはガードリング１４の外側に、ガードリング１４と一定の間隔をおいてｎ＋層１７が形成されている。 A semiconductor chip 11 as a semiconductor device is formed in a planar rectangular shape. As shown in FIG. 1B, in the semiconductor chip 11, a p − layer 13 constituting an active region is formed on an n − type silicon substrate 12. In this embodiment, a portion of the p − layer 13 and the silicon substrate 12 facing the p − layer 13 is an active region. A guard ring 14 is formed so as to surround the p − layer 13. The guard ring 14 is composed of p + layers. As shown in FIG. 1A, the guard ring 14 includes a straight portion 15 extending along the side of the semiconductor chip 11 and a curved corner portion 16 that continues to the straight portion 15. On the periphery of the semiconductor chip 11, an n + layer 17 is formed outside the guard ring 14 and spaced apart from the guard ring 14.

ガードリング１４の表面及びガードリング１４より半導体チップ１１の外側表面を覆うように絶縁膜としてのフィールド酸化膜１８が形成されている。フィールド酸化膜１８は、半導体チップ１１の内側に位置する部分における厚さｄ１が、外側に位置する部分における厚さｄ２より薄く形成されている。厚さｄ１の部分が薄膜部１８ａであり、厚さｄ２の部分が厚膜部１８ｂである。薄膜部１８ａと厚膜部１８ｂの境界に段差部１８ｃが形成されている。なお、本実施の形態では段差部１８ｃの位値はガードリング１４の外周縁と一致している。   A field oxide film 18 as an insulating film is formed so as to cover the surface of the guard ring 14 and the outer surface of the semiconductor chip 11 from the guard ring 14. The field oxide film 18 is formed such that the thickness d1 in the portion located inside the semiconductor chip 11 is smaller than the thickness d2 in the portion located outside. The portion with the thickness d1 is the thin film portion 18a, and the portion with the thickness d2 is the thick film portion 18b. A stepped portion 18c is formed at the boundary between the thin film portion 18a and the thick film portion 18b. In the present embodiment, the rank value of the stepped portion 18 c coincides with the outer peripheral edge of the guard ring 14.

半導体チップ１１のｐ−層１３の表面を覆う電極配線１９は、一部がフィールド酸化膜１８の内周側に跨るように形成されている。このフィールド酸化膜１８の内周側に跨る量はガードリング１４の直線部１５に対応する部分と、コーナー部１６に対応する部分とで等しくなるように形成されている。電極配線１９は、その外周縁１９ａからフィールド酸化膜１８の段差部１８ｃまでの距離であって、コーナー部１６に対応する部分での距離Ｌ１が、直線部１５に対応する部分での距離Ｌ２より長くなるように形成されている。フィールド酸化膜１８の厚さは１μｍ程度で、電極配線１９の厚さは３〜５μｍ程度である。 The electrode wiring 19 covering the surface of the p − layer 13 of the semiconductor chip 11 is formed so as to partially straddle the inner peripheral side of the field oxide film 18. The amount straddling the inner peripheral side of the field oxide film 18 is formed to be equal between the portion corresponding to the straight portion 15 of the guard ring 14 and the portion corresponding to the corner portion 16. The electrode wiring 19 is a distance from the outer peripheral edge 19a to the step portion 18c of the field oxide film 18, and the distance L1 at the portion corresponding to the corner portion 16 is greater than the distance L2 at the portion corresponding to the straight portion 15. It is formed to be long. The thickness of the field oxide film 18 is about 1 μm, and the thickness of the electrode wiring 19 is about 3 to 5 μm.

フィールド酸化膜１８及び電極配線１９の表面を覆うようにパッシベーション膜２０が形成されている。パッシベーション膜２０は、フィールド酸化膜１８及び電極配線１９の表面状態を反映した断面形状に形成される。従って、パッシベーション膜２０には、電極配線１９の外周縁１９ａに対応する位置と、フィールド酸化膜１８の段差部１８ｃに対応する位置とに段差部２０ａが形成される。   A passivation film 20 is formed so as to cover the surface of the field oxide film 18 and the electrode wiring 19. The passivation film 20 is formed in a cross-sectional shape reflecting the surface state of the field oxide film 18 and the electrode wiring 19. Accordingly, a step 20 a is formed in the passivation film 20 at a position corresponding to the outer peripheral edge 19 a of the electrode wiring 19 and a position corresponding to the step 18 c of the field oxide film 18.

図１（ａ）に示すように、本実施の形態では段差部１８ｃの位値はガードリング１４の外周縁と一致し、距離Ｌ１が距離Ｌ２より長くなるように形成され、電極配線１９がフィールド酸化膜１８の内周側に跨る量がガードリング１４の直線部１５に対応する部分と、コーナー部１６に対応する部分とで等しくなるように形成されている。そのため、ガードリング１４は、コーナー部１６の幅Ｗ１が直線部１５の幅Ｗ２より広く形成されている。ガードリング１４は、コーナー部１６における外周側の曲率が素子耐圧を確保するための所定の曲率に形成されている。また、段差部１８ｃも所定の曲率に形成されている。本実施の形態では、段差部１８ｃの位置はガードリング１４の外周縁と一致しているので、ガードリング１４のコーナー部１６における外周側の曲率と段差部１８ｃの曲率は同一となっている。この曲率は、理論計算あるいは試験で求められる。また、ガードリング内周側の部分は前記外周側の曲率より小さな一定の曲率となるように形成されている。また、電極配線１９の外周縁１９ａは段差部１８ｃの曲率より小さな一定の曲率となるように形成されている。   As shown in FIG. 1A, in the present embodiment, the level of the stepped portion 18c coincides with the outer peripheral edge of the guard ring 14, and the distance L1 is longer than the distance L2, and the electrode wiring 19 is formed in the field. The amount of the oxide film 18 straddling the inner peripheral side is formed so that the portion corresponding to the straight portion 15 of the guard ring 14 and the portion corresponding to the corner portion 16 are equal. Therefore, the guard ring 14 is formed such that the width W1 of the corner portion 16 is wider than the width W2 of the straight portion 15. The guard ring 14 is formed so that the curvature on the outer peripheral side in the corner portion 16 has a predetermined curvature for securing the element breakdown voltage. The step portion 18c is also formed with a predetermined curvature. In the present embodiment, since the position of the step portion 18c coincides with the outer peripheral edge of the guard ring 14, the curvature on the outer peripheral side of the corner portion 16 of the guard ring 14 and the curvature of the step portion 18c are the same. This curvature is obtained by theoretical calculation or testing. The guard ring inner peripheral portion is formed to have a constant curvature smaller than the outer peripheral curvature. The outer peripheral edge 19a of the electrode wiring 19 is formed to have a constant curvature smaller than the curvature of the step portion 18c.

次に前記のように構成された半導体チップ１１の作用を説明する。半導体チップ１１は、シリコン基板１２側がマイナス、電極配線１９側がプラスとなる状態、即ちダイオードに順方向の電圧が印加されると、ｐ−層１３側からシリコン基板１２側に向かって電流が流れる。 Next, the operation of the semiconductor chip 11 configured as described above will be described. In the semiconductor chip 11, when the silicon substrate 12 side is negative and the electrode wiring 19 side is positive, that is, when a forward voltage is applied to the diode, a current flows from the p − layer 13 side to the silicon substrate 12 side.

ガードリング１４が存在すると、ガードリング１４が存在しない場合に比較して、ダイオードに逆方向の電圧が印加された際、シリコン基板１２（ｎ−層）とｐ−層１３との間の空乏層が拡がり、降伏電圧が高く、即ち耐圧性が高くなる。耐圧性はガードリング１４におけるコーナー部１６の外周側の曲率によって最適状態が決まる。 When the guard ring 14 is present, a depletion layer between the silicon substrate 12 (n − layer) and the p − layer 13 when a reverse voltage is applied to the diode as compared to the case where the guard ring 14 is not present. And the breakdown voltage is high, that is, the pressure resistance is high. The optimum pressure resistance is determined by the curvature of the outer peripheral side of the corner portion 16 in the guard ring 14.

また、半導体チップ１１は、一般に全体が樹脂でモールドされた状態で使用される。モールド樹脂、電極配線１９、パッシベーション膜２０の熱膨張率の差が大きいため、温度サイクル試験において、熱膨張率の差により半導体チップ１１のコーナー部１６に応力が集中する。コーナー部１６に対応する部分の距離Ｌ１が直線部１５に対応する部分の距離Ｌ２と同じ場合、コーナー部１６に対応するパッシベーション膜２０にクラックが発生し易い。しかし、この実施形態では、電極配線１９の外周縁１９ａからフィールド酸化膜１８の段差部１８ｃまでの距離であって、コーナー部１６に対応する部分での距離Ｌ１が、直線部１５に対応する部分での距離Ｌ２より長くなるように形成されている。従って、半導体チップ１１のコーナー部において、フィールド酸化膜１８上に形成された電極配線１９の厚さｄ３と、距離Ｌ１との比（ｄ３／Ｌ１）が、従来より小さくなる。そして、パッシベーション膜２０の凹凸の変化割合が従来より小さくなり、半導体チップ１１のコーナー部に熱応力が作用した場合に、パッシベーション膜２０にクラックが発生するのが抑制される。   The semiconductor chip 11 is generally used in a state where the whole is molded with resin. Since the difference in coefficient of thermal expansion among the mold resin, electrode wiring 19 and passivation film 20 is large, stress concentrates on the corner portion 16 of the semiconductor chip 11 due to the difference in coefficient of thermal expansion in the temperature cycle test. When the distance L1 of the portion corresponding to the corner portion 16 is the same as the distance L2 of the portion corresponding to the straight portion 15, cracks are likely to occur in the passivation film 20 corresponding to the corner portion 16. However, in this embodiment, the distance from the outer peripheral edge 19a of the electrode wiring 19 to the stepped portion 18c of the field oxide film 18, and the distance L1 at the portion corresponding to the corner portion 16 is the portion corresponding to the straight portion 15. It is formed so as to be longer than the distance L2. Accordingly, the ratio (d3 / L1) between the thickness d3 of the electrode wiring 19 formed on the field oxide film 18 and the distance L1 at the corner portion of the semiconductor chip 11 is smaller than that in the conventional art. Then, when the change ratio of the unevenness of the passivation film 20 is smaller than that in the past, and thermal stress is applied to the corner portion of the semiconductor chip 11, the generation of cracks in the passivation film 20 is suppressed.

この実施形態では以下の効果を有する。
（１）ガードリング１４は、コーナー部１６の幅が直線部１５の幅より広く形成されており、それに対応して、距離Ｌ１が距離Ｌ２より長くなるように形成されている。従って、半導体チップ１１のコーナー部におけるパッシベーション膜２０の凹凸の変化割合が従来より小さくなり、半導体チップ１１のコーナー部に熱応力が作用した場合に、パッシベーション膜２０にクラックが発生するのが抑制される。 This embodiment has the following effects.
(1) The guard ring 14 is formed such that the corner portion 16 is wider than the straight portion 15 and the distance L1 is longer than the distance L2 correspondingly. Therefore, the change rate of the unevenness of the passivation film 20 at the corner portion of the semiconductor chip 11 is smaller than that of the conventional one, and when thermal stress acts on the corner portion of the semiconductor chip 11, the generation of cracks in the passivation film 20 is suppressed. The

（２）ｐ−層１３の減少は、ガードリング１４のコーナー部１６における僅かの領域であるため、アクティブ領域の減少はコーナー部の僅かな領域で済む。
（３）ガードリング１４は、コーナー部１６における外周側の曲率が素子耐圧を確保するための所定の曲率に形成され、内周側の部分は外周側の曲率以下の部分があるように形成されている。従って、ガードリング１４の形状を変更しても、素子耐圧は確保されるため、素子の設計を変更する必要はない。 (2) Since the decrease of the p − layer 13 is a slight region in the corner portion 16 of the guard ring 14, the decrease of the active region may be a small region of the corner portion.
(3) The guard ring 14 is formed so that the curvature on the outer peripheral side in the corner portion 16 has a predetermined curvature for ensuring the element breakdown voltage, and the inner peripheral portion has a portion equal to or smaller than the outer peripheral curvature. ing. Therefore, even if the shape of the guard ring 14 is changed, the device withstand voltage is ensured, so that it is not necessary to change the design of the device.

（４）ガードリング１４は、コーナー部１６における内周側の部分が外周側の曲率より小さな一定の曲率に形成されている。従って、設計が容易になる。
実施形態は前記に限定されるものではなく、例えば、次のように構成してもよい。 (4) The guard ring 14 is formed so that the inner peripheral side portion of the corner portion 16 has a constant curvature smaller than the outer peripheral side curvature. Therefore, design becomes easy.
The embodiment is not limited to the above, and may be configured as follows, for example.

○ 電極配線１９の外周縁１９ａは、そのコーナー部１６に対応する部分の形状が、段差部１８ｃの曲率より小さな一定の曲率で形成されるものに限らない。例えば、段差部１８ｃの曲率より小さな曲率の部分の両側に段差部１８ｃの曲率より大きな曲率の部分が連続する構成であってもよい。具体的には、図２に示すように、外周縁１９ａであって直線状（曲率零）の部分（平面）１６ａに対応する部分と、その両側に外周側の曲率より大きな曲率の部分１６ｂに対応する部分が連続する形状としてもよい。なお、図２の実施形態においても段差部１８ｃの位置はガードリング１４の外周縁と一致し、電極配線１９がフィールド酸化膜１８の内周側に跨る量がガードリング１４の直線部１５に対応する部分と、コーナー部１６に対応する部分とで等しくなるように形成されている。この場合、外周縁１９ａのコーナー部１６に対応する部分を一定の曲率で形成する場合に比較して、直線部１５に対応する部分に滑らかに連続して、かつ距離Ｌ１を長くできる。   The outer peripheral edge 19a of the electrode wiring 19 is not limited to a shape whose portion corresponding to the corner portion 16 is formed with a constant curvature smaller than the curvature of the step portion 18c. For example, the structure where the curvature part larger than the curvature of the level | step-difference part 18c continues on both sides of the curvature part smaller than the curvature of the level | step-difference part 18c may be sufficient. Specifically, as shown in FIG. 2, the outer peripheral edge 19a includes a portion corresponding to a linear (zero curvature) portion (plane) 16a and a portion 16b having a curvature larger than the curvature on the outer peripheral side on both sides thereof. It is good also as a shape where a corresponding part continues. In the embodiment of FIG. 2 as well, the position of the step portion 18 c coincides with the outer peripheral edge of the guard ring 14, and the amount of the electrode wiring 19 straddling the inner peripheral side of the field oxide film 18 corresponds to the straight portion 15 of the guard ring 14. And the portion corresponding to the corner portion 16 are formed to be equal. In this case, compared to the case where the portion corresponding to the corner portion 16 of the outer peripheral edge 19a is formed with a constant curvature, the distance L1 can be increased smoothly and continuously to the portion corresponding to the straight portion 15.

○ 外周縁１９ａは、そのコーナー部１６に対応する部分の形状が、段差部１８ｃの曲率と同じ曲率の部分と、それより小さな曲率の部分が両側に連続する構成としてもよい。
○ シリコン基板１２としてｎ＋型のシリコン基板を使用してその上にｎ−層をエピタキシャル成長させ、ｎ−層上にｐ−層１３、ガードリング１４及びｎ＋層１７を形成してもよい。 The outer peripheral edge 19a may have a configuration in which a portion corresponding to the corner portion 16 has a portion having the same curvature as that of the stepped portion 18c and a portion having a smaller curvature on both sides.
O An n + type silicon substrate may be used as the silicon substrate 12 and an n − layer may be epitaxially grown thereon to form the p − layer 13, the guard ring 14, and the n + layer 17 on the n − layer.

○ ガードリング１４の外側にガードリング１４と一定間隔を保って形成されたｎ＋層１７を省略してもよい。
○ ｎ−層、ｎ＋層、ｐ−層、ｐ＋層は相対的なものであり、ｎ−層の方がｎ＋層より不純物濃度が低く、ｐ−層の方がｐ＋層より不純物濃度が低いということを表しているだけで、絶対的な濃度を表しているものではない。従って、ｎ−層とｎ層（ｐ−層とｐ層）あるいはｎ層とｎ＋層（ｐ層とｐ＋層）として表してもよい。 The n + layer 17 formed on the outer side of the guard ring 14 with a certain distance from the guard ring 14 may be omitted.
○ The n − layer, n + layer, p − layer, and p + layer are relative, and the n − layer has a lower impurity concentration than the n + layer, and the p − layer has more impurities than the p + layer. It only indicates that the concentration is low, not the absolute concentration. Therefore, they may be expressed as n − layer and n layer (p − layer and p layer) or n layer and n + layer (p layer and p + layer).

○ 半導体装置はダイオードに限らず、トランジスタに適用してもよい。
○ ｐ型のシリコン基板上にアクティブ領域を構成するｎ型半導体層を形成し、その外側に該ｎ型半導体層より高濃度のｎ型半導体層でガードリングを形成してもよい。 A semiconductor device is not limited to a diode, and may be applied to a transistor.
An n-type semiconductor layer constituting an active region may be formed on a p-type silicon substrate, and a guard ring may be formed outside the n-type semiconductor layer at a higher concentration than the n-type semiconductor layer.

○ 電極配線１９はアルミニウムに限らず、他の金属（例えば、金、銀、銅）やポリシリコンで形成してもよい。
○ 絶縁膜としてフィールド酸化膜でなくても、窒化膜でもよい。 The electrode wiring 19 is not limited to aluminum, and may be formed of other metals (for example, gold, silver, copper) or polysilicon.
○ The insulating film may be a nitride film instead of a field oxide film.

○ 上述した図１、図２の実施形態では段差部１８ｃはガードリング１４の外周縁と一致しているが、この構成に限らない。例えば図３（ａ）に示すように段差部１８ｃがガードリング１４の外周縁より内側でも良いし、図３（ｂ）に示すように外側でも良く、少なくとも、厚さｄ２で示される厚膜部１８ｂが空乏層が広がった場合に対応する部分となるようにすればよい。また、図３（ｃ）に示すように薄膜部１８ａを形成する絶縁膜の上にさらに絶縁膜を重ねて厚膜部を形成しても良い。   In the embodiment shown in FIGS. 1 and 2 described above, the stepped portion 18c coincides with the outer peripheral edge of the guard ring 14, but this is not restrictive. For example, as shown in FIG. 3A, the stepped portion 18c may be inside the outer peripheral edge of the guard ring 14, or may be outside as shown in FIG. 3B, and at least the thick film portion indicated by the thickness d2. What is necessary is just to make 18b become a part corresponding to the case where a depletion layer spreads. Further, as shown in FIG. 3C, a thick film portion may be formed by further overlapping an insulating film on the insulating film forming the thin film portion 18a.

○ 上述した図１、図２の実施形態では電極配線１９がフィールド酸化膜１８の内周側に跨る量が直線部１５に対応する部分とコーナー部１６に対応する部分とで等しく形成されているが、この構成に限らない。少なくとも距離Ｌ１が距離Ｌ２より長くなるように形成されていれば良く、直線部１５に対応する部分とコーナー部１６に対応する部分とで電極配線１９がフィールド酸化膜１８の内周側に跨る量を任意に変更しても良い。また、それに伴なってガードリング１４の幅Ｗ１，Ｗ２を変更しても良い。   1 and FIG. 2 described above, the amount of the electrode wiring 19 straddling the inner peripheral side of the field oxide film 18 is formed equally in the portion corresponding to the straight portion 15 and the portion corresponding to the corner portion 16. However, it is not limited to this configuration. It is sufficient that at least the distance L1 is formed to be longer than the distance L2, and the amount of the electrode wiring 19 straddling the inner peripheral side of the field oxide film 18 between the portion corresponding to the straight portion 15 and the portion corresponding to the corner portion 16. May be arbitrarily changed. Further, the widths W1 and W2 of the guard ring 14 may be changed accordingly.

以下の技術的思想（発明）は前記実施形態から把握できる。
（１）請求項２に記載の発明において、前記電極配線の外周縁は段差部の曲率より小さな一定の曲率で形成されている。 The following technical idea (invention) can be understood from the embodiment.
(1) In the invention described in claim 2, the outer peripheral edge of the electrode wiring is formed with a constant curvature smaller than the curvature of the stepped portion.

（２）請求項１、請求項２及び前記技術的思想（１）のいずれか一項に記載の発明において、前記半導体チップはダイオードである。   (2) In the invention according to any one of claims 1 and 2 and the technical idea (1), the semiconductor chip is a diode.

（ａ）は半導体チップのコーナー部分の模式平面図、（ｂ）は（ａ）のＡ−Ａ線拡大断面図。(A) is a schematic plan view of the corner part of a semiconductor chip, (b) is the AA line expanded sectional view of (a). 別の実施形態における図１（ａ）に対応する模式平面図。The schematic plan view corresponding to Fig.1 (a) in another embodiment. （ａ），（ｂ），（ｃ）は別の実施形態における図１（ｂ）に対応する模式断面図。(A), (b), (c) is a schematic cross section corresponding to Drawing 1 (b) in another embodiment. 従来技術を示し、（ａ）は半導体チップのコーナー部分の模式平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図。The prior art is shown, (a) is a schematic plan view of the corner part of a semiconductor chip, (b) is the BB sectional drawing of (a). 別の従来技術における図４（ａ）に対応する模式平面図。The schematic top view corresponding to FIG. 4A in another prior art. 別の従来技術の模式平面図。The schematic plan view of another prior art.

符号の説明Explanation of symbols

ｄ１，ｄ２…厚さ、Ｌ１，Ｌ２…距離、Ｗ１，Ｗ２…幅、１１…半導体チップ、１３…アクティブ領域を構成するｐ−層、１４…ガードリング、１５…直線部、１６…コーナー部、１６ａ…部分、１８…絶縁膜としてのフィールド酸化膜、１８ａ…薄膜部、１８ｂ…厚膜部、１８ｃ…段差部、１９…電極配線、１９ａ…外周縁。 d1, d2 ... thickness, L1, L2 ... distance, W1, W2 ... width, 11 ... semiconductor chip, 13 ... p - layer constituting the active region, 14 ... guard ring, 15 ... straight part, 16 ... corner part, 16a ... part, 18 ... field oxide film as an insulating film, 18a ... thin film part, 18b ... thick film part, 18c ... step part, 19 ... electrode wiring, 19a ... outer periphery.

Claims (2)

矩形状の半導体チップのアクティブ領域を囲むように、コーナー部が曲線状に形成されたガードリングを有する縦型の半導体装置であって、
前記ガードリングの表面及び前記ガードリングより半導体チップの外側表面を覆うように絶縁膜が形成され、
前記絶縁膜は、前記半導体チップの内側に位置する薄膜部と、前記半導体チップの外側に位置する厚膜部と、前記薄膜部と厚膜部の境界である段差部とを有し、
前記絶縁膜の前記ガードリングの表面と対応する部分に一部が跨る状態で前記アクティブ領域の表面を覆うように電極配線が形成され、前記電極配線は、その外周縁から前記絶縁膜の段差部までの距離が、前記コーナー部に対応する部分において直線部に対応する部分におけるより長くなるように形成されている半導体装置。 A vertical semiconductor device having a guard ring in which a corner portion is curved so as to surround an active region of a rectangular semiconductor chip,
An insulating film is formed so as to cover the outer surface of the semiconductor chip from the surface of the guard ring and the guard ring,
The insulating film has a thin film portion located inside the semiconductor chip, a thick film portion located outside the semiconductor chip, and a step portion that is a boundary between the thin film portion and the thick film portion,
An electrode wiring is formed so as to cover the surface of the active region in a state where a part of the insulating film corresponds to a surface corresponding to the surface of the guard ring, and the electrode wiring is stepped from the outer periphery of the insulating film. The semiconductor device is formed such that the distance up to is longer in the portion corresponding to the corner portion than in the portion corresponding to the straight portion. 前記段差部は、前記コーナー部に対応する部分における曲率が所定の曲率に形成され、前記電極配線の外周縁は前記段差部の曲率以下の部分があるように形成されている請求項１に記載の半導体装置。   2. The step portion is formed such that a curvature corresponding to the corner portion is formed to have a predetermined curvature, and an outer peripheral edge of the electrode wiring is formed to have a portion equal to or less than the curvature of the step portion. Semiconductor device.
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