JP2006319030A - Circuit board, its manufacturing method, semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
本発明は、基板保護膜に開口部を有し、この開口部にて金属配線層上に突起電極が設けられる半導体装置用の回路基板、および回路基板の製造方法、さらにその回路基板を具備する半導体装置、および半導体装置の製造方法に関するものである。 The present invention includes a circuit board for a semiconductor device having an opening in a substrate protective film, and a protruding electrode provided on a metal wiring layer in the opening, a method for manufacturing the circuit board, and the circuit board. The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
近年、半導体装置は、電子機器の小型化および高性能化に伴い、小型,高精度化,高速化が要求されるようになり、半導体パッケージにおいては半導体素子の大きさに限りなく近いCSP(Chip Size Package)といった小型の半導体パッケージ製品が開発されている。 2. Description of the Related Art In recent years, semiconductor devices have been required to be smaller, more accurate, and faster as electronic devices have become smaller and higher in performance. In semiconductor packages, CSPs (Chips) that are as close as possible to the size of semiconductor elements are required. Small package products such as Size Package have been developed.
LGA(Land Grid Array),BGA(Ball Grid Array)においても、同様に小型化が進んでおり、ボールピッチ,ランドピッチがファイン化することによって、ボールサイズ,ランドサイズが小型化しており、例えば基板の外部電極端子として保護膜から露出している基板ランド(金属配線層)と、突出端子(突起電極)としてのボールとの間の接合面積を十分確保することができず、接続強度の確保が困難となってきている。 Similarly, in LGA (Land Grid Array) and BGA (Ball Grid Array), miniaturization is progressing, and the ball size and land size are miniaturized as the ball pitch and land pitch are refined. The bonding area between the substrate land (metal wiring layer) exposed from the protective film as the external electrode terminal and the ball as the protruding terminal (projecting electrode) cannot be secured sufficiently, and the connection strength can be secured. It has become difficult.
また、半導体素子の高性能化により、半導体装置の多ピン化および大型化が加速しており、半導体装置を回路基板に実装した後の実装信頼性の確保が困難になってきている。 In addition, the increase in performance of semiconductor elements has accelerated the increase in the number of pins and the size of semiconductor devices, and it has become difficult to ensure mounting reliability after the semiconductor devices are mounted on a circuit board.
そこで、基板保護膜の形状に注目し、基板保護膜の開口部が底部に向かうテーパーを有する形状の回路基板が提案されている(特許文献1参照)。 Accordingly, attention is paid to the shape of the substrate protective film, and a circuit board having a shape in which the opening of the substrate protective film has a taper toward the bottom has been proposed (see Patent Document 1).
図6を参照しながら、基板保護膜の開口部が底部に向かってテーパー形状を有する構造の回路基板について説明する。 A circuit board having a structure in which the opening of the substrate protective film has a taper shape toward the bottom will be described with reference to FIG.
図6(a),(b)は基板の開口部が底部に向かってテーパー形状を有する回路基板の一例を説明するための断面図であり、接着剤11付き硬質板12における接着剤11側からレーザー光13を照射することによって、接着剤11側において拡開したテーパー状開口部14を形成し(図6(a))、次いで、接着剤11側に銅箔15をラミネートすることにより回路基板が製作される。
FIGS. 6A and 6B are cross-sectional views for explaining an example of a circuit board in which the opening of the board has a taper shape toward the bottom, from the side of the
前記構造の回路基板を用いることにより、後工程で設けられる電極端子と銅箔15からなる基板ランド(金属配線層)間の接合面積を確保することができ、突起電極と基板ランド間の接続強度の向上を図ることが可能である。
しかしながら、前記従来工法では、開口部におけるテーパー角度の制御に限界がある。そのため、開口面積に対して基板ランドの寸法拡大に制限があり、電極端子と基板ランド間の接合面積を大きくすることができない。これにより基板ランドと電極端子間の接続強度および実装信頼性を向上させることが困難となる。 However, the conventional method has a limit in controlling the taper angle at the opening. Therefore, there is a limit to the size expansion of the substrate land with respect to the opening area, and the bonding area between the electrode terminal and the substrate land cannot be increased. This makes it difficult to improve the connection strength and mounting reliability between the substrate land and the electrode terminal.
また、従来技術によると基板ランド開口部の側面をテーパー状に形成するため、テーパー先端部が鋭角になり、形状形成が不安定になったり、外部からのストレスが負荷された場合に応力が集中したりするため、例えば実装回路基板へ実装した後のストレスが局所的に集中して、実装信頼性が低下する可能性がある。 In addition, according to the prior art, the side surface of the substrate land opening is formed in a tapered shape, so that the taper tip becomes an acute angle, the shape formation becomes unstable, or stress is concentrated when external stress is applied. Therefore, for example, stress after mounting on a mounting circuit board may be concentrated locally, and mounting reliability may be reduced.
本発明は、前記従来の課題を解決し、前記開口形状を工夫して、配線層と電極間の接続強度および実装信頼性を大きく向上させることができる回路基板とその製造方法、および半導体装置とその製造方法を提供することを目的とする。 The present invention solves the above-mentioned conventional problems and devise the opening shape to greatly improve the connection strength between the wiring layer and the electrode and the mounting reliability, a manufacturing method thereof, and a semiconductor device. It aims at providing the manufacturing method.
前記目的を達成するための回路基板の形成工法は、例えば、絶縁基板上に銅箔などの金属層により配線パターンを形成し、前記金属層の表面に有機溶剤溶融性のフォトレジストを露光,感光によりパターンを形成し、そしてフォトレジストの表面に、前記フォトレジストより小さな面積のフォトレジストを形成し、その後、回路基板の保護膜を塗布し、硬化させた後にフォトレジストを除去し、保護膜開口の側壁に複数の段差を形成したインターポーザーとしての回路基板を形成するものである。 The circuit board forming method for achieving the above object is, for example, by forming a wiring pattern with a metal layer such as a copper foil on an insulating substrate, and exposing and exposing an organic solvent-soluble photoresist on the surface of the metal layer. A pattern is formed by the above, and a photoresist having a smaller area than the photoresist is formed on the surface of the photoresist, and then a protective film of the circuit board is applied and cured, and then the photoresist is removed, and the protective film is opened. A circuit board is formed as an interposer in which a plurality of steps are formed on the side wall.
さらに、前記手段で形成した回路基板を使用した半導体装置の形成工法は、前記回路基板に半導体素子を搭載し、前記回路基板の保護膜から露出した内層の金属配線と前記半導体素子とをワイヤーボンディング工法により電気的に接続する。次に前記回路基板上の前記半導体素子、およびワイヤーボンディング工法により電気的に接続された部位を覆うように樹脂により封止する。 Furthermore, a method for forming a semiconductor device using a circuit board formed by the above means includes mounting a semiconductor element on the circuit board, and wire bonding the inner layer metal wiring exposed from the protective film of the circuit board and the semiconductor element. Connect electrically by construction method. Next, the semiconductor element on the circuit board and the part electrically connected by the wire bonding method are sealed with resin so as to cover.
また、他の半導体装置の形成方法によると、前記手段で形成した回路基板を使用し、前記回路基板に対して、半導体素子の電極に金バンプなどで突起を形成し、半導体素子をフェースダウン方向で搭載することで、前記回路基板の保護膜から露出した内層の金属配線と前記半導体素子とをフリップチップ工法により電気的に接続する。次に前記回路基板上と前記半導体素子の隙間と半導体素子の外周部を覆うように樹脂により封止する。 According to another method of forming a semiconductor device, the circuit board formed by the above means is used, and protrusions are formed on the electrodes of the semiconductor element with gold bumps or the like with respect to the circuit board. As a result, the inner-layer metal wiring exposed from the protective film of the circuit board and the semiconductor element are electrically connected by a flip chip method. Next, sealing is performed with resin so as to cover the gap between the circuit board and the semiconductor element and the outer periphery of the semiconductor element.
さらに、外部端子として突起を形成する場合は前記回路基板の半導体素子の搭載面とは反対の面の回路基板の保護膜から露出した内層の金属配線に、例えば半田ボールをリフローなどにより加熱溶融させて、突起電極を設ける。 Further, when forming a protrusion as an external terminal, for example, a solder ball is heated and melted to the inner layer metal wiring exposed from the protective film of the circuit board opposite to the semiconductor element mounting surface of the circuit board by reflow or the like. A protruding electrode is provided.
本発明は、回路基板の基板保護膜から露出した金属配線層のランドにおいて、基板保護膜の側面に段差を形成した構造をもつことによって、金属配線層の露出面積を基板保護膜表面の面積によらず任意に設定することができる。よって金属ボールなどの突起電極の面積を縮小した場合においても、基板ランド面積を大きく確保することができるため、突起電極と基板ランド間の強度を向上させることが可能となる。 The present invention has a structure in which a step is formed on the side surface of the substrate protective film in the land of the metal wiring layer exposed from the substrate protective film of the circuit board, thereby reducing the exposed area of the metal wiring layer to the area of the substrate protective film surface. It can be set arbitrarily. Therefore, even when the area of the protruding electrode such as a metal ball is reduced, a large area of the substrate land can be secured, so that the strength between the protruding electrode and the substrate land can be improved.
また、例えば基板保護膜の硬度を向上させることによってアンカー効果が向上され突起電極と基板ランド間の接続強度がさらに向上し、半導体素子が基板に実装された後の実装信頼性も向上することができる。 Further, for example, by improving the hardness of the substrate protective film, the anchor effect is improved, the connection strength between the protruding electrode and the substrate land is further improved, and the mounting reliability after the semiconductor element is mounted on the substrate may be improved. it can.
また、前記回路基板の構造は半導体装置の構成材に限らず、実装回路基板に使用することにより、さまざまな電気製品の実装信頼性向上を図ることが可能となる。 Further, the structure of the circuit board is not limited to the constituent material of the semiconductor device, and by using it as a mounting circuit board, it becomes possible to improve the mounting reliability of various electric products.
以下、本発明の実施の形態を図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図1は本発明の実施形態を説明するための回路基板の断面図である。 FIG. 1 is a cross-sectional view of a circuit board for explaining an embodiment of the present invention.
図1に示すように、回路基板は、絶縁基板1上に接着された金属配線層2と、絶縁基板1と金属配線層2の一部と覆う基板保護膜4とからなり、基板保護膜4における金属配線2上に形成された開口部4aは、絶縁基板1と金属配線2上における最表面部の開口面積よりも、金属配線層2の露出面積が大きくなるような段差4bがその周部に複数段形成されている。
As shown in FIG. 1, the circuit board includes a
前記段差4b部分は、基板保護膜4の開口部4aが金属配線層2上に覆い被さるように狭く形成されており、この部分に後述するように突起電極が形成される。一般的に、突起電極はSnを主体とした合金で形成されたはんだボールであり、はんだボールが金属配線層2と溶融,接合した場合、溶融したはんだボール金属が基板保護膜4の段差4b部分を抱き込むアンカー効果を有し、はんだボールの脱落を防止する。
The
本発明に係る回路基板の製造方法の実施形態について、図2(a)〜(e)の製造工程を説明するための断面図を参照しながら説明する。 An embodiment of a method for manufacturing a circuit board according to the present invention will be described with reference to cross-sectional views for explaining the manufacturing steps of FIGS.
まず、図2(a)に示すように、絶縁基板1上に銅箔などからなる金属配線層2を接着する。
First, as shown in FIG. 2A, a
次に、図2(b)に示すように、金属配線層2上に有機溶剤溶融性のフォトレジスト3aを形成する。
Next, as shown in FIG. 2B, an organic solvent-
次に、図2(c)に示すように、フォトレジスト3aの上にフォトレジスト3aより面積が小さいフォトレジスト3bを形成する。
Next, as shown in FIG. 2C, a photoresist 3b having a smaller area than the
次に、図2(d)に示すように、基板保護膜4を塗布した後に硬化させる。
Next, as shown in FIG. 2D, the substrate
次に、図2(e)に示すように、基板保護膜4を硬化させた後に、フォトレジスト3a,3bを有機溶剤により除去する。
Next, as shown in FIG. 2E, after the substrate
なお、前記図2(a)〜(e)の方法はフォトレジスト2段積みであるが、3段以上フォトレジストを積載することにより、多段のフォトレジストを形成することも可能である。 The method shown in FIGS. 2A to 2E is a two-step stacking of photoresist, but a multi-step photoresist can be formed by stacking three or more steps of photoresist.
また、図2(a)〜(e)の方法において、基板保護膜4の開口部4aなどの形状をフォトレジストにより成形するのではなく、基板保護膜を図2(e)の基板保護膜4の形状にあらかじめ形成したものを、接着剤により絶縁基板1に接着して、積層するようにすることも可能である。
Further, in the method of FIGS. 2A to 2E, the shape of the
本実施形態が所望の効果を発揮する範囲として、有効なランドおよびボールピッチは0.5mmピッチ以下である。ピッチが微小化して行くと、突起電極としてのはんだボールを溶融接合する金属配線層2の面積も縮小化しなければならず、はんだボールと金属配線層2の接合強度も小さくなる。
An effective land and ball pitch is 0.5 mm pitch or less as a range in which the present embodiment exhibits a desired effect. As the pitch becomes smaller, the area of the
また、はんだボールの材質も、従来、Sn−Pbを使用していたが、環境問題などの観点から現在では、Pbフリー材である例えばSn−Ag−Cuのような材質が利用されている。このようなPbフリー材では、従来のSn−Pbに比較して、接続する場合の溶融温度条件や接続した後の接続状態(ボイド(空隙)などの有無)、酸化の問題など接続諸条件が厳しくなってきている。 Further, Sn-Pb has been conventionally used as the material for the solder ball, but from the viewpoint of environmental problems, a material such as Sn-Ag-Cu, which is a Pb-free material, is currently used. In such a Pb-free material, compared with conventional Sn-Pb, there are various connection conditions such as a melting temperature condition in the case of connection, a connection state after connection (presence / absence of voids), oxidation problems, and the like. It is getting stricter.
このような状況下、本実施形態を実施することが、ランドおよびボールピッチが0.5mmピッチ以下の微細ピッチにおいて必要となってくる。しかしながら、取り扱い上の限界、および寸法設計の限界などから現実的にはランドおよびボールピッチは0.25mmピッチまでと考えると、本実施形態における範囲は、基板の基板保護膜開口部で直径5〜50μmであり、有効なランドおよびボールピッチは0.25mm〜0.5mmピッチとなる。 Under such circumstances, it is necessary to implement this embodiment at a fine pitch with a land and ball pitch of 0.5 mm or less. However, considering that the land and ball pitches are practically limited to 0.25 mm pitches due to limitations in handling and dimensional design, the range in the present embodiment is 5 to 5 mm in diameter at the substrate protective film opening of the substrate. The effective land and ball pitch is 0.25 mm to 0.5 mm.
また、各段差の高さは2〜20μmピッチとなる。 The height of each step is 2 to 20 μm pitch.
図3は本発明に係る前記回路基板を用いた半導体装置の実施形態を説明するための断面図である。 FIG. 3 is a cross-sectional view for explaining an embodiment of a semiconductor device using the circuit board according to the present invention.
図3において、5aは図2(a)〜(e)に示す方法にて作成されたパッケージ回路基板であり、パッケージ回路基板5aには、半導体素子6と、パッケージ回路基板5aの配線(図示せず)と半導体素子6とを金属細線7にて電気的に接続した接続手段と、パッケージ回路基板5a上の半導体素子6の外囲を封止している樹脂8と、パッケージ回路基板5aの底面の金属配線層2上に設けられた突起電極9を具備している。
In FIG. 3,
突起電極9としては、一般的に、はんだボールが用いられる。はんだボールの材質は、従来、Sn−Pbを使用していたが、環境問題などの観点から現在はPbフリー材である例えばSn−Ag−Cuのような材質が使用されている。 As the protruding electrode 9, a solder ball is generally used. Conventionally, Sn—Pb has been used as the material for the solder balls, but from the viewpoint of environmental problems, a material such as Sn—Ag—Cu, which is a Pb-free material, is currently used.
前記回路基板を用いて基板ランド、突起電極間の接続強度を向上させることが可能な半導体装置の製造方法について、図4(a)〜(e)を参照しながら説明する。 A method for manufacturing a semiconductor device capable of improving the connection strength between the substrate land and the protruding electrode using the circuit board will be described with reference to FIGS.
まず、図4(a)には、図2(a)〜(e)の方法で作成したパッケージ回路基板5aを示す。
First, FIG. 4A shows a
次に、図4(b)に示すように、パッケージ回路基板5a上に半導体素子6を搭載する。
Next, as shown in FIG. 4B, the
次に、図4(c)に示すように、パッケージ回路基板5aの配線と半導体素子6とをワイヤーボンディング工法により、金属細線7を用いて電気的接続する。
Next, as shown in FIG. 4C, the wiring of the
次に、図4(d)に示すように、パッケージ回路基板5a上の半導体素子6の外囲を樹脂8により封止する。
Next, as shown in FIG. 4D, the outer periphery of the
次に、図4(e)に示すように、パッケージ回路基板5aの半導体素子6搭載面に対して裏の面に形成されている基板保護膜4の開口部4aにて露出している金属配線層2の基板ランドに、金属ボールや印刷転写したはんだペーストなどをリフローにより加熱溶融させることにより、パッケージ回路基板5aの裏面に突起電極9を設ける。
Next, as shown in FIG. 4E, the metal wiring exposed at the
図5は前記各実施形態により形成された回路基板を用いた実装形態の事例を説明すための断面図である。 FIG. 5 is a cross-sectional view for explaining an example of a mounting form using the circuit board formed according to each of the embodiments.
図5において、パッケージ回路基板5aは、その上に搭載された半導体素子6と、パッケージ回路基板5aの配線(図示せず)と、半導体素子6とを金属細線7にて電気的に接続した接続手段と、パッケージ回路基板5a上の半導体素子6の外囲を封止している樹脂8と、パッケージ回路基板5aの底面に設けられた突起電極(図示せず)とを具備し、既述した方法と同様の方法によって作成された電子部品搭載回路基板5b上に形成された基板ランド2bとパッケージ回路基板5aの基板ランド2aの間に金属塊10が形成されている。
In FIG. 5, the
金属塊10は、例えばパッケージ回路基板5a側がはんだボール、また電子部品搭載回路基板5b上がはんだペーストであって、あらかじめ電子部品搭載回路基板5b上の接続部にはんだクリームを塗布しておき、パッケージ回路基板5a側のはんだボールを常温状態で仮保持し、その後、加熱(240〜260℃)し、はんだボールとはんだクリームを溶融させ金属塊10として形成される。
The metal lump 10 is, for example, a solder ball on the
このように、本実施形態は、パッケージ回路基板,電子部品搭載基板共に使用することができ、パッケージ回路基板と電子搭載基板を実装する際に、どちらの基板にも本実施形態の基板を使用することにより、実装信頼性の向上が可能である。 As described above, the present embodiment can be used for both a package circuit board and an electronic component mounting board, and when the package circuit board and the electronic mounting board are mounted, the board of the present embodiment is used for both boards. As a result, the mounting reliability can be improved.
本実施形態は、半導体装置のインターポーザーとして回路基板を製造する際に、回路基板の保護膜に、外部端子として回路基板の内層配線層を露出させた開口部を形成するものであり、前記開口の側壁に複数の段差を形成することにより、保護膜開口の最表面部の開口面積に対し、内層配線層の露出面積をより大きく確保することが可能な手法の一種である。 In this embodiment, when a circuit board is manufactured as an interposer of a semiconductor device, an opening is formed in the protective film of the circuit board to expose an inner wiring layer of the circuit board as an external terminal. By forming a plurality of steps on the side wall of this, it is a kind of technique that can secure a larger exposed area of the inner wiring layer with respect to the opening area of the outermost surface portion of the protective film opening.
例えば、絶縁基板上に銅箔などの金属層により配線パターンを形成し、前記金属層の表面に有機溶剤溶融性のフォトレジストを露光,感光によりパターン形成し、そしてフォトレジストの表面に、前記フォトレジストより小さな面積のフォトレジストを形成し、その後、回路基板の保護膜を塗布し、硬化させた後にフォトレジストを除去し、保護膜開口の側壁に複数の段差が形成された回路基板およびその製造方法に関するものである。 For example, a wiring pattern is formed on a metal substrate such as a copper foil on an insulating substrate, an organic solvent-soluble photoresist is exposed on the surface of the metal layer, the pattern is formed by exposure, and the photo resist is formed on the surface of the photoresist. A circuit board in which a photoresist having a smaller area than the resist is formed, and then a protective film for the circuit board is applied and cured, and then the photoresist is removed, and a circuit board having a plurality of steps formed on the side walls of the protective film and its manufacture It is about the method.
本発明は、前記のようにして形成された回路基板を用いて半導体装置を形成することにより、基板保護膜の開口面積よりも、内層配線層の露出面積を大きく確保することが可能なLGA(Land Grid Array),BGA(Ball Grid Array)に代表される半導体装置およびその製造に実施して有効である。 According to the present invention, by forming a semiconductor device using the circuit board formed as described above, an exposed area of the inner wiring layer can be secured larger than the opening area of the substrate protective film (LGA). The present invention is effective when applied to semiconductor devices represented by Land Grid Array) and BGA (Ball Grid Array) and their manufacture.
1 絶縁基板
2 金属配線層
2a 基板ランド(パッケージ回路基板)
2b 基板ランド(電子部品搭載回路基板)
3a フォトレジスト(大)
3b フォトレジスト(小)
4 基板保護膜
4a 開口部
4b 段差
5a パッケージ回路基板
5b 電子部品搭載回路基板
6 半導体素子
7 金属細線
8 樹脂
9 突起電極
10 金属塊
1 Insulating
2b Board land (Electronic component mounting circuit board)
3a Photoresist (Large)
3b Photoresist (small)
4 Substrate
Claims (5)
前記絶縁基板上に接着される金属配線層と、
前記絶縁基板と前記金属配線層上に形成され、前記金属配線層上に開口部を有する基板保護膜とを備え、
前記基板保護膜の開口部における最表面部の開口面積よりも前記金属配線層の露出面積が大きくなるように、前記基板保護膜の前記開口部周部に段差を形成したことを特徴とする回路基板。 An insulating substrate;
A metal wiring layer bonded on the insulating substrate;
A substrate protective film formed on the insulating substrate and the metal wiring layer and having an opening on the metal wiring layer;
A circuit in which a step is formed in the periphery of the opening of the substrate protection film so that the exposed area of the metal wiring layer is larger than the opening area of the outermost surface portion in the opening of the substrate protection film. substrate.
絶縁基板上に金属配線層を接着する工程と、
前記金属配線層上に有機溶剤溶融性のレジストを形成する工程と、
前記レジストの上に前記レジストより小型のレジストを形成する工程と、
前記両レジストを形成した後、基板保護膜を塗布して硬化させる工程と、
前記基板保護膜が硬化した後、前記両レジストを除去する工程とからなることを特徴とする回路基板の製造方法。 A manufacturing method for manufacturing the circuit board according to claim 1,
Bonding a metal wiring layer on an insulating substrate;
Forming an organic solvent-meltable resist on the metal wiring layer;
Forming a resist smaller than the resist on the resist;
After forming both the resists, applying and curing a substrate protective film;
And a step of removing both the resists after the substrate protective film is cured.
前記回路基板の絶縁基板上に搭載される半導体素子と、
前記回路基板の配線と前記半導体素子とを電気的に接続する金属細線と、
前記回路基板上の前記半導体素子の外囲を封止する樹脂と、
前記回路基板の基板保護膜の開口部において金属配線層上に設けられる突起電極とを備えたことを特徴とする半導体装置。 A circuit board according to claim 1;
A semiconductor element mounted on an insulating substrate of the circuit board;
A fine metal wire for electrically connecting the wiring of the circuit board and the semiconductor element;
A resin for sealing the outer periphery of the semiconductor element on the circuit board;
A semiconductor device comprising: a protruding electrode provided on a metal wiring layer in an opening of a substrate protective film of the circuit board.
請求項3記載の回路基板の製造方法により製造された回路基板に半導体素子を搭載する工程と、
前記回路基板の配線と前記半導体素子とをワイヤーボンディング工法により、金属細線を用いて電気的接続する工程と、
前記回路基板上の前記半導体素子の外囲を樹脂により封止する工程と、
前記回路基板の底面に金属ボールをリフローにより加熱溶融させることにより、前記回路基板の裏面に突起電極を設ける工程とからなることを特徴とする半導体装置の製造方法。 A manufacturing method for manufacturing the semiconductor device according to claim 4,
Mounting a semiconductor element on a circuit board manufactured by the circuit board manufacturing method according to claim 3;
Electrically connecting the wiring of the circuit board and the semiconductor element by a wire bonding method using a fine metal wire;
Sealing the outer periphery of the semiconductor element on the circuit board with a resin;
A method of manufacturing a semiconductor device, comprising: providing a protruding electrode on the back surface of the circuit board by heating and melting metal balls on the bottom surface of the circuit board by reflow.
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8319319B2 (en) | 2007-11-12 | 2012-11-27 | Samsung Sdi Co., Ltd. | Semiconductor package and mounting method thereof |
CN113371669A (en) * | 2021-05-06 | 2021-09-10 | 日月光半导体制造股份有限公司 | Semiconductor structure and manufacturing method thereof |
-
2005
- 2005-05-11 JP JP2005138286A patent/JP2006319030A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8319319B2 (en) | 2007-11-12 | 2012-11-27 | Samsung Sdi Co., Ltd. | Semiconductor package and mounting method thereof |
CN113371669A (en) * | 2021-05-06 | 2021-09-10 | 日月光半导体制造股份有限公司 | Semiconductor structure and manufacturing method thereof |
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