JP2006301685A

JP2006301685A - Multiplying device

Info

Publication number: JP2006301685A
Application number: JP2005118033A
Authority: JP
Inventors: Hiroaki Suzuki; 弘明鈴木
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2005-04-15
Filing date: 2005-04-15
Publication date: 2006-11-02

Abstract

<P>PROBLEM TO BE SOLVED: To reduce the number of data to be input to an adder, and to increase the arithmetic speed of a multiplier. <P>SOLUTION: A multiplying device is provided with a decoder 101 and an adder 102. The decoder 101 is provided with 0 bit to (2m-1) bits b<SB>0</SB>to b2<SB>m-1</SB>, additional bits b<SB>2m</SB>, signal generation parts g<SB>0</SB>to g<SB>m</SB>and partial product generating parts G<SB>0</SB>to G<SB>m</SB>. As for a multiplier Y without code, a value 0 is adopted, and as for a multiplier Y with code, the same value as the (2m-1) bits b<SB>2m-1</SB>as the most significant bits of the multiplier Y is adopted for the additional bits b<SB>2m</SB>. The signal generating part g<SB>j</SB>(0≤j≤m-1) generates a multiplier signal t<SB>j</SB>and an addition signal S<SB>j</SB>from the multiplier Y, and a signal generating part g<SB>m</SB>generates a multiplier signal t<SB>m</SB>from the multiplier Y. A partial product generating part G<SB>j</SB>(0≤j≤m) generates a partial product P<SB>j</SB>based on the multiplier signal t<SB>j</SB>and a multiplicand X. The adder 102 adds the partial product P<SB>o</SB>to the partial product P<SB>j</SB>with an additional signal S<SB>j-1</SB>so as to be separated by 1 bit at a lower order side. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は乗算装置に関し、例えばワレス・ツリーを用いた乗算装置に関する。 The present invention relates to a multiplication device, for example, a multiplication device using a Wallace tree.

従来から被乗数と乗数との乗算演算を行う乗算装置では、ブースのアルゴリズムを用いることで、乗数について所定の長さのビット毎に部分積を生成し、これを加算器で加算することで乗算結果を得ている。 Conventionally, in a multiplication apparatus that performs multiplication operation of a multiplicand and a multiplier, a Booth algorithm is used to generate a partial product for each bit of a predetermined length for the multiplier and add the result by an adder. Have gained.

なお、本発明に関連する技術を以下に示す。 In addition, the technique relevant to this invention is shown below.

特開平８−３０５５５０号公報JP-A-8-305550

しかし、従来の乗算装置では、部分積の符号に対応した少なくとも一つのデータを生成し、これを加算器に入力する必要がある。このため、当該データの分だけ加算器における演算時間が長くなり、乗算装置の演算速度が遅くなるおそれがあった。 However, in the conventional multiplication apparatus, it is necessary to generate at least one data corresponding to the sign of the partial product and input this to the adder. For this reason, the operation time in the adder is increased by the amount of the data, and the operation speed of the multiplication device may be reduced.

上記特許文献１では、乗数の最上位ビットから生成される部分積と、上記データとを選択して加算器に入力することで、加算器に入力されるデータ数が増加することを回避している。しかし、当該選択には、セレクタが用いられているため、加算器での演算速度の遅延は回避されるものの、セレクタでの選択に要する時間だけ乗算装置の演算速度が遅くなる。 In Patent Document 1, the partial product generated from the most significant bit of the multiplier and the data are selected and input to the adder, thereby avoiding an increase in the number of data input to the adder. Yes. However, since the selector is used for the selection, a calculation speed delay in the adder is avoided, but the calculation speed of the multiplication device is reduced by the time required for the selection in the selector.

本発明は上述した事情に鑑みてなされたものであり、加算器に入力されるデータ数を減らし、しかも乗算装置の演算速度を高速化することが目的とされる。 The present invention has been made in view of the above-described circumstances, and it is an object of the present invention to reduce the number of data input to the adder and to increase the operation speed of the multiplier.

この発明にかかる乗算装置は、第０乃至第ｍの信号生成部と、部分積生成部と、加算器とを備える。前記第０の前記信号生成部は、２ｍビット長（ｍ；自然数）の乗数の最下位２ビットに対応する第０の加算信号及び第０の乗数信号を生成する。前記第ｊ（１≦ｊ≦ｍ−１の整数）の前記信号生成部は、前記乗数の第（２ｊ＋１），２ｊ，（２ｊ−１）ビットに対応する第ｊの加算信号とともに第ｊの乗数信号を生成する。前記第ｍの前記信号生成部は、前記乗数の最上位ビット及び付加ビットに対応する第ｍの乗数信号を生成する。前記部分積生成部は、被乗数と前記第０乃至前記第ｍの前記乗数信号とを用いてそれぞれ第０乃至第ｍの部分積を生成する。前記加算部は、前記第０の前記部分積と、前記第１乃至前記第ｍの前記乗算信号に基づいてビットがずれて、前記第０乃至前記第（ｍ−１）の前記加算信号をそれぞれ下位側に１ビット離して従える前記第１乃至前記第ｍの前記部分積とを加算する。前記付加ビットは、符号なしの前記乗数については値０を採り、符号付きの前記乗数については前記乗数の最上位ビットの値と同じ値を採る。 A multiplication apparatus according to the present invention includes 0th to mth signal generation units, a partial product generation unit, and an adder. The 0th signal generation unit generates a 0th addition signal and a 0th multiplier signal corresponding to the least significant 2 bits of a multiplier having a length of 2m bits (m: natural number). The signal generator of the j-th (1 ≦ j ≦ m−1) is a j-th multiplier together with a j-th added signal corresponding to the (2j + 1), 2j, and (2j−1) bits of the multiplier. Generate a signal. The m-th signal generation unit generates an m-th multiplier signal corresponding to the most significant bit and the additional bits of the multiplier. The partial product generator generates 0th to mth partial products using a multiplicand and the 0th to mth multiplier signals, respectively. The adder shifts bits based on the 0th partial product and the 1st to mth multiplication signals, and outputs the 0th to (m−1) th addition signals, respectively. The first to mth partial products that are separated by 1 bit from the lower side are added. The additional bit takes the value 0 for the unsigned multiplier and takes the same value as the value of the most significant bit of the multiplier for the signed multiplier.

この発明にかかる乗算装置によれば、付加ビット及び乗数の最上位ビットに基づいて第ｍの乗数信号が生成されるので、乗数が符号付きである場合と符号なしである場合のいずれであるかを選択するための論理回路が不要である。しかも部分積のうち第１乃至第ｍの部分積はそれぞれ第０乃至第（ｍ−１）の加算信号を下位ビットとして従えるので、第１乃至第（ｍ−１）の加算信号の総和を第０乃至第ｍの部分積の生成とは別途に生成する必要がなく、加算器にｍ＋１個の部分積を入力するだけで良い。よって、乗算装置の演算速度が高速化される。 According to the multiplication device of the present invention, since the m-th multiplier signal is generated based on the additional bits and the most significant bit of the multiplier, whether the multiplier is signed or unsigned. The logic circuit for selecting is unnecessary. In addition, since the first to m-th partial products of the partial products follow the 0th to (m−1) th addition signals as lower bits, respectively, the sum of the first to (m−1) th addition signals is It is not necessary to generate the 0th to mth partial products separately, and it is only necessary to input m + 1 partial products to the adder. Therefore, the calculation speed of the multiplier is increased.

実施の形態１．
図１は、本実施の形態にかかる乗算装置を概念的に示すブロック図である。当該乗算装置は、デコーダ１０１及び加算器１０２を備える。デコーダ１０１には、２進数で表された被乗数Ｘと乗数Ｙとが入力される。乗数Ｙは２ｍビット長を有する。一方、被乗数Ｘのビット長には２ｍビット長以外のビット長が採用できる。ここで、符号ｍは自然数を表し、以下同様である。 Embodiment 1 FIG.
FIG. 1 is a block diagram conceptually showing the multiplication apparatus according to this embodiment. The multiplication apparatus includes a decoder 101 and an adder 102. The decoder 101 receives a multiplicand X and a multiplier Y expressed in binary numbers. The multiplier Y has a length of 2 m bits. On the other hand, a bit length other than the 2m bit length can be adopted as the bit length of the multiplicand X. Here, the symbol m represents a natural number, and so on.

デコーダ１０１は、第０ビット乃至第（２ｍ−１）ビットｂ₀〜ｂ_2m-1、付加ビットｂ_2m、信号生成部ｇ₀〜ｇ_m及び部分積生成部Ｇ₀〜Ｇ_mを有する。 The decoder 101 has a 0th bit to the (2m-1) bit b ₀ ~b _2m-1, the additional bit b _2m, signal generator g ₀ to g _m and the partial product generator G ₀ ~G _m.

第０ビット乃至第（２ｍ−１）ビットｂ₀〜ｂ_2m-1の各々は、入力された乗数Ｙに基づいて値０または値１を採る。 Each of the 0th bit to the (2m−1) th bits b _{0 to} b _2m−1 takes a value 0 or a value 1 based on the inputted multiplier Y.

付加ビットｂ_2mは、符号なしの乗数Ｙについては値０を採り、符号付きの乗数Ｙについては乗数Ｙの最上位ビットである第（２ｍ−１）ビットｂ_2m-1と同じ値を採る。具体的には、付加ビットｂ_2m及び第（２ｍ−１）ビットｂ_2m-1は、符号なしの乗数Ｙについてはそれぞれ値０，１を採り、符号付きの乗数Ｙについては乗数が正の場合にはそれぞれ値０，０を、負の場合にはそれぞれ値１，１を採る。 The additional bit b _2m takes the value 0 for the unsigned multiplier Y, and takes the same value as the (2m−1) th bit b _2m−1 which is the most significant bit of the multiplier Y for the signed multiplier Y. Specifically, the additional bit b _2m and the (2m−1) th bit b _2m−1 take the values 0 and 1 for the unsigned multiplier Y, respectively, and the multiplier for the signed multiplier Y is positive. Takes the values 0 and 0, respectively, and takes the values 1 and 1 if negative.

図１では、付加ビットｂ_2mが第（２ｍ−１）ビットｂ_2m-1の上位に付加されているが、これとは異なる位置に付加されても良い。 In FIG. 1, the additional bit b _2m is added above the (2m−1) th bit b _2m−1 , but it may be added at a different position.

信号生成部ｇ_j（０≦ｊ≦ｍ−１）はそれぞれ、乗数Ｙから乗数信号ｔ_j及び加算信号Ｓ_jを生成する。信号生成部ｇ_mは、乗数Ｙから乗数信号ｔ_mを生成する。ここで、符号ｊは整数を表し、以下同様である。 Each of the signal generation units g _j (0 ≦ j ≦ m−1) generates a multiplier signal t _j and an addition signal S _j from the multiplier Y. The signal generation unit g _m generates a multiplier signal t _m from the multiplier Y. Here, the symbol j represents an integer, and so on.

部分積生成部Ｇ_j（０≦ｊ≦ｍ）には乗数信号ｔ_jと被乗数Ｘとがそれぞれ入力され、これらに基づいて部分積生成部Ｇ_jは部分積Ｐ_jを出力する。 The partial product generator G _j (0 ≦ j ≦ m) receives the multiplier signal t _j and the multiplicand X, and the partial product generator G _j outputs the partial product P _j based on these signals.

加算器１０２には部分積Ｐ_j（０≦ｊ≦ｍ）が入力される。このとき、部分積Ｐ₀以外の部分積Ｐ_jは、後述するように加算信号Ｓ_j-1を従える。加算器１０２は、部分積Ｐ₀を含む全ての部分積Ｐ_jを加算して、被乗数Ｘと乗数Ｙとの乗算結果Ｒを出力する。 The partial product P _j (0 ≦ j ≦ m) is input to the adder 102. At this time, the partial product P _j other than the partial product P ₀ follows the addition signal S _j−1 as described later. The adder 102 adds all the partial products P _j including the partial product P ₀ and outputs a multiplication result R of the multiplicand X and the multiplier Y.

乗数信号ｔ_j（０≦ｊ≦ｍ−１）、加算信号Ｓ_j及び部分積Ｐ_jに関し、以下に具体的に説明する。乗数信号ｔ_m及び部分積Ｐ_mについては後述する。 The multiplier signal t _j (0 ≦ j ≦ m−1), the addition signal S _j and the partial product P _j will be specifically described below. The multiplier signal t _m and the partial product P _m will be described later.

信号生成部ｇ_j（１≦ｊ≦ｍ−１）は、ブースのアルゴリズムに従って、第（２ｊ＋１），２ｊ，（２ｊ−１）ビットを用いて演算を行う。演算の結果として１０進数表記で−２，−１，０，１，２のいずれかが得られる。 The signal generation unit g _j (1 ≦ j ≦ m−1) performs an operation using the (2j + 1) th, 2j, and (2j−1) bits according to Booth's algorithm. As a result of the operation, one of −2, −1, 0, 1 and 2 is obtained in decimal notation.

信号生成部ｇ₀は、最下位２ビットである第０ビット及び第１ビットのそれぞれの値を用いて演算を行う。演算の結果として１０進数表記で−２，−１，０，１のいずれかが得られる。例えば、信号生成部ｇ₀は、第０ビット及び第１ビットの数値と、第０ビットの下位側に付加されて値０を採るビットとを用いて、ブースのアルゴリズムに従って演算を行ってもよく、図１でこの場合が示されている。 The signal generation unit g ₀ performs an operation using the values of the 0th bit and the 1st bit which are the least significant 2 bits. As a result of the operation, one of −2, −1, 0, 1 is obtained in decimal notation. For example, the signal generation unit g ₀ may perform an operation according to the Booth algorithm using the numerical values of the 0th bit and the 1st bit and the bit that is added to the lower side of the 0th bit and takes the value 0. This case is shown in FIG.

演算の結果が２のとき、信号生成部ｇ_j（１≦ｊ≦ｍ−１）は、部分積生成部Ｇ_jに被乗数Ｘを（２ｊ＋１）ビットだけ上位へとシフトさせる信号を乗数信号ｔ_jとして生成する。乗数信号ｔ_jが入力された部分積生成部Ｇ_jは、被乗数Ｘを（２ｊ＋１）ビットだけ上位へとシフトさせ、これを部分積Ｐ_jとして出力する。 When the result of calculation is 2, the signal generator _{g j (1 ≦ j ≦ m} -1) is the partial product generators G _j multiplicand X (2j + 1) multiplier a signal to shift into bits by higher signal t _j Generate as The partial product generator G _j to which the multiplier signal t _j is input shifts the multiplicand X by (2j + 1) bits and outputs this as a partial product P _j .

演算の結果が１のとき、信号生成部ｇ_j（０≦ｊ≦ｍ−１）は、部分積生成部Ｇ_jに被乗数Ｘを２ｊビットだけ上位へとシフトさせる信号を乗数信号ｔ_jとして生成する。乗数信号ｔ_jが入力された部分積生成部Ｇ_jは、被乗数Ｘを２ｊビットだけ上位へとシフトさせ、これを部分積Ｐ_jとして出力する。 When the result of the operation is 1, the signal generation unit g _j (0 ≦ j ≦ m−1) generates a signal that causes the partial product generation unit G _j to shift the multiplicand X up by 2j bits as the multiplier signal t _j. To do. The partial product generator G _j to which the multiplier signal t _j is input shifts the multiplicand X by 2j bits and outputs this as a partial product P _j .

演算の結果が０のとき、信号生成部ｇ_j（０≦ｊ≦ｍ−１）は、部分積生成部Ｇ_jに部分積Ｐ_jとして０を出力させる信号を生成する。 When the calculation result is 0, the signal generation unit g _j (0 ≦ j ≦ m−1) generates a signal that causes the partial product generation unit G _j to output 0 as the partial product P _j .

演算の結果が−１のとき、信号生成部ｇ_j（０≦ｊ≦ｍ−１）は、部分積生成部Ｇ_jに被乗数Ｘを２ｊビットだけ上位へとシフトさせ、これを反転させる信号を乗数信号ｔ_jとして生成する。乗数信号ｔ_jが入力された部分積生成部Ｇ_jは、被乗数Ｘを２ｊビットだけ上位へとシフトさせて反転させ、これを部分積Ｐ_jとして出力する。 When the result of the operation is −1, the signal generation unit g _j (0 ≦ j ≦ m−1) causes the partial product generation unit G _j to shift the multiplicand X up by 2j bits and to invert the signal. Generated as a multiplier signal t _j . The partial product generator G _j to which the multiplier signal t _j is input shifts the multiplicand X up by 2j bits and inverts it, and outputs it as a partial product P _j .

演算の結果が−２のとき、信号生成部ｇ_j（０≦ｊ≦ｍ−１）は、部分積生成部Ｇ_jに被乗数Ｘを（２ｊ＋１）ビットだけ上位へとシフトさせ、これを反転させる信号を乗数信号ｔ_jとして生成する。乗数信号ｔ_jが入力された部分積生成部Ｇ_jは、被乗数Ｘを（２ｊ＋１）ビットだけ上位へとシフトさせて反転させ、これを部分積Ｐ_jとして出力する。 When the result of the calculation is −2, the signal generation unit g _j (0 ≦ j ≦ m−1) causes the partial product generation unit G _j to shift the multiplicand X by (2j + 1) bits and inverts it. The signal is generated as a multiplier signal t _j . The partial product generator G _j to which the multiplier signal t _j is input shifts the multiplicand X up by (2j + 1) bits and inverts it, and outputs this as a partial product P _j .

演算の結果が２、１及び０のいずれかである場合には、乗数信号ｔ_j（０≦ｊ≦ｍ−１）の生成に並行して信号生成部ｇ_jは、第（２ｊ＋１）ビットを０とする信号を加算信号Ｓ_jとして生成する。この加算信号Ｓ_jが生成された場合には、部分積Ｐ_j+1は、第（２ｊ＋１）ビットが０とされて加算器１０２に入力される。 When the result of the operation is any one of 2, 1 and 0, the signal generator g _j sets the (2j + 1) th bit in parallel with the generation of the multiplier signal t _j (0 ≦ j ≦ m−1). A signal to be 0 is generated as the addition signal S _j . When the addition signal S _j is generated, the partial product P _{j + 1} is input to the adder 102 with the (2j + 1) _-th bit set to 0.

演算の結果が−１または−２である場合には、乗数信号ｔ_j（０≦ｊ≦ｍ−１）の生成に並行して信号生成部ｇ_jは、第（２ｊ＋１）ビットを１とする信号を加算信号Ｓ_jとして生成する。この加算信号Ｓ_jが生成された場合には、部分積Ｐ_j+1は、第（２ｊ＋１）ビットが１とされて、加算器１０２に入力される。 When the calculation result is −1 or −2, the signal generation unit g _j sets the (2j + 1) th bit to 1 in parallel with the generation of the multiplier signal t _j (0 ≦ j ≦ m−1). The signal is generated as the addition signal S _j . When the addition signal S _j is generated, the partial product P _{j + 1} is input to the adder 102 with the (2j + 1) _-th bit set to 1.

演算の結果の値がいずれの場合であっても、これらの内容は、部分積Ｐ_j+1が加算信号Ｓ_jを下位側に１ビット離して従えると把握できる。 Regardless of the value of the result of the calculation, it can be understood that these contents can be followed by the partial product P _{j + 1} separating the addition signal S _j by 1 bit to the lower side.

乗数信号ｔ_m及び部分積Ｐ_mに関し、以下に具体的に説明する。 The multiplier signal t _m and the partial product P _m will be specifically described below.

信号生成部ｇ_mは、付加ビットｂ_2m及び第（２ｍ−１）ビットｂ_2m-1を用いて演算を行う。具体的には、付加ビットｂ_2m及び第（２ｍ−１）ビットｂ_2m-1が値１，１または値０，０を採る場合には、信号生成部ｇ_mは、部分積生成部Ｇ_mに部分積Ｐ_mとして０を出力させる信号を生成する。 The signal generator g _m performs an operation using the additional bit b _2m and the (2m−1) th bit b _2m−1 . Specifically, when the additional bit b _2m and the (2m−1) th bit b _2m−1 take the value 1, 1 or the value 0, 0, the signal generation unit g _m uses the partial product generation unit G _m. A signal for outputting 0 as a partial product P _m is generated.

値０，１を採る場合には、信号生成部ｇ_mは、部分積生成部Ｇ_mに被乗数Ｘを２ｍビットだけ上位へとシフトさせる信号を乗数信号ｔ_mとして生成する。乗数信号ｔ_mが入力された部分積生成部Ｇ_mは、被乗数Ｘを２ｍビットだけ上位へとシフトさせ、これを部分積Ｐ_mとして出力する。 When taking the value 0, 1, the signal generator g _m generates a signal for shifting the multiplicand X to the upper only 2m bits to the partial product generator G _m as a multiplier signal t _m. The partial product generator G _m to which the multiplier signal t _m is input shifts the multiplicand X by 2 m bits and outputs it as a partial product P _m .

上述した乗算装置によれば、付加ビットｂ_2m及び乗数の最上位ビット第（２ｍ−１）ビットｂ_2m-1に基づいて乗数信号ｔ_mが生成されるので、乗数が符号付きである場合と符号なしである場合のいずれであるかを選択するための論理回路が不要である。しかも部分積Ｐ_j（０≦ｊ≦ｍ）のうち部分積Ｐ₀以外の部分積Ｐ_jは加算信号Ｓ_j-1を従えるので、加算信号Ｓ_j-1の総和を部分積Ｐ_jの生成とは別途に生成する必要がなく、加算器１０２にｍ＋１個の部分積Ｐ_jを入力するだけで良い。よって、乗算装置の演算速度が高速化される。 According to the multiplier described above, the multiplier signal t _m is generated based on the additional bit b _2m and the most significant bit (2m−1) th bit b _2m−1 of the multiplier, and therefore the multiplier is signed. There is no need for a logic circuit for selecting which one is unsigned. Moreover, since the partial product P _j other than the partial product P ₀ of the partial product _{P j (0 ≦ j ≦ m} ) subdue the sum signal S _j-1, the generation of partial products P _j a sum of the sum signal S _j-1 And m + 1 partial products P _j need only be input to the adder 102. Therefore, the calculation speed of the multiplier is increased.

図２は、乗数Ｙの範囲（２^2m＞Ｙ≧−２^2m-1）と付加ビットｂ_2m及び第（２ｍ−１）ビットｂ_2m-1がそれぞれ採る値との関係を示している。値０，１は２^2m>Ｙ≧２^2m-1の範囲に、値０，０は２^2m-1＞Ｙ≧０の範囲に、値１，１は０＞Ｙ≧−２^2m-1の範囲にそれぞれ対応する。 FIG. 2 shows the relationship between the range of the multiplier Y (2 ^2m > Y ≧ −2 ^2m−1 ) and the values taken by the additional bit b _2m and the (2m−1) th bit b _2m−1 . Values 0 and 1 are in the range 2 ^2m> Y ≧ 2 ^2m-1 , values 0 and 0 are in the range 2 ^2m-1 > Y ≧ 0, and values 1 and 1 are in the range 0> Y ≧ −2 ^2m-1 . Each corresponds to a range.

なお、図２では−２^2m-1＞Ｙ≧−２^2mの範囲についても示されており、この範囲には値１，０が対応する。しかし、付加ビットｂ_2m及び乗数の最上位ビット第（２ｍ−１）ビットｂ_2m-1がそれぞれ値１，０を採る場合には、乗数Ｙの範囲を拡張できる一方、乗算装置の演算速度が高速化できない。 In FIG. 2, the range of −2 ^2m−1 > Y ≧ −22 ^m is also shown, and values 1 and 0 correspond to this range. However, when the additional bit b _2m and the most significant bit (2m−1) bit b _2m−1 of the multiplier take the values 1 and 0, respectively, the range of the multiplier Y can be expanded, while the operation speed of the multiplication device is increased. Cannot speed up.

実施の形態２．
本実施の形態では、加算器１０２がワレス・ツリーに従って加算演算を行う場合が説明される。 Embodiment 2. FIG.
In the present embodiment, a case where adder 102 performs an addition operation according to a Wallace tree will be described.

図３は、加算器１０２の加算演算で用いられるワレス・ツリーであって、ｍ＝８の場合を概念的に示す。加算器１０２には、９個の部分積Ｐ_j（０≦ｊ≦８）が入力される。 FIG. 3 conceptually shows a Wallace tree used in the addition operation of the adder 102 and m = 8. Nine partial products P _j (0 ≦ j ≦ 8) are input to the adder 102.

ワレス・ツリーは、第１次加算器２１１〜２１３、第２次加算器２２１，２２２、第３次加算器２３１及び第４次加算器２４１で構成される。 The Wallace tree is composed of first adders 211 to 213, second adders 221 and 222, a third adder 231, and a fourth adder 241.

第１次加算器乃至第４次加算器はいずれも３入力２出力の加算素子である。３入力２出力の加算素子には、例えばキャリー保存加算器（ＣＳＡ）が採用でき、以下について同様である。 Each of the first to fourth adders is a 3-input 2-output addition element. For example, a carry-save adder (CSA) can be employed as the 3-input 2-output adder, and the same applies to the following.

第１次加算器２１１には部分積Ｐ₀〜Ｐ₂、第１次加算器２１２には部分積Ｐ₃〜Ｐ₅、第１次加算器２１３には部分積Ｐ₆〜Ｐ₈がそれぞれ入力される。 The first adder 211 receives partial products P _{0 to} P ₂ , the first adder 212 receives partial products P _{3 to} P ₅ , and the first adder 213 receives partial products P _{6 to} P _8. Is done.

第２次加算器２２１には、第１次加算器２１１の２出力の両方と、第２次加算器２１２の２出力の一方とが入力される。第２次加算器２２２には、第１次加算器２１２の２出力の他方と、第１次加算器２１３の２出力の両方とが入力される。 Both the two outputs of the first adder 211 and one of the two outputs of the second adder 212 are input to the second adder 221. The other of the two outputs of the first adder 212 and the two outputs of the first adder 213 are input to the second adder 222.

第３次加算器２３１には、第２次加算器２２１の２出力の両方と、第２次加算器２２２の２出力の一方とが入力される。 The third adder 231 receives both the two outputs of the second adder 221 and one of the two outputs of the second adder 222.

第４次加算器２４１には、第３次加算器２３１の２出力の両方と、第２次加算器２２２の２出力の他方とが入力される。 Both the two outputs of the third adder 231 and the other two outputs of the second adder 222 are input to the fourth adder 241.

第４次加算器２４１の２出力は乗算結果Ｒとして、加算器１０２から出力される。 The two outputs of the fourth adder 241 are output from the adder 102 as the multiplication result R.

第１次加算器２１１〜２１３での加算演算は並行して行うことができ、これが図３では第１ステージとして示されている。同様に、第２次加算器２２１，２２２、第３次加算器２３１及び第４次加算器２４１での加算演算が、図３では第２ステージ乃至第４ステージとしてそれぞれ示されている。第１乃至第４ステージでの演算は、いずれの一の演算についても他の演算と並行して行うことができない。よって、ｍ＝８の場合には、ワレス・ツリーには４つのステージが必要とされる。 The addition operations in the first adders 211 to 213 can be performed in parallel, which is shown as the first stage in FIG. Similarly, the addition operations in the second adders 221, 222, the third adder 231, and the fourth adder 241 are shown as the second to fourth stages in FIG. The calculations in the first to fourth stages cannot be performed in parallel with other calculations for any one calculation. Thus, when m = 8, the Wallace tree requires four stages.

図３との比較のために、例えば１０個の部分積Ｐ_j（０≦ｊ≦９）が加算器１０２に入力される場合のワレス・ツリーを図４に概念的に示す。当該ワレス・ツリーは、第１次加算器２１１〜２１３、第２次加算器２２１，２２２、第３次加算器２３１、第４次加算器２４１及び第５次加算器２５１で構成される。第１次加算器乃至第５次加算器はいずれも３入力２出力の加算素子であり、第１次加算器乃至第４次加算器については、ツリー構造が図３で示されるものと同じである。 For comparison with FIG. 3, FIG. 4 conceptually shows a Wallace tree in the case where, for example, ten partial products P _j (0 ≦ j ≦ 9) are input to the adder 102. The Wallace tree is composed of first adders 211 to 213, second adders 221 and 222, third adder 231, fourth adder 241, and fifth adder 251. Each of the first to fifth adders is a three-input two-output adder, and the tree structure of the first to fourth adders is the same as that shown in FIG. is there.

第５次加算器には、第４次加算器２４１の２出力の両方と、部分積Ｐ₉とが入力される。第５次加算器２５１の２出力は乗算結果Ｒとして、加算器１０２から出力される。 Both the two outputs of the fourth adder 241 and the partial product P ₉ are input to the fifth adder. The two outputs of the fifth adder 251 are output from the adder 102 as the multiplication result R.

図４では、第５次加算器２５１の加算演算が、第５ステージとして示されている。第５ステージは、第１乃至第４ステージでの演算と並行して行うことはできない。よって、１０個の部分積Ｐ_j（０≦ｊ≦９）が入力されるワレス・ツリーでは、５つのステージが必要とされる。 In FIG. 4, the addition operation of the fifth adder 251 is shown as the fifth stage. The fifth stage cannot be performed in parallel with the calculations in the first to fourth stages. Therefore, in the Wallace tree to which ten partial products P _j (0 ≦ j ≦ 9) are input, five stages are required.

よって、加算器１０２に入力される部分積が９個の場合には、それが１０個の場合に比べて、ワレス・ツリーで必要とされるステージ数を一つ少なくすることができる。これにより、加算器１０２での演算時間を短縮することができ、以って乗算装置での演算速度を高速化できる。 Therefore, when nine partial products are input to the adder 102, the number of stages required in the Wallace tree can be reduced by one compared to the case where there are ten partial products. Thereby, the calculation time in the adder 102 can be shortened, and the calculation speed in the multiplication device can be increased.

より一般的には、実施の形態１で説明した乗算装置によればｍ＋１個の部分積Ｐ_j（０≦ｊ≦ｍ）が加算器１０２に入力され、加算器１０２はワレス・ツリーに従って部分積Ｐ_jの加算演算を行う。 More generally, according to the multiplication apparatus described in the first embodiment, m + 1 partial products P _j (0 ≦ j ≦ m) are input to the adder 102, and the adder 102 performs partial product according to the Wallace tree. Addition operation of P _j is performed.

特に、自然数ｍが式（１）を満たす場合、具体的にはｍ＝８、３２、１２８、２５６、３２０、５１２、２０４８、・・・の場合には、上述したと同様に、ｍ＋２個の部分積が加算器１０２に入力される場合に比べて、ステージ数を一つ少なくすることができる。ここで、Ｃｅｉｌ［］は、［］内の値以上であって最小の整数を表す。また、符号ｋは整数を表す。 In particular, when the natural number m satisfies the formula (1), specifically, when m = 8, 32, 128, 256, 320, 512, 2048,..., As described above, m + 2 Compared to the case where the partial product is input to the adder 102, the number of stages can be reduced by one. Here, Ceil [] represents a minimum integer that is greater than or equal to the value in []. The symbol k represents an integer.

実施の形態３．
図５は、加算器１０２の加算演算に用いられるツリーであって、ｍ＝１６の場合を概念的に示す。加算器１０２には、１７個の部分積Ｐ_j（０≦ｊ≦１６）が入力される。 Embodiment 3 FIG.
FIG. 5 is a tree used for the addition operation of the adder 102 and conceptually shows a case where m = 16. The adder 102 receives 17 partial products P _j (0 ≦ j ≦ 16).

ツリーは、いずれも３入力２出力の加算素子である第１次加算器乃至第１５次加算器３０１〜３１５で構成される。 The tree is composed of first to fifteenth adders 301 to 315 which are 3-input 2-output adder elements.

第１次加算器３０１には部分積Ｐ₀〜Ｐ₂が入力される。第ｊ次加算器３０ｊ（２≦ｊ≦１５）には、第ｉ次加算器３０ｉ（ｉ＝ｊ−１）の２出力の両方と、部分積Ｐ_j+1とが入力される。第１５次加算器３１５の２出力は乗算結果Ｒとして、加算器１０２から出力される。 Partial products P _{0 to} P ₂ are input to the first adder 301. Both the two outputs of the i-th adder 30i (i = j−1) and the partial product P _{j + 1} are input to the j-th adder 30j (2 ≦ j ≦ 15). The two outputs of the fifteenth adder 315 are output from the adder 102 as the multiplication result R.

第１次加算器乃至第１５次加算器３０１〜３１５での加算演算は、いずれの一の加算演算についても他の加算演算と並行して行うことができないので、ツリーには１５個のステージが必要とされる。 Since the addition operation in the first to 15th adders 301 to 315 cannot be performed in parallel with any other addition operation for any one addition operation, there are 15 stages in the tree. Needed.

図５との比較のために、例えば１８個の部分積Ｐ_j（０≦ｊ≦１７）が加算器１０２に入力される場合のツリーを図６に概念的に示す。当該ツリーは、いずれも３入力２出力の加算素子である第１次加算器乃至第１６次加算器３０１〜３１６で構成される。第１次加算器乃至第１５次加算器３０１〜３１５については、ツリー構造が図５で示されるものと同じである。 For comparison with FIG. 5, for example, a tree in the case where 18 partial products P _j (0 ≦ j ≦ 17) are input to the adder 102 is conceptually shown in FIG. The tree includes first to sixteenth adders 301 to 316 which are 3-input 2-output adder elements. For the first to fifteenth adders 301 to 315, the tree structure is the same as that shown in FIG.

第１６次加算器３１６には、第１５次加算器３１５の２出力の両方と、部分積Ｐ₁₆とが入力される。第１６次加算器３１６の２出力は乗算結果Ｒとして、加算器１０２から出力される。 Both the two outputs of the 15th order adder 315 and the partial product P ₁₆ are input to the 16th order adder 316. The two outputs of the sixteenth adder 316 are output from the adder 102 as the multiplication result R.

第１６次加算器３１６の加算演算は、第１次加算器乃至第１５次加算器３０１〜３１５の加算演算と並行して行うことができないので、図６で示されるツリーには１６個のステージが必要とされる。 Since the addition operation of the sixteenth adder 316 cannot be performed in parallel with the addition operations of the first to fifteenth adders 301 to 315, there are 16 stages in the tree shown in FIG. Is needed.

よって、加算器１０２に入力される部分積が１７個である場合には、それが１８個である場合に比べて、ツリーで必要とされるステージ数を一つ少なくすることができる。 Therefore, when the number of partial products input to the adder 102 is 17, the number of stages required in the tree can be reduced by one compared to the case where there are 18 partial products.

より一般的には、実施の形態１で説明した乗算装置によればｍ＋１個の部分積Ｐ_j（０≦ｊ≦ｍ）が加算器１０２に入力され、加算器１０２はステージ数が（ｍ−１）であるツリーに従って部分積Ｐ_jの加算演算を行う。このより、ｍ＋２個の部分積が加算器１０２に入力される場合に比べて、ステージ数を一つ少なくすることができる。 More generally, according to the multiplication apparatus described in the first embodiment, m + 1 partial products P _j (0 ≦ j ≦ m) are input to the adder 102, and the adder 102 has (m− The partial product P _j is added according to the tree 1). Thus, the number of stages can be reduced by one as compared with the case where m + 2 partial products are input to the adder 102.

実施の形態１で説明される、乗算装置を概念的に示すブロック図である。1 is a block diagram conceptually showing a multiplication device described in Embodiment 1. FIG. 乗数の範囲と付加ビット及び第（２ｍ−１）ビットの値との関係を示す図である。It is a figure which shows the relationship between the range of a multiplier, and the value of an additional bit and the (2m-1) th bit. 実施の形態２で説明される、ワレス・ツリーを概念的に示す図である。It is a figure which shows notionally the Wallace tree demonstrated in Embodiment 2. FIG. １０個の部分積を入力した場合に採用されるワレス・ツリーを示す図である。It is a figure which shows the Wallace tree employ | adopted when ten partial products are input. 実施の形態３で説明される、ツリーを概念的に示す図である。It is a figure which shows notionally the tree demonstrated in Embodiment 3. FIG. １８個の部分積を入力した場合に採用されるツリーを示す図である。It is a figure which shows the tree employ | adopted when 18 partial products are input.

Explanation of symbols

１０２加算器、Ｘ被乗数、Ｙ乗数、ｇ₀〜ｇ_m 信号生成部、Ｇ₀〜Ｇ_m 部分積生成部、ｔ₀〜ｔ_m 乗数信号、Ｓ₀〜Ｓ_m-1 加算信号、Ｐ₀〜Ｐ_m-1 部分積。
102 adder, X multiplicand, Y multiplier, g _{0 to} g _m signal generation unit, G _{0 to} G _m partial product generation unit, t _{0 to} t _m multiplier signal, S _{0 to} S _m-1 addition signal, P ₀ to P _m-1 partial product.

Claims

A 0th signal generation unit for generating a 0th addition signal and a 0th multiplier signal corresponding to the least significant 2 bits of a multiplier having a length of 2 m bits (m: natural number);
A jth (1 ≦ j ≦ m−1) signal generation unit that generates a jth multiplier signal together with a jth addition signal corresponding to the (2j + 1) th, 2j, and (2j−1) th bits of the multiplier. When,
An mth signal generation unit for generating an mth multiplier signal corresponding to the most significant bit and the additional bits of the multiplier;
A partial product generator for generating 0th to mth partial products using a multiplicand and the 0th to mth multiplier signals, respectively;
Bits are shifted based on the 0th partial product and the 1st to mth multiplication signals, and the 0th to (m-1) th addition signals are each set to 1 bit on the lower side. An adder that adds the first to mth partial products that are separated from each other;
The multiplication device, wherein the additional bit takes a value of 0 for the unsigned multiplier and takes the same value as the value of the most significant bit of the multiplier for the signed multiplier.

The 0th to (m−1) th signal generation units are configured to perform the 0th to (m−1) th addition signals and the 0th to (m−1) th signal generation units according to Booth's algorithm. The multiplier according to claim 1, wherein the multiplier signal is generated.

The multiplication device according to claim 1, wherein the adder performs an addition operation according to a Wallace tree.

The multiplication device according to any one of claims 1 to 3, wherein the adder includes a carry save adder.

5. The multiplication according to claim 1, wherein the natural number m is a value obtained by multiplying the natural number m by 2 and dividing by 2 and having a minimum integer equal to or a multiple of 3. 5. apparatus.