JP2006280003A - Level shift circuit - Google Patents
Level shift circuit Download PDFInfo
- Publication number
- JP2006280003A JP2006280003A JP2006184458A JP2006184458A JP2006280003A JP 2006280003 A JP2006280003 A JP 2006280003A JP 2006184458 A JP2006184458 A JP 2006184458A JP 2006184458 A JP2006184458 A JP 2006184458A JP 2006280003 A JP2006280003 A JP 2006280003A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- voltage
- level
- low
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Logic Circuits (AREA)
Abstract
Description
本発明は、入力側の電源電圧系を他の電源電圧系に変換して出力するレベルシフト回路に関し、特に電源電圧系の高電圧電源及び低電圧電源の各レベルを共にシフトさせるレベルシフト回路に関するものである。 The present invention relates to a level shift circuit that converts a power supply voltage system on the input side into another power supply voltage system and outputs the same, and more particularly to a level shift circuit that shifts both levels of a high voltage power supply and a low voltage power supply in the power supply voltage system. Is.
図3は、従来のレベルシフト回路の例を示した回路図である。
図3において、レベルシフト回路100は、入力信号に対して高レベル(以下、Highレベルと呼ぶ)の電圧が+5V、低レベル(以下、Lowレベルと呼ぶ)の電圧が0Vの信号に変換する初段回路部101と、該初段回路部101で変換された信号に対してHighレベルの電圧を+10Vにレベルシフトさせる終段回路部102とで構成されている。初段回路部101は、直列に接続されたインバータ回路103及び104で形成され、インバータ回路103及び104の各出力信号がそれぞれ終段回路部102に出力される。インバータ回路103及び104の各正側電源入力端には+5Vの電源電圧が印加されており、インバータ回路103及び104の各負側電源入力端には0Vの電源電圧が印加されている。
FIG. 3 is a circuit diagram showing an example of a conventional level shift circuit.
In FIG. 3, the
一方、終段回路部102において、インバータ回路104の出力信号が入力されるインバータ回路105は、正側電源入力端にPチャネル形MOSトランジスタ(以下、PMOSトランジスタと呼ぶ)106を介して+10Vの電源電圧が印加されると共に負側電源入力端に0Vの電源電圧が印加されている。同様に、インバータ回路103の出力信号が入力されるインバータ回路107は、正側電源入力端にPMOSトランジスタ108を介して+10Vの電源電圧が印加されると共に負側電源入力端に0Vの電源電圧が印加されている。更に、PMOSトランジスタ106のゲートにはインバータ回路107の出力信号が、PMOSトランジスタ108のゲートにはインバータ回路105の出力信号がそれぞれ入力されている。
On the other hand, in the final
このような構成において、インバータ回路104の出力信号は、インバータ回路105及びPMOSトランジスタ106でHighレベルの電圧が+10Vにレベルシフトされて出力端子OUT1から出力される。同様に、インバータ回路103の出力信号は、インバータ回路107及びPMOSトランジスタ108でHighレベルの電圧が+10Vにレベルシフトされて出力端子OUT2から出力される。
なお、本発明とは異なるが、従来、同一論理に対応する電位を異ならせる変換が可能で、かつ高速動作が可能なCMOS入力回路があった(例えば、特許文献1参照。)。
Although different from the present invention, there has heretofore been a CMOS input circuit that can convert the potential corresponding to the same logic to be different and can operate at high speed (for example, see Patent Document 1).
しかし、このようなレベルシフト回路では、入力信号におけるHighレベルの電圧又はLowレベルの電圧のいずれか一方しかレベルシフトすることができなかった。このため、入力信号のHighレベル及びLowレベルの両電圧レベルをシフトさせるためには、もう1つのレベルシフト回路、すなわち上記レベルシフト回路100を使用する場合、入力信号のLowレベルの電圧をレベルシフトさせるレベルシフト回路が必要となり、2つのレベルシフト回路が必要であった。
However, in such a level shift circuit, only one of the high level voltage and the low level voltage in the input signal can be level shifted. Therefore, in order to shift both the high level and the low level of the input signal, when another level shift circuit, that is, the
本発明は、上記のような問題を解決するためになされたものであり、入力信号におけるHighレベルとLowレベルの各電圧レベルを共にレベルシフトさせることができるレベルシフト回路を得ることを目的とする。 The present invention has been made to solve the above problems, and an object of the present invention is to obtain a level shift circuit capable of level-shifting both the high level and the low level in the input signal. .
この発明に係るレベルシフト回路は、第1高電圧電源と第1低電圧電源とに接続されるインバータ回路を有し、入力信号に応じて、第1高電圧電源の電圧レベルを高レベルとすると共に第1低電圧電源の電圧レベルを低レベルとする信号を生成して出力する初段回路部と、第1高電圧電源と第1低電圧電源よりも低い電圧の第2低電圧電源とに接続されるインバータ回路を有し、該初段回路部の出力信号に応じて、第1高電圧電源の電圧レベルを高レベルとすると共に第2低電圧電源の電圧レベルを低レベルとする信号を生成して出力する中段回路部と、第1高電圧電源よりも高い電圧の第2高電圧電源と第2低電圧電源とに接続されるインバータ回路を有し、該中段回路部の出力信号に応じて、第2高電圧電源の電圧レベルを高レベルとすると共に第2低電圧電源の電圧レベルを低レベルとする信号を生成して出力する終段回路部とを備え、2値の入力信号に対して、低レベル側の電圧レベルをレベルシフトさせた後、高レベル側の電圧レベルをレベルシフトさせるものである。 A level shift circuit according to the present invention includes an inverter circuit connected to a first high voltage power supply and a first low voltage power supply, and sets the voltage level of the first high voltage power supply to a high level according to an input signal. And a first-stage circuit unit for generating and outputting a signal for lowering the voltage level of the first low-voltage power supply, and a first high-voltage power supply and a second low-voltage power supply having a lower voltage than the first low-voltage power supply. And generating a signal for setting the voltage level of the first high-voltage power supply to a high level and the voltage level of the second low-voltage power supply to a low level in accordance with the output signal of the first stage circuit section. And an inverter circuit connected to the second high-voltage power supply and the second low-voltage power supply having a higher voltage than the first high-voltage power supply, and according to the output signal of the middle-stage circuit section The voltage level of the second high voltage power supply is set to a high level. And a final-stage circuit unit that generates and outputs a signal for lowering the voltage level of the second low-voltage power supply, and after shifting the voltage level on the low-level side with respect to the binary input signal The voltage level on the high level side is level-shifted.
本発明のレベルシフト回路によれば、入力信号に対して、初段回路部で高レベルが第1高電圧電源の電圧、低レベルが第1低電圧電源の電圧の信号に変換し、更に中段回路部で低レベルを第2低電圧電源の電圧にレベルシフトさせ、更に終段回路部で高レベルを第2高電圧電源の電圧にレベルシフトさせるようにした。このことから、簡単な回路構成で、入力信号における高レベルと低レベルの各電圧を共にレベルシフトさせることができる。 According to the level shift circuit of the present invention, an input signal is converted into a signal having a high level of the voltage of the first high-voltage power supply and a low level of a voltage of the first low-voltage power supply in the first-stage circuit unit. The low level is level-shifted to the voltage of the second low-voltage power source in the unit, and the high level is level-shifted to the voltage of the second high-voltage power source in the final stage circuit unit. From this, it is possible to shift both the high level voltage and the low level voltage in the input signal with a simple circuit configuration.
また、中段回路部を構成するインバータ回路の出力端と第2低電圧電源との間に設けられた該インバータ回路の第2トランジスタの制御信号入力端に電圧を印加する電圧発生回路を備えるようにした。このことから、第1高電圧電源と中段回路部を構成するインバータ回路の出力端との間の抵抗値に対する該インバータ回路の出力端と第2低電圧電源との間の抵抗値が最適値になるようにすることができ、信号レベルの変化に対する応答速度の低下を防止することができる。 In addition, a voltage generation circuit for applying a voltage to the control signal input terminal of the second transistor of the inverter circuit provided between the output terminal of the inverter circuit constituting the middle circuit unit and the second low-voltage power supply is provided. did. From this, the resistance value between the output terminal of the inverter circuit and the second low voltage power supply with respect to the resistance value between the first high voltage power supply and the output terminal of the inverter circuit constituting the middle stage circuit unit becomes an optimum value. Thus, it is possible to prevent a decrease in response speed with respect to a change in signal level.
具体的には、中段回路部を構成するインバータ回路の各トランジスタがレシオ状態のときに、該インバータ回路の第2トランジスタの制御信号入力端に所定の電圧を印加するようにした。このことから、レベルシフト過渡期の中段回路部において、信号レベルの変化に対する応答速度の低下を防止することができる。 Specifically, a predetermined voltage is applied to the control signal input terminal of the second transistor of the inverter circuit when each transistor of the inverter circuit constituting the middle circuit section is in the ratio state. Therefore, it is possible to prevent a decrease in response speed with respect to a change in signal level in the middle stage circuit portion in the level shift transition period.
更に具体的には、中段回路部を構成するインバータ回路の各トランジスタがレシオ状態のときに、第1高電圧電源と該インバータ回路の出力端との間の抵抗値と、該インバータ回路の出力端と第2低電圧電源との間の抵抗値が所定の比になるように第2トランジスタの制御信号入力端に所定の電圧を印加するようにした。このことから、例えば+40V及び−40Vといった高電圧にレベルシフトさせる場合においても、信号レベルの変化に対する応答速度の低下を防止することができる。 More specifically, when each transistor of the inverter circuit constituting the middle stage circuit portion is in the ratio state, the resistance value between the first high-voltage power supply and the output terminal of the inverter circuit, and the output terminal of the inverter circuit A predetermined voltage is applied to the control signal input terminal of the second transistor so that the resistance value between the second low-voltage power supply and the second low-voltage power supply has a predetermined ratio. Therefore, even when the level is shifted to a high voltage such as +40 V and −40 V, for example, it is possible to prevent a decrease in response speed with respect to a change in signal level.
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第1の実施の形態.
図1は、本発明の第1の実施の形態におけるレベルシフト回路の例を示した回路図である。
図1において、レベルシフト回路1は、入力端子INから入力された入力信号に対して高レベル(以下、Highレベルと呼ぶ)の電圧が+5V、低レベル(以下、Lowレベルと呼ぶ)の電圧が0Vの信号に変換する初段回路部2と、該初段回路部2で変換された信号に対してLowレベルの電圧を−10Vにシフトさせる中段回路部3と、該中段回路部3で変換された信号に対してHighレベルの電圧を+10Vにシフトさせる終段回路部4とで構成されている。
Next, the present invention will be described in detail based on the embodiments shown in the drawings.
First embodiment.
FIG. 1 is a circuit diagram showing an example of a level shift circuit according to the first embodiment of the present invention.
In FIG. 1, the level shift circuit 1 has a high level (hereinafter referred to as “High level”) voltage of + 5V and a low level (hereinafter referred to as “Low level”) voltage with respect to an input signal input from the input terminal IN. The first
初段回路部2は、直列に接続されたインバータ回路11及び12で形成され、インバータ回路11及び12の各出力信号がそれぞれ中段回路部3に出力される。インバータ回路11及び12の各正側電源入力端には第1高電圧電源端子31を介して+5Vの電源電圧が印加されており、インバータ回路11及び12の各負側電源入力端には第1低電圧電源端子32を介して0Vの電源電圧が印加されている。
The first-
なお、インバータ回路11及び12において、各Pチャネル形MOSトランジスタ(以下、PMOSトランジスタと呼ぶ)のサブストレートゲートには、それぞれ第1高電圧電源端子31を介して+5Vの電源電圧が印加されており、各Nチャネル形MOSトランジスタ(以下、NMOSトランジスタと呼ぶ)のサブストレートゲートには、それぞれ第1低電圧電源端子32を介して0Vの電源電圧が印加されている。
In the
中段回路部3は、インバータ回路13,14及びNMOSトランジスタ15,16で形成されている。インバータ回路12の出力信号が入力されるインバータ回路13は、正側電源入力端に第1高電圧電源端子31を介して+5Vの正側電源電圧が印加されると共に負側電源入力端にNMOSトランジスタ15を介して第2低電圧電源端子33から−10Vの負側電源電圧が印加されている。同様に、インバータ回路11の出力信号が入力されるインバータ回路14は、正側電源入力端に+5Vの正側電源電圧が印加されると共に負側電源入力端にNMOSトランジスタ16を介して第2低電圧電源端子33から−10Vの負側電源電圧が印加されている。
The middle
更に、NMOSトランジスタ15のゲートにはインバータ回路14の出力信号が、NMOSトランジスタ16のゲートにはインバータ回路13の出力信号がそれぞれ入力されている。図1では、インバータ回路13の出力端とNMOSトランジスタ16のゲートとの接続部をN1とし、インバータ回路14の出力端とNMOSトランジスタ15のゲートとの接続部をN2としている。
Further, the output signal of the
なお、インバータ回路13及び14において、各PMOSトランジスタのサブストレートゲートには、それぞれ第1高電圧電源端子31を介して+5Vの電源電圧が印加されており、各NMOSトランジスタのサブストレートゲートには、それぞれ第2低電圧電源端子33を介して−10Vの電源電圧が印加されている。更に、NMOSトランジスタ15及び16の各サブストレートゲートにおいても、それぞれ第2低電圧電源端子33を介して−10Vの電源電圧が印加されている。
In the
次に、終段回路部4は、インバータ回路17,18及びPチャネル形トランジスタ(以下、PMOSトランジスタと呼ぶ)19,20で形成されている。インバータ回路13の出力信号が入力されるインバータ回路17は、正側電源入力端にPMOSトランジスタ19を介して第2高電圧電源端子34から+10Vの正側電源電圧が印加されると共に負側電源入力端に第2低電圧電源端子33から−10Vの負側電源電圧が印加されている。同様に、インバータ回路14の出力信号が入力されるインバータ回路18は、正側電源入力端にPMOSトランジスタ20を介して第2高電圧電源端子34から+10Vの正側電源電圧が印加されると共に負側電源入力端に第2低電圧電源端子33から−10Vの負側電源電圧が印加されている。
Next, the final stage circuit unit 4 is formed by
更に、PMOSトランジスタ20のゲートにはインバータ回路17の出力端が接続されており、該接続部が出力端子OUT1に接続されている。同様に、PMOSトランジスタ19のゲートにはインバータ回路18の出力端が接続されており、該接続部が出力端子OUT2に接続されている。なお、インバータ回路17及び18において、各PMOSトランジスタのサブストレートゲートには、それぞれ+10Vの電源電圧が印加されており、各NMOSトランジスタのサブストレートゲートには、それぞれ第2低電圧電源端子33を介して−10Vの電源電圧が印加されている。更に、PMOSトランジスタ19及び20の各サブストレートゲートは、それぞれ第2高電圧電源端子34を介して+10Vの電源電圧が印加されている。
Further, the output terminal of the
このような構成において、入力端子INから入力された信号は、初段回路部2のインバータ回路11でHighレベルの電圧が+5V、Lowレベルの電圧が0Vの信号に変換されると共に信号レベルが反転され、更に、インバータ回路12で信号レベルが再び反転されて出力される。インバータ回路12から出力された信号は、中段回路部3のインバータ回路13に入力され、インバータ回路13及びNMOSトランジスタ15でLowレベルの電圧が−10Vにレベルシフトされると共に信号レベルが反転されてインバータ回路13から終段回路部4のインバータ回路17に出力される。
In such a configuration, a signal input from the input terminal IN is converted into a signal having a high level voltage of +5 V and a low level voltage of 0 V by the
同様に、インバータ回路11から出力された信号は、中段回路部3のインバータ回路14に入力され、インバータ回路14及びNMOSトランジスタ16でLowレベルの電圧が−10Vにレベルシフトされると共に信号レベルが反転されてインバータ回路14から終段回路部4のインバータ回路18に出力される。
Similarly, the signal output from the
次に、インバータ回路13から出力された信号は、インバータ回路17及びPMOSトランジスタ19でHighレベルの電圧が+10Vにレベルシフトされると共に信号レベルが反転されて出力端子OUT1に出力される。同様に、インバータ回路14から出力された信号は、インバータ回路18及びPMOSトランジスタ20でHighレベルの電圧が+10Vにレベルシフトされると共に信号レベルが反転されて出力端子OUT2に出力される。このようにして、出力端子OUT1及びOUT2からは、Highレベルが+10VにLowレベルが−10Vにそれぞれレベルシフトされた相反する信号レベルの信号が、それぞれ出力される。
Next, the signal output from the
なお、上記説明では、入力信号のHighレベルを+10VにLowレベルを−10Vにそれぞれレベルシフトさせる場合を例にして説明したが、これは一例であり、本発明は、これに限定するものではなく、入力信号のHighレベル及びLowレベルをそれぞれ所定の電圧にレベルシフトさせるものである。 In the above description, the case where the high level of the input signal is level-shifted to +10 V and the low level to −10 V is described as an example, but this is an example, and the present invention is not limited to this. The high level and low level of the input signal are level shifted to predetermined voltages, respectively.
このようにして、本第1の実施の形態のレベルシフト回路は、入力信号を初段回路部2でHighレベルが+5V、Lowレベルが0Vの信号に変換し、中段回路部3で更にLowレベルを−10Vにレベルシフトさせ、終段回路部4で更にHighレベルを+10Vにレベルシフトさせるようにした。このことから、簡単な回路構成で、入力信号のHighレベルとLowレベルの各電圧を共にレベルシフトさせることができる。
In this way, in the level shift circuit of the first embodiment, the input signal is converted into a signal having a high level of +5 V and a low level of 0 V in the first
第2の実施の形態.
上記第1の実施の形態では、レベルシフト過渡期の中段回路部3において、インバータ回路13の各トランジスタ及びNMOSトランジスタ15がレシオ状態となり、インバータ回路13の出力信号がNMOSトランジスタ15のしきい値電圧Vth以下のとき、インバータ回路13の出力端の電圧はNMOSトランジスタ15のしきい値電圧Vth以上になるまで反転しない場合がある。このことは、インバータ回路14及びNMOSトランジスタ16においても同様である。このため、例えば−10V、+10V程度へのレベルシフトでは問題はないが、プロセスの変動によっては高電圧(例えば−40V、+40V)にレベルシフトする場合に、インバータ回路13及び14の各PMOSトランジスタのゲートサイズを大きくして、適切なゲートサイズにしなければ信号レベルの変化に対する応答速度が低下する。
Second embodiment.
In the first embodiment, in the middle
そこで、該応答速度の低下を防止するために、レベルシフト過渡期の中段回路部3において、第1高電圧電源端子31と接続部N1との間の抵抗値に対する接続部N1と第2低電圧電源端子33との間の抵抗値が最適値になるように変えることができると共に第1高電圧電源端子31と接続部N2との間の抵抗値に対する接続部N2と第2低電圧電源端子33との間の抵抗値が最適値になるように変えることができるようにしてもよく、このようにしたものを本発明の第2の実施の形態とする。
Therefore, in order to prevent the response speed from being lowered, in the middle
図2は、本発明の第2の実施の形態におけるレベルシフト回路の例を示した回路図である。なお、図2では、図1と同じものは同じ符号で示しており、ここではその説明を省略すると共に図1との相違点のみ説明する。
図2における図1との相違点は、図1のインバータ回路13及び14を構成する各NMOSトランジスタをなくし、NMOSトランジスタ55,56及び該NMOSトランジスタ55,56にそれぞれゲート電圧を印加する電圧発生回路57を追加したことにある。これに伴って、図1の中段回路部3を中段回路部43とし、図1のレベルシフト回路1をレベルシフト回路41にした。また、図2では、図1のインバータ回路13におけるPMOSトランジスタをPMOSトランジスタ51とし、図1のインバータ回路14におけるPMOSトランジスタをPMOSトランジスタ52としている。
FIG. 2 is a circuit diagram showing an example of a level shift circuit according to the second embodiment of the present invention. 2, the same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted here, and only differences from FIG. 1 are described.
2 differs from FIG. 1 in that the NMOS transistors constituting the
図2において、該初段回路部2で変換された信号に対してLowレベルの電圧のみを−10Vにレベルシフトさせる中段回路部43は、第1高電圧電源端子31と第2低電圧電源端子33との間に、PMOSトランジスタ51、NMOSトランジスタ15及び55が直列に接続された直列回路と、PMOSトランジスタ52、NMOSトランジスタ16及び56が直列に接続された直列回路がそれぞれ接続されてなる。該各直列回路は、それぞれインバータ回路をなしている。なお、PMOSトランジスタ51とNMOSトランジスタ15との接続部が図1の接続部N1をなし、PMOSトランジスタ52とNMOSトランジスタ16との接続部が図1の接続部N2をなしている。
In FIG. 2, a middle
中段回路部43において、PMOSトランジスタ51のゲートにはインバータ回路12からの信号が入力され、PMOSトランジスタ52のゲートにはインバータ回路11からの信号が入力されている。NMOSトランジスタ55及び56の各ゲートは接続され、電圧発生回路57からそれぞれゲート電圧が供給されている。また、PMOSトランジスタ51及び52の各サブストレートゲートには、それぞれ第1高電圧電源端子31を介して+5Vの電源電圧が印加されており、NMOSトランジスタ15,16,55,56の各サブストレートゲートには、それぞれ第2低電圧電源端子33を介して−10Vの電源電圧が印加されている。
In the middle
このような構成において、NMOSトランジスタ55及び56の各ゲートには、PMOSトランジスタ51又は52とオン抵抗が同等程度になる電圧が電圧発生回路57から印加されている。このことから、レベルシフト過渡期の中段回路部43において、PMOSトランジスタ51,52及びNMOSトランジスタ15,16,55,56がレシオ状態にあるときに、接続部N1がNMOSトランジスタ15のしきい値電圧以上となると共に、接続部N2がNMOSトランジスタ16のしきい値電圧以上となる。このため、中段回路部43は、スムーズな反転動作を行うことができる。
In such a configuration, the
なお、上記説明では、第1の実施の形態と同様に、入力信号のHighレベルを+10VにLowレベルを−10Vにそれぞれレベルシフトさせる場合を例にして説明したが、これは一例であり、本発明は、これに限定するものではなく、第1の実施の形態の場合よりも更に高い電圧にレベルシフトさせても入力信号のレベル変化に対する応答性を低下させることなくレベルシフトさせるものである。 In the above description, as in the first embodiment, the case where the high level of the input signal is shifted to +10 V and the low level is shifted to −10 V is described as an example, but this is an example. The present invention is not limited to this, and the level is shifted without degrading the responsiveness to the level change of the input signal even if the level is shifted to a higher voltage than in the case of the first embodiment.
このように、本第2の実施の形態におけるレベルシフト回路は、中段回路部43において、第1高電圧電源端子31と接続部N1との間の抵抗値に対する接続部N1と第2低電圧電源端子33との間の抵抗値、及び第1高電圧電源端子31と接続部N2との間の抵抗値に対する接続部N2と第2低電圧電源端子33との間の抵抗値が共に最適値になるようにNMOSトランジスタ55及び56のゲート電圧を印加する電圧発生回路57を設けた。このことから、上記第1の実施の形態と同様の効果を得ることができると共に、高電圧にレベルシフトさせる場合、例えば信号のHighレベルを+40V及びLowレベルを−40V程度までにレベルシフトさせた場合においても、信号レベルの変化に対する応答速度の低下を防止することができる。
As described above, in the level shift circuit according to the second embodiment, in the middle
1,41 レベルシフト回路
2 初段回路部
3,43 中段回路部
4 終段回路部
11〜14,17,18 インバータ回路
31 第1高電圧電源端子
32 第1低電圧電源端子
33 第2低電圧電源端子
34 第2高電圧電源端子
57 電圧発生回路
DESCRIPTION OF
Claims (1)
上記第1高電圧電源と上記第1低電圧電源よりも低い電圧の第2低電圧電源とに接続されるインバータ回路を有し、該初段回路部の出力信号に応じて、上記第1高電圧電源の電圧レベルを高レベルとすると共に該第2低電圧電源の電圧レベルを低レベルとする信号を生成して出力する中段回路部と、
上記第1高電圧電源よりも高い電圧の第2高電圧電源と上記第2低電圧電源とに接続されるインバータ回路を有し、該中段回路部の出力信号に応じて、該第2高電圧電源の電圧レベルを高レベルとすると共に上記第2低電圧電源の電圧レベルを低レベルとする信号を生成して出力する終段回路部と、
を備え、
2値の入力信号に対して、低レベル側の電圧レベルをレベルシフトさせた後、高レベル側の電圧レベルをレベルシフトさせることを特徴とするレベルシフト回路。 An inverter circuit connected to the first high-voltage power supply and the first low-voltage power supply, the voltage level of the first high-voltage power supply is set to a high level according to an input signal, and the first low-voltage power supply A first-stage circuit unit that generates and outputs a signal for lowering the voltage level; and
An inverter circuit connected to the first high-voltage power supply and a second low-voltage power supply having a lower voltage than the first low-voltage power supply, and the first high-voltage power supply according to an output signal of the first-stage circuit unit A middle stage circuit section for generating and outputting a signal for setting the voltage level of the power supply to a high level and the voltage level of the second low-voltage power supply to a low level;
An inverter circuit connected to the second high-voltage power supply having a higher voltage than the first high-voltage power supply and the second low-voltage power supply, and the second high voltage according to the output signal of the intermediate circuit section A final-stage circuit unit for generating and outputting a signal for setting the voltage level of the power supply to a high level and setting the voltage level of the second low-voltage power supply to a low level;
With
A level shift circuit characterized by shifting a voltage level on a low level side with respect to a binary input signal and then shifting a voltage level on a high level side.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006184458A JP4317553B2 (en) | 2006-07-04 | 2006-07-04 | Level shift circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006184458A JP4317553B2 (en) | 2006-07-04 | 2006-07-04 | Level shift circuit |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000298969A Division JP2002111479A (en) | 2000-09-29 | 2000-09-29 | Level-shift circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006280003A true JP2006280003A (en) | 2006-10-12 |
JP4317553B2 JP4317553B2 (en) | 2009-08-19 |
Family
ID=37214154
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006184458A Expired - Fee Related JP4317553B2 (en) | 2006-07-04 | 2006-07-04 | Level shift circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4317553B2 (en) |
-
2006
- 2006-07-04 JP JP2006184458A patent/JP4317553B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP4317553B2 (en) | 2009-08-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4502767B2 (en) | Level shift circuit | |
CN103187963B (en) | Level shifting circuit and semiconductor device using the same | |
US6791391B2 (en) | Level shifting circuit | |
JP4870391B2 (en) | Level shifter and level shifting method | |
JP2006054886A (en) | Level shifter with low leakage current | |
US20090033403A1 (en) | Level converting circuit | |
US6515532B2 (en) | Level shift circuit for shifting voltage levels | |
KR20100104124A (en) | Logic circuit capable of level shifting | |
JP2009077003A (en) | Comparator | |
JP2007174311A (en) | Voltage selecting circuit | |
US7358790B2 (en) | High performance level shift circuit with low input voltage | |
WO2018055666A1 (en) | Interface circuit | |
US6940333B2 (en) | High-to-low level shifter | |
US7282981B2 (en) | Level conversion circuit with improved margin of level shift operation and level shifting delays | |
JP4630782B2 (en) | Level shift circuit | |
WO2006033638A1 (en) | A digital voltage level shifter | |
TWI455484B (en) | Level shifter | |
KR20030001926A (en) | Level shifter | |
JP4317553B2 (en) | Level shift circuit | |
US7710151B2 (en) | Level shifter circuit | |
JP2003198358A (en) | Level shift circuit | |
US20090058491A1 (en) | High-to-low level shifter | |
KR101162697B1 (en) | level shift circuit | |
KR100214079B1 (en) | Level shifter for semiconductor device | |
JP2006135384A (en) | Level shifter |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060704 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080701 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080828 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090519 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090522 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120529 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120529 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130529 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140529 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |