JP2006278872A

JP2006278872A - Semiconductor integrated circuit

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Publication number: JP2006278872A
Application number: JP2005097980A
Authority: JP
Inventors: Teruo Takizawa; 照夫瀧澤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-03-30
Filing date: 2005-03-30
Publication date: 2006-10-12

Abstract

<P>PROBLEM TO BE SOLVED: To provide a low voltage generating circuit which can generate a low reference voltage. <P>SOLUTION: The semiconductor integrated circuit is a reference voltage generating circuit including diodes D1 and D2 wherein the diodes D1 and D2 include a junction of a first conductivity type first semiconductor layer 32 and a second conductivity type second semiconductor layer 34, and at least one of the first semiconductor layer 32 and the second semiconductor layer 34 has a band gap smaller than that of silicon. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体集積回路に関する。 The present invention relates to a semiconductor integrated circuit.

従来からＣＭＯＳプロセスで構成される半導体集積回路（ＩＣ）においては、供給される動作電圧の変動に依存することなく、かつ、温度変化に対してもほぼ一定の出力特性が得られるため、バンドギャップリファレンス回路と呼ばれる基準電圧発生回路が用いられている。 Conventionally, in a semiconductor integrated circuit (IC) configured by a CMOS process, an almost constant output characteristic can be obtained with respect to a change in temperature without depending on a fluctuation of a supplied operating voltage, and therefore a band gap. A reference voltage generation circuit called a reference circuit is used.

このバンドギャップリファレンス回路では、発生する基準電圧は、シリコンのバンドギャップにより決定されることとなり、約１．２５Ｖに固定されてしまう。しかし、近年の半導体装置の微細化による低消費電力化の要請のため、より低い基準電圧を発生できる基準電圧発生回路の開発が望まれている。特にＳｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ（ＳＯＩ）基板を用いた低電圧動作ＳＯＩデバイスでは、より低くかつ多様な基準電位が必要とされる。特開２００２−３０４２２４号公報には、バンドギャップ電圧（約１．２５Ｖ）と比して、低い電圧を供給するための技術が提案されている。
特開２００２−３０４２２４号公報 In this bandgap reference circuit, the generated reference voltage is determined by the bandgap of silicon, and is fixed at about 1.25V. However, due to the recent demand for low power consumption due to miniaturization of semiconductor devices, development of a reference voltage generation circuit capable of generating a lower reference voltage is desired. In particular, in a low voltage operation SOI device using a silicon on insulator (SOI) substrate, lower and various reference potentials are required. Japanese Patent Application Laid-Open No. 2002-304224 proposes a technique for supplying a voltage lower than the band gap voltage (about 1.25 V).
JP 2002-304224 A

上述の特開２００２−３０４２２４号公報では、回路の構成や動作方法に特徴をもたせることで、低電圧の基準電圧を発生している。 In the above-mentioned Japanese Patent Application Laid-Open No. 2002-304224, a low-level reference voltage is generated by giving a feature to a circuit configuration and an operation method.

本発明の目的は、低い基準電圧を供給することができる低電圧発生回路を提供することにある。特に、回路の構成や動作方法ではなく、回路を構成する素子を従来例と比して変更することで、本発明の目的を実現する。 An object of the present invention is to provide a low voltage generation circuit capable of supplying a low reference voltage. In particular, the object of the present invention is realized by changing the elements constituting the circuit as compared with the conventional example, not the circuit configuration and operation method.

（１）本発明の半導体集積回路は、
ダイオードを含む基準電圧発生回路であって、
前記ダイオードは、第１の導電型の第１半導体層と第２の導電型の第２半導体層との接合を含んでなり、
前記第１半導体層および前記第２半導体層の少なくとも一方は、そのバンドギャップがシリコンと比して小さい半導体層である。 (1) The semiconductor integrated circuit of the present invention
A reference voltage generating circuit including a diode,
The diode comprises a junction of a first semiconductor layer of a first conductivity type and a second semiconductor layer of a second conductivity type,
At least one of the first semiconductor layer and the second semiconductor layer is a semiconductor layer whose band gap is smaller than that of silicon.

本発明の半導体集積回路によれば、従来例にかかるバンドギャップリファレンス回路と比して低電圧である基準電圧を発生させることができる。これは、本発明の半導体集積回路の構成要素の１つであるダイオードが、シリコンと比して小さいバンドギャップの半導体層からなるためである。ダイオードの順方向電圧は、供給される基準電圧の値に影響を与える。本発明の半導体集積回路では、バンドギャップが小さい半導体層を用いることにより、ダイオードの順方向電圧を小さくすることができる。その結果、発生する基準電圧をも小さくすることができるのである。 According to the semiconductor integrated circuit of the present invention, it is possible to generate a reference voltage which is a lower voltage than the band gap reference circuit according to the conventional example. This is because the diode, which is one of the components of the semiconductor integrated circuit of the present invention, is composed of a semiconductor layer having a band gap smaller than that of silicon. The forward voltage of the diode affects the value of the supplied reference voltage. In the semiconductor integrated circuit of the present invention, the forward voltage of the diode can be reduced by using a semiconductor layer having a small band gap. As a result, the generated reference voltage can be reduced.

本発明の半導体集積回路は、さらに、下記の態様をとることができる。 The semiconductor integrated circuit of the present invention can further take the following aspects.

（２）本発明の半導体集積回路において、第１半導体層は、シリコンゲルマニウム層であることができる。 (2) In the semiconductor integrated circuit of the present invention, the first semiconductor layer can be a silicon germanium layer.

（３）本発明の半導体集積回路において、第１の半導体層は、ゲルマニウム層であることができる。 (3) In the semiconductor integrated circuit of the present invention, the first semiconductor layer can be a germanium layer.

（４）本発明の半導体集積回路において、第２半導体層は、シリコンゲルマニウム層またはゲルマニウム層であることができる。 (4) In the semiconductor integrated circuit of the present invention, the second semiconductor layer can be a silicon germanium layer or a germanium layer.

（５）本発明の半導体集積回路において、前記第２半導体層は、シリコン層であることができる。 (5) In the semiconductor integrated circuit of the present invention, the second semiconductor layer may be a silicon layer.

（６）本発明の半導体集積回路において、前記第１半導体層および前記第２半導体層の少なくとも一方は、絶縁膜上に設けられた単結晶半導体層であることができる。 (6) In the semiconductor integrated circuit of the present invention, at least one of the first semiconductor layer and the second semiconductor layer may be a single crystal semiconductor layer provided on an insulating film.

以下、本発明の実施の形態の一例について説明する。 Hereinafter, an example of an embodiment of the present invention will be described.

まず、本実施の形態にかかる半導体集積回路について図１を参照しつつ説明する。図１は、本実施の形態にかかる基準電圧発生回路を示す図である。 First, a semiconductor integrated circuit according to the present embodiment will be described with reference to FIG. FIG. 1 is a diagram illustrating a reference voltage generation circuit according to the present embodiment.

図１に示すように、本実施の形態にかかる半導体集積回路は、いわゆる基準電圧発生回路（バンドギャップリファレンス回路）を含む。この基準電圧発生回路は、電源ＶＤＤ、ＶＳＳ間に直列に設けられる、Ｐ型トランジスタＰＴ１、抵抗素子Ｒ１及びダイオードＤ１（ＰＮ接合ダイオード或いはコレクタ・ベース相互が接続されたトランジスタのベース・エミッタ間のＰＮ接合等）を含む。また、出力ノードＮ３とＶＳＳの間に直列に設けられる抵抗素子Ｒ３、Ｒ２及びダイオードＤ２（Ｄ１と電流密度が異なるダイオードであり、Ｎ個のダイオードを並列接続した構成のダイオード或いはエミッタサイズをＮ倍にしたトランジスタ等）を含む。さらに、Ｒ１、Ｄ１間のノードＮ１の電圧ＶＮ１とＲ３、Ｒ２間のノードＮ２の電圧ＶＮ２とが略等しくなるように、トランジスタＰＴ１のゲート電極を制御する演算増幅回路ＯＰを含む。 As shown in FIG. 1, the semiconductor integrated circuit according to the present embodiment includes a so-called reference voltage generation circuit (bandgap reference circuit). This reference voltage generation circuit is provided in series between a power supply VDD and VSS, and includes a P-type transistor PT1, a resistance element R1, and a diode D1 (a PN junction diode or a PN between a base and an emitter of a transistor having a collector and a base connected to each other). Including bonding). Further, resistance elements R3 and R2 and a diode D2 (a diode having a current density different from that of D1) provided in series between the output node N3 and VSS, and a diode having a configuration in which N diodes are connected in parallel or an emitter size N times. And the like. Furthermore, an operational amplifier circuit OP that controls the gate electrode of the transistor PT1 is included so that the voltage VN1 of the node N1 between R1 and D1 and the voltage VN2 of the node N2 between R3 and R2 are substantially equal.

図１において、抵抗素子Ｒ１、Ｒ２、Ｒ３の抵抗値をＲ１、Ｒ２、Ｒ３と表し、ダイオードＤ１、Ｄ２の順方向電圧をＶＦ１、ＶＦ２とし、Ｒ１、Ｒ３に流れる電流をＩ１、Ｉ２とし、熱電圧をＶＴ（＝Ｋ・Ｔ／ｑ）とすると、出力ノードＮ３に発生する基準電圧ＶＲＥＦ＿ＣＯＮＶは下式のように表される。 In FIG. 1, resistance values of resistance elements R1, R2, and R3 are expressed as R1, R2, and R3, forward voltages of diodes D1 and D2 are set as VF1 and VF2, currents flowing through R1 and R3 are set as I1 and I2, and heat When the voltage is VT (= K · T / q), the reference voltage VREF_CONV generated at the output node N3 is expressed by the following equation.

ＶＲＥＦ＿ＣＯＮＶ＝ＶＦ１＋（Ｒ３／Ｒ２）・ΔＶＦ（１）
ΔＶＦ＝ＶＦ１−ＶＦ２
＝ＶＴ・Ｉｎ（Ｎ・Ｉ１／Ｉ２）
＝ＶＴ・Ｉｎ（Ｎ・Ｒ３／Ｒ１）（２）
上記式（１）、（２）において、順方向電圧ＶＦ１は負の温度係数を持つ一方で、熱電圧ＶＴ（ΔＶＦ）は正の温度係数を持つ。従って、Ｒ１、Ｒ２、Ｒ３の抵抗比を適正な設定にすることで、温度変動が生じてもそれほど変動しない、高精度の基準電圧ＶＲＥＦ＿ＣＯＮＶを得ることができる。 VREF_CONV = VF1 + (R3 / R2) · ΔVF (1)
ΔVF = VF1-VF2
= VT · In (N · I1 / I2)
= VT · In (N · R3 / R1) (2)
In the above formulas (1) and (2), the forward voltage VF1 has a negative temperature coefficient, while the thermal voltage VT (ΔVF) has a positive temperature coefficient. Therefore, by setting the resistance ratio of R1, R2, and R3 to an appropriate setting, it is possible to obtain a highly accurate reference voltage VREF_CONV that does not vary so much even if a temperature variation occurs.

本実施の形態にかかる半導体集積回路では、図１に示す基準電圧発生回路において、Ｄ１、Ｄ２として、シリコン層のバンドギャップと比して小さいバンドギャップを有する半導体層のＰＮ接合からなるダイオード３０を用いるのである。次に、本実施の形態にかかる基準電圧発生回路に用いられるダイオード３０の構造について説明する。図２は、ダイオード３０の一例を模式的に示す断面図である。 In the semiconductor integrated circuit according to the present embodiment, in the reference voltage generating circuit shown in FIG. 1, as diodes D1 and D2, diodes 30 made of a PN junction of a semiconductor layer having a smaller band gap than the band gap of the silicon layer are provided. Use it. Next, the structure of the diode 30 used in the reference voltage generation circuit according to this embodiment will be described. FIG. 2 is a cross-sectional view schematically showing an example of the diode 30.

図２に示すように、本実施の形態にかかるダイオード３０は、基板１０の上に設けられたＰ型の半導体層３２と、Ｎ型の半導体層３２の上に設けられたＮ型の半導体層３４と、を含む。基板１０としては、たとえば、単結晶シリコン基板やＳＯＩ基板を挙げることができる。半導体層３２、３４の材質としては、ゲルマニウム層、シリコンゲルマニウム層などを挙げることができる。また、半導体層３２および半導体層３４のいずれか一方は、シリコン層であってもよい。半導体層３２としてシリコン層を用い、かつ、基板１０が単結晶シリコン基板である場合には、Ｎ型のシリコン基板の上に、Ｐ型のゲルマニウム層またはシリコンゲルマニウム層を積層することにより、ダイオード３０を形成することができる。 As shown in FIG. 2, the diode 30 according to the present embodiment includes a P-type semiconductor layer 32 provided on the substrate 10 and an N-type semiconductor layer provided on the N-type semiconductor layer 32. 34. Examples of the substrate 10 include a single crystal silicon substrate and an SOI substrate. Examples of the material of the semiconductor layers 32 and 34 include a germanium layer and a silicon germanium layer. In addition, one of the semiconductor layer 32 and the semiconductor layer 34 may be a silicon layer. When a silicon layer is used as the semiconductor layer 32 and the substrate 10 is a single crystal silicon substrate, a P-type germanium layer or a silicon germanium layer is stacked on the N-type silicon substrate, thereby forming the diode 30. Can be formed.

次に、本実施の形態にかかるダイオード３０の製造方法について、図３〜６を参照しつつ説明する。本実施の形態の製造方法の説明では、ダイオード３０と、本実施の形態にかかる基準電圧発生回路と同一の基板に混載されるＭＩＳトランジスタ２０（図６参照）とを、同一の工程で形成する場合について説明する。図３〜６は、本実施の形態にかかるダイオード３０と、Ｎチャネル型のＭＩＳトランジスタ２０の製造工程を模式的に示す断面図である。 Next, a method for manufacturing the diode 30 according to the present embodiment will be described with reference to FIGS. In the description of the manufacturing method of the present embodiment, the diode 30 and the MIS transistor 20 (see FIG. 6) mixedly mounted on the same substrate as the reference voltage generation circuit according to the present embodiment are formed in the same process. The case will be described. 3 to 6 are cross-sectional views schematically showing the manufacturing process of the diode 30 and the N-channel type MIS transistor 20 according to the present embodiment.

（１）まず、図３に示すように、基板１０としてＰ型の半導体層を準備する。まず、公知の素子分離方法により、ダイオード形成領域１０Ｄと、ＭＩＳトランジスタ形成領域（以下、「トランジスタ形成領域」ともいう。）１０Ｍとを画定する。素子分離方法としては、ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法や、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｒａｔｉｏｎ）法により行うことができる。図３には、ＬＯＣＯＳ法により絶縁層１２を形成し、ダイオード形成領域１０Ｄと、トランジスタ形成領域１０Ｍとを画定する。 (1) First, as shown in FIG. 3, a P-type semiconductor layer is prepared as a substrate 10. First, a diode formation region 10D and a MIS transistor formation region (hereinafter also referred to as “transistor formation region”) 10M are defined by a known element isolation method. As an element isolation method, a LOCOS (Local Oxidation of Silicon) method or an STI (Shallow Trench Isolation) method can be used. In FIG. 3, the insulating layer 12 is formed by the LOCOS method to define a diode formation region 10D and a transistor formation region 10M.

ついで、図３に示すように、トランジスタ形成領域１０Ｍにおいて、基板１０の上にゲート絶縁層２２およびゲート電極２４を形成する。ゲート絶縁層２２は、たとえば、熱酸化法により形成されることができる。ゲート電極２４は、基板１０に全面に導電層（図示せず）を形成し、この導電層をパターニングすることで形成される。導電層としては、たとえば、多結晶シリコン層を形成することができる。 Next, as shown in FIG. 3, a gate insulating layer 22 and a gate electrode 24 are formed on the substrate 10 in the transistor formation region 10M. The gate insulating layer 22 can be formed by, for example, a thermal oxidation method. The gate electrode 24 is formed by forming a conductive layer (not shown) on the entire surface of the substrate 10 and patterning the conductive layer. As the conductive layer, for example, a polycrystalline silicon layer can be formed.

（２）次に、図４に示すように、トランジスタ形成領域１０Ｍにマスク層Ｍ１を形成する。マスク層Ｍ１としては、公知の絶縁層を用いることができる。このマスク層Ｍ１は、ダイオード形成領域１０Ｄにおいて、半導体層（後述参照）をエピタキシャル成長させる際のマスクの役割を果たす。マスク層Ｍ１は、たとえば、基板１０の全面を覆うように絶縁層（図示せず）を形成した後、この絶縁層がトランジスタ形成領域１０Ｍの上方に残存するようパターニングすることで形成されることができる。つまり、ダイオード形成領域１０Ｄの基板１０の表面を露出させるようなマスク層Ｍ１を形成するのである。 (2) Next, as shown in FIG. 4, a mask layer M1 is formed in the transistor formation region 10M. A known insulating layer can be used as the mask layer M1. The mask layer M1 serves as a mask for epitaxially growing a semiconductor layer (see later) in the diode formation region 10D. The mask layer M1 may be formed, for example, by forming an insulating layer (not shown) so as to cover the entire surface of the substrate 10 and then patterning the insulating layer so as to remain above the transistor formation region 10M. it can. That is, the mask layer M1 that exposes the surface of the substrate 10 in the diode formation region 10D is formed.

（３）次に、図５に示すように、ダイオード形成領域１０Ｄの基板１０の上にシリコンゲルマニウム層３６を形成する。シリコンゲルマニウム層３６の形成方法としては、たとえば、エピタキシャル成長法を挙げることができる。シリコンゲルマニウム層３６の形成では、減圧ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法、ＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（ＭｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ）法および超高真空エピタキシャル成長法などにより行うことができる。以下に、たとえば、ＣＶＤ法で形成する場合の形成条件を示す。ＣＶＤ法により形成する場合には、成膜ガスとしては、ＳｉＨ_４およびＧｅＨ_４、キャリアガスＨ_２を流し、成膜圧力は、０．１〜１００Ｐａ、成膜温度は、４００〜７００℃で行うことができる。 (3) Next, as shown in FIG. 5, a silicon germanium layer 36 is formed on the substrate 10 in the diode formation region 10D. Examples of the method for forming the silicon germanium layer 36 include an epitaxial growth method. In the formation of the silicon germanium layer 36, a low pressure CVD (Chemical Vapor Deposition) method, a MOCVD (Metal Organic Chemical Deposition) method, an MBE (Molecular Beam Epitaxy) method, an ultra high vacuum epitaxial growth method, etc. In the following, for example, formation conditions in the case of forming by the CVD method are shown. In the case of forming by the CVD method, SiH _4, GeH ₄ , and carrier gas H ₂ are flown as film forming gases, the film forming pressure is 0.1 to 100 Pa, and the film forming temperature is 400 to 700 ° C. be able to.

ついで、このシリコンゲルマニウム層３６に、Ｐ型の不純物を公知の方法により導入する。また、このシリコンゲルマニウム層３６の形成ではＰ型の不純物の供給源を含む成膜ガスを用いて行ってもよい。Ｐ型の不純物の供給源としては、ＢＣｌ_３などを挙げることができる。この場合には、あらたに、不純物の導入工程を設ける必要がなく、処理時間を短縮することができる。また、Ｐ型の不純物の供給源となる成膜ガスを用いて、シリコンゲルマニウム層を形成する場合には、後に打ち込む場合と比して、不純物の濃度分布が均一な層を形成することができるという利点がある。その後、マスク層Ｍ１を公知の方法により除去する。 Next, P-type impurities are introduced into the silicon germanium layer 36 by a known method. The formation of the silicon germanium layer 36 may be performed using a film forming gas containing a P-type impurity supply source. As a supply source of the P-type impurity, BCl ₃ or the like can be given. In this case, it is not necessary to newly provide an impurity introduction step, and the processing time can be shortened. In addition, when a silicon germanium layer is formed using a film forming gas serving as a P-type impurity supply source, a layer having a uniform impurity concentration distribution can be formed as compared with a case where the silicon germanium layer is implanted later. There is an advantage. Thereafter, the mask layer M1 is removed by a known method.

（４）次に、図６に示すように、基板１０の全面、つまり、ダイオード形成領域１０Ｄおよびトランジスタ形成領域１０ＭにＮ型の不純物を導入する。不純物の導入は、公知のイオン注入法などにより行うことができる。不純物を導入した後、拡散のための熱処理を行なう。この熱処理では、Ｎ型の不純物がシリコンゲルマニウム層３６の全体に拡散してしまうことのないよう、処理温度や処理時間を適宜調整して行う。この不純物の導入により、トランジスタ形成領域１０Ｍでは、ソース領域またはドレイン領域のための不純物領域２８を形成することができる。一方、ダイオード形成領域では、シリコンゲルマニウム層３６の上部にＮ型の不純物が導入され、Ｎ型のシリコンゲルマニウム層３４（図２に示す半導体層３４に相当する）が形成される。同時に、Ｎ型のシリコンゲルマニウム層３４の下には、Ｐ型のシリコンゲルマニウム層３２が形成される。これにより、ダイオード形成領域１０Ｄにおいては、ＰＮ接合のダイオード３０が形成され、トランジスタ形成領域１０Ｍにおいては、ＭＩＳトランジスタ２０が形成される。 (4) Next, as shown in FIG. 6, an N-type impurity is introduced into the entire surface of the substrate 10, that is, the diode formation region 10D and the transistor formation region 10M. Impurities can be introduced by a known ion implantation method or the like. After introducing the impurities, heat treatment for diffusion is performed. This heat treatment is performed by appropriately adjusting the treatment temperature and the treatment time so that N-type impurities are not diffused throughout the silicon germanium layer 36. By introducing this impurity, the impurity region 28 for the source region or the drain region can be formed in the transistor formation region 10M. On the other hand, in the diode formation region, an N-type impurity is introduced into the upper portion of the silicon germanium layer 36 to form an N-type silicon germanium layer 34 (corresponding to the semiconductor layer 34 shown in FIG. 2). At the same time, a P-type silicon germanium layer 32 is formed under the N-type silicon germanium layer 34. Thereby, a PN junction diode 30 is formed in the diode formation region 10D, and a MIS transistor 20 is formed in the transistor formation region 10M.

以上の工程により、本実施の形態にかかる半導体集積回路を製造することができる。 The semiconductor integrated circuit according to this embodiment can be manufactured through the above steps.

本実施の形態の半導体集積回路によれば、従来例にかかる基準電圧発生回路（バンドギャップリファレンス回路）と比して低電圧である基準電圧を供給することができる。これは、本実施の形態の半導体集積回路の構成要素の１つであるダイオードＤ１およびＤ２として、シリコンと比して小さいバンドギャップの材質であるシリコンゲルマニウム層のＰＮ接合からなるダイオード３０を用いているためである。ダイオードＤ１およびＤ２の順方向電圧ＶＦ１およびＶＦ２は、上記式（１）および（２）から分かるように、発生する基準電圧を決定する要素となる。本実施の形態にかかる半導体集積回路では、ダイオードＤ１およびＤ２は、シリコン層のＰＮ接合からなるダイオードと比して、小さい順方向電圧ＶＦ１およびＶＦ２を得ることができる。そのため、本実施の形態の半導体集積回路によれば、発生する基準電圧をも小さくすることができる。つまり、たとえば、図１に示す基準電圧発生回路において、Ｄ１およびＤ２にシリコン層のＰＮ接合ダイオードを適用した場合には、基準電圧ＶＲＥＦ＿ＣＯＮＶが約１．２５Ｖに固定されてしまい、電源電圧を低くできないという問題があったのだが、本実施の形態の半導体集積回路によれば、そのような問題を回避できるのである。 According to the semiconductor integrated circuit of the present embodiment, it is possible to supply a reference voltage which is a lower voltage than the reference voltage generating circuit (band gap reference circuit) according to the conventional example. This is because diodes D1 and D2 which are one of the constituent elements of the semiconductor integrated circuit of the present embodiment are diodes 30 made of a PN junction of a silicon germanium layer which is a material having a smaller band gap than silicon. Because it is. As can be seen from the above equations (1) and (2), the forward voltages VF1 and VF2 of the diodes D1 and D2 are elements that determine the generated reference voltage. In the semiconductor integrated circuit according to the present embodiment, the diodes D1 and D2 can obtain the forward voltages VF1 and VF2 that are smaller than those of the PN junction of the silicon layer. Therefore, according to the semiconductor integrated circuit of the present embodiment, the generated reference voltage can be reduced. That is, for example, in the reference voltage generation circuit shown in FIG. 1, when a PN junction diode of a silicon layer is applied to D1 and D2, the reference voltage VREF_CONV is fixed to about 1.25 V, and the power supply voltage cannot be lowered. However, according to the semiconductor integrated circuit of this embodiment, such a problem can be avoided.

また、本実施の形態にかかる半導体集積回路によれば、上述の製造方法の説明からも明らかなように、本実施の形態にかかる半導体集積回路に含まれるダイオード３０は、シリコン層に形成されるＭＩＳトランジスタなど各種半導体素子との混載が可能である。そのため、シリコン層に形成される通常の半導体集積回路において、順方向電圧が小さいダイオードを所望する箇所のみ本実施の形態で説明したダイオード３０に置き換えることができる。つまり、回路構成や動作方法などは、従来の態様のままであってもダイオードという素子を変更するだけで、より低電圧である基準電圧を発生することができることとなる。 Further, according to the semiconductor integrated circuit according to the present embodiment, as is apparent from the description of the manufacturing method described above, the diode 30 included in the semiconductor integrated circuit according to the present embodiment is formed in the silicon layer. It can be mixed with various semiconductor elements such as MIS transistors. Therefore, in a normal semiconductor integrated circuit formed in a silicon layer, only a desired portion of a diode having a low forward voltage can be replaced with the diode 30 described in this embodiment. In other words, even if the circuit configuration, operation method, and the like remain the same as in the prior art, a reference voltage that is a lower voltage can be generated only by changing the element called a diode.

また、本発明の第２の実施形態にかかる半導体集積回路を図７に示す。第２の実施の形態にかかる半導体集積回路は、絶縁膜上の半導体層「以下、ＳＯＩ層」ともいう。）を用いている点が、第１の実施の形態と異なる点であり、回路の構成としては、たとえば、図１に示す回路を例示することができる。図７は、本実施の形態にかかる半導体集積回路の構成要素のＤ１、Ｄ２として用いられるダイオード３０と、同一の基板に混載されている他のＭＩＳトランジスタ２０とを模式的に示す断面図である。 FIG. 7 shows a semiconductor integrated circuit according to the second embodiment of the present invention. The semiconductor integrated circuit according to the second embodiment is also referred to as a semiconductor layer “hereinafter referred to as an SOI layer” on the insulating film. ) Is different from the first embodiment, and as a circuit configuration, for example, the circuit shown in FIG. 1 can be exemplified. FIG. 7 is a cross-sectional view schematically showing the diode 30 used as D1 and D2 of the components of the semiconductor integrated circuit according to the present embodiment and another MIS transistor 20 mounted on the same substrate. .

図７に示すように、支持基板６の上に埋め込み絶縁層８が設けられ、埋め込み絶縁層８の上には、ダイオード形成領域１０Ｄと、ＭＩＳトランジスタ形成領域１０Ｍとが画定された半導体層１０ａ、１０ｂが設けられている。ダイオード形成領域１０Ｄには、ダイオード３０が、ＭＩＳトランジスタ形成領域１０Ｍには、ＭＩＳトランジスタ２０が設けられている。ダイオード３０およびＭＩＳトランジスタ２０としては、第１の実施の形態と同様の構成をとることができる。 As shown in FIG. 7, a buried insulating layer 8 is provided on a support substrate 6, and a semiconductor layer 10a in which a diode forming region 10D and a MIS transistor forming region 10M are defined on the buried insulating layer 8, 10b is provided. A diode 30 is provided in the diode formation region 10D, and a MIS transistor 20 is provided in the MIS transistor formation region 10M. The diode 30 and the MIS transistor 20 can have the same configuration as that of the first embodiment.

ＳＯＩ層１０上に形成されたＭＩＳトランジスタ２０は、その埋め込み絶縁層８上の半導体層１０ｂを薄膜化していくと、ＭＩＳトランジスタの閾値が下がり、回路全体の動作電圧をも下げる事ができる。本願発明者は、前記ＳＯＩトランジスタで回路を構成する際、本発明のダイオード３０を用いて低い基準電位を用いる事が、半導体装置の低消費電力化に大きな効果があることを見出した。従ってＳＯＩ基板を用いた半導体回路に対し、本発明の半導体集積回路を用いる事は非常に有用である。なお、第２の実施形態では、所与の基板中に埋め込み酸化膜（埋め込み絶縁層）８が設けられ、支持基板６上に絶縁膜８と半導体層を有する構成をとることとなるＳＯＩ基板を用いたが、絶縁膜上の半導体層からなる半導体集積回路であれば同様の効果が得られる。たとえば、サファイヤ基板上に形成された半導体層や石英基板上に形成された半導体層、あるいはガラス基板上に形成された半導体層、などである。 In the MIS transistor 20 formed on the SOI layer 10, when the semiconductor layer 10b on the buried insulating layer 8 is thinned, the threshold value of the MIS transistor is lowered, and the operating voltage of the entire circuit can be lowered. The inventor of the present application has found that the use of a low reference potential by using the diode 30 of the present invention has a great effect on reducing the power consumption of the semiconductor device when the circuit is constituted by the SOI transistor. Therefore, it is very useful to use the semiconductor integrated circuit of the present invention for a semiconductor circuit using an SOI substrate. In the second embodiment, an SOI substrate having a structure in which a buried oxide film (buried insulating layer) 8 is provided in a given substrate and the supporting film 6 has the insulating film 8 and the semiconductor layer is used. Although used, a similar effect can be obtained with a semiconductor integrated circuit comprising a semiconductor layer on an insulating film. For example, a semiconductor layer formed on a sapphire substrate, a semiconductor layer formed on a quartz substrate, or a semiconductor layer formed on a glass substrate.

また、上述の実施の形態では、シリコンゲルマニウム層からなるＰＮ接合ダイオードを例示したが、これに限定されない。Ｎ型の半導体層３２とＰ型の半導体層との組み合わせとしては、以下のような組み合わせをとることができる。たとえば、半導体層３２が、シリコン層であるとき、半導体層３４は、ゲルマニウム層またはシリコンゲルマニウム層とすることができる。また、半導体層３２が、ゲルマニウム層であるとき、半導体層３４は、ゲルマニウム層とすることができる。半導体層３２をシリコン層とするときは、Ｐ型の基板上にＮ型のウエルを形成し、そのウエルの上に、Ｐ型のシリコンゲルマニウム層またはゲルマニウム層を形成することで、Ｐ型の半導体層３４を形成することができる。 In the above-described embodiment, a PN junction diode made of a silicon germanium layer is exemplified, but the present invention is not limited to this. As a combination of the N-type semiconductor layer 32 and the P-type semiconductor layer, the following combinations can be taken. For example, when the semiconductor layer 32 is a silicon layer, the semiconductor layer 34 can be a germanium layer or a silicon germanium layer. Further, when the semiconductor layer 32 is a germanium layer, the semiconductor layer 34 can be a germanium layer. When the semiconductor layer 32 is a silicon layer, an N-type well is formed on a P-type substrate, and a P-type silicon germanium layer or germanium layer is formed on the well so that a P-type semiconductor is formed. Layer 34 can be formed.

また、本発明は、図１に示した基準電圧発生回路の他に、ダイオードを含む基準電圧発生回路であれば、適用することができる。また、本実施の形態では、Ｄ１およびＤ２の双方をダイオード３０にした場合を説明したがこれに限定されず、Ｄ１のみをダイオード３０とし、Ｄ２は、シリコン層のＰＮ接合からなるダイオードであってもよい。 In addition to the reference voltage generation circuit shown in FIG. 1, the present invention can be applied to any reference voltage generation circuit including a diode. In the present embodiment, the case where both of D1 and D2 are diodes 30 has been described. However, the present invention is not limited to this. Only D1 is a diode 30 and D2 is a diode formed of a PN junction of a silicon layer. Also good.

また、本実施の形態にかかる半導体集積回路では、ダイオード３０と混載される半導体素子として、図６に示す構成のＭＩＳトランジスタ２０を例示したが、ＭＩＳトランジスタ２０の構成は、これに限定されない。たとえば、ゲート電極２４の側面にサイドウォールが設けられていても良い。 Further, in the semiconductor integrated circuit according to the present embodiment, the MIS transistor 20 having the configuration shown in FIG. 6 is illustrated as the semiconductor element mixedly mounted with the diode 30, but the configuration of the MIS transistor 20 is not limited to this. For example, a side wall may be provided on the side surface of the gate electrode 24.

なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。 In addition, this invention is not limited to embodiment mentioned above, A various deformation | transformation is possible. For example, the present invention includes configurations that are substantially the same as the configurations described in the embodiments (for example, configurations that have the same functions, methods, and results, or configurations that have the same purposes and results). In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In addition, the present invention includes a configuration that achieves the same effect as the configuration described in the embodiment or a configuration that can achieve the same object. Further, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.

本実施の形態にかかる基準電圧発生回路を示す図。The figure which shows the reference voltage generation circuit concerning this Embodiment. 本実施の形態にかかるダイオードを模式的に示す断面図。Sectional drawing which shows typically the diode concerning this Embodiment. 本実施の形態にかかるダイオードの製造方法を模式的に示す断面図。Sectional drawing which shows typically the manufacturing method of the diode concerning this Embodiment. 本実施の形態にかかるダイオードの製造方法を模式的に示す断面図。Sectional drawing which shows typically the manufacturing method of the diode concerning this Embodiment. 本実施の形態にかかるダイオードの製造方法を模式的に示す断面図。Sectional drawing which shows typically the manufacturing method of the diode concerning this Embodiment. 本実施の形態にかかるダイオードの製造方法を模式的に示す断面図。Sectional drawing which shows typically the manufacturing method of the diode concerning this Embodiment. 本実施の形態にかかるダイオードを模式的に示す断面図。Sectional drawing which shows typically the diode concerning this Embodiment.

Explanation of symbols

６…支持基板、８…埋め込み絶縁層（絶縁層）、１０…基板、１０ａ，ｂ…半導体層、１０Ｄ…ダイオード形成領域、１０Ｍ…ＭＩＳトランジスタ形成領域、２０…ＭＩＳトランジスタ、２２…ゲート絶縁層、２４…ゲート電極、２８…不純物領域、３０…ダイオード、３２、３４…半導体層

DESCRIPTION OF SYMBOLS 6 ... Support substrate, 8 ... Embedded insulating layer (insulating layer), 10 ... Substrate, 10a, b ... Semiconductor layer, 10D ... Diode forming region, 10M ... MIS transistor forming region, 20 ... MIS transistor, 22 ... Gate insulating layer, 24 ... Gate electrode 28 ... Impurity region 30 ... Diode 32, 34 ... Semiconductor layer

Claims

A reference voltage generating circuit including a diode,
The diode comprises a junction of a first semiconductor layer of a first conductivity type and a second semiconductor layer of a second conductivity type,
A semiconductor integrated circuit, wherein at least one of the first semiconductor layer and the second semiconductor layer is a semiconductor layer having a band gap smaller than that of silicon.

In claim 1,
The semiconductor integrated circuit, wherein the first semiconductor layer is a silicon germanium layer.

In claim 1,
The semiconductor integrated circuit, wherein the first semiconductor layer is a germanium layer.

In any one of Claims 1 thru | or 3,
The semiconductor integrated circuit, wherein the second semiconductor layer is a silicon germanium layer or a germanium layer.

In any one of Claims 1 thru | or 3,
The semiconductor integrated circuit, wherein the second semiconductor layer is a silicon layer.

In any of claims 1 to 5,
A semiconductor integrated circuit, wherein at least one of the first semiconductor layer and the second semiconductor layer is a single crystal semiconductor layer provided on an insulating film.