JP2006261658A - Wiring board and manufacturing method therefor - Google Patents
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Abstract
Description
この発明は配線基板の製造方法及び配線基板に関する。 The present invention relates to a method for manufacturing a wiring board and a wiring board.
CPUやその他のLSIなどの高速動作する集積回路デバイスにおいては、集積回路内の複数の回路ブロックに対し、共通の電源から分岐する形で電源線が割り振られているが、回路ブロック内の多数の素子が同時に高速でスイッチングすると、電源から一度に大きな電流が引き出され、電源電圧の変動が一種のノイズとなり、電源線を介して各回路ブロックに伝播してしまう問題がある。そこで、各回路ブロック毎に電源インピーダンスを下げるためのデカップリングコンデンサを設けることが、電源電圧変動によるブロック間ノイズ伝播を抑制する上で有効である。 In an integrated circuit device such as a CPU or other LSI that operates at high speed, power lines are allocated to a plurality of circuit blocks in the integrated circuit so as to branch from a common power source. When the elements are simultaneously switched at a high speed, a large current is drawn from the power supply at once, and there is a problem that fluctuations in the power supply voltage become a kind of noise and propagate to each circuit block through the power supply line. Therefore, providing a decoupling capacitor for reducing the power supply impedance for each circuit block is effective in suppressing noise propagation between blocks due to power supply voltage fluctuations.
ところで、CPUなどの大規模な集積回路の場合、作りこまれる回路ブロックの数も多く、電源端子やグランド端子の数も増加する傾向にあり、端子間距離もどんどん縮小しつつある。デカップリングコンデンサは各回路ブロックに向かう電源線毎に接続する必要があり、多数の端子が密集した集積回路にコンデンサを個別接続するのが実装技術的に困難であるばかりでなく、小型化等の流れにも逆行する。 By the way, in the case of a large-scale integrated circuit such as a CPU, the number of circuit blocks to be built is large, the number of power supply terminals and ground terminals tends to increase, and the distance between terminals is steadily decreasing. Decoupling capacitors need to be connected to each power supply line going to each circuit block, and it is not only difficult to mount capacitors individually in an integrated circuit where many terminals are densely packed, but also miniaturization, etc. Go backwards in the flow.
そこで、特許文献1には、強誘電体膜と金属膜とを積層し、密集した集積回路側端子に個別に接続される多数のコンデンサ端子を作りこんだデカップリングコンデンサが開示されている。高速スイッチング時の電源電圧変動によるノイズ問題が特に表面化しやすい高周波領域(特に100MHz以上)においては、電源インピーダンスに占める誘導性リアクタンス項の比重が大きくなるため、デカップリングコンデンサに導通する電源端子とグランド端子との距離をなるべく接近させることが、電源インピーダンス低減に効果的である。また、端子部分のインダクタンスが増加すると、デカップリングコンデンサの容量成分と結合して共振点が生じ、十分なインピーダンス低減効果が得られる帯域幅が縮小する問題もある。従って、上記のように端子間距離の小さいコンデンサを作製することは、単に素子の小型化だけでなく、本来の目的である電源インピーダンス低減とその広帯域化にも寄与する利点がある。 Thus, Patent Document 1 discloses a decoupling capacitor in which a ferroelectric film and a metal film are stacked and a large number of capacitor terminals are individually connected to a dense integrated circuit side terminal. In a high frequency region (especially 100 MHz or more) where the noise problem due to power supply voltage fluctuation at the time of high-speed switching is particularly likely to occur, the specific gravity of the inductive reactance term occupying the power supply impedance becomes large. Making the distance from the terminal as close as possible is effective in reducing the power source impedance. Further, when the inductance of the terminal portion increases, there is a problem that the resonance point is generated by coupling with the capacitance component of the decoupling capacitor, and the bandwidth capable of obtaining a sufficient impedance reduction effect is reduced. Therefore, producing a capacitor with a small distance between terminals as described above has an advantage that it contributes not only to the miniaturization of the element but also to the reduction of the power source impedance, which is the original purpose, and the widening of the band.
しかし、前述の特許文献1においては、電子部品と配線基板との間に設けられる中間基板にコンデンサを組み込んだ構成となっており、中間基板が介在する分だけ電子部品の配線基板への組み付け工数が増える上、配線基板と電子部品とのアセンブリを低背化しにくくなる問題がある。本発明者らは、誘電体層として高分子材料からなるビルドアップ樹脂絶縁層を用いた例えばオーガニック配線基板において、高誘電体セラミック層を用いたコンデンサを上記のビルドアップ樹脂絶縁層の一部を置き換える形で組み込むことを検討した。これによれば、中間基板を用いる構成と比較して、アセンブリの低背化を実現することができる。 However, in Patent Document 1 described above, a capacitor is incorporated in an intermediate board provided between the electronic component and the wiring board, and the number of man-hours for assembling the electronic component on the wiring board by the amount of the intermediate board interposed. In addition, there is a problem that it is difficult to reduce the height of the assembly of the wiring board and the electronic component. The present inventors, for example, in an organic wiring board using a build-up resin insulating layer made of a polymer material as a dielectric layer, a capacitor using a high-dielectric ceramic layer is used as a part of the build-up resin insulating layer. We considered incorporating it in the form of replacement. According to this, compared with the structure using an intermediate | middle board | substrate, the low profile of an assembly is realizable.
コンデンサは、基板コア部の第一側(表側)と第二側(裏側)の両方に形成することも考えられるが、一方のみで容量が十分ということになれば、コスト増を抑制するために、電子部品を実装する第一側にのみコンデンサを形成するべきである。このような構造を採用する場合、次のような問題が浮上してくる。 It is conceivable that the capacitor is formed on both the first side (front side) and the second side (back side) of the substrate core part. However, if only one of the capacitors has sufficient capacity, in order to suppress an increase in cost. The capacitor should be formed only on the first side on which the electronic component is mounted. When such a structure is adopted, the following problems arise.
一つの問題は、第一側のコンデンサを形成するときに用いる処理液が、第二側の要素に影響を及ぼすことである。特に、ビア孔の残渣を除去するときに用いるデスミア液は高分子材料を腐蝕するので問題となる。通常のオーガニック配線基板の製造過程では、基板コア部の両側同時にビルドアッププロセスを進めていくので、片側だけ余分に腐蝕されるといった問題が生じない。しかしながら、基板コア部の片側にのみセラミック誘電体層を含むコンデンサを作りこむときにはその理屈が通用しない。コンデンサの上側の電極をなす導体層を形成する際、該導体層を基板コア部側の同一極性の導体層に接続するためのビアを形成する。このビアとなるべきビア孔を形成し、ビア孔の内面にビア導体を形成するわけであるが、ビア孔は導体形成前に必ず洗浄する。ビア孔を洗浄する際、第二側に露出した高分子材料誘電体層が洗浄液によって不要な腐蝕作用を受ける。そのため、コンデンサ形成後に第一側に新たに形成する高分子材料誘電体層と、第二側の高分子材料誘電体層との表面状態の不均一が生じる。この事実は、均一な厚さ、均一な性質のメッキ層を第一側と第二側とに形成していくことが困難になることを意味する。 One problem is that the processing solution used to form the first side capacitor affects the second side elements. In particular, the desmear liquid used for removing the via hole residue is problematic because it corrodes the polymer material. In the normal organic wiring board manufacturing process, the build-up process proceeds simultaneously on both sides of the substrate core, so that there is no problem that only one side is corroded. However, when a capacitor including a ceramic dielectric layer is formed only on one side of the substrate core portion, the reason is not valid. When forming the conductor layer forming the upper electrode of the capacitor, a via for connecting the conductor layer to the conductor layer of the same polarity on the substrate core side is formed. A via hole to be the via is formed and a via conductor is formed on the inner surface of the via hole. The via hole is always cleaned before the conductor is formed. When cleaning the via hole, the polymer material dielectric layer exposed on the second side is subjected to unnecessary corrosion by the cleaning liquid. Therefore, nonuniformity of the surface state of the polymer material dielectric layer newly formed on the first side after the capacitor formation and the polymer material dielectric layer on the second side occurs. This fact means that it becomes difficult to form a plating layer having a uniform thickness and a uniform property on the first side and the second side.
他の一つの問題は、コンデンサの有無に基づいて、第一側と第二側との機械的特性が不均衡になることである。この事実は、熱履歴が加わったときに反りや剥がれ等の不具合が起こりやすくなることを意味する。 Another problem is that the mechanical properties of the first side and the second side are unbalanced based on the presence or absence of a capacitor. This fact means that problems such as warping and peeling are likely to occur when a thermal history is applied.
本発明の課題は、セラミック誘電体層と高分子材料誘電体層とが複合積層された構造を有する配線基板を容易に製造できる配線基板の製造方法を提供することにある。また、それによって製造可能な配線基板であって、層間の密着強度を高めることができ、ひいてはリフロー処理時等における剥がれ等の問題も生じにくい配線基板を提供することにある。 An object of the present invention is to provide a method of manufacturing a wiring board that can easily manufacture a wiring board having a structure in which a ceramic dielectric layer and a polymer material dielectric layer are laminated in a composite manner. It is another object of the present invention to provide a wiring board that can be manufactured, and that can increase the adhesion strength between layers, and thus hardly causes problems such as peeling during reflow processing.
上記の課題を解決するために、本発明の配線基板の製造方法は、厚さ方向の上下に延びる導体が内部に形成された支持基体を有し、該支持基体の第一側と第二側とのそれぞれに高分子材料誘電体層と導体層とが積層された配線積層部が形成され、第一側に位置する第一側配線積層部にのみセラミック誘電体層を含むコンデンサが形成されてなるコンデンサ内蔵型の配線基板の製造方法であって、支持基体側から高分子材料誘電体層とコンデンサの一方の電極をなす導体層とセラミック誘電体層とがこの順序で互いに接して積層された複合積層部を第一側配線積層部の一部として支持基体上に又は該支持基体に含まれる形で形成する工程と、第二側に位置する第二側配線積層部を構成するべき高分子材料誘電体層を支持基体上に形成する工程と、第二側に高分子材料誘電体層が露出した状態で第一側の複合積層部に層間接続用のビア導体を形成するためのビア孔を穿つ工程と、第二側に高分子材料誘電体層が露出した状態で第一側に形成したビア孔を高分子材料に対して腐蝕力を有する薬液で洗浄する工程と、上記ビア孔の内面に導体を形成してビア導体となし、さらに、複合積層部に含まれる導体層を第一導体層として、セラミック誘電体層に対して第一導体層とは反対側から第二導体層を積層し、それら第一導体層、セラミック誘電体層及び第二導体層でコンデンサを形成する工程と、薬液で面粗しされた第二側の高分子材料誘電体層を別の高分子材料誘電体層で被覆してそれら新旧の高分子材料誘電体層を合体させる工程と、を含むことを主要な特徴とする。 In order to solve the above-described problems, a method of manufacturing a wiring board according to the present invention includes a support base in which conductors extending vertically in the thickness direction are formed, and the first side and the second side of the support base In each of the above, a wiring laminated portion in which a polymer material dielectric layer and a conductor layer are laminated is formed, and a capacitor including a ceramic dielectric layer is formed only in the first wiring laminated portion located on the first side. A capacitor-embedded wiring substrate manufacturing method comprising: a polymer material dielectric layer, a conductor layer forming one electrode of a capacitor, and a ceramic dielectric layer stacked in contact with each other in this order from the support base side A step of forming the composite laminated portion on the support base as a part of the first side wiring laminated portion or in a form contained in the supporting base, and a polymer constituting the second side wiring laminated portion located on the second side Forming a dielectric material layer on a support substrate; and Forming a via hole for forming a via conductor for interlayer connection in the composite laminate portion on the first side with the polymer material dielectric layer exposed on the second side; and a polymer material dielectric on the second side Cleaning the via hole formed on the first side with the layer exposed with a chemical solution having a corrosive power to the polymer material; forming a conductor on the inner surface of the via hole to form a via conductor; Using the conductor layer included in the composite laminate as the first conductor layer, the second conductor layer is laminated from the side opposite to the first conductor layer with respect to the ceramic dielectric layer, the first conductor layer, the ceramic dielectric layer, and A process of forming a capacitor with a second conductor layer, and a second polymer material dielectric layer roughened with a chemical solution is covered with another polymer material dielectric layer, and these new and old polymer material dielectrics And a step of combining the layers.
層間の導通接続をビア導体で取る構造は、コンデンサ内蔵型の配線基板でも変わらない。すなわち、コンデンサの電極をなす第二導体層と支持基体上の導体層との導通は、ビア導体で取る。ビア導体用のビア孔は、レーザー照射技術またはフォトリソグラフィー技術によって形成することができるが、いずれにせよビア孔を洗浄する洗浄工程が、導通不良の発生を防ぐために必須である。その洗浄工程は、第一側のみを対象とすることが理想的であるが、生産性を重視するバッチ処理においては、薬液を収容した洗浄槽にワークの全部を浸漬する方法が採られる。その薬液は高分子材料を腐蝕するため、第二側の高分子材料誘電体層の面粗れが不可避となる。上記本発明では、第二側のその高分子材料誘電体層を別の高分子材料誘電体層で被覆する。これにより、新旧の高分子材料誘電体層が合体した厚い高分子材料誘電体層を形成する。すなわち、第一側に新たに形成する高分子材料誘電体層と、第二側の高分子材料誘電体層との表面状態を均一化することができる。この結果、均一な厚さ、均一な性質のメッキ層を第一側と第二側とに形成していくことが可能となる。 The structure in which the conductive connection between the layers is made with via conductors does not change even in a wiring board with a built-in capacitor. That is, conduction between the second conductor layer forming the electrode of the capacitor and the conductor layer on the support base is taken by the via conductor. The via hole for the via conductor can be formed by a laser irradiation technique or a photolithography technique, but in any case, a cleaning process for cleaning the via hole is indispensable for preventing the occurrence of poor conduction. Ideally, the cleaning process is intended only for the first side, but in batch processing where productivity is important, a method of immersing the entire workpiece in a cleaning tank containing a chemical solution is employed. Since the chemical solution corrodes the polymer material, the surface roughness of the polymer material dielectric layer on the second side is unavoidable. In the present invention, the polymer material dielectric layer on the second side is covered with another polymer material dielectric layer. As a result, a thick polymer material dielectric layer formed by combining old and new polymer material dielectric layers is formed. That is, the surface state of the polymer material dielectric layer newly formed on the first side and the polymer material dielectric layer on the second side can be made uniform. As a result, it is possible to form a plating layer having a uniform thickness and a uniform property on the first side and the second side.
第二側の高分子材料誘電体層の面粗れを防止するために、第一側のビア孔の洗浄時にテープマスキングを施したりすることも考えられるが、テープは後から除去するので第一側配線積層部と第二側配線積層部との機械的特性の不均衡の是正にはつながらない。本発明によれば、コンデンサが無い分を厚い高分子材料誘電体層で補う形になるから、第二側配線積層部の強度を向上でき、ひいては第二側配線積層部と第一側配線積層部との強度バランスに優れ、反りや剥がれに対して強い構造を得ることが可能となる。 In order to prevent the surface roughness of the polymer material dielectric layer on the second side, tape masking may be applied at the time of cleaning the via hole on the first side. However, since the tape is removed later, It does not lead to correction of an imbalance in mechanical properties between the side wiring laminated portion and the second side wiring laminated portion. According to the present invention, the thick polymer material dielectric layer compensates for the absence of the capacitor, so that the strength of the second side wiring laminated portion can be improved, and consequently the second side wiring laminated portion and the first side wiring laminated portion. It is possible to obtain a structure that is excellent in strength balance with the part and strong against warping and peeling.
上記した本発明において、具体的に、高分子材料誘電体層を別の高分子材料誘電体層で被覆する工程は、高分子材料からなるフィルムをラミネートする工程又は液状の高分子材料を塗布する工程とすることができる。特に、同一の厚さ及び同一の特性を持つビルドアップ用樹脂フィルム(例えば味の素社より入手可能)をラミネートする方法が好適である。この方法によれば、通常のビルドアップ法で使用する装置をそのまま使用できるから、製造コストの抑制に資する。同様の理由から、第二側の高分子材料誘電体層を別の高分子材料誘電体層で被覆する工程と、第一側に新たな高分子材料誘電体層を形成する工程とを同時期に行ない、ビア形成工程及びパターンメッキ工程によって他の導体層を作りこんでいくビルドアップ法により第一側配線積層部及び第二側配線積層部の形成を進めることができる。 In the present invention described above, specifically, the step of coating the polymer material dielectric layer with another polymer material dielectric layer is a step of laminating a film made of a polymer material or applying a liquid polymer material. It can be a process. In particular, a method of laminating build-up resin films (for example, available from Ajinomoto Co., Inc.) having the same thickness and the same characteristics is preferable. According to this method, an apparatus used in a normal build-up method can be used as it is, which contributes to a reduction in manufacturing cost. For the same reason, the process of coating the second polymer material dielectric layer with another polymer material dielectric layer and the process of forming a new polymer material dielectric layer on the first side are simultaneously performed. Then, the formation of the first side wiring laminated portion and the second side wiring laminated portion can be advanced by a build-up method in which another conductor layer is formed by a via forming step and a pattern plating step.
また、本発明者らは、コンデンサを構成する複合積層部を形成するときに、下記(1)(2)のような技術的課題を克服する必要があることにも気付いている。
(1)ビルドアップ樹脂絶縁層及び導体層と、コンデンサ部分との密着強度が低下しやすく、特に電子部品をフリップチップ接続するリフロー処理などの熱サイクルが加わると、ビルドアップ樹脂絶縁層と高誘電体セラミック層との線膨張係数差による層間の剪断熱応力レベルが高くなり、剥がれ等の問題も生じやすくなる。
(2)高誘電体セラミックの薄層を用いるコンデンサは、配線用のビルドアップ樹脂絶縁層に接合する際のハンドリングが難しく、製造能率が悪い問題がある。
In addition, the present inventors have also realized that it is necessary to overcome technical problems such as the following (1) and (2) when forming the composite laminated portion constituting the capacitor.
(1) The adhesion strength between the build-up resin insulation layer and the conductor layer and the capacitor portion is likely to decrease, and particularly when a heat cycle such as a reflow process for flip-chip connecting electronic components is applied, the build-up resin insulation layer and the high dielectric The shear thermal stress level between layers due to the difference in coefficient of linear expansion from the body ceramic layer is increased, and problems such as peeling are likely to occur.
(2) A capacitor using a thin layer of a high dielectric ceramic has a problem in that it is difficult to handle when it is bonded to a build-up resin insulating layer for wiring, and manufacturing efficiency is poor.
こうした問題には、以下のような手順を採ることで対処できる。すなわち、複合積層部を形成する工程は、転写元基板の一方の主表面上にセラミック誘電体層と導体層とをこの順序で形成して第一積層体を製造する第一積層体製造工程と、支持基体の主表面上に高分子材料誘電体層を形成して第二積層体を製造する第二積層体製造工程と、第一積層体の導体層と第二積層体の高分子材料誘電体層とを貼り合わせる貼り合わせ工程と、転写元基板をセラミック誘電体層から除去する転写元基板除去工程と、をこの順序で実施する工程とすることができる。このようにすれば、薄くて脆いセラミック誘電体層は、転写元基板で補強した形で貼り合せ工程に供すればよく、これを単独でハンドリングする必要がなくなるので、上記のごとく高分子材料誘電体層と導体層とセラミック誘電体層とが積層された複合積層部を有した配線基板の製造能率及び歩留まりを劇的に向上することができる。 These problems can be dealt with by taking the following steps. That is, the step of forming the composite laminate portion includes a first laminate production step of producing a first laminate by forming a ceramic dielectric layer and a conductor layer in this order on one main surface of the transfer source substrate. A second laminate manufacturing step of forming a second laminate by forming a polymer material dielectric layer on the main surface of the support substrate; a conductor layer of the first laminate; and a polymer material dielectric of the second laminate The bonding step of bonding the body layer and the transfer source substrate removing step of removing the transfer source substrate from the ceramic dielectric layer can be performed in this order. In this way, the thin and brittle ceramic dielectric layer may be subjected to the bonding process in a form reinforced with the transfer source substrate, and it is not necessary to handle it alone. It is possible to dramatically improve the manufacturing efficiency and yield of a wiring board having a composite laminated portion in which a body layer, a conductor layer, and a ceramic dielectric layer are laminated.
また、課題を解決するために本発明は、電子部品を実装するための配線基板であって、厚さ方向の上下に延びるスルーホール導体が内部に形成された支持基体を備え、支持基体の第一側と第二側とのそれぞれに高分子材料誘電体層と導体層とが積層された配線積層部が形成されてなり、第一側に位置する第一側配線積層部にのみセラミック誘電体層を含むコンデンサが形成されてなり、第一側配線積層部は、支持基体側から高分子材料誘電体層とコンデンサの一方の電極をなす導体層とセラミック誘電体層とがこの順序で互いに接して積層された複合積層部を有し、コンデンサの他方の電極をなす導体層がセラミック誘電体層を被覆する形で形成されてなり、第二側に位置する第二側配線積層部は、支持基体から数えて第一側の複合積層部に相当する層レベルにおいて、該複合積層部に含まれる高分子材料誘電体層よりも厚みが増加された高分子材料誘電体層を有することを主要な特徴とする。 In order to solve the problem, the present invention is a wiring board for mounting an electronic component, and includes a support base in which through-hole conductors extending vertically in the thickness direction are formed. A wiring laminated portion in which a polymer material dielectric layer and a conductor layer are laminated on each of the one side and the second side is formed, and the ceramic dielectric is formed only on the first side wiring laminated portion located on the first side. A capacitor including a layer is formed, and the first-side wiring laminated portion includes a polymer material dielectric layer, a conductor layer that forms one electrode of the capacitor, and a ceramic dielectric layer in contact with each other in this order from the support substrate side. The conductor layer that forms the other electrode of the capacitor is formed so as to cover the ceramic dielectric layer, and the second-side wiring laminate located on the second side is supported. In the composite laminate on the first side counting from the substrate In those layers level, mainly characterized by having a polymeric material dielectric layer thickness than the polymer material dielectric layer is increased to be included in the composite laminate.
上記本発明によれば、第二側配線積層部はコンデンサを有さない代わりに、厚い高分子材料誘電体層を有することになる。すなわち、第一側配線積層部の機械特性と第二側配線積層部の機械特性とを近接させて、両者の強度バランスを均一化することができる。したがって、第一側配線積層部のみがコンデンサを有する構造であっても、反りや剥がれ等の不具合を起こりにくくすることができる。 According to the present invention, the second-side wiring laminated portion has a thick polymer material dielectric layer instead of having a capacitor. That is, the mechanical properties of the first side wiring laminated portion and the mechanical properties of the second side wiring laminated portion can be brought close to each other, and the strength balance between them can be made uniform. Therefore, even when only the first-side wiring laminated portion has a capacitor, problems such as warpage and peeling can be made difficult to occur.
また、上記配線基板においては、第二側に位置する第二側配線積層部の導体層の層数が、第一側配線積層部の導体層の層数よりも小とするのがよい。このようにすれば、第二側配線積層部の構造を簡略化することができる。 Moreover, in the said wiring board, it is good for the number of layers of the conductor layer of the 2nd side wiring lamination | stacking part located in a 2nd side to be smaller than the number of layers of the conductor layer of a 1st side wiring lamination | stacking part. In this way, the structure of the second side wiring laminated portion can be simplified.
他の局面において、本発明の配線基板は、支持基体の少なくとも一方の主表面に誘電体層と導体層とが積層された配線積層部が形成され、該配線積層部には支持基体側から高分子材料誘電体層と導体層とセラミック誘電体層とがこの順序で互いに接して積層された複合積層部が含まれてなり、該複合積層部において、導体層は面内方向に層の一部が切り欠かれた導体層側切欠部を有し、また、セラミック誘電体層は面内方向に層の一部が切り欠かれたセラミック側切欠部を有し、該セラミック側切欠部と導体側切欠部とが互いに連通した連通切欠部が形成され、高分子材料誘電体層を構成する高分子材料が、連通切欠部において、導体側切欠部を経てセラミック側切欠部に至る形で充填されてなることを特徴とする。 In another aspect, in the wiring board of the present invention, a wiring laminated portion in which a dielectric layer and a conductor layer are laminated is formed on at least one main surface of the supporting base, and the wiring laminated portion has a height from the supporting base side. A composite laminated portion in which a molecular material dielectric layer, a conductor layer, and a ceramic dielectric layer are laminated in contact with each other in this order is included, and the conductor layer is a part of the layer in the in-plane direction. The ceramic dielectric layer has a ceramic side cutout in which a part of the layer is cut out in the in-plane direction, and the ceramic side cutout and the conductor side cut out. A communication notch is formed in communication with each other, and the polymer material constituting the polymer material dielectric layer is filled in the communication notch so as to reach the ceramic side notch via the conductor-side notch. It is characterized by becoming.
上記本発明の配線基板の構成によると、支持基体側から高分子材料誘電体層と導体層とセラミック誘電体層とがこの順序で互いに接して積層された複合積層部において、高分子材料誘電体層を構成する高分子材料が、導体層及びセラミック誘電体層側に形成された連通切欠部側に充填されるので、そのアンカー効果によって層間の密着強度を高めることができ、ひいてはリフロー処理時等における剥がれ等の問題も生じにくくすることができる。 According to the configuration of the wiring board of the present invention, in the composite laminate portion in which the polymer material dielectric layer, the conductor layer, and the ceramic dielectric layer are laminated in this order from the support base side, the polymer material dielectric Since the polymer material composing the layer is filled on the side of the notch formed on the conductor layer and the ceramic dielectric layer side, the anchoring effect can increase the adhesion strength between the layers, and in the reflow process, etc. It is also possible to make it difficult to cause problems such as peeling.
上記配線基板は、本発明の製造方法を利用する形で、以下のようにして製造することができる。すなわち、前述の第一積層体製造工程を、転写元基板の一方の主表面上に形成されたセラミック誘電体層に、セラミック側切欠部をパターニング形成するセラミック側切欠部パターニング工程と、該パターニング後のセラミック誘電体層上に導体層を形成する導体層形成工程と、該導体層に対し導体側切欠部をセラミック側切欠部に連通するようにパターニング形成する導体側切欠部パターニング工程とを含むものとして実施する。そして、貼り合せ工程において、セラミック側切欠部と、これに連通する導体側切欠部とからなる連通切欠部が形成された第一積層体に対し、当該連通切欠部の開口側の主表面に、高分子材料誘電体層が未硬化又は半硬化の状態の第二積層体を、当該高分子材料誘電体層の主表面を重ね合わせ、その状態でそれら第一積層体及び第二積層体を積層方向に加圧して、高分子材料誘電体層を構成する未硬化又は半硬化の状態の高分子材料を連通切欠部に圧入充填し、その後該高分子材料を硬化させる。この方法によると、高分子材料誘電体層を構成する未硬化又は半硬化の状態の高分子材料を、加圧貼り合せにより連通切欠部に確実に充填でき、上記配線基板の構造を簡単に得ることができる。 The wiring board can be manufactured as follows using the manufacturing method of the present invention. That is, the first laminate manufacturing process described above is performed by performing a ceramic side notch patterning process for patterning the ceramic side notch part on the ceramic dielectric layer formed on one main surface of the transfer source substrate, and after the patterning. A conductor layer forming step for forming a conductor layer on the ceramic dielectric layer, and a conductor side notch patterning step for patterning the conductor layer so that the conductor side notch portion communicates with the ceramic side notch portion. As implemented. And in the laminating step, on the main surface on the opening side of the communication cutout portion, the first laminated body in which the communication cutout portion composed of the ceramic side cutout portion and the conductor side cutout portion communicating therewith is formed, The second laminate in which the polymer material dielectric layer is uncured or semi-cured is overlapped with the main surface of the polymer material dielectric layer, and the first laminate and the second laminate are laminated in that state. By pressing in the direction, the uncured or semi-cured polymer material constituting the polymer material dielectric layer is press-fitted into the continuous notch, and then the polymer material is cured. According to this method, the uncured or semi-cured polymer material constituting the polymer material dielectric layer can be reliably filled into the communication notch by pressure bonding, and the structure of the wiring board can be easily obtained. be able to.
次に、本発明の配線基板は、複合積層部に含まれる導体層を第一導体層として、セラミック誘電体層に対して第一導体層とは反対側から積層される第二導体層を有し、それら第一導体層、セラミック誘電体層及び第二導体層がコンデンサを形成することができる。この構成によると、高分子材料誘電体層(ビルドアップ樹脂絶縁層)を含んだ配線積層部に、デカップリング用等のコンデンサを組み込むことができ、配線基板とこれに搭載される電子部品(図示せず)との間にコンデンサを組み込んだ中間基板を外付けする必要がなくなり、アセンブリの低背化に寄与する。この場合、転写元基板除去工程の終了後に、セラミック誘電体層の該転写元基板が除去された主表面側に第二導体層を形成するとよい。 Next, the wiring board of the present invention has a second conductor layer laminated from the side opposite to the first conductor layer with respect to the ceramic dielectric layer, with the conductor layer included in the composite laminate portion being the first conductor layer. The first conductor layer, the ceramic dielectric layer, and the second conductor layer can form a capacitor. According to this configuration, a capacitor for decoupling or the like can be incorporated into a wiring laminate including a polymer material dielectric layer (build-up resin insulation layer), and a wiring board and electronic components (see FIG. This eliminates the need to externally attach an intermediate substrate incorporating a capacitor between them (not shown) and contributes to a reduction in the height of the assembly. In this case, the second conductor layer may be formed on the main surface side of the ceramic dielectric layer from which the transfer source substrate has been removed after the transfer source substrate removal step.
また、本発明の適用対象となる配線基板は、例えば支持基体としての基板コア部の少なくとも一方の主表面に誘電体層と導体層とが積層された配線積層部が形成され、該配線積層部には基板コア部側から高分子材料誘電体層(いわゆるビルドアップ樹脂絶縁層)と導体層とセラミック誘電体層とがこの順序で互いに接して積層された複合積層部を有するものとして構成できるが、コアを有さない、いわゆるコアレス基板等に本発明を適用することももちろん可能である。 In addition, the wiring substrate to which the present invention is applied includes, for example, a wiring laminated portion in which a dielectric layer and a conductor layer are laminated on at least one main surface of a substrate core portion as a supporting base, and the wiring laminated portion Can be configured to have a composite laminated portion in which a polymer material dielectric layer (so-called build-up resin insulation layer), a conductor layer, and a ceramic dielectric layer are laminated in contact with each other in this order from the substrate core side. Of course, it is possible to apply the present invention to a so-called coreless substrate having no core.
以下、本発明の実施の形態を、図面を用いて説明する。
図1は本発明の一実施形態に係る配線基板1の断面構造を模式的に示すものである。該配線基板1は、耐熱性樹脂板(例えばビスマレイミド−トリアジン樹脂板)や、繊維強化樹脂板(例えばガラス繊維強化エポキシ樹脂)等で構成された板状コア2Cの両表面に、所定のパターンに配線金属層をなすコア導体層4Y,4yがそれぞれ形成される。これらコア導体層4Y,4yは板状コア2Cの表面の大部分を被覆する面導体パターンとして形成され、電源層(図中符号41)又はグランド層(図中符号40)として用いられるものである。他方、板状コア2には、ドリル等により穿設されたスルーホール112が形成され、その内壁面にはコア導体層4Y,4yを互いに導通させるスルーホール導体30が形成されている。また、スルーホール112は、エポキシ樹脂等の樹脂製穴埋め材31により充填されている。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 schematically shows a cross-sectional structure of a wiring board 1 according to an embodiment of the present invention. The wiring substrate 1 has a predetermined pattern on both surfaces of a plate-like core 2C made of a heat-resistant resin plate (eg, bismaleimide-triazine resin plate), a fiber reinforced resin plate (eg, glass fiber reinforced epoxy resin), or the like. Core conductor layers 4Y and 4y forming wiring metal layers are formed respectively. These core conductor layers 4Y and 4y are formed as a plane conductor pattern that covers most of the surface of the plate-like core 2C, and are used as a power supply layer (
また、コア導体層4Y,4yの上層には、エポキシ樹脂等の高分子材料(及び誘電率や絶縁耐圧調整用のシリカ粉末等からなる無機フィラー:他の高分子材料誘電体層についても同様)からなる第一ビア層(ビルドアップ樹脂絶縁層:誘電体層)3Y,3yがそれぞれ形成されている。さらに、その表面にはベース導体層4A,4aがCuメッキにより形成されている。なお、コア導体層4Y,4yとベース導体層4A,4aとは、それぞれビア導体34により層間接続がなされている。同様に、ベース導体層4A,4aの上層には、第二ビア層3A,3aがそれぞれ形成されている。基板コア部2は、板状コア2C、コア導体層4Y,4y及び第一ビア層3Y,3yよりなる。
In addition, on the core conductor layers 4Y and 4y, a polymer material such as an epoxy resin (and an inorganic filler made of silica powder for adjusting dielectric constant or dielectric strength: the same applies to other polymer material dielectric layers) First via layers (build-up resin insulation layers: dielectric layers) 3Y and 3y are formed. Further, base conductor layers 4A and 4a are formed on the surface by Cu plating. The core conductor layers 4Y and 4y and the base conductor layers 4A and 4a are interconnected by via
基板コア部2の第一主表面側(図中、上側に表れている主表面)においては、ベース導体層4A上に、第一高分子材料誘電体層3A、Cuメッキ層からなる第一導体層4B、セラミック誘電体層5、Cuメッキ層からなる第二導体層4C、第二高分子材料誘電体層3B及び電子部品接続用の端子パッド10が複数形成される第三導体層4Dがこの順序で積層され、第一側配線積層部66を形成している。第一導体層4B、第二導体層4C及び第三導体層4Dは、それぞれ中間パッド12を介して、Cuのフィルドメッキ部として形成されたビア導体34にて積層方向に導通接続されている。また、基板コア部2の第二主表面側(図中、下側に表れている主表面)においては、第一ビア層3y上に、高分子材料誘電体層3a、裏面側金属端子パッド10’を含む裏面第二導体層4bがこの順序で積層され、第二側配線積層部7を形成している。裏面側金属端子パッド10’は、配線基板1自体をマザーボード等にピングリッドアレイ(PGA)あるいはボールグリッドアレイ(BGA)により接続するための裏面パッドとして利用されるものである。
On the first main surface side of the substrate core portion 2 (main surface shown in the upper side in the figure), the first conductor made of the first polymer
端子パッド10と裏面側端子パッド10’とをつなぐ、ビア導体34、中間パッド12及びスルーホール導体30からなる導通経路は、信号用導通経路SL、電源用導通経路PL及びグランド用導通経路GLの3種類がある。なお、信号用導通経路SLに含まれるスルーホール導体30は、絶縁用空隙部40i,41iにより電源層41あるいはグランド層40と絶縁されている。また、電源用導通経路PLに含まれるスルーホール導体30は、絶縁用空隙部40iによりグランド層40と、グランド用導通経路GLに含まれるスルーホール導体30は、絶縁用空隙部41iにより電源層41と、それぞれ絶縁されている。
The conduction path composed of the via
上記のごとく配線基板1は、基板コア部2の少なくとも一方の主表面に誘電体層と導体層とが積層された配線積層部66が形成され、該配線積層部66には基板コア部2側から高分子材料誘電体層3Aと導体層4Bとセラミック誘電体層5(切欠部16を含む概念とする:ただし、切欠部16を除いたセラミック層は、以降、符号15により表す:さらに、未焼成のものは符号に「g」を付与して表す)とがこの順序で互いに接して積層された複合積層部6を有する。
As described above, the wiring substrate 1 is formed with the wiring laminated
これを製造するための本発明の方法の要旨は、以下の通りである。
(1)転写元基板50の一方の主表面上にセラミック誘電体層5と導体層4Bとをこの順序で形成して第一積層体60を製造する(第一積層体製造工程:図4〜図5、工程1〜9)。
(2)基板コア部2の主表面上に高分子材料誘電体層3Aを形成して第二積層体70を製造する(第二積層体製造工程:図6、工程10〜11)。
(3)第一積層体60の導体層4Bと第二積層体70の高分子材料誘電体層3Aとを貼り合わせる(貼り合わせ工程:図7〜図9、工程12〜13)。
(4)転写元基板50をセラミック誘電体層5から除去する(転写元基板除去工程:図10、工程14,15)。
The gist of the method of the present invention for producing this is as follows.
(1) The
(2) The polymer
(3) The
(4) The
上記本発明の配線基板の製造方法によると、転写元基板50の一方の主表面上にセラミック誘電体層5と導体層4Bとをこの順序で形成して第一積層体60を製造し、これを基板コア部2の主表面上に高分子材料誘電体層3Aを形成した第二積層体70に重ね合わせて貼り合わせた後、転写元基板50を除去する。すなわち、薄くて脆いセラミック誘電体層5は、転写元基板50で補強した形で貼り合せ工程に供すればよく、これを単独でハンドリングする必要がなくなるので、上記のごとく高分子材料誘電体層3Aと導体層4Bとセラミック誘電体層5とが積層された複合積層部6を有した配線基板1の製造能率及び歩留まりを劇的に向上することができる。
According to the above-described method for manufacturing a wiring board of the present invention, the
貼り合せ工程においては、図7〜図9に示すごとく、第一積層体60及び第二積層体70に各々形成されたガイド貫通孔50h,70hに位置決め用のピン90を挿通することにより、第一積層体60及び第二積層体70を互いに位置決めしつつ貼り合わせることができる。これにより、第一積層体60側のセラミック誘電体層5及びこれに接して積層される導体層4Bと、第二積層体70側の高分子材料誘電体層3Aとのパターンずれ等を効果的に防止することができる。本実施形態では、転写元基板50は、図2に示すごとく、ガイド貫通孔50hをドリル穿孔等により形成したものを使用する。
In the bonding step, as shown in FIGS. 7 to 9, the positioning pins 90 are inserted into the guide through
転写元基板50としては、セラミック誘電体層5を構成するセラミックの焼成温度よりも高融点の金属基板50を使用することができる。この場合、上記の第一積層体製造工程は、転写元基板50の主表面上に、セラミック誘電体層5の焼成前素材からなる未焼成セラミック素材層15gを形成する未焼成セラミック素材層形成工程(図4:工程1〜工程3)と、未焼成セラミック素材層15gを金属基板50とともに焼成する焼成工程(図5:工程4)とを有するものとして実施できる。
As the
セラミック誘電体層5は結晶質層として構成することが、誘電率の向上(特に強誘電性セラミックの場合)において重要であり、焼成セラミックの採用が効果的である。セラミック誘電体層5を構成するセラミックの焼成温度よりも高融点の金属基板50を転写元基板50として使用すれば、未焼成セラミック素材層15gの焼成に際しても転写元基板50をハンドリングに活用でき、かつ、セラミック誘電体層5とともに転写元基板50を焼成の熱履歴にさらしても何ら問題はないので、取り扱いが極めて簡単である。
It is important for the
なお、セラミック誘電体層5は、スパッタ法などの気相成膜法やゾルゲル法などの化学溶液成膜法によっても形成できる。ただし、気相成膜法を採用する場合は、板状基体を加熱しながら成膜することにより結晶化を促進することが重要であり、化学溶液成膜法を採用する場合は、乾燥後の焼成処理にて膜の結晶化を進行させる必要がある。
The
例えばコンデンサに使用するセラミック誘電体層5は、静電容量向上のため、ペロブスカイト型結晶構造を有した複合酸化物、例えばチタン酸バリウム、チタン酸ストロンチウム及びチタン酸鉛の1種又は2種以上にて構成されたものが特に高誘電率であり、また、製造も比較的容易であるため本発明に好適に採用できる。この場合、上記の金属基板50は、Fe系あるいはNi系の金属板や、さらに高融点のものとしてMo系、W系、Ta系などの金属板を採用することも可能である。
For example, the
本実施形態では、周知のごとく、最終製品となる配線基板を複数枚面内方向に一体化した集合基板として製造し、その集合基板を切断・分離することにより個別の配線基板を得るようにしている。従って、以下に説明する工程にて生ずる第一積層体60あるいは第二積層体70も、これに対応した集合形態の中間製品として製造される。なお、以下の説明において、該集合形態の中間製品において、分離後の配線基板に個別に組み込まれる部分のことを「単位」と称する。未焼成セラミック素材層15gは、セラミック原料粉末を結合用高分子材料(いわゆるバインダ)と混練してシート状に成形したセラミックグリーンシート15gとすることができる。セラミックグリーンシート15gの薄層は、ドクターブレード法等により簡単に製造でき、また、可撓性が大きいのでハンドリングも容易である。その焼成により得られるセラミック誘電体層5の厚さは、例えば5μm以上20μm以下である。
In this embodiment, as is well known, a wiring board to be a final product is manufactured as a collective board integrated in a plurality of in-plane directions, and individual wiring boards are obtained by cutting and separating the collective board. Yes. Therefore, the first
セラミック誘電体層5は、後述のビア形成や、コンデンサの容量調整等のために適当な形状にパターニングする必要がある。しかし、セラミック誘電体は化学的にも安定なので、ケミカルエッチングによるパターニングは容易ではなく、また、高融点のため焼成により緻密化した状態ではレーザー等によるパターニングも困難となる。しかし、次のような方法を講ずれば、上記のパターニングを非常に容易に実施できる。すなわち、セラミックグリーンシート15gを金属基板50上に貼り合せ(図4:工程1)、次いで該セラミックグリーンシート15gを得るべきセラミック誘電体層15の形状にパターニングした後(工程2)、焼成工程(図5:工程4)を実施する。セラミックグリーンシート15gの状態であれば、結合用高分子材料によりセラミック粉末が結合されているだけの状態なので、レーザー光照射によりシートの不要部分を簡単に焼き飛ばすことができる。なお、同様の手法は、ゾルゲル法により得られる未焼成のセラミック乾燥塗付層の焼成によりセラミック誘電体層5を形成するにおいても、同様の効果を達成できる。
The
図3に示すごとく、セラミックグリーンシート15gは、高分子材料からなるキャリアシート51(例えばポリエチレンテレフタレート樹脂シート)上に形成することができる。この方法では、周知のドクターブレード法等によりセラミックグリーンシート15gを高能率で製造できる。キャリアシート51とセラミックグリーンシート15gとの積層体52にもガイド貫通孔52hを形成しておく。また、図2に示すように、金属基板50にも、対応する位置にガイド貫通孔50hを形成しておく。
As shown in FIG. 3, the ceramic
この場合、図4の工程1のごとく、貼り合せ面と反対側にキャリアシート51が一体化された状態の該セラミックグリーンシート15gを金属基板50上に貼り合せ、工程2のように、その状態でキャリアシート51ともに該セラミックグリーンシート15gをレーザーパターニングし、その後工程3に示すように、キャリアシート51を除去して焼成工程を実施することができる。キャリアシート51ともにセラミックグリーンシート15gをレーザーパターニングすると、被パターニング領域の周囲がキャリアシート51で保護されているので、焼き飛ばされたセラミックグリーンシート15gの飛沫もキャリアシート51ともに除去でき、また、パターニング後のセラミックグリーンシート15g上に該飛沫によるコンタミを生じにくい利点がある。
In this case, as in step 1 of FIG. 4, the ceramic
未焼成セラミック素材層15gを金属基板50とともに焼成する工程を採用する場合、図6(工程11)に示すごとく、基板コア部2を含む第二積層体70は製造すべき配線基板の単位70uが複数個面内に一体化されたものである。図6の工程10に示すように、第二積層体70は、予め用意した基板コア部2の両主表面に高分子材料誘電体層3A,3aを形成し、さらに工程11に示すごとく、ドリリングによりガイド貫通孔70hを形成する。ガイド貫通孔70hは、各単位70uのそれぞれ四隅に形成する。
When the step of firing the unfired
貼り合せ工程においては、図7に示すように、第一積層体60のうち、前述の単位70uが該第二積層体70よりも少なく形成されたものを複数個、第二積層体70上に組み合わせて配置する工程を採用することが有効である。未焼成セラミック素材層15gは焼成により収縮を起こし、大面積の金属基板50を用いると、その収縮の影響により得られる第一積層体60の反りが大きくなる可能性がある。しかし、第二積層体70に対して複数個の第一積層体60を分割配置することで、第一積層体60の全体を一体に形成する場合と比較して、焼成時の反りの影響を少なく留めることができる。この場合、図8に示すように、第一積層体60のそれぞれの四隅に形成されたガイド貫通孔60hと、これに対応する第二積層体70側のガイド貫通孔70hに位置決め用のピン90を挿通することにより、各第一積層体60を第二積層体70に位置決めしつつ貼り合せを行なうようにすれば、個々の第一積層体60の第二積層体70に対する位置決め精度を向上することができる。
In the bonding step, as shown in FIG. 7, a plurality of the first
転写元基板除去工程において、金属基板50は化学エッチングすることにより除去することができる。この方法によれば、薄層のセラミック誘電体層5への機械的なダメージを最小限に留めつつ、金属基板50を除去することができる。Fe系ないしNi系の金属基板50を用いる場合のエッチャントは、例えば塩酸などの酸系エッチャントを採用できる。なお、金属基板50は全体を化学エッチングしてもよいし、例えばFe系ないしNi系の金属基板50を用いる場合、該金属基板50を、本体層と、該本体層よりもFe含有量の高い分離層とを含むものとして構成し、その分離層をエッチングして基板本体部を剥離することにより全体の基板エッチング量を減ずることも可能である。
In the transfer source substrate removing step, the
図1に戻り、配線基板1は、複合積層部6において、導体層4Bは面内方向に層の一部が切り欠かれた導体側切欠部18を有し、また、セラミック誘電体層5は面内方向に層の一部が切り欠かれたセラミック側切欠部16を有し、該セラミック側切欠部16と導体側切欠部18とが互いに連通した連通切欠部21が形成され、高分子材料誘電体層3Aを構成する高分子材料が、連通切欠部21において、導体側切欠部18を経てセラミック側切欠部16に至る形で充填されてなる。
Returning to FIG. 1, in the wiring board 1, in the
上記本発明の配線基板1の構成によると、基板コア部2側から高分子材料誘電体層3Aと導体層4Bとセラミック誘電体層5とがこの順序で互いに接して積層された複合積層部6において、高分子材料誘電体層3Aを構成する高分子材料が、導体層4B及びセラミック誘電体層5側に形成された連通切欠部21側に充填されるので、そのアンカー効果によって層間の密着強度を高めることができ、ひいてはリフロー処理時等における剥がれ等の問題も生じにくくすることができる。
According to the configuration of the wiring board 1 of the present invention, the composite
上記構造は、第一積層体製造工程を、以下のように実行することで得ることができる。
(5)転写元基板50の一方の主表面上に形成されたセラミック誘電体層15g(セラミックグリーンシート15g)に、セラミック側切欠部16をパターニング形成する(セラミック側切欠部パターニング工程:図4、工程3)
(6)該パターニング後のセラミック誘電体層5上に導体層54(後に4Bとなる)を形成する(導体層形成工程:図5、工程5)
(7)該導体層4Bに対し導体側切欠部18をセラミック側切欠部16に連通するようにパターニング形成する(導体側切欠部パターニング工程:工程6〜9)。
The said structure can be obtained by performing a 1st laminated body manufacturing process as follows.
(5) The ceramic
(6) A conductor layer 54 (which will later become 4B) is formed on the patterned ceramic dielectric layer 5 (conductor layer forming step: FIG. 5, step 5).
(7) The conductor-
図5において、工程5に示すように、導体層54は転写元基板50とパターニング及び焼成が施されたセラミック誘電体層15との全体をくるむCuメッキ層として形成される。工程6では感光性のエッチングレジスト層55を形成し、工程7でこれを露光及び現像することにより、エッチングウィンドウ55pをパターニングする。工程8に示すごとく、このエッチングレジスト層55を用いて導体層54をエッチング後、工程9に示すように、エッチングレジスト層55を除去する。
In FIG. 5, as shown in
そして、図7及び図8に示すように、貼り合せ工程において、セラミック側切欠部16と、これに連通する導体側切欠部18とからなる連通切欠部21が形成された第一積層体60に対し、当該連通切欠部21の開口側の主表面に、高分子材料誘電体層3Aが未硬化又は半硬化の状態の第二積層体70を、当該高分子材料誘電体層3Aの主表面にて重ね合わせる。ここでは、上側から上ベース80(ガイド挿通孔80hを有する)、ステンレス鋼等からなる補助プレート81(ガイド挿通孔81hを有する)、離型フィルム82(ガイド挿通孔82hを有する)、各第一積層体60の収容部83w形成されたスペーサ83、第一積層体60、第二積層体70、離型フィルム84(ガイド挿通孔84hを有する)、ステンレス鋼等からなる補助プレート85(ガイド挿通孔85hを有する)、下ベース86(位置決め用のピン90の基端部を保持するピン保持孔86hを有する)、クッションシート87及びキャリアプレート88がこの順序で積層されている。
Then, as shown in FIGS. 7 and 8, in the bonding process, the first
そして、図9に示すように、図示しない周知の油圧プレス装置等を用いて上記の積層体を加圧する。第一積層体60及び第二積層体70を積層方向に加圧すれば、高分子材料誘電体層3Aを構成する未硬化又は半硬化の状態の高分子材料が連通切欠部21に圧入充填される。その後該高分子材料を、加熱等により硬化させる。高分子材料誘電体層3Aを構成する未硬化又は半硬化の状態の高分子材料は、加圧貼り合せにより連通切欠部21に確実に充填でき、上記配線基板1の構造を簡単に得ることができる。
And as shown in FIG. 9, said laminated body is pressurized using the well-known hydraulic press apparatus etc. which are not shown in figure. When the first
図1に戻り、配線基板1は、複合積層部6に含まれる導体層4Bを第一導体層4Bとして、セラミック誘電体層5に対して第一導体層4Bとは反対側から積層される第二導体層4Cを有し、それら第一導体層4B、セラミック誘電体層5及び第二導体層4Cがコンデンサを形成することができる。第一導体層4Bにコンデンサの第一電極20が、第二導体層4Cに第二電極11が形成される。第一電極20及び第二電極11の一方が電源用導通経路PLに、他方がグランド用導通経路PLに接続される。なお、ビア導体34等を通すための切欠部の形成により、第一電極20及び第二電極11は面内方向に分断され、面内の投影重なり領域も少なく現れているが、実際は切欠部以外の部分では面内方向に連続薄膜を形成しており、投影重なり面積も、断面に表れているよりははるかに大きい。また、セラミック誘電体層5についても同様である。この構成によると、高分子材料誘電体層(ビルドアップ樹脂絶縁層)を含んだ配線積層部66に、デカップリング用等のコンデンサを組み込むことができ、配線基板とこれに搭載される電子部品(図示せず)との間にコンデンサを組み込んだ中間基板を外付けする必要がなくなり、アセンブリの低背化に寄与する。この場合、転写元基板除去工程の終了後に、セラミック誘電体層5の該転写元基板50が除去された主表面側に第二導体層4Cを形成するとよい。
Returning to FIG. 1, the wiring substrate 1 is laminated on the
第一導体層4B、セラミック誘電体層5及び第二導体層4Cがコンデンサを形成する構成では、連通切欠部21の少なくとも一つのものにおいて、セラミック側切欠部16を充填するセラミック側高分子材料充填部17に対し、導体側切欠部18に連通しているのと反対側において第二導体層4Cの一部をなす導体パターン(第二電極)11が接して配置されている。該導体パターン11とセラミック側高分子材料充填部17との境界面は、セラミック誘電体層5の第二導体層4C側の主表面と面一に形成されている。これにより、セラミック誘電体層5の第二導体層4C側主表面の平坦度が向上し、配線積層部66の表面の平坦度にもこれが引き継がれることで、例えば配線積層部66の最表層部に形成された電子部品接続用のパッド12のコプラナリティが良好になる。
In the configuration in which the
このような構造は、上記のごとく、貼り合せ工程において連通切欠部21に高分子材料を圧入し硬化させることにより、セラミック側高分子材料充填部17を、転写元基板50の主表面によりセラミック誘電体層5と面一化される形で形成し(図10:工程14)、その後転写元基板除去工程を実施することで簡単に形成できる(工程15)。
In such a structure, as described above, a polymer material is press-fitted into the
図1に戻り、配線基板1は、高分子材料誘電体層3Aに対し第一導体層4Bとは反対側からこれと接するベース導体層4Aが形成され、第二導体層4Cをなす導体パターン11とベース導体層4Aとが、セラミック誘電体層5、第一導体層4B及び高分子材料誘電体層3Aをこの順序で貫くビア導体34によって導通接続され、かつ、第一導体層4Bと該ビア導体34との間が導体側切欠部18を充填する高分子材料により互いに絶縁されるとともに、セラミック側切欠部16においてビア導体を形成するための貫通孔34h(図11参照)が該セラミック側切欠部16を充填するセラミック側高分子材料充填部17に形成された構成とされている。この構成では、本来的には絶縁機能を有するセラミック誘電体層5にビア用の貫通孔を直接穿孔するのではなく、その内側のセラミック側高分子材料充填部17に該貫通孔を形成するようにしたので、貫通孔34hの形成が容易である利点がある。具体的には、図10の工程15及び工程16に示すごとくセラミック側高分子材料充填部17に対し、転写元基板50の除去により露出した主表面側から、ビア導体を形成するための貫通孔(ビア孔34h)をレーザーLB(レーザー加工)により、簡単に形成することができる。
Returning to FIG. 1, in the wiring substrate 1, a
また、配線基板1においては、第二導体層4Cに、面内方向に層の一部が切り欠かれた第二導体側切欠部18が、連通切欠部21の一部のものと連通する形で形成されている。該第二導体側切欠部18を充填する第二導体側高分子材料充填部19Sは、連通切欠部21との連通領域においてセラミック側切欠部16を充填するセラミック側高分子材料充填部17と接合されるとともに、該連通切欠部21の周縁からセラミック誘電体層5の主表面側に一部が回りこむ形で形成されている。これによると、連通切欠部21の内部及び表裏が高分子材料により一体的につながった構造が得られ、また連通切欠部21の周縁からセラミック誘電体層5の主表面側に第二導体側高分子材料充填部19Sが回り込むことで、セラミック誘電体層5の、連通切欠部21の側面を含む縁部が高分子材料中に埋設される形となる。その結果、セラミック誘電体層5の主表面を境界とした剥離等が極めて生じにくくなる。この効果は、連通切欠部21と第二導体側切欠部18とが、セラミック誘電体層5の外周縁に沿って形成されている場合に特に著しい。
Further, in the wiring board 1, the second conductor
上記のような構造は、転写元基板除去工程の終了後に第二導体層4Cを形成し、また、第二導体側切欠部18を、連通切欠部21の一部のものと連通する形で形成し(図11:工程17〜図12:工程21)、さらに、電界Cuメッキが形成されず露出した無電界Cuメッキ層をクイックエッチングにより除去することにより、第二導体側切欠部18の形成された第二導体層4Cを形成する。次いで別の高分子材料誘電体層3Bを、該第二導体側切欠部18の形成された第二導体層4Cの主表面上に積層形成し(工程22)、当該高分子材料誘電体層3Bを構成する高分子材料を第二導体側切欠部18に充填してセラミック側高分子材料充填部17と接合する方法により、簡単に得ることができる。
The structure as described above forms the
工程17では、セラミック側高分子材料充填部17の露出表面部及びビア孔34h内面を、メッキ導通用の無電解Cuメッキ層91で覆い、工程18でさらにメッキレジスト層92を形成する。そして、工程19では、メッキレジスト層92に露光及び現像を施し、メッキ付与したい部分に対応するメッキウィンドウ92pを形成する。図12の工程20では、電解Cuメッキによりビア孔34h内部を充填メッキし、ビア導体34及び中間パッド12を形成する。工程21でメッキレジスト層92を除去し、さらに、電界Cuメッキが形成されず露出した無電界Cuメッキ層をクイックエッチングにより除去することにより、第二導体側切欠部18の形成された第二導体層4Cを形成する。その後、工程22で高分子材料誘電体層3Bを形成する。なお、その後、図13の工程23で高分子材料誘電体層3Bにビア孔34hを形成し、さらに工程24で該ビア孔34hを埋めるビア導体34と端子パッド10,10’とをメッキ形成している。
In
さて、図1等から明らかなように、本発明にかかる配線基板1は、第一側配線積層部66にのみコンデンサを形成し、第二側配線積層部7にはコンデンサを形成していない。セラミック誘電体層5の材料等にもよるが、必要な静電容量(例えば1μF以上)は第一側配線積層部66だけで確保できる。そうだとすれば、第二側配線積層部7にコンデンサは不要である。ところがこの構成においては、コンデンサを有さない分だけ第二側配線積層部7の導体層の層数が第一側配線積層部66の導体層の層数よりも少なくなる。また、第二側配線積層部7の層厚が第一側配線積層部66の層厚よりも小となる。この結果、基板コア部2の上下で強度バランスの不均衡が生じ、反りや剥がれに対する信頼性の低下が懸念される。コンデンサの電極に相当する層レベルに、電源又はグランドの面導体を形成する構造も考えられるが、その構造は無駄が多い。
As is apparent from FIG. 1 and the like, the wiring board 1 according to the present invention forms a capacitor only in the first side wiring laminated
そこで本発明では、図14(a)(b)に対比して示すごとく、基板コア部2から数えて第一側の複合積層部6に相当する層レベルにおいて、該複合積層部6に含まれる高分子材料誘電体層3Aよりも厚みが増加された高分子材料誘電体層33を第二側配線積層部7が備える構造としている。第一側配線積層部66の複合積層部6に含まれる高分子材料誘電体層3Aの厚さをD1とし、第二側配線積層部7の高分子材料誘電体層33の厚さをD2とすると、D2≒2D1である。なお、高分子材料誘電体層の厚さは、基本的に上下の導体層に挟まれた部分の厚さで定義する。
Therefore, in the present invention, as shown in comparison with FIGS. 14A and 14B, the composite
上記のような厚さD2を持つ高分子材料誘電体層33は、二回のフィルムラミネートによって得ることとしている。高分子材料誘電体層は、第一側か第二側かを問わず、全て同一厚さ及び同一材料からなるビルドアップ用樹脂フィルムを用いるようにしているので、D2≒2D1となる。複数回に分けて高分子材料誘電体層33を形成するのには理由がある。以下、転写元基板工程の終了後から、詳細に説明していく。なお、図4の工程1から始まって図10の工程15(転写元基板除去工程)までは、基板コア部2上に複合積層部6を第一側配線積層部66の一部として形成する工程である。
Polymeric
図10の工程15に示す転写元基板除去工程が終了したら、コンデンサの上側の電極をなす第二導体層4Cを形成する段階に入る。このとき、第二側は基板コア部2上にベース導体層4a及び高分子材料誘電体層3aを設けた段階まで進んでいる。すなわち、第二側配線積層部7の形成は、先に説明した第二積層体形成工程(図6の工程11)の段階で止まっている。
When the transfer source substrate removing step shown in
コンデンサの電極をなす第二導体層4Cを形成するために、図10の工程16に示すごとく、複合積層部6に層間接続用のビア導体34を形成するためのビア孔34hを穿つ工程を行なう。この工程は、セラミック側高分子材料充填部16に対し、転写元基板50を除去することにより露出した主表面側からビア孔34hをレーザー加工により形成する工程とされる。レーザーLBは、CO2レーザー、YAGレーザー又はエキシマレーザーである。レーザー加工によりビア孔34hを形成する方法の他、フォトリソグラフィー技術によってビア孔34hを形成する方法も採用できる。ビア孔を穿つ工程を行なう間も、第二側は高分子材料誘電体層3aが露出したままである。したがって、フォトリソグラフィー技術を採用する場合には、第二側の高分子材料誘電体層3aがエッチングされないようにテープ等の保護材でマスキングを行なうとよい。レーザーLBによる方法だと、こうした手間が不要なので工程数が少なく済む。
In order to form the
工程16に示すごとく、ビア孔34hは、面内方向において導体側切欠部18を充填する高分子材料が第一導体層4Bをなす導体パターンとの間に残る大きさ(直径)を持つとともに、複合積層部6をなすセラミック誘電体層5、第一導体層4B及び高分子材料誘電体層3Aを表面側からこの順序で貫いて底部にベース導体層4Aをなす導体が露出する形態をなす。直径を制限してビア孔34hを形成することで、第一導体層4Aとは直流的に分離されるように第二導体層4C(ベース導体層4Aにビア導体34で接続される)を容易に形成することが可能である。ビア孔34hの直径は、適宜調整されるレーザーLBのスポット径に対応したものとなる。
As shown in
次に、図11の工程17に示すごとく無電解メッキ層91を形成する工程に移るが、その前に、ビア孔34h内を高分子材料に対して腐蝕力を有する薬液(デスミア液)で洗浄する。ビア孔34hの底部には、レーザー加工に由来するスミア(樹脂残渣)が付着しているからである。デスミア液としては、たとえばアルカリ性過マンガン酸カリ溶液を使用することができる。なお、ビア孔34hの底部のスミアを除去する工程には、デスミア液を用いる湿式を採用できる。また、生産性を考慮して、デスミア液にワーク(製造中の配線基板)の全部を浸漬する方法が好適である。
Next, the process proceeds to the process of forming the
ビア孔34h内のスミアを除去する工程が終了したら、水洗・中和等の各洗浄工程を行ない、さらに、ワーク(製造中の配線基板)の表面を活性化した後、工程17の無電解Cuメッキ工程に移る。無電解Cuメッキ工程では、ワークの表面全体に無電解メッキ層91が形成される。ワークの表面を活性化する活性化工程や無電解Cuメッキ工程では、活性化処理液や無電解Cuメッキ液にワークをそのまま浸漬するので、第二側の高分子材料誘電体層3aの表面にも無電解Cuメッキ層91が形成されることになるが、これは後述のクイックエッチングにより簡単に除去できる。
When the process of removing the smear in the via
無電解Cuメッキ層91は、工程20の電解Cuメッキ工程を行なうための通電用の下地導体である。電解Cuメッキ工程は、ビア孔34hの内面にビア導体34を形成するとともに、このビア導体34と一体に第二導体層4Cを形成する工程である。電解Cuメッキ工程は、導体パターンを形成するべき部分だけが露出するようにメッキレジスト92を形成した状態で行なう。メッキレジスト92は、工程18に示すごとく、フィルム状に成形したドライフィルムレジスト92を貼着した後に、工程19に示すごとく、該ドライフィルムレジスト92をフォトリソグラフィー技術によりパターニングすることによって形成される。メッキレジスト92は、第二側の高分子材料誘電体層3a上にも全面を被覆するように形成する。該高分子材料誘電体層3aが電解Cuメッキ液に接触することを防ぐためである。メッキレジスト92のパターニング終了後、図12の電解Cuメッキ工程を行ない、セラミック誘電体層5に対して第一導体層4Bとは反対側から第二導体層4Cを積層する。こうして、第一導体層4B、セラミック誘電体層5及び第二導体層4Cによるコンデンサ構造が完成する。
The electroless
なお、ビア導体34はビア孔34h内の全部にメッキ導体を充填したフィルドビアとしているが、ビア孔34hの内壁面にのみメッキ導体を形成するコンフォーマルビアも採用可能である。また、本実施形態では無電解Cuメッキ工程により通電用の下地導体を形成したのち、電解Cuメッキ工程を行なうセミアディティブ法を採用しているが、無電解メッキ法のみで必要な厚さの第二導体層4Cを形成することも可能である。
The via
上記のようにしてコンデンサ構造を完成させたら、次に工程21に示すごとく、第一側と第二側のメッキレジスト92を除去し、無電解メッキ層92をクイックエッチングにより除去する。その後、ビア形成及びメッキ技術を用いたビルドアップ法によって第一側の外部接続端子(端子パッド10)及び第二側の外部接続端子(端子パッド10’)まで形成する。具体的には、第一側の第二導体層4C上に高分子材料誘電体層3Bを形成するとともに、第二側の高分子材料誘電体層3aをその高分子材料誘電体層3aとは別の高分子材料誘電体層3bで被覆する。第二側の高分子材料誘電体層3aは、図12のビア孔34h形成時のデスミア工程で面粗しされているので、上記のように新たに高分子材料誘電体層3bを形成する。このようにすれば、それら高分子材料誘電体層3a及び高分子材料誘電体層3bが合体し、面粗しされていない表面を持つ厚い高分子材料誘電体層33を得ることができる。
When the capacitor structure is completed as described above, the first and second side plating resists 92 are then removed and the
仮に、面粗しされたままの第二側の高分子材料誘電体層3aに、工程23に示すごとくビア孔34hを形成し、工程24に示すごとく端子パッド10’を形成するとする。その場合、該高分子材料誘電体層3aはデスミア処理を2度受けることになり、過度に面粗しされてしまう。このことは、第一側と第二側とでメッキ条件が相違することを意味し、均一な厚さ及び均一な特性のメッキ層を形成することが困難になる問題を引き起こす。ところが、本発明によれば、図12の工程22に示すように、第二側にも新たに高分子材料誘電体層3bを形成するので、そうした問題が一切ない。ただし、第一側の高分子材料誘電体層3Bと第二側の高分子材料誘電体層33の厚さが相違するので、ビア孔形成時に照射するレーザーの条件を適宜調整することが必要である。
Assume that via
また、第二側に厚い高分子材料誘電体層33を設けることにより、第二側配線積層部7の強度が向上するという効果も期待できる。表面状態の改善目的だけなら、そもそも面粗れが起きないように第二側の高分子材料誘電体層3aを保護してデスミア工程を行なったり、デスミア液を第一側にのみスプレーする方法でデスミア工程を行なったり、デスミア工程を乾式にて行なったりすれば足りる。ところが、それだけでは第二側配線積層部7の強度向上という効果を望めない。したがって、本実施形態の手順を採用することが好適である。もちろん、第二側の高分子材料誘電体層3aを保護してデスミア工程を行なったり、デスミア液を第一側にのみスプレーする方法でデスミア工程を行なったり、デスミア工程を乾式にて行なったりする方法は、生産性の点で本実施形態よりも劣るという理由もある。
Moreover, the effect that the intensity | strength of the 2nd side wiring laminated
また、第一側及び第二側の高分子材料誘電体層3B,3bは、予めフィルム状に成形した高分子材料をラミネートする方法の他、液状の高分子材料を塗布及び乾燥することによっても形成することができるが、前者の方法が好適である。図1等から分かるように、本発明にかかる配線基板1は、複合積層部6を基板コア部2上に形成するときに使ったガイド貫通孔70hが残存するが、両端が高分子材料誘電体層3B,3bで塞がれているのでガイド貫通孔70hは外観に現れない。ガイド貫通孔70hをきれいに塞ぐように高分子材料誘電体層3B,3bを形成するには、フィルム状に成形した高分子材料をラミネートする方法が好適である。もちろん、ガイド貫通孔70hが最終製品に残らないように、製品部分を取り囲む捨て代部分にガイド貫通孔70hを形成する設計とすれば、上記の事項を一切考慮する必要がないので好ましいといえる。
The first and second polymer material
なお、図1に示す構成では、第二側配線積層部7が第一側配線積層部66よりも厚みが小さく形成されていたが、図15に示すように、第二配線積層部7の厚みをさらに増して第一側配線積層部とその厚みを同等にすることが可能である。このようにすると、配線基板製造時に基板に生ずる反りを軽減することができる。図15において第二側配線積層部7は、厚みが増加された高分子材料誘電体層33,33’が、導体層4a’を介して複数層形成されている(ここでは2層であるが、複数の導体層を介して3層以上形成してもよい)。第二側配線積層部7の厚み増加に伴い、裏面側金属端子パッド10’から該第二側配線積層部7内の配線層4yまでのビア深さが非常に大きくなる場合には、厚みが増加された高分子材料誘電体層を、上記33,33’のごとく導体層4a’を介して複数層に分けて形成することで、個々の高分子材料誘電体層ないのビアの深さを縮小でき、ビア形成時の欠陥発生(例えば充填不良など)等を効果的に抑制することができる。この場合、第二側配線積層部7内にて、配線層4yと裏面側金属端子パッド10’との間に形成される、個々の厚みが増加された高分子材料誘電体層33,33’に随伴する導体層4a,4aのパターン(ビアパッドのパターン)を同一のパターンに形成しておくとよい。
In the configuration shown in FIG. 1, the second-side wiring laminated
1 配線基板
2 基板コア部
3A,3a,3B,3b,33 高分子材料誘電体層
4A ベース導体層
4B 第一導体層
4C 第二導体層
4D 第三導体層
5 セラミック誘電体層
6 複合積層部
66 第一側配線積層部
7 第二側配線積層部
16 セラミック側切欠部
17 セラミック側高分子材料充填部
18 導体側切欠部
19S 第二導体側高分子材料充填部
21 連通切欠部
34 ビア導体
34h ビア孔
50 転写元基板
60 第一積層体
70 第二積層体
DESCRIPTION OF SYMBOLS 1
Claims (10)
前記支持基体側から高分子材料誘電体層とコンデンサの一方の電極をなす導体層とセラミック誘電体層とがこの順序で互いに接して積層された複合積層部を前記第一側配線積層部の一部として前記支持基体上に形成する工程と、
前記第二側に位置する第二側配線積層部を構成するべき前記高分子材料誘電体層を前記支持基体上に又は該支持基体に含まれる形で形成する工程と、
前記第二側に前記高分子材料誘電体層が露出した状態で前記第一側の前記複合積層部に層間接続用のビア導体を形成するためのビア孔を穿つ工程と、
前記第二側に前記高分子材料誘電体層が露出した状態で前記第一側に形成した前記ビア孔内を高分子材料に対して腐蝕力を有する薬液で洗浄する工程と、
前記ビア孔の内面に導体を形成して前記ビア導体となし、さらに、前記複合積層部に含まれる前記導体層を第一導体層として、前記セラミック誘電体層に対して前記第一導体層とは反対側から第二導体層を積層し、それら第一導体層、セラミック誘電体層及び第二導体層でコンデンサを形成する工程と、
前記薬液で面粗しされた前記第二側の前記高分子材料誘電体層を別の高分子材料誘電体層で被覆してそれら新旧の高分子材料誘電体層を合体させる工程と、
を含むことを特徴とする配線基板の製造方法。 A wiring having a support base in which a conductor extending vertically in the thickness direction is formed, and a polymer material dielectric layer and a conductor layer laminated on each of the first side and the second side of the support base A method of manufacturing a capacitor-embedded wiring board in which a multilayer part is formed, and a capacitor including a ceramic dielectric layer is formed only in the first-side wiring multilayer part located on the first side,
A composite laminated portion in which a polymer material dielectric layer, a conductor layer forming one electrode of a capacitor and a ceramic dielectric layer are laminated in this order from one side of the support base is formed as one of the first side wiring laminated portions. Forming on the support substrate as a part;
Forming the polymer material dielectric layer to constitute the second-side wiring laminated portion located on the second side on the support substrate or in a form included in the support substrate;
Forming a via hole for forming a via conductor for interlayer connection in the composite laminated portion on the first side with the polymer material dielectric layer exposed on the second side;
Cleaning the inside of the via hole formed on the first side with the chemical material having a corrosive power with respect to the polymer material with the polymer material dielectric layer exposed on the second side;
A conductor is formed on the inner surface of the via hole to form the via conductor, and the conductor layer included in the composite laminate portion is used as a first conductor layer, and the first conductor layer is formed with respect to the ceramic dielectric layer. Laminating a second conductor layer from the opposite side, forming a capacitor with these first conductor layer, ceramic dielectric layer and second conductor layer;
Coating the second polymer material dielectric layer roughened with the chemical solution with another polymer material dielectric layer and combining the old and new polymer material dielectric layers;
A method for manufacturing a wiring board, comprising:
ビア形成工程及びパターンメッキ工程によって他の導体層を作りこんでいくビルドアップ法により前記第一側配線積層部及び前記第二側配線積層部の形成を進める請求項1又は2記載の配線基板の製造方法。 Performing the step of coating the polymer material dielectric layer on the second side with another polymer material dielectric layer and the step of forming a new polymer material dielectric layer on the first side at the same time;
The wiring board according to claim 1 or 2, wherein the formation of the first side wiring laminated portion and the second side wiring laminated portion is advanced by a build-up method in which another conductor layer is formed by a via forming step and a pattern plating step. Production method.
転写元基板の一方の主表面上に前記セラミック誘電体層と前記導体層とをこの順序で形成して第一積層体を製造する第一積層体製造工程と、
前記支持基体の主表面上に前記高分子材料誘電体層を形成して第二積層体を製造する第二積層体製造工程と、
前記第一積層体の前記導体層と前記第二積層体の前記高分子材料誘電体層とを貼り合わせる貼り合わせ工程と、
前記転写元基板を前記セラミック誘電体層から除去する転写元基板除去工程と、をこの順序で実施する工程である請求項1ないし請求項3のいずれか1項に記載の配線基板の製造方法。 The step of forming the composite laminate portion includes
A first laminate manufacturing process for manufacturing the first laminate by forming the ceramic dielectric layer and the conductor layer in this order on one main surface of the transfer source substrate;
A second laminate production step of producing the second laminate by forming the polymer material dielectric layer on the main surface of the support substrate;
A bonding step of bonding the conductor layer of the first laminate and the polymer material dielectric layer of the second laminate;
4. The method of manufacturing a wiring board according to claim 1, wherein the transfer source substrate removing step of removing the transfer source substrate from the ceramic dielectric layer is performed in this order. 5.
前記貼り合せ工程において、前記セラミック側切欠部と、これに連通する前記導体側切欠部とからなる連通切欠部が形成された前記第一積層体に対し、当該連通切欠部の開口側の主表面に、前記高分子材料誘電体層が未硬化又は半硬化の状態の前記第二積層体を、当該高分子材料誘電体層の主表面を重ね合わせ、その状態でそれら第一積層体及び第二積層体を積層方向に加圧して、前記高分子材料誘電体層を構成する未硬化又は半硬化の状態の高分子材料を前記連通切欠部に圧入充填し、その後該高分子材料を硬化させる請求項4記載の配線基板の製造方法。 In the first laminate manufacturing process, a ceramic-side cut-out portion in which a part of the layer is cut out in an in-plane direction is patterned on the ceramic dielectric layer formed on one main surface of the transfer source substrate. Ceramic side notch patterning step, conductor layer forming step of forming the conductor layer on the patterned ceramic dielectric layer, and the conductor side with a part of the layer cut away in the in-plane direction with respect to the conductor layer A conductor side notch patterning step of patterning the notch portion so as to communicate with the ceramic side notch portion,
In the laminating step, the main surface on the opening side of the communication cutout portion is formed on the first laminate in which the communication cutout portion including the ceramic side cutout portion and the conductor side cutout portion communicating with the ceramic cutout portion is formed. The polymer material dielectric layer is uncured or semi-cured, and the main surface of the polymer material dielectric layer is superimposed on the first laminate and the second laminate. Claims in which the laminate is pressed in the laminating direction to press-fill the uncured or semi-cured polymer material constituting the polymer material dielectric layer into the continuous cutout portion, and then the polymer material is cured. Item 5. A method for manufacturing a wiring board according to Item 4.
前記ビア孔を穿つ工程は、前記セラミック側高分子材料充填部に対し、前記転写元基板を除去することにより露出した主表面側から前記ビア孔をレーザー加工により形成する工程とされる請求項5記載の配線基板の製造方法。 In the laminating step, the polymer material is press-fitted into the communicating cutout and cured, so that the ceramic-side polymer material-filled portion filling the ceramic-side cutout is made to pass through the ceramic dielectric by the main surface of the transfer source substrate. Formed in a form that is flush with the body layer, and then performs the transfer source substrate removal step,
The step of forming the via hole is a step of forming the via hole by laser processing from the main surface side exposed by removing the transfer source substrate in the ceramic-side polymer material filling portion. The manufacturing method of the wiring board as described.
厚さ方向の上下に延びる導体が内部に形成された支持基体を備え、
前記支持基体の第一側と第二側とのそれぞれに高分子材料誘電体層と導体層とが積層された配線積層部が形成されてなり、
前記第一側に位置する第一側配線積層部にのみセラミック誘電体層を含むコンデンサが形成されてなり、
前記第一側配線積層部は、前記支持基体側から高分子材料誘電体層とコンデンサの一方の電極をなす導体層とセラミック誘電体層とがこの順序で互いに接して積層された複合積層部を有し、コンデンサの他方の電極をなす導体層が前記セラミック誘電体層を被覆する形で形成されてなり、
前記第二側に位置する第二側配線積層部は、前記支持基体から数えて前記第一側の前記複合積層部に相当する層レベルにおいて、該複合積層部に含まれる前記高分子材料誘電体層よりも厚みが増加された高分子材料誘電体層を有することを特徴とする配線基板。 A wiring board for mounting electronic components,
A support base having conductors extending vertically in the thickness direction formed therein,
A wiring laminated portion in which a polymer material dielectric layer and a conductor layer are laminated on each of the first side and the second side of the support base is formed,
A capacitor including a ceramic dielectric layer is formed only in the first side wiring laminated portion located on the first side,
The first side wiring laminated portion includes a composite laminated portion in which a polymer material dielectric layer, a conductor layer forming one electrode of a capacitor, and a ceramic dielectric layer are laminated in contact with each other in this order from the support base side. And a conductor layer forming the other electrode of the capacitor is formed so as to cover the ceramic dielectric layer,
The second-side wiring laminated portion located on the second side is the polymer material dielectric contained in the composite laminated portion at a layer level corresponding to the composite laminated portion on the first side counted from the support base. A wiring board comprising a polymer material dielectric layer having a thickness increased from that of the layer.
The wiring board according to claim 8 or 9, wherein, in the second wiring laminated portion, a plurality of polymer material dielectric layers having increased thicknesses are formed via a conductor layer.
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010087499A (en) * | 2008-09-30 | 2010-04-15 | Ibiden Co Ltd | Method of manufacturing capacitor device |
US10362677B2 (en) | 2016-02-03 | 2019-07-23 | Fujitsu Limited | Capacitor built-in multilayer wiring substrate and manufacturing method thereof |
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2006
- 2006-02-16 JP JP2006040003A patent/JP2006261658A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010087499A (en) * | 2008-09-30 | 2010-04-15 | Ibiden Co Ltd | Method of manufacturing capacitor device |
US10362677B2 (en) | 2016-02-03 | 2019-07-23 | Fujitsu Limited | Capacitor built-in multilayer wiring substrate and manufacturing method thereof |
US10701808B2 (en) | 2016-02-03 | 2020-06-30 | Fujitsu Limited | Capacitor built-in multilayer wiring substrate and manufacturing method thereof |
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