JP2006258945A

JP2006258945A - Display apparatus and display driving circuit

Info

Publication number: JP2006258945A
Application number: JP2005073363A
Authority: JP
Inventors: Katsumi Watanabe; 克己渡辺
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2005-03-15
Filing date: 2005-03-15
Publication date: 2006-09-28

Abstract

<P>PROBLEM TO BE SOLVED: To reduce deterioration of display caused by the voltage drop of a signal in wiring arranged in a display element. <P>SOLUTION: The display apparatus comprises; a scanning electrode and a signal electrode which are arranged so as to cross each other on glass substrates facing each other; a scanning electrode driving circuit for sequentially selecting the scanning electrode; and a signal electrode driving circuit which applies a grayscale signal for defining a grayscale of a pixel to the signal electrode. The scanning electrode driving circuit makes a selection period of the scanning electrode longer, as the scanning electrode which is sequentially selected becomes farther from a signal output terminal of the signal electrode driving circuit. The signal electrode driving circuit applies the grayscale signal which defines the grayscale of the pixel on the selected scanning electrode, to the signal electrode during the period according to the selection period of each scanning electrode. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、表示装置が備えるストライプ状電極での電圧降下に起因する表示輝度のばらつきを抑制する技術に関する。 The present invention relates to a technique for suppressing variations in display luminance caused by a voltage drop at a stripe electrode included in a display device.

小型の液晶表示器（Liquid Crystal Display、以下、LCDと呼ぶ）モジュールは、図７（ａ）に示すようなガラス基板７１上にドライバＬＳＩ（駆動回路）を配置した構成のＣＯＧ（Chip
on Glass）実装、図７（ｂ）に示すようなフレキシブル基板７３上に駆動回路７２を配置し、該フレキシブル基板７３をガラス基板７１に接続したＣＯＦ（Chip
on Flexible）実装、図７（ｃ）に示すようなキャリアテープ７４上に駆動回路７２を配置し、該キャリアテープ７４をガラス基板７１に接続した構成のＴＣＰ（Tape
Carrier Package）実装といった工法で製造されている。 A small liquid crystal display (hereinafter referred to as LCD) module is a COG (Chip) having a configuration in which a driver LSI (driving circuit) is arranged on a glass substrate 71 as shown in FIG.
COF (Chip) in which a driving circuit 72 is arranged on a flexible substrate 73 as shown in FIG. 7B and the flexible substrate 73 is connected to the glass substrate 71.
on Flexible) mounting, a TCP (Tape having a structure in which a drive circuit 72 is arranged on a carrier tape 74 as shown in FIG. 7C and the carrier tape 74 is connected to a glass substrate 71.
It is manufactured by a method such as Carrier Package).

一例として、ここでは図３及び図８を用いて、ＣＯＦ実装のＬＣＤモジュールの構造及びその動作を説明する。図３に示すように、ＣＯＦ実装のＬＣＤモジュール１は、駆動回路２と、フレキシブル基板３と、ＬＣＤパネル４から構成される。フレキシブル基板３上には、駆動回路２とＬＣＤパネル４の駆動信号入力端子４１とを接続するための複数の配線３１が形成されている。各配線３１の長さは等しくならないため、駆動回路２からＬＣＤパネル４までの配線抵抗値は、個々の配線３１毎に異なる。 As an example, the structure and operation of a COF-mounted LCD module will be described with reference to FIGS. As shown in FIG. 3, the COF-mounted LCD module 1 includes a drive circuit 2, a flexible substrate 3, and an LCD panel 4. A plurality of wirings 31 for connecting the drive circuit 2 and the drive signal input terminals 41 of the LCD panel 4 are formed on the flexible substrate 3. Since the lengths of the wirings 31 are not equal, the wiring resistance values from the drive circuit 2 to the LCD panel 4 are different for each wiring 31.

このような構成のＬＣＤモジュール１において、駆動回路２は、図８に示すような駆動信号を出力し、ＬＣＤパネル４はそれに応じた画像を表示する。すなわち、図８（ａ）〜（ｃ）に示す走査信号により選択された走査電極４２上の画素の階調が、図８（ｄ）に示す階調信号の電圧により定義され、画素の集合である表示部に画像が表示される。 In the LCD module 1 having such a configuration, the drive circuit 2 outputs a drive signal as shown in FIG. 8, and the LCD panel 4 displays an image corresponding to the drive signal. That is, the gradation of the pixel on the scanning electrode 42 selected by the scanning signal shown in FIGS. 8A to 8C is defined by the voltage of the gradation signal shown in FIG. An image is displayed on a certain display unit.

このとき、駆動回路２から各画素までの配線抵抗値がいずれも無視し得る程度に微少である場合には、配線での電圧降下による駆動信号の劣化はあまり問題とならない。しかし、配線は細線であるため、単位長さ当たりの抵抗値が比較的大きく、配線の長さの違いにより、駆動信号波形の立ち上がり時間が異なり、また、電圧降下が異なっている。すなわち、駆動回路２からの配線長が長い画素ほど画素を挟む電極にかかる実効電圧が低くなる。このため、駆動回路２からの配線長が長い画素と、駆動回路２からの配線長が短い画素とで、同一駆動信号が入力されたときの表示輝度が異なるという問題がある。 At this time, when the wiring resistance value from the driving circuit 2 to each pixel is so small that it can be ignored, the deterioration of the driving signal due to the voltage drop in the wiring is not a problem. However, since the wiring is a thin line, the resistance value per unit length is relatively large, and the rise time of the drive signal waveform differs and the voltage drop differs depending on the length of the wiring. That is, the effective voltage applied to the electrodes sandwiching the pixel becomes lower as the wiring length from the drive circuit 2 is longer. For this reason, there is a problem that the display luminance when the same drive signal is input is different between a pixel having a long wiring length from the driving circuit 2 and a pixel having a short wiring length from the driving circuit 2.

上記問題に対して、駆動回路２からＬＣＤパネル４の駆動信号入力端子４１までの各配線抵抗値を一定値に設定することが特許文献１と特許文献２に開示されている。
特開平６−６７１９１号公報特開平１１−３２７４６４号公報 With respect to the above problem, Patent Documents 1 and 2 disclose that each wiring resistance value from the drive circuit 2 to the drive signal input terminal 41 of the LCD panel 4 is set to a constant value.
JP-A-6-67191 JP-A-11-327464

しかしながら、特許文献１と特許文献２に開示されている手法では、駆動回路２からＬＣＤパネル４の駆動信号入力端子４１までの配線抵抗値を一定値にするにとどまり、ＬＣＤパネル４の駆動信号入力端子４１から選択された画素までの電極配線長には差が残る。そして、走査電極４２及び信号電極４３は、単位長さ当たりの抵抗値が大きいＩＴＯ（Indium
Tin Oxide）の微細な薄膜で形成されるため、駆動信号入力端子４１からの距離によって駆動信号入力端子４１から画素までの配線抵抗値に大きな差が現れる。 However, in the methods disclosed in Patent Document 1 and Patent Document 2, the wiring resistance value from the drive circuit 2 to the drive signal input terminal 41 of the LCD panel 4 is limited to a constant value. A difference remains in the electrode wiring length from the terminal 41 to the selected pixel. The scanning electrode 42 and the signal electrode 43 are made of ITO (Indium) having a large resistance value per unit length.
Since it is formed of a thin thin film of Tin Oxide), a large difference appears in the wiring resistance value from the drive signal input terminal 41 to the pixel depending on the distance from the drive signal input terminal 41.

このため、ＬＣＤパネル４の駆動信号入力端子４１から遠い画素ほど、画素を挟む電極間にかかる実効電圧が低くなり、同じ駆動信号が入力されたときの表示輝度が、駆動信号入力端子４１から画素までの距離によってばらつくという問題がある。 For this reason, the effective voltage applied between the electrodes sandwiching the pixel becomes lower as the pixel is farther from the drive signal input terminal 41 of the LCD panel 4, and the display luminance when the same drive signal is input is from the drive signal input terminal 41 to the pixel. There is a problem that it varies depending on the distance to.

特に、フレーム毎に階調信号の極性を走査信号に対して反転させるフレーム反転駆動方式で、駆動回路２が画面の下側に配置され、第１（一番上）の走査電極から順番に走査する駆動方法の場合には、極性反転時の駆動信号の急激な変化に追随できず、実効電圧が大きく低下し、第１の走査電極上の画素で表示輝度のばらつきが顕著になる。 In particular, in the frame inversion driving method in which the polarity of the gradation signal is inverted with respect to the scanning signal for each frame, the driving circuit 2 is arranged on the lower side of the screen and sequentially scans from the first (top) scanning electrode. In the case of the driving method, the rapid change of the driving signal at the time of polarity reversal cannot be followed, the effective voltage is greatly reduced, and the display luminance variation becomes remarkable in the pixels on the first scan electrode.

また、液晶表示器の画素密度が上がり電極配線が細くなるほど、ＬＣＤパネル４のサイズが大きくなりパネル内での画素毎の配線長の差が大きくなるほど、駆動信号入力端子４１から画素までの距離によって表示輝度がばらつくという問題が顕著になる。 Further, as the pixel density of the liquid crystal display increases and the electrode wiring becomes thinner, the size of the LCD panel 4 increases and the difference in wiring length for each pixel in the panel increases, so that the distance from the drive signal input terminal 41 to the pixel increases. The problem that the display brightness varies becomes significant.

電極の配線抵抗値の差に起因した表示輝度のばらつきは、液晶表示器に限らず、格子状に配置された電極間の電位差により表示輝度を変化させる表示器、例えば、エレクトロルミネッセンス（EL）ディスプレイ、プラズマディスプレイ等でも共通に起こる問題である。 Variations in display brightness due to differences in electrode wiring resistance values are not limited to liquid crystal displays, but a display that changes display brightness due to a potential difference between electrodes arranged in a grid, such as an electroluminescence (EL) display This problem also occurs in plasma displays and the like.

本発明は、上記実情に鑑みてなされたもので、ムラの少ない表示を可能とすることを目的とする。
また、本発明は、表示素子内に配置された配線での信号の電圧降下に起因する表示の劣化を低減する技術を提供することを他の目的とする。 The present invention has been made in view of the above circumstances, and an object thereof is to enable display with little unevenness.
Another object of the present invention is to provide a technique for reducing display deterioration caused by a voltage drop of a signal in a wiring arranged in a display element.

本発明の第１の観点に係る表示装置は、互いに対向したガラス基板上に直交するように配置された走査電極と信号電極と、前記走査電極を順次選択する走査電極駆動回路と、画素の階調を定義する階調信号を前記信号電極に印加する信号電極駆動回路と、を備える表示装置において、前記走査電極駆動回路は、順次選択する前記走査電極の位置が前記信号電極駆動回路の信号出力端子から遠くなるに従って、当該走査電極毎に選択期間を長くし、前記信号電極駆動回路は、各前記走査電極の選択期間に応じた期間、選択された走査電極上の画素の階調を定義する階調信号を信号電極に印加する、ことを特徴とする。 A display device according to a first aspect of the present invention includes a scan electrode and a signal electrode that are arranged on a glass substrate facing each other, a scan electrode drive circuit that sequentially selects the scan electrode, and a pixel level. And a signal electrode driving circuit that applies a gradation signal defining a tone to the signal electrode. The scanning electrode driving circuit is configured such that a position of the scanning electrode that is sequentially selected is a signal output of the signal electrode driving circuit. As the distance from the terminal increases, the selection period is increased for each scan electrode, and the signal electrode driving circuit defines the gray level of the pixel on the selected scan electrode for a period corresponding to the selection period of each scan electrode. A gradation signal is applied to the signal electrode.

前記走査電極駆動回路と前記信号電極駆動回路とは、前記ガラス基板上の信号電極の位置に応じて生ずる前記階調信号における電圧降下を補償するように、各走査電極の選択期間を長くし、階調信号の印加時間を対応して長くしてもよい。 The scanning electrode driving circuit and the signal electrode driving circuit extend a selection period of each scanning electrode so as to compensate for a voltage drop in the gradation signal generated according to the position of the signal electrode on the glass substrate, The application time of the gradation signal may be lengthened correspondingly.

なお、本発明において、走査電極の選択時間とは、走査信号が選択電圧となっている時間を指すのではなく、走査信号が選択電圧となり、且つ、所望の階調信号が印加されている、実質的な選択時間を指すものとする。 In the present invention, the scanning electrode selection time does not indicate the time when the scanning signal is at the selection voltage, but the scanning signal is at the selection voltage and a desired gradation signal is applied. It shall refer to a substantial selection time.

本発明の第２の観点に係る表示駆動回路は、走査電極と信号電極とを備える表示素子に接続され、前記走査電極を順次選択する走査電極駆動回路と、画素の階調を定義する階調信号を前記信号電極に印加する信号電極駆動回路と、を備える表示駆動装置において、前記走査電極駆動回路は、表示素子上での前記走査電極の位置が前記信号電極駆動回路から遠くなるに従って、その走査電極毎の選択期間を長くし、前記信号電極駆動回路は、各前記走査電極の選択期間に応じた期間、選択された走査電極上の画素の階調を定義する階調信号を信号電極に印加する、ことを特徴とする。 A display driving circuit according to a second aspect of the present invention is connected to a display element having a scanning electrode and a signal electrode, and a scanning electrode driving circuit that sequentially selects the scanning electrode, and a gray level that defines a gray level of the pixel A signal electrode driving circuit for applying a signal to the signal electrode, wherein the scanning electrode driving circuit is configured such that the position of the scanning electrode on the display element becomes farther from the signal electrode driving circuit. The selection period for each scan electrode is lengthened, and the signal electrode driving circuit uses, as a signal electrode, a gradation signal that defines the gradation of the pixel on the selected scan electrode for a period corresponding to the selection period of each scan electrode. It is characterized by applying.

表示装置が備えるストライプ状電極での電圧降下に起因する、画素を挟む電極間にかかる実効電圧のばらつきを補償でき、これにより表示器の表示輝度のばらつきが抑制されたムラの少ない表示が可能となる。 It is possible to compensate for variations in effective voltage between electrodes sandwiching pixels due to a voltage drop at the striped electrodes provided in the display device, which enables display with less unevenness with suppressed display luminance variations. Become.

（実施形態１）
以下、図面を参照して本発明の実施形態１について説明する。
本発明の実施形態１に係るＬＣＤモジュール１の構成は、基本的に図３を用いて説明した従来のＬＣＤモジュール１の構成と同一である。すなわち、ＬＣＤモジュール１は、駆動回路２と、フレキシブル基板３と、ＬＣＤパネル４から構成される。 (Embodiment 1)
Embodiment 1 of the present invention will be described below with reference to the drawings.
The configuration of the LCD module 1 according to Embodiment 1 of the present invention is basically the same as the configuration of the conventional LCD module 1 described with reference to FIG. That is, the LCD module 1 includes a drive circuit 2, a flexible substrate 3, and an LCD panel 4.

駆動回路２は、図２に示すように、走査電極駆動回路２２と信号電極駆動回路２３とに接続されて走査電極駆動回路２２と信号電極駆動回路２３に水平同期信号ＨＳＹＮＣを供給するタイミング制御部２１と、走査電極４２に接続され走査電極４２に走査信号を順次印加することにより走査電極４２を走査する走査電極駆動回路２２と、信号電極４３に接続され走査電極駆動回路２２の動作に同期して信号電極４３に階調信号を印加する信号電極駆動回路２３と、信号電極駆動回路２３に接続され信号電極駆動回路２３に階調データを供給するフレームバッファ２４から構成される。 As shown in FIG. 2, the drive circuit 2 is connected to the scan electrode drive circuit 22 and the signal electrode drive circuit 23, and supplies a horizontal synchronization signal HSYNC to the scan electrode drive circuit 22 and the signal electrode drive circuit 23. 21, a scan electrode drive circuit 22 that scans the scan electrode 42 by sequentially applying a scan signal to the scan electrode 42 connected to the scan electrode 42, and is synchronized with the operation of the scan electrode drive circuit 22 connected to the signal electrode 43. The signal electrode driving circuit 23 applies a gradation signal to the signal electrode 43, and the frame buffer 24 is connected to the signal electrode driving circuit 23 and supplies gradation data to the signal electrode driving circuit 23.

タイミング制御部２１は、ダウンカウンタ２１１と、アップカウンタ２１２と、オア回路２１３から構成される。タイミング制御部２１は、選択信号及び階調信号を変化させるタイミングを定義する信号を出力する。
ダウンカウンタ２１１は、１フレーム周期毎に図示せぬ表示制御部から供給される垂直同期信号ＶＳＹＮＣに応答して、所定のバイナリ値Ｎを取り込み、アップカウンタ２１２の出力に応答して、カウント値を−１する。
アップカウンタ２１２は、オア回路２１３からの出力でリセットされ、図示せぬ発振回路からクロック端子に供給されるクロック信号をカウントし、カウント値がダウンカウンタ２１１の出力値と一致するとパルス信号を出力する。
オア回路２１３は、水平同期信号ＶＳＹＮＣとアップカウンタ２１２の出力信号との論理和をとってアップカウンタ２１２のリセット端子に供給する。また、オア回路２１３の出力は、水平同期信号ＨＳＹＮＣとして走査電極駆動回路２２と信号電極駆動回路２３とフレームバッファ２４に供給される。 The timing control unit 21 includes a down counter 211, an up counter 212, and an OR circuit 213. The timing control unit 21 outputs a signal that defines the timing for changing the selection signal and the gradation signal.
The down counter 211 fetches a predetermined binary value N in response to a vertical synchronization signal VSYNC supplied from a display control unit (not shown) every frame period, and in response to the output of the up counter 212, counts down the count value. -1.
The up counter 212 is reset by the output from the OR circuit 213, counts the clock signal supplied from the oscillation circuit (not shown) to the clock terminal, and outputs a pulse signal when the count value matches the output value of the down counter 211. .
The OR circuit 213 takes the logical sum of the horizontal synchronization signal VSYNC and the output signal of the up counter 212 and supplies it to the reset terminal of the up counter 212. The output of the OR circuit 213 is supplied to the scan electrode drive circuit 22, the signal electrode drive circuit 23, and the frame buffer 24 as a horizontal synchronization signal HSYNC.

走査電極駆動回路２２は、シフトレジスタ２２１と、走査信号出力段２２２から構成される。走査電極駆動回路２２は、垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣとに基づき、走査電極４２に印加する選択信号を出力する。
シフトレジスタ２２１は、垂直同期信号ＶＳＹＮＣに応答して、所定の初期値を取り込み、タイミング制御部２１からの水平同期信号ＨＳＹＮＣに応答して、出力値を１ビットずつシフトする。所定の初期値は第１（一番上）の走査電極４２に対応する先頭のビットのみハイレベルで他のビットはローレベルである。
走査信号出力段２２２は、シフトレジスタ２２１の出力に応答して、走査信号を走査電極４２に供給する。 The scan electrode drive circuit 22 includes a shift register 221 and a scan signal output stage 222. The scan electrode drive circuit 22 outputs a selection signal to be applied to the scan electrode 42 based on the vertical synchronization signal VSYNC and the horizontal synchronization signal HSYNC.
The shift register 221 takes a predetermined initial value in response to the vertical synchronization signal VSYNC, and shifts the output value bit by bit in response to the horizontal synchronization signal HSYNC from the timing control unit 21. The predetermined initial value is high level only for the first bit corresponding to the first (top) scan electrode 42, and the other bits are low level.
The scanning signal output stage 222 supplies the scanning signal to the scanning electrode 42 in response to the output of the shift register 221.

信号電極駆動回路２３は、ラッチ回路２３１、階調信号出力段２３２から構成される。信号電極駆動回路２３は、フレームバッファ２４から供給される階調データと、水平同期信号ＨＳＹＮＣとに基づき、階調信号を出力する。
ラッチ回路２３１は、第１のラッチと第２のラッチから構成される。
第１のラッチと第２のラッチは、水平同期信号ＨＳＹＮＣに同期してその役割を交替しながら、階調データを更新して出力する。
より具体的に、ラッチ回路２３１の動作を説明する。ある瞬間において、第１ラッチは、出力をハイインピーダンス状態であり、フレームバッファ２４から次に選択される画素行の階調データを受け取り保持する。このとき、第２のラッチは、直前の水平同期信号ＨＳＹＮＣが入力されるより前にあらかじめ受け取っていた現在選択された画素行の階調信号を階調信号出力段２３２に供給する。
水平同期信号ＨＳＹＮＣが入力されると、第１のラッチは、水平同期信号ＨＳＹＮＣが入力されるより前にあらかじめ受け取り保持していた現在選択された画素行の階調信号を出力段２３２に供給し、第２のラッチは、出力をハイインピーダンス状態となり、フレームバッファ２４から次に選択される画素行の階調データを受け取って保持する。
このような動作を繰り返して、ラッチ回路２３１は、階調データを更新して出力する。
階調信号出力段２３２は、タイミング制御部２１からの水平同期信号ＨＳＹＮＣに応答して、ラッチ回路２３１からの階調データを階調信号に変換し、信号電極４３に供給する。 The signal electrode drive circuit 23 includes a latch circuit 231 and a gradation signal output stage 232. The signal electrode drive circuit 23 outputs a gradation signal based on the gradation data supplied from the frame buffer 24 and the horizontal synchronization signal HSYNC.
The latch circuit 231 includes a first latch and a second latch.
The first latch and the second latch update and output the gradation data while changing their roles in synchronization with the horizontal synchronization signal HSYNC.
More specifically, the operation of the latch circuit 231 will be described. At a certain moment, the first latch has the output in a high impedance state, and receives and holds the gradation data of the next selected pixel row from the frame buffer 24. At this time, the second latch supplies the gradation signal output stage 232 with the gradation signal of the currently selected pixel row received in advance before the immediately preceding horizontal synchronization signal HSYNC is input.
When the horizontal synchronization signal HSYNC is input, the first latch supplies the output stage 232 with the gradation signal of the currently selected pixel row received and held in advance before the horizontal synchronization signal HSYNC is input. The second latch is in a high impedance state, and receives and holds the gradation data of the pixel row to be selected next from the frame buffer 24.
By repeating such an operation, the latch circuit 231 updates and outputs the gradation data.
The gradation signal output stage 232 converts the gradation data from the latch circuit 231 into a gradation signal in response to the horizontal synchronization signal HSYNC from the timing control unit 21 and supplies the gradation signal to the signal electrode 43.

フレームバッファ２４は、ＲＡＭ（Random Access Memory）等から構成される。フレームバッファ２４は、図示せぬ表示制御部から供給される１フレーム分の階調データＤＡＴＡを保持し、水平同期信号ＨＳＹＮＣに応答して信号電極駆動回路２３に１本の走査電極４２上の画素（１画素行）分の階調データを順次、供給する。 The frame buffer 24 includes a RAM (Random Access Memory) or the like. The frame buffer 24 holds gradation data DATA for one frame supplied from a display control unit (not shown), and in response to the horizontal synchronization signal HSYNC, the signal electrode driving circuit 23 receives pixels on one scanning electrode 42. Gradation data for (one pixel row) is sequentially supplied.

このような構成のＬＣＤモジュール１における、駆動回路２の動作を、図１を参照して説明する。図１（ａ）に示すように、垂直同期信号ＶＳＹＮＣが各フレーム期間の開始時に供給されると、オア回路２１３を介して図１（ｂ）に示すように、第１の水平同期信号ＨＳＹＮＣが出力される。これにより、走査電極駆動回路２２は、第１行の走査電極４２に選択パルスを図１（ｅ）に示すように供給する。また、信号電極駆動回路２３は、図１（ｈ）に示すように、第１行の走査電極４２上の画素（第１画素行）用の階調信号を各信号電極４３に出力する。 The operation of the drive circuit 2 in the LCD module 1 having such a configuration will be described with reference to FIG. As shown in FIG. 1A, when the vertical synchronization signal VSYNC is supplied at the start of each frame period, the first horizontal synchronization signal HSYNC is supplied via the OR circuit 213 as shown in FIG. Is output. Thereby, the scan electrode driving circuit 22 supplies the selection pulse to the scan electrodes 42 in the first row as shown in FIG. Further, as shown in FIG. 1H, the signal electrode drive circuit 23 outputs a grayscale signal for the pixel (first pixel row) on the scan electrode 42 in the first row to each signal electrode 43.

また、ダウンカウンタ２１１は、所定値Ｎをロードし、アップカウンタ２１２がクロック信号のカウント値がＮになるまでカウントする。第１の水平同期信号の出力（＝垂直同期信号の出力タイミング）から、一定時間が経過してアップカウンタ２１２のカウント値がＮに達すると、アップカウンタ２１２がパルスを出力し、これが、オア回路２１３を介して１フレーム内の第２の水平同期信号ＨＳＹＮＣとして出力される。これにより、走査電極駆動回路２２は、図１（ｅ）に示すように第１行の走査電極４２への選択パルスの供給を停止し、図１（ｆ）に示すように第２行の走査電極４２への選択パルスの供給を開始する。また、信号電極駆動回路２３は、図１（ｈ）に示すように、第２画素行用の階調信号を各信号電極４３に出力する。 The down counter 211 loads a predetermined value N, and the up counter 212 counts until the count value of the clock signal becomes N. When the count value of the up counter 212 reaches N after a predetermined time has elapsed from the output of the first horizontal synchronizing signal (= vertical synchronizing signal output timing), the up counter 212 outputs a pulse, which is an OR circuit. The second horizontal synchronization signal HSYNC in one frame is output via 213. As a result, the scan electrode drive circuit 22 stops supplying the selection pulse to the scan electrode 42 in the first row as shown in FIG. 1E, and scans in the second row as shown in FIG. 1F. Supply of the selection pulse to the electrode 42 is started. In addition, the signal electrode drive circuit 23 outputs a gradation signal for the second pixel row to each signal electrode 43 as shown in FIG.

一方、アップカウンタ２１２の出力パルスは、ダウンカウンタ２１１のクロック端子にも供給され、ダウンカウンタ２１１のカウント値はＮ−１となる。従って、アップカウンタ２１２は、カウント値がＮ−１に達した時点で、パルスを出力する。
このような動作を繰り返すことにより、ダウンカウンタ２１１のカウント値はＮ、Ｎ−１、Ｎ−２…と変化し、アップカウンタ２１２がクロック信号をＮ、Ｎ−１、Ｎ−２…とカウントする間、第１，第２…の走査電極４２に、選択パルスが印加されることになる。すなわち、走査電極４２が１つだけ信号電極駆動回路２３に近くなるに従って、その走査電極４２の選択時間が１クロック分だけ短くなる。換言すれば、走査電極４２が１つだけ信号電極駆動回路２３から遠くなるに従って、その走査電極４２の選択時間が１クロック分だけ長くなる。 On the other hand, the output pulse of the up counter 212 is also supplied to the clock terminal of the down counter 211, and the count value of the down counter 211 becomes N-1. Therefore, the up counter 212 outputs a pulse when the count value reaches N-1.
By repeating such an operation, the count value of the down counter 211 changes to N, N-1, N-2..., And the up counter 212 counts the clock signal as N, N-1, N-2. In the meantime, the selection pulse is applied to the first, second,... Scanning electrodes 42. That is, as only one scanning electrode 42 comes closer to the signal electrode driving circuit 23, the selection time of the scanning electrode 42 is shortened by one clock. In other words, as only one scanning electrode 42 is moved away from the signal electrode driving circuit 23, the selection time of the scanning electrode 42 is increased by one clock.

なお、ダウンカウンタ２１１がロードする所定値Ｎと、クロック信号の周期は、信号電極駆動回路２３から最も遠い走査電極４２に対してはクロック信号の周期のＮ倍の選択期間とし、選択する走査電極４２が１本近づく毎に選択時間がクロック信号の１周期分だけ減少することで実効電圧の低下を補償できるように選ばれている。
なお、本発明においては、補償とは実効電圧の差を完全に打ち消すことのみを意味するのではなく、輝度の差を人間が視認できない程度に抑制するように実効電圧の差を打ち消すことをも含むものとする。 The predetermined value N loaded by the down counter 211 and the cycle of the clock signal are set to a selection period N times the cycle of the clock signal for the scan electrode 42 farthest from the signal electrode drive circuit 23, and the scan electrode to be selected. The selection time is selected so as to compensate for the decrease in effective voltage by reducing the selection time by one cycle of the clock signal each time one 42 approaches.
In the present invention, compensation does not mean that the difference in effective voltage is completely canceled, but also that the difference in effective voltage is canceled so that the difference in luminance is suppressed to a level that cannot be visually recognized by humans. Shall be included.

ＬＣＤモジュール１の構成要素の説明に戻って、図３に示すように、フレキシブル基板３上には、配線３１が形成される。配線３１の一端は、駆動回路２に接続され、配線３１の他端はＬＣＤパネル４の信号入力端子４１に接続される。 Returning to the description of the components of the LCD module 1, as shown in FIG. 3, the wiring 31 is formed on the flexible substrate 3. One end of the wiring 31 is connected to the drive circuit 2, and the other end of the wiring 31 is connected to the signal input terminal 41 of the LCD panel 4.

図４に示すように、ＬＣＤパネル４には複数の走査電極４２と信号電極４３が格子状に配置されている。走査電極４２と信号電極４３との間には液晶が充填されており、走査電極４２と信号電極４３とが交差する箇所に画素が形成される。そして、各画素の位置で液晶を挟んで対向する走査電極４２と信号電極４３との間の電位差に依存して液晶の配向が変化し、画素の明暗として視認される。ここで、走査電極４２及び信号電極４３は、ＩＴＯの微細な薄膜で形成されており、単位長さ当たりの抵抗値が大きい。このためＬＣＤパネル４の駆動信号入力端子４１から各画素までの抵抗値は各画素で異なる。 As shown in FIG. 4, the LCD panel 4 has a plurality of scanning electrodes 42 and signal electrodes 43 arranged in a grid pattern. Liquid crystal is filled between the scanning electrode 42 and the signal electrode 43, and a pixel is formed at a location where the scanning electrode 42 and the signal electrode 43 intersect. Then, the orientation of the liquid crystal changes depending on the potential difference between the scanning electrode 42 and the signal electrode 43 facing each other across the liquid crystal at the position of each pixel, and is visually recognized as the brightness of the pixel. Here, the scanning electrode 42 and the signal electrode 43 are formed of a thin thin film of ITO and have a large resistance value per unit length. Therefore, the resistance value from the drive signal input terminal 41 of the LCD panel 4 to each pixel is different for each pixel.

このように構成されたＬＣＤモジュール１において、駆動回路２から図１（ｅ）〜（ｇ）に示したような走査信号と、図１（ｈ）に示したような階調信号とがＬＣＤパネル４に供給されると、走査信号が選択電圧となった走査電極４２上の画素の輝度は、階調信号に対応して変化する。 In the LCD module 1 configured as described above, the scanning signal as shown in FIGS. 1E to 1G and the gradation signal as shown in FIG. 4, the luminance of the pixel on the scanning electrode 42 where the scanning signal becomes the selection voltage changes corresponding to the gradation signal.

階調信号の波形は、駆動信号入力端子４１上では図１（ｈ）が示すような理想的な波形に近い。しかし、信号電極４３を伝搬して画素の位置に達する間に、電極が持つ抵抗値に起因して立ち上がり時間の長期化や電圧低下といった波形の劣化が起こる。このため、画素を挟む電極間に係る実効電圧は降下する。そして、選択した走査電極４２が信号電極駆動回路２３から遠くなるに従って配線抵抗値が大きくなるため、電圧降下の度合いが激しくなる。本実施形態の駆動回路２は、選択した走査電極４２が１つ信号電極駆動回路２３から遠くなるに従って、その走査電極４２の選択時間を１クロック分だけ長くする。これにより、走査電極４２の選択期間に応じた期間、階調信号を信号電極４３に印加することで、劣化した階調信号が立ち上がるための時間を確保する。その結果、画素を挟む電極間に係る実効電圧の低下が補償される。 The waveform of the gradation signal is close to an ideal waveform as shown in FIG. However, while propagating through the signal electrode 43 and reaching the position of the pixel, waveform deterioration such as a long rise time and a voltage drop occurs due to the resistance value of the electrode. For this reason, the effective voltage between the electrodes sandwiching the pixel drops. Since the wiring resistance value increases as the selected scanning electrode 42 becomes farther away from the signal electrode driving circuit 23, the degree of voltage drop increases. The drive circuit 2 of this embodiment increases the selection time of the scan electrode 42 by one clock as the selected scan electrode 42 becomes farther from the signal electrode drive circuit 23. Thus, by applying the gradation signal to the signal electrode 43 for a period corresponding to the selection period of the scanning electrode 42, a time for the deteriorated gradation signal to rise is ensured. As a result, a decrease in effective voltage between the electrodes sandwiching the pixel is compensated.

このように、本実施形態の表示装置及び表示駆動回路は、選択した走査電極４２の信号電極駆動回路２３からの距離に従って、走査電極４２の選択時間と階調信号の印加時間とを長くすることで、表示装置が備えるストライプ状電極での電圧降下に起因する実効電圧のばらつきを抑制する。その結果、本実施形態の表示装置及び表示駆動回路は、ムラの少ない表示を可能とする。 As described above, the display device and the display drive circuit of the present embodiment extend the selection time of the scan electrode 42 and the application time of the gradation signal according to the distance of the selected scan electrode 42 from the signal electrode drive circuit 23. Thus, variation in effective voltage due to a voltage drop at the striped electrode included in the display device is suppressed. As a result, the display device and the display drive circuit according to the present embodiment enable display with less unevenness.

（実施形態２）
実施形態１では、駆動回路２が、走査電極４２の選択時間と、階調信号の印加時間とは同一の時間とし、その時間を信号電極駆動回路２３から遠くなるに従って長くする駆動信号を出力する場合を例に説明をした。同様の効果を得ることのできる他の手法として、駆動回路２が、走査電極４２の選択時間は一定の時間とし、階調信号の印加時間のみを信号電極駆動回路２３から遠くなるに従って長くする駆動信号を出力することにより、走査電極４２の実質的な選択時間を信号電極駆動回路２３から遠くなるに従って長くする手法がある。 (Embodiment 2)
In the first embodiment, the drive circuit 2 outputs a drive signal in which the selection time of the scan electrode 42 and the application time of the gradation signal are the same time, and the time is increased as the distance from the signal electrode drive circuit 23 increases. The case was explained as an example. As another method capable of obtaining the same effect, the driving circuit 2 drives the scanning electrode 42 so that the selection time of the scanning electrode 42 is constant, and only the gradation signal application time is increased as the distance from the signal electrode driving circuit 23 increases. There is a technique in which a substantial selection time of the scanning electrode 42 is increased as the distance from the signal electrode driving circuit 23 increases by outputting a signal.

以下、図面を参照して本発明の実施形態２について説明する。
本実施形態に係るＬＣＤモジュール１の構成は基本的に図３を用いて説明した従来のＬＣＤモジュール１の構成と同一である。すなわち、ＬＣＤモジュール１は、駆動回路２と、フレキシブル基板３と、ＬＣＤパネル４から構成される。 The second embodiment of the present invention will be described below with reference to the drawings.
The configuration of the LCD module 1 according to the present embodiment is basically the same as the configuration of the conventional LCD module 1 described with reference to FIG. That is, the LCD module 1 includes a drive circuit 2, a flexible substrate 3, and an LCD panel 4.

駆動回路２は、図６に示すように、走査電極駆動回路２２と信号電極駆動回路２３に接続されて走査電極駆動回路２２と信号電極駆動回路２３に水平同期信号ＨＳＹＮＣ及び階調信号許可信号Ｅｎを供給するタイミング制御部２１と、走査電極４２に接続され、走査電極４２に走査信号を順次印加することにより走査電極４２を走査する走査電極駆動回路２２と、信号電極４３に接続され、走査電極駆動回路２２の動作に同期して、信号電極４３に階調信号を印加する信号電極駆動回路２３とを備える。 As shown in FIG. 6, the drive circuit 2 is connected to the scan electrode drive circuit 22 and the signal electrode drive circuit 23, and the scan electrode drive circuit 22 and the signal electrode drive circuit 23 are connected to the horizontal synchronization signal HSYNC and the gradation signal enable signal En. Is connected to the scanning electrode 42, and is connected to the scanning electrode 42. The scanning electrode driving circuit 22 that scans the scanning electrode 42 by sequentially applying scanning signals to the scanning electrode 42 and the signal electrode 43 are connected to the scanning electrode 42. In synchronization with the operation of the drive circuit 22, a signal electrode drive circuit 23 that applies a gradation signal to the signal electrode 43 is provided.

タイミング制御部２１は、ダウンカウンタ２１１と、アップカウンタ２１２と、オア回路２１３と、発振回路２１４から構成される。タイミング制御部２１は、選択信号及び階調信号を変化させるタイミングを定義する信号を出力する。
ダウンカウンタ２１１は、１フレーム周期毎に図示せぬ表示制御部から供給される垂直同期信号ＶＳＹＮＣに応答して、所定のバイナリ値Ｎを取り込み、オア回路２１３の出力に応答して、カウント値を−１する。 The timing control unit 21 includes a down counter 211, an up counter 212, an OR circuit 213, and an oscillation circuit 214. The timing control unit 21 outputs a signal that defines the timing for changing the selection signal and the gradation signal.
The down counter 211 fetches a predetermined binary value N in response to a vertical synchronization signal VSYNC supplied from a display control unit (not shown) every frame period, and in response to an output of the OR circuit 213, counts down the count value. -1.

アップカウンタ２１２は、オア回路２１３からの出力でリセットされ、図示せぬ発振回路からクロック端子に供給されるクロック信号をカウントし、カウント値がダウンカウンタ２１１の出力値と一致すると出力をハイレベルにする。アンプカウンタ２１２の出力信号は、階調信号許可信号Ｅｎとして信号電極駆動回路２３に供給される。
オア回路２１３は、垂直同期信号ＶＳＹＮＣと発振回路２１４の出力信号との論理和をとって、水平同期信号ＨＳＹＮＣとして、走査電極駆動回路２２と、信号電極駆動回路２３と、フレームバッファ２４とに供給する。また、オア回路２１３の出力信号は、ダウンカウンタ２１１のクロック端子と、アップカウンタ２１２のリセット端子にも供給される。
発振回路２１４は、走査信号の選択を切り替えるためのパルス信号を、所定の周期でオア回路２１３に供給する。 The up counter 212 is reset by the output from the OR circuit 213, counts the clock signal supplied from the oscillation circuit (not shown) to the clock terminal, and when the count value matches the output value of the down counter 211, the output is set to the high level. To do. The output signal of the amplifier counter 212 is supplied to the signal electrode drive circuit 23 as the gradation signal permission signal En.
The OR circuit 213 takes the logical sum of the vertical synchronization signal VSYNC and the output signal of the oscillation circuit 214, and supplies it as the horizontal synchronization signal HSYNC to the scan electrode drive circuit 22, the signal electrode drive circuit 23, and the frame buffer 24. To do. The output signal of the OR circuit 213 is also supplied to the clock terminal of the down counter 211 and the reset terminal of the up counter 212.
The oscillation circuit 214 supplies a pulse signal for switching the selection of the scanning signal to the OR circuit 213 at a predetermined cycle.

走査電極駆動回路２２は、シフトレジスタ２２１と、走査信号出力段２２２から構成される。走査電極駆動回路２２は、垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣとに基づき、走査電極４２に印加する選択信号を出力する。
シフトレジスタ２２１は、垂直同期信号ＶＳＹＮＣに応答して、所定の初期値を取り込み、タイミング制御部２１からの素疲弊同期信号ＨＳＹＮＣに応答して、出力値を１ビットずつシフトする。所定の初期値は第１（一番上）の走査電極４２に対応する先頭のビットのみハイレベルで他のビットはローレベルである。
走査信号出力段２２２は、シフトレジスタ２２１の出力に応答して、走査信号を走査電極４２に供給する。 The scan electrode drive circuit 22 includes a shift register 221 and a scan signal output stage 222. The scan electrode drive circuit 22 outputs a selection signal to be applied to the scan electrode 42 based on the vertical synchronization signal VSYNC and the horizontal synchronization signal HSYNC.
The shift register 221 takes a predetermined initial value in response to the vertical synchronization signal VSYNC, and shifts the output value bit by bit in response to the elementary exhaustion synchronization signal HSYNC from the timing control unit 21. The predetermined initial value is high level only for the first bit corresponding to the first (top) scan electrode 42, and the other bits are low level.
The scanning signal output stage 222 supplies the scanning signal to the scanning electrode 42 in response to the output of the shift register 221.

信号電極駆動回路２３は、ラッチ回路２３１、階調信号出力段２３２から構成される。
ラッチ回路２３１は、第１のラッチと第２のラッチから構成される。信号電極駆動回路２３は、フレームバッファ２４から供給されるデータ、水平同期信号ＨＳＹＮＣ及び階調信号許可信号Ｅｎに基づき、階調信号を出力する。 The signal electrode drive circuit 23 includes a latch circuit 231 and a gradation signal output stage 232.
The latch circuit 231 includes a first latch and a second latch. The signal electrode drive circuit 23 outputs a gradation signal based on the data supplied from the frame buffer 24, the horizontal synchronization signal HSYNC, and the gradation signal permission signal En.

第１のラッチと第２のラッチは、水平同期信号ＨＳＹＮＣに同期してその役割を交替しながら、階調データを更新して出力する。
より具体的に、ラッチ回路２３１の動作を説明する。ある瞬間において、第１のラッチは、出力をハイインピーダンス状態とし、フレームバッファ２４から次に選択される画素行の階調データを受け取り保持する。このとき、第２のラッチは、直前の水平同期信号ＨＳＹＮＣが入力されるより前にあらかじめ受け取っていた現在選択された画素行の階調信号を階調信号出力段２３２に供給する。
水平同期信号ＨＳＹＮＣが入力されると、第１のラッチは、水平同期信号ＨＳＹＮＣが入力されるより前にあらかじめ受け取り保持していた現在選択された画素行の階調信号を出力段２３２に供給する。このとき、第２のラッチは、出力をハイインピーダンス状態とし、フレームバッファ２４から次に選択される画素行の階調データを受け取って保持する。
このような動作を繰り返して、ラッチ回路２３１は、階調データを更新して出力する。
階調信号出力段２３２は、タイミング制御部２１からの階調信号許可信号Ｅｎがローレベルの場合、ラッチ回路２３１からの階調データを階調信号に変換し、信号電極４３に供給する。一方、階調信号許可信号Ｅｎがハイレベルの場合には、階調信号出力段２３２は、所定のレベルの階調信号（ここでは最も低い電圧の階調信号）を出力する。 The first latch and the second latch update and output the gradation data while changing their roles in synchronization with the horizontal synchronization signal HSYNC.
More specifically, the operation of the latch circuit 231 will be described. At a certain moment, the first latch sets the output to a high impedance state, receives and holds the gradation data of the next selected pixel row from the frame buffer 24. At this time, the second latch supplies the gradation signal output stage 232 with the gradation signal of the currently selected pixel row received in advance before the immediately preceding horizontal synchronization signal HSYNC is input.
When the horizontal synchronization signal HSYNC is input, the first latch supplies the output stage 232 with the gradation signal of the currently selected pixel row that has been received and held before the horizontal synchronization signal HSYNC is input. . At this time, the second latch sets the output to a high impedance state, and receives and holds the gradation data of the pixel row to be selected next from the frame buffer 24.
By repeating such an operation, the latch circuit 231 updates and outputs the gradation data.
The gradation signal output stage 232 converts the gradation data from the latch circuit 231 into a gradation signal and supplies it to the signal electrode 43 when the gradation signal permission signal En from the timing control unit 21 is at a low level. On the other hand, when the gradation signal permission signal En is at a high level, the gradation signal output stage 232 outputs a predetermined level gradation signal (here, the gradation signal having the lowest voltage).

フレームバッファ２４は、図示せぬ表示制御部から供給される１フレーム分の階調データＤＡＴＡを保持し、水平同期信号ＨＳＹＮＣに応答して信号電極駆動回路２３に１画素行分の階調データを供給する。 The frame buffer 24 holds gradation data DATA for one frame supplied from a display controller (not shown), and the gradation data for one pixel row is stored in the signal electrode drive circuit 23 in response to the horizontal synchronization signal HSYNC. Supply.

このような構成により、図５（ａ）に示すように、垂直同期信号ＶＳＹＮＣが各フレーム期間の開始時に供給されると、オア回路２１３を介して図５（ｂ）に示すように、第１の水平同期信号ＨＳＹＮＣが出力される。これにより、走査電極駆動回路２２は、第１行の走査電極４２に選択パルスを図５（ｅ）に示すように供給する。 With such a configuration, as shown in FIG. 5A, when the vertical synchronization signal VSYNC is supplied at the start of each frame period, as shown in FIG. Horizontal synchronization signal HSYNC is output. Thereby, the scan electrode driving circuit 22 supplies the selection pulse to the scan electrodes 42 in the first row as shown in FIG.

また、ダウンカウンタ２１１は、所定値Ｎをロードし、アップカウンタ２１２は出力をローとして、クロック信号のカウント値がＮになるまでカウントする。アップカウンタ２１２は出力信号（すなわち階調信号許可信号Ｅｎ）がローとなってから一定時間が経過して、アップカウンタ２１２のカウント値がＮに達すると、階調信号許可信号Ｅｎをハイとする。
図５（ｈ）に示すように、信号電極駆動回路２３は、階調信号許可信号Ｅｎがローの期間、第１画素行用の階調信号を各信号電極４３に供給する。また、階調信号許可信号Ｅｎがハイの期間は、最も低い電圧の階調信号を各信号電極４３に供給する。 The down counter 211 loads a predetermined value N, the up counter 212 sets the output to low, and counts until the count value of the clock signal becomes N. The up-counter 212 sets the gradation signal permission signal En to high when a certain time elapses after the output signal (that is, the gradation signal permission signal En) becomes low and the count value of the up counter 212 reaches N. .
As shown in FIG. 5H, the signal electrode drive circuit 23 supplies the grayscale signal for the first pixel row to each signal electrode 43 while the grayscale signal enable signal En is low. Further, during the period when the gradation signal permission signal En is high, the gradation signal having the lowest voltage is supplied to each signal electrode 43.

第１の水平同期信号ＨＳＹＮＣが出力されてから一定の期間が経つと、発振回路２１４からパルス信号が出力され、これがオア回路２１３を介して第２の水平同期信号ＨＳＹＮＣとして出力される。
これにより、走査電極駆動回路２２は、図５（ｅ）に示すように第１行の走査電極４２への選択パルスの供給を停止し、図５（ｆ）に示すように第２行の走査電極４２への選択パルスの供給を開始する。 When a certain period has passed after the first horizontal synchronization signal HSYNC is output, a pulse signal is output from the oscillation circuit 214, and this is output as the second horizontal synchronization signal HSYNC via the OR circuit 213.
As a result, the scan electrode driving circuit 22 stops supplying the selection pulse to the scan electrode 42 in the first row as shown in FIG. 5E, and scans in the second row as shown in FIG. 5F. Supply of the selection pulse to the electrode 42 is started.

一方、発振回路２１４が出力するパルス信号は、オア回路２１３を介して、ダウンカウンタ２１１のクロック端子と、アップカウンタ２１２のリセット端子にも供給される。これにより、ダウンカウンタ２１１のカウント値はＮ−１となる。また、アップカウンタ２１２は、リセット端子にパルスが入力されることにより出力をローとし、カウント値がＮ−１に達した時点で、出力をハイにする。図５（ｈ）に示すように、信号電極駆動回路２３は、Ｅｎ信号がローの期間、第２画素行用の階調信号を各信号電極４３に供給し、Ｅｎ信号がハイになると、最も低い電圧の階調信号を各信号電極４３に供給する。 On the other hand, the pulse signal output from the oscillation circuit 214 is also supplied to the clock terminal of the down counter 211 and the reset terminal of the up counter 212 via the OR circuit 213. Thereby, the count value of the down counter 211 becomes N-1. Further, the up counter 212 sets the output to low when a pulse is input to the reset terminal, and sets the output to high when the count value reaches N-1. As shown in FIG. 5H, the signal electrode driving circuit 23 supplies the gradation signal for the second pixel row to each signal electrode 43 while the En signal is low, and the most when the En signal becomes high. A low voltage gradation signal is supplied to each signal electrode 43.

このような動作を繰り返すことにより、ダウンカウンタ２１１のカウント値はＮ、Ｎ−１、Ｎ−２…と変化し、アップカウンタ２１２がクロック信号をＮ、Ｎ−１、Ｎ−２…とカウントする間、選択された画素行に階調信号が印加されることになる。すなわち、走査電極４２が１つだけ信号電極駆動回路２３に近くなるに従って、その走査電極４２の画素に階調信号が印加される時間が１クロック分だけ短くなる。換言すれば、走査電極４２が１つだけ信号電極駆動回路４２からの距離が遠くなるに従って、その走査電極４２の画素に階調信号が印加される時間が１クロック分だけ長くなる。 By repeating such an operation, the count value of the down counter 211 changes to N, N-1, N-2..., And the up counter 212 counts the clock signal as N, N-1, N-2. Meanwhile, a gradation signal is applied to the selected pixel row. That is, as only one scanning electrode 42 comes closer to the signal electrode driving circuit 23, the time during which the gradation signal is applied to the pixel of the scanning electrode 42 is shortened by one clock. In other words, as the distance from the signal electrode drive circuit 42 is increased by only one scanning electrode 42, the time during which the gradation signal is applied to the pixel of the scanning electrode 42 becomes longer by one clock.

ここで、走査電極４２に選択電圧が印加され、且つ、信号電極４３に階調信号が印加されない時間（図５（ｈ）中、アイドルと示した）は、画素の輝度を変化させるためには使われない時間である。従って、走査電極４２の実質的な選択時間は、走査電極４２に選択電圧が印加されており、且つ、信号電極４３に階調信号が印加されている時間である。本実施形態の駆動回路２は、この実質的な選択時間を、走査電極４２が１つ信号電極駆動回路２３から遠くなるに従って、１クロック分ずつ長くなる。 Here, the time during which the selection voltage is applied to the scanning electrode 42 and the gradation signal is not applied to the signal electrode 43 (shown as idle in FIG. 5H) is for changing the luminance of the pixel. It is time not used. Accordingly, the substantial selection time of the scan electrode 42 is a time during which the selection voltage is applied to the scan electrode 42 and the gradation signal is applied to the signal electrode 43. In the driving circuit 2 of the present embodiment, the substantial selection time is increased by one clock as the scanning electrode 42 is further away from the signal electrode driving circuit 23.

なお、発振回路２１４の発振周期は、垂直同期信号の周期内に全ての走査電極４２の選択期間が完了するように設定され、且つ、アップカウンタ２１２がＮまでカウントするのに要する時間よりも長くなるように設定されている。
また、ダウンカウンタ２１１の所定値Ｎとアップカウンタ２１２に供給されるクロック信号の周期は、信号電極駆動回路２３から最も遠い走査電極４２に対してはクロック信号の周期のＮ倍の選択期間とし、選択する走査電極４２が１本近づく毎に選択時間がクロック信号の１周期分だけ減少することで実効電圧の低下を補償できるような周期に設定されている。
なお、補償とは実効電圧の差を完全に打ち消すことのみを指すのではなく、輝度の差を人間が視認できない程度に抑制するように実効電圧の差を打ち消すことをも含むものとする。 The oscillation period of the oscillation circuit 214 is set so that the selection period of all the scan electrodes 42 is completed within the period of the vertical synchronization signal, and is longer than the time required for the up counter 212 to count up to N. It is set to be.
The period of the clock signal supplied to the predetermined value N of the down counter 211 and the up counter 212 is a selection period N times the period of the clock signal for the scan electrode 42 farthest from the signal electrode drive circuit 23, Each time the selected scanning electrode 42 approaches, the selection time is set to a period that can compensate for a decrease in effective voltage by reducing the selection time by one period of the clock signal.
Compensation does not only mean completely canceling the difference in effective voltage, but also includes canceling out the difference in effective voltage so as to suppress the difference in luminance to such an extent that it cannot be visually recognized by humans.

本実施形態のフレキシブル基板３及びＬＣＤパネル４は、実施形態１におけるフレキシブル基板３及びＬＣＤパネル４と同一の構成である。すなわち、フレキシブル基板３は配線３１により駆動回路２とＬＣＤパネル４とを接続する。また、ＬＣＤパネル４は、走査電極４２と信号電極４３を有し、電極配線の有する抵抗値に起因して駆動信号入力端子４１から各画素までの抵抗値が各画素で異なるものである。 The flexible substrate 3 and the LCD panel 4 of the present embodiment have the same configuration as the flexible substrate 3 and the LCD panel 4 of the first embodiment. That is, the flexible substrate 3 connects the drive circuit 2 and the LCD panel 4 by the wiring 31. In addition, the LCD panel 4 includes scanning electrodes 42 and signal electrodes 43, and the resistance values from the drive signal input terminal 41 to each pixel differ from pixel to pixel due to the resistance value of the electrode wiring.

このように構成されたＬＣＤモジュールにおいて、駆動回路２から図５（ｅ）〜（ｇ）に示すような走査信号と、図５（ｈ）に示すような階調信号とがＬＣＤパネル４に供給されると、走査信号が選択電圧となった走査電極４２上の画素の輝度は、階調信号に対応して変化する。 In the LCD module configured as described above, the scanning signal as shown in FIGS. 5E to 5G and the gradation signal as shown in FIG. Then, the luminance of the pixel on the scanning electrode 42 where the scanning signal becomes the selection voltage changes corresponding to the gradation signal.

階調信号の波形は、駆動信号入力端子４１上では図５（ｈ）が示すような理想的な波形に近い。しかし、信号電極４３を伝搬して画素の位置に達する間に、電極が持つ抵抗値に起因して立ち上がり時間の長期化や電圧低下といった波形の劣化が起こる。このため、画素を挟む電極間に係る実効電圧は降下する。そして、選択した走査電極４２が信号電極駆動回路２３から遠くなるに従って配線抵抗値が大きくなるため、電圧降下の度合いが激しくなる。本実施形態の駆動回路２は、選択した走査電極４２が１つ信号電極駆動回路２３から遠くなるに従って、その走査電極４２の画素に階調信号が印加される時間を１クロック分だけ長くする。これにより、走査電極４２の実質的な選択期間を１クロック分だけ長くし、劣化した階調信号が立ち上がるための時間を確保する。その結果、画素を挟む電極間に係る実効電圧の低下が補償される。 The waveform of the gradation signal is close to an ideal waveform as shown in FIG. However, while propagating through the signal electrode 43 and reaching the position of the pixel, waveform deterioration such as a long rise time and a voltage drop occurs due to the resistance value of the electrode. For this reason, the effective voltage between the electrodes sandwiching the pixel drops. Since the wiring resistance value increases as the selected scanning electrode 42 becomes farther away from the signal electrode driving circuit 23, the degree of voltage drop increases. In the driving circuit 2 of this embodiment, as the selected scanning electrode 42 becomes farther from the signal electrode driving circuit 23, the time for applying the gradation signal to the pixel of the scanning electrode 42 is increased by one clock. Thereby, the substantial selection period of the scan electrode 42 is lengthened by one clock, and a time for the deteriorated gradation signal to rise is ensured. As a result, a decrease in effective voltage between the electrodes sandwiching the pixel is compensated.

このように、本実施形態の表示装置及び表示駆動回路は、選択された走査電極４２が信号電極駆動回路２３からの距離が遠くなるに従って、階調信号の印加時間を長くし、走査電極４２の実質的な選択時間を長くすることで、表示装置が備えるストライプ状電極での電圧降下に起因する実効電圧のばらつきを抑制することができる。その結果、本実施形態の表示装置及び表示駆動回路は、ムラの少ない表示を可能とする。 As described above, in the display device and the display drive circuit according to the present embodiment, as the distance between the selected scan electrode 42 and the signal electrode drive circuit 23 becomes longer, the application time of the gradation signal is lengthened, and the scan electrode 42 By making the substantial selection time longer, it is possible to suppress variations in effective voltage due to a voltage drop at the striped electrode included in the display device. As a result, the display device and the display drive circuit according to the present embodiment enable display with less unevenness.

本実施形態では、走査電極４２の選択時間がクロック信号の１周期分ずつ短くする場合を例に説明したが、走査電極４２の選択時間は、走査電極４２毎に補償量が最適になるように変化させてもよい。 In this embodiment, the case where the selection time of the scan electrode 42 is shortened by one cycle of the clock signal has been described as an example. However, the selection amount of the scan electrode 42 is set so that the compensation amount is optimized for each scan electrode 42. It may be changed.

上記の実施形態１及び実施形態２は、本発明に係る表示装置及び表示駆動回路を、液晶表示器に適用した場合を例に説明したが、本発明の表示装置及び表示駆動回路は、格子状に配置された電極間の電位差により表示輝度を変化させる表示器、例えば、エレクトロルミネッセンス（EL）ディスプレイ、プラズマディスプレイ等にも適用可能である。 In the first embodiment and the second embodiment described above, the display device and the display drive circuit according to the present invention are applied to a liquid crystal display as an example. However, the display device and the display drive circuit according to the present invention are arranged in a grid pattern. The present invention can also be applied to a display that changes the display luminance by the potential difference between the electrodes arranged on the electrode, for example, an electroluminescence (EL) display, a plasma display, or the like.

なお、本発明の基本的な思想は、配線の長さの差に起因して生じる駆動信号のエネルギーの損失を補償することにある。駆動信号のエネルギーの損失を補償する方法としては、本実施形態において説明したような、損失が大きい電極ほど印加時間を長くする手法のほか、損失が大きい電極ほど印加電圧を大きくする手法が考えられる。
しかし、印加電圧を大きくする手法を採用した場合、回路規模が増大することや、表示装置内の各部の耐圧が不足することが考えられ、本実施形態のような印加時間を長くする手法とくらべ実現は容易でない。 The basic idea of the present invention is to compensate for the loss of energy of the drive signal caused by the difference in wiring length. As a method for compensating for the loss of energy of the drive signal, in addition to the method of increasing the application time for the electrode having a larger loss as described in the present embodiment, the method for increasing the applied voltage for the electrode having a larger loss can be considered. .
However, when the method of increasing the applied voltage is adopted, the circuit scale may increase and the withstand voltage of each part in the display device may be insufficient. Compared with the method of extending the application time as in this embodiment. Realization is not easy.

実施形態１の駆動回路の動作を表すタイムチャートである。3 is a time chart illustrating the operation of the drive circuit according to the first embodiment. 実施形態１の駆動回路の回路構成を示すブロック図である。3 is a block diagram illustrating a circuit configuration of a drive circuit according to Embodiment 1. FIG. ＣＯＦ実装のＬＣＤモジュールを模式的に示す平面図である。It is a top view which shows typically the LCD module of COF mounting. ＬＣＤパネルの構造について模式的に示す平面図である。It is a top view which shows typically the structure of a LCD panel. 実施形態２の駆動回路の出力信号のタイムチャートである。6 is a time chart of an output signal of the drive circuit according to the second embodiment. 実施形態２の駆動回路の回路構成を示すブロック図である。FIG. 6 is a block diagram illustrating a circuit configuration of a drive circuit according to a second embodiment. ＬＣＤモジュールの各種構成の模式図である。It is a schematic diagram of the various structures of a LCD module. 従来の駆動回路の出力信号のタイムチャートである。It is a time chart of the output signal of the conventional drive circuit.

Explanation of symbols

１・・・ＬＣＤモジュール、２・・・駆動回路、３・・・フレキシブル基板、４・・・ＬＣＤパネル、２１・・・タイミング制御部、２２・・・走査電極駆動回路、２３・・・信号電極駆動回路、２４・・・フレームバッファ、２１１・・・ダウンカウンタ、２１２・・・アップカウンタ、２１３・・・オア回路、２１４・・・発振回路、２２１・・・シフトレジスタ、２２２・・・走査信号出力段、２３１・・・ラッチ回路、２３２・・・階調信号出力段、３１・・・駆動回路とＬＣＤパネルとを接続する配線、４１・・・駆動信号入力端子、４２・・・走査電極、４３・・・信号電極、７１・・・ガラス基板、７２・・・駆動回路、７３・・・フレキシブル基板、７４・・・キャリアテープ DESCRIPTION OF SYMBOLS 1 ... LCD module, 2 ... Drive circuit, 3 ... Flexible substrate, 4 ... LCD panel, 21 ... Timing control part, 22 ... Scan electrode drive circuit, 23 ... Signal Electrode drive circuit, 24 ... frame buffer, 211 ... down counter, 212 ... up counter, 213 ... OR circuit, 214 ... oscillation circuit, 221 ... shift register, 222 ... Scanning signal output stage, 231... Latch circuit, 232... Gradation signal output stage, 31... Wiring for connecting the driving circuit and the LCD panel, 41... Driving signal input terminal, 42. Scan electrode 43 ... Signal electrode 71 ... Glass substrate 72 ... Drive circuit 73 ... Flexible substrate 74 ... Carrier tape

Claims

Scan electrodes and signal electrodes arranged orthogonally on opposite glass substrates, a scan electrode drive circuit for sequentially selecting the scan electrodes, and a gradation signal defining the gradation of a pixel are applied to the signal electrodes In a display device comprising: a signal electrode drive circuit that
The scan electrode drive circuit increases the selection period for each scan electrode as the position of the scan electrode to be sequentially selected becomes farther from the signal output terminal of the signal electrode drive circuit,
The signal electrode driving circuit applies a gradation signal defining a gradation of a pixel on the selected scan electrode to the signal electrode for a period according to a selection period of each of the scan electrodes;
A display device characterized by that.

The scanning electrode driving circuit and the signal electrode driving circuit extend a selection period of each scanning electrode so as to compensate for a voltage drop in the gradation signal generated according to the position of the signal electrode on the glass substrate, Correspondingly lengthen the application time of the gradation signal,
The display device according to claim 1.

A scan electrode driving circuit connected to a display element including a scan electrode and a signal electrode, and sequentially selecting the scan electrode; a signal electrode drive circuit for applying a gradation signal defining a gradation of a pixel to the signal electrode; In a display driving device comprising:
The scan electrode drive circuit lengthens the selection period for each scan electrode as the position of the scan electrode on the display element becomes farther from the signal electrode drive circuit,
The signal electrode driving circuit applies a gradation signal defining a gradation of a pixel on the selected scan electrode to the signal electrode for a period according to a selection period of each of the scan electrodes;
A display driving circuit.