JP2006245290A - Semiconductor device and packaging structure - Google Patents

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    • H01L2224/11—Manufacturing methods

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Abstract

<P>PROBLEM TO BE SOLVED: To sustain a constant bump pitch while sustaining a constant height of bump. <P>SOLUTION: The semiconductor device 100 comprises a bump 10 on which a ball 12 is formed to cover a post 11, and a metal exhibiting excellent wettability to the ball 12 than the post 11 exists as a metal portion 13 on the side face of the post 11. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、ポストを覆うようにボールが形成されるバンプを備えた半導体装置及びそれを実装した実装構造体に関する。   The present invention relates to a semiconductor device including a bump on which a ball is formed so as to cover a post, and a mounting structure on which the semiconductor device is mounted.

携帯電話やデジタルカメラ等のさまざまな電子機器の小型化・高機能化に伴い、LSI（Large Scale Integration）やLSIパッケージの小型化を実現するバンプ・ピッチ（互いに隣接するバンプ同士の間隔）の微細化への要求が高まっている。近年では、LSIやLSIパッケージの実装面積の縮小に適した接続方法として「フリップチップ接続」が採用されているが、当該フリップチップ接続では、半田製のバンプを溶融させて接続している。その際、互いに隣接するバンプ同士が接触してショートが発生する可能性があるため、一般的にバンプ・ピッチを２００〜２５０μｍ程度に保持している。   As electronic devices such as mobile phones and digital cameras become smaller and more sophisticated, bumps and pitches (intervals between adjacent bumps) are becoming smaller as LSI (Large Scale Integration) and LSI packages become smaller. There is a growing demand for aging. In recent years, “flip chip connection” has been adopted as a connection method suitable for reducing the mounting area of an LSI or LSI package. In the flip chip connection, solder bumps are melted and connected. At that time, since bumps adjacent to each other may come into contact with each other to cause a short circuit, the bump pitch is generally maintained at about 200 to 250 μm.

しかしながら、LSIやLSIパッケージの更なる小型化を図るには、バンプ・ピッチの微細化が不可欠な課題となっており、バンプ・ピッチの微細化を巡る種々の技術が開発されている（例えば非特許文献１参照）。   However, in order to further reduce the size of LSIs and LSI packages, miniaturization of bumps and pitches is an indispensable issue, and various techniques for miniaturization of bumps and pitches have been developed (for example, non- Patent Document 1).

具体的に、非特許文献１に記載の技術では、フォトレジスト材料の改良，フォトレジスト・パターニング時の露光・現像パラメータの最適化，めっき時に用いる電流の精密なコントロール等によりバンプ・ピッチの微細化を図る旨記載されており、その技術を用いたバンプの形成方法がそのページ中の後半部分に図面を用いて掲載されている。   Specifically, in the technique described in Non-Patent Document 1, the bump pitch is made fine by improving the photoresist material, optimizing exposure / development parameters during photoresist patterning, and precise control of the current used during plating. The bump forming method using this technique is described in the latter half of the page with reference to the drawings.

当該ページ中の図面を用いたバンプの形成方法を簡単に説明すると、始めに「１）ウェハ」に示す通り、ウェハ（無数のドット状を呈した部位）上に電極（青色を呈した部位）と保護膜（青色斜線を呈した部位）とを形成し、その後「２）シード層形成」，「３）フォトレジスト・パターニング、はんだめっき」，「４）フォトレジスト剥離、シード層エッチング」の各処理を経て、露出した状態の電極をシード層（緑色を呈した部位及びオレンジ色斜線を呈した部位で電極とバンプとの密着性を高める下地金属膜に相当するもの）で完全に覆い、最終的に「５）リフロー、バンプ形成」の処理で半田をリフロー（溶融）させて略球形状のバンプを形成している。   Briefly explaining the bump formation method using the drawings in the page, first, as shown in “1) Wafer”, an electrode (a part exhibiting a blue color) on a wafer (a part exhibiting an infinite number of dots) And a protective film (parts with blue oblique lines) are formed, and then each of “2) Seed layer formation”, “3) Photoresist patterning, solder plating”, “4) Photoresist stripping, seed layer etching” After the treatment, the exposed electrode is completely covered with a seed layer (corresponding to a base metal film that enhances the adhesion between the electrode and the bump in the green portion and the orange oblique portion), and finally Specifically, the solder is reflowed (melted) in the process of “5) Reflow and bump formation” to form a substantially spherical bump.

非特許文献１に記載の技術は、確かに、バンプ・ピッチの２次元的な微細化を図る上では有用であるが、今日では、LSI又はLSIパッケージ同士を積層しながら互いに接合して電子機器の小型化を図る場合もあり、バンプ・ピッチの２次元的な微細化に加えて「バンプに一定の高さを維持させる」という３次元的な要素も要求されている。バンプに一定の高さを維持させるために、一般的には、電極上に形成された下地金属膜上に「ポスト」を立設してそのポストを半田（ボール）で覆ったバンプを採用している。
“超微細ピッチはんだバンプを形成、接続する技術を実用化〜世界初！３５μｍピッチはんだバンプの形成、接続を実現〜”，［online］，２００３年１２月１５日，富士通株式会社，［２００５年２月２８日検索］，インターネット＜URL：http://pr.fujitsu.com/jp/news/2003/12/15.html＞ The technology described in Non-Patent Document 1 is certainly useful for two-dimensional miniaturization of bumps and pitches, but today, LSIs or LSI packages are stacked and bonded together to form an electronic device. In addition to the two-dimensional miniaturization of the bump pitch, there is also a demand for a three-dimensional element that “maintains a certain height of the bump”. In order to maintain a certain height for the bump, generally, a bump is used in which a "post" is erected on the underlying metal film formed on the electrode and the post is covered with solder (ball). ing.
“Practical use of technology for forming and connecting ultra-fine pitch solder bumps-world's first! Realizing the formation and connection of 35μm pitch solder bumps”, [online], December 15, 2003, Fujitsu Limited, [2005 Search February 28], Internet <URL: http://pr.fujitsu.com/jp/news/2003/12/15.html>

ところで、ポストを立設する構成では、その製造工程において、ポストを立設した後にめっき処理で半田の塊をポスト上に形成し、その後半田をリフローさせることでポストを半田で包み込むようにボールを形成してバンプを形成しているが、当該リフロー工程において、ボールを構成する半田が、ポストの上面から側面に不規則に垂れ落ちてポストの側面を均一的に覆えず（図５参照）、バンプ・ピッチを一定に保持することができない可能性がある。
本発明の目的は、バンプに一定の高さを維持させながらバンプ・ピッチを一定に保持することである。 By the way, in the configuration in which the post is erected, in the manufacturing process, after the post is erected, a lump of solder is formed on the post by plating, and then the solder is reflowed so that the post is wrapped with the solder. In the reflow process, the solder constituting the ball hangs irregularly from the upper surface of the post to the side surface and does not uniformly cover the side surface of the post (see FIG. 5). There is a possibility that the bump pitch cannot be kept constant.
An object of the present invention is to keep the bump pitch constant while keeping the bump at a constant height.

上記課題を解決するため請求項１に記載の発明は、
ポストを覆うようにボールが形成されるバンプを備えた半導体装置であって、
前記ボールに対し前記ポストより濡れ性に優れる金属が前記ポストの側面に存在していることを特徴としている。 In order to solve the above problem, the invention according to claim 1
A semiconductor device having a bump on which a ball is formed so as to cover a post,
A metal having better wettability than the post is present on the side surface of the post with respect to the ball.

請求項２に記載の発明は、
請求項１に記載の半導体装置において、
前記金属がＰｄ、Ａｕ、Ａｇ又はＳｎであることを特徴としている。 The invention described in claim 2
The semiconductor device according to claim 1,
The metal is Pd, Au, Ag, or Sn.

請求項３に記載の発明は、
請求項１又は２に記載の半導体装置において、
前記ポストがＣｕ又はＮｉで構成されていることを特徴としている。 The invention according to claim 3
The semiconductor device according to claim 1 or 2,
The post is made of Cu or Ni.

請求項４に記載の発明は、
請求項１〜３のいずれか一項に記載の半導体装置において、
前記ボールがＰｂ、Ｉｎ、Ｓｎ、Ａｕ、Ａｇ、Ｃｕ、Ｂｉ又はＺｎのいずれかを少なくとも１つ含む材料で構成されていることを特徴としている。 The invention according to claim 4
The semiconductor device according to claim 1,
The ball is made of a material containing at least one of Pb, In, Sn, Au, Ag, Cu, Bi, or Zn.

請求項５に記載の発明は、
請求項１〜４のいずれか一項に記載の半導体装置において、
前記バンプがボール状を呈しかつ格子状に配置されたＢＧＡであることを特徴としている。 The invention described in claim 5
In the semiconductor device according to any one of claims 1 to 4,
The bumps are BGAs having a ball shape and arranged in a lattice shape.

請求項６に記載の発明は、
請求項１〜５のいずれか一項に記載の半導体装置において、
フリップチップ、ウェハレベルパッケージ又はチップサイズパッケージとして用いられることを特徴としている。 The invention described in claim 6
In the semiconductor device according to any one of claims 1 to 5,
It is characterized by being used as a flip chip, wafer level package or chip size package.

請求項７に記載の発明の実装構造体は、
請求項１〜６のいずれか一項に記載の半導体装置が被実装体に実装されていることを特徴としている。 The mounting structure of the invention according to claim 7 is:
The semiconductor device according to any one of claims 1 to 6 is mounted on a mounted body.

請求項８に記載の発明は、
請求項７に記載の実装構造体において、
前記半導体装置が前記被実装体に対しフリップチップ実装されていることを特徴としている。 The invention according to claim 8 provides:
The mounting structure according to claim 7,
The semiconductor device is flip-chip mounted on the mounted body.

請求項９に記載の発明は、
請求項７又は８に記載の実装構造体において、
前記被実装体が実装用基板であり、
前記実装用基板がセラミック、シリコン、ガリウム砒素、ガラスエポキシ、液晶ポリマー、ポリイミド又はポリエチレンテレフタレートで構成されていることを特徴としている。 The invention according to claim 9 is:
The mounting structure according to claim 7 or 8,
The mounted body is a mounting substrate;
The mounting substrate is made of ceramic, silicon, gallium arsenide, glass epoxy, liquid crystal polymer, polyimide, or polyethylene terephthalate.

請求項１０に記載の発明は、
請求項７又は８に記載の実装構造体において、
前記被実装体が半導体デバイスであることを特徴としている。 The invention according to claim 10 is:
The mounting structure according to claim 7 or 8,
The mounted body is a semiconductor device.

本発明では、ポストの側面に濡れ性に優れる金属が存在しているから、バンプのリフロー工程において、ボールを構成する材料がポストの上面から均一的に側面に沿って垂れ落ち易い。そのため、ポストの側面を均一的に覆うようにボールを形成することができ、ひいてはバンプに一定の高さを均一に維持させながらバンプ・ピッチを一定に保持することができる。   In the present invention, since the metal having excellent wettability exists on the side surface of the post, in the bump reflow process, the material constituting the ball tends to hang down along the side surface uniformly from the upper surface of the post. Therefore, the ball can be formed so as to uniformly cover the side surface of the post, and as a result, the bump pitch can be kept constant while keeping the bump at a constant height.

以下、図面を参照しながら本発明を実施するための最良の形態について説明する。ただし、以下の実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲は下記の実施形態及び図示例に限定されるものではない。   The best mode for carrying out the present invention will be described below with reference to the drawings. However, the following embodiments are provided with various technically preferable limitations for carrying out the present invention, but the scope of the invention is not limited to the following embodiments and illustrated examples.

１．半導体装置
始めに、本発明に係る「半導体装置」について説明する。 1. Semiconductor Device First, the “semiconductor device” according to the present invention will be described.

図１は半導体装置１００の構成を示す断面図である。
図１に示す通り、半導体装置１００はフリップチップ、ウェハレベルパッケージ又はチップサイズパッケージとして用いられるものであり、シリコン製のウェハ２を有している。 FIG. 1 is a cross-sectional view showing the configuration of the semiconductor device 100.
As shown in FIG. 1, the semiconductor device 100 is used as a flip chip, wafer level package, or chip size package, and has a silicon wafer 2.

ウェハ２の図１中上面は公知の半導体素子（図示略）が形成された能動面２２ｂとなっており、その裏面が受動面２ａとなっている。   The upper surface in FIG. 1 of the wafer 2 is an active surface 22b on which known semiconductor elements (not shown) are formed, and the back surface is a passive surface 2a.

受動面２ａ下には半導体装置１００を保護する保護膜１が形成されている。保護膜１は機械的な衝撃からチッピングが発生するのを防止したり、半導体装置１００を実装用基板に実装した場合に発生する応力や光から当該半導体装置１００を保護したりするもので、エポキシ樹脂、ポリイミド樹脂、液晶ポリマー等から構成されている。なお、保護膜１はなくてもよい。   A protective film 1 that protects the semiconductor device 100 is formed under the passive surface 2a. The protective film 1 prevents chipping from mechanical impacts or protects the semiconductor device 100 from stress or light generated when the semiconductor device 100 is mounted on a mounting substrate. It is comprised from resin, a polyimide resin, a liquid crystal polymer, etc. Note that the protective film 1 may not be provided.

他方、能動面２ｂ上にはＳｉＯ２製の酸化膜３が形成されており、酸化膜３上にはＡｌ製の電極４とＳｉＮ，ＳｉＯ２等で構成された保護膜５とが形成されている。 On the other hand, an oxide film 3 made of SiO 2 is formed on the active surface 2b, and an electrode 4 made of Al and a protective film 5 made of SiN, SiO 2 or the like are formed on the oxide film 3. Yes.

電極４は平面視して方形状又は円形状を呈しており、その幅（直径）が約２０〜１００μｍ程度を有している。   The electrode 4 has a square shape or a circular shape in plan view, and has a width (diameter) of about 20 to 100 μm.

保護膜５は能動面２ｂ上の半導体素子や電極４等を保護するもので、約１．０μｍ程度の厚さを有している。保護膜５には平面視して円形状でかつ電極４の表面積より小さい開口部６が形成されている。開口部６は電極４上に形成されて当該開口部６から電極４が露出するような形態となっており、図１に示す通り、保護膜５を断面視すると、保護膜５はその端部が電極４の一部に跨った状態で酸化膜３上に形成されている。   The protective film 5 protects the semiconductor element, the electrode 4 and the like on the active surface 2b, and has a thickness of about 1.0 μm. The protective film 5 has an opening 6 that is circular in plan view and smaller than the surface area of the electrode 4. The opening 6 is formed on the electrode 4 so that the electrode 4 is exposed from the opening 6. As shown in FIG. 1, when the protective film 5 is viewed in cross section, the protective film 5 has an end portion. Is formed on the oxide film 3 over a part of the electrode 4.

開口部６の内部の電極４上には下地金属膜７とバンプ１０とが形成されている。下地金属膜７は電極４とバンプ１０との密着性を高めるもので、Ｔｉ製の第１の下地金属膜８とＣｕ製の第２の下地金属膜９とから構成されている。第１の下地金属膜８は電極４の直上に形成されており、当該第１の下地金属膜８の直上に第２の下地金属膜９が形成されている。第１，第２の各下地金属膜８，９は約３００ｎｍ程度の厚さを有している。第１の下地金属膜８はＴｉＷ又はＴｉＮで構成されてもよく、第２の下地金属膜９はＮｉ又はＡｕで構成されてもよい。   A base metal film 7 and bumps 10 are formed on the electrode 4 inside the opening 6. The base metal film 7 enhances the adhesion between the electrodes 4 and the bumps 10, and is composed of a first base metal film 8 made of Ti and a second base metal film 9 made of Cu. The first base metal film 8 is formed immediately above the electrode 4, and the second base metal film 9 is formed immediately above the first base metal film 8. Each of the first and second base metal films 8 and 9 has a thickness of about 300 nm. The first base metal film 8 may be made of TiW or TiN, and the second base metal film 9 may be made of Ni or Au.

バンプ１０は、主に、ピラー状（円柱状）を呈したＣｕ製のポスト１１と、球形状（ボール状）を呈した半田製のボール１２とから構成されており、ポスト１１の側面上に金属部１３が形成されている。   The bump 10 is mainly composed of a post 11 made of Cu having a pillar shape (columnar shape) and a solder ball 12 having a spherical shape (ball shape). A metal part 13 is formed.

ポスト１１は第２の下地金属膜９の直上に形成されており、約４０〜６０μｍ程度の高さを有している。ポスト１１はＮｉ又はＡｕで構成されていてもよい。   The post 11 is formed immediately above the second base metal film 9 and has a height of about 40 to 60 μm. The post 11 may be made of Ni or Au.

ボール１２は、下地金属膜７の側面、ポスト１１の上面及び金属部１３の表面を覆った状態で電極４上に配されている。ボール１２は共晶半田（Ｐｂ６３Ｓｎ３７等），高温半田（Ｐｂ９７Ｓｎ３等），鉛フリー半田（Ｓｎ９７Ａｇ３等）等のいずれの半田で構成されてもよい。ボール１２は上記の他にＩｎ，Ｓｎ，Ａｕ，Ａｇ等の金属又はその合金で構成されてもよく、終局的にはＰｂ、Ｉｎ、Ｓｎ、Ａｕ、Ａｇ、Ｃｕ、Ｂｉ又はＺｎのいずれかを少なくとも１つ含む材料で構成することができる。   The ball 12 is disposed on the electrode 4 so as to cover the side surface of the base metal film 7, the upper surface of the post 11, and the surface of the metal portion 13. The ball 12 may be composed of any solder such as eutectic solder (Pb63Sn37, etc.), high temperature solder (Pb97Sn3, etc.), lead-free solder (Sn97Ag3, etc.). In addition to the above, the ball 12 may be made of a metal such as In, Sn, Au, Ag, or an alloy thereof, and finally, any one of Pb, In, Sn, Au, Ag, Cu, Bi, or Zn is used. It can be made of a material containing at least one.

金属部１３は、ボール１２を構成する材料に対しポスト１１より濡れ性に優れる部位で、具体的にはＰｄ，Ａｕ，Ａｇ，Ｓｎ等の金属で構成されており、約０．１〜１．０μｍ程度の厚さを有している。金属部１３は、ポスト１１の上部から第２の下地金属膜８の下部にかけてポスト１１及び第２の下地金属膜８の各側面を覆うように形成されており、詳しくはそれを構成するＰｄ，Ａｕ，Ａｇ，Ｓｎ等の金属が、第２の下地金属膜９、ポスト１１及びボール１２の各構成金属と渾然一体となったような形態で、ポスト１１の側面、ポスト１１とボール１２との界面近傍、第２の下地金属膜９の側面、第２の下地金属膜９とポスト１１との界面近傍等に存在している（後述の「リフロー工程」参照）。   The metal portion 13 is a portion having better wettability than the post 11 with respect to the material constituting the ball 12, and is specifically made of a metal such as Pd, Au, Ag, Sn, etc. It has a thickness of about 0 μm. The metal part 13 is formed so as to cover each side of the post 11 and the second base metal film 8 from the upper part of the post 11 to the lower part of the second base metal film 8, and more specifically, Pd, The metal such as Au, Ag, Sn, etc. is formed in such a manner that the constituent metal of the second base metal film 9, the post 11, and the ball 12 is integrally formed, and the side surface of the post 11, the post 11 and the ball 12. It exists in the vicinity of the interface, the side surface of the second base metal film 9, the vicinity of the interface between the second base metal film 9 and the post 11, etc. (see “reflow process” described later).

下地金属膜７（及びポスト１１）が電極４上に占める面積は保護膜５の開口部６の面積より狭く、下地金属膜７（及びボール１２の下部）と保護膜５の端部との間には微小な隙間１４が形成されている。そして当該隙間１４から電極４の一部が露出している。   The area occupied by the base metal film 7 (and the post 11) on the electrode 4 is narrower than the area of the opening 6 of the protective film 5, and between the base metal film 7 (and the lower part of the ball 12) and the end of the protective film 5. A minute gap 14 is formed in. A part of the electrode 4 is exposed from the gap 14.

以上の構成を具備する半導体装置１００は、ボール１２が球形状（ボール状）を呈しかつ格子状に配置されたＢＧＡ（Ball Grid Array）となっている。   The semiconductor device 100 having the above configuration is a BGA (Ball Grid Array) in which the balls 12 have a spherical shape (ball shape) and are arranged in a lattice shape.

なお、半導体装置１００では、電極４，開口部６が平面視して三角形状，四角形状等の多角形状を呈していてもよいし、ポスト１１が三角柱状，四角柱状等の多角柱状を呈していてもよい。   In the semiconductor device 100, the electrode 4 and the opening 6 may have a polygonal shape such as a triangular shape or a quadrangular shape in plan view, and the post 11 has a polygonal column shape such as a triangular prism shape or a quadrangular prism shape. May be.

更に、半導体装置１００では、バンプ１０が下地金属膜７を介して電極４上に形成されているが、保護膜５上に引回し用の再配線を配して当該再配線上にバンプ１０を形成してもよい。   Further, in the semiconductor device 100, the bump 10 is formed on the electrode 4 through the base metal film 7. However, a routing rewiring is arranged on the protective film 5, and the bump 10 is placed on the rewiring. It may be formed.

続いて、半導体装置１００の製造方法について説明する。   Next, a method for manufacturing the semiconductor device 100 will be described.

図２は半導体装置１００の製造方法の各工程を経時的に示す図面である。
図２（ａ）に示す通り、ウェハ２の能動面２ｂ上に酸化膜３、電極４及び保護膜５が形成された状態において、公知のスパッタリング処理で第１の下地金属膜８及び第２の下地金属膜９をそれぞれ形成して、電極４及び保護膜５の全面を下地金属膜７で覆う（下地金属膜形成工程）。 FIG. 2 is a drawing showing each step of the manufacturing method of the semiconductor device 100 over time.
As shown in FIG. 2A, in a state where the oxide film 3, the electrode 4 and the protective film 5 are formed on the active surface 2b of the wafer 2, the first base metal film 8 and the second base film 8 are formed by a known sputtering process. A base metal film 9 is formed, and the entire surface of the electrode 4 and the protective film 5 is covered with the base metal film 7 (base metal film forming step).

下地金属膜７を形成したら、図２（ｂ）に示す通り、当該下地金属膜７上にこれら全面を覆うように公知のスピンコート処理でフォトレジスト１５を塗布し（塗布工程）、当該フォトレジスト１５の上方にネガタイプのフォトマスク１６を配した状態で露光する（露光工程）。   When the base metal film 7 is formed, as shown in FIG. 2B, a photoresist 15 is applied on the base metal film 7 by a known spin coating process so as to cover the entire surface (application process). Exposure is performed with a negative type photomask 16 disposed above 15 (exposure process).

当該露光工程では、フォトマスク１６として、開口部６より面積が狭い遮光性の遮光部１７と光透過性の透過部１８とが設けられたものを用い、遮光部１７を開口部６（保護膜５から電極４が露出する部位）に対応する位置に配した状態で露光する。この場合、露光される光は、フォトマスク１６の各部位のうち、遮光部１７で遮光され、透過部１８でフォトマスク１６を透過してフォトレジスト１５に入射する。   In the exposure step, a photomask 16 provided with a light-shielding light-shielding portion 17 and a light-transmissive transmitting portion 18 having an area smaller than that of the opening 6 is used. 5 is exposed in a state where it is arranged at a position corresponding to the portion where the electrode 4 is exposed. In this case, the light to be exposed is shielded by the light-shielding portion 17 among the portions of the photomask 16, passes through the photomask 16 by the transmissive portion 18, and enters the photoresist 15.

露光した状態で所定時間経過したら、図２（ｃ）に示す通り、フォトレジスト１５を公知の現像液で現像し（現像工程）、フォトレジスト１５中の遮光部１７に対向した部位を除去して第２の開口部１９を形成する。   When a predetermined time has elapsed in the exposed state, as shown in FIG. 2C, the photoresist 15 is developed with a known developer (development process), and the portion of the photoresist 15 facing the light shielding portion 17 is removed. A second opening 19 is formed.

当該現像工程では、フォトレジスト１５中の遮光部１７に対向した部位が上記露光工程において光の照射を受けていないため当該部位のみが現像液に溶解し、他方、フォトレジスト１５中の透過部１８に対向した部位は現像液に溶解せずに残留する。   In the developing step, the portion of the photoresist 15 facing the light shielding portion 17 is not irradiated with light in the exposure step, so that only the portion is dissolved in the developer, while the transmitting portion 18 in the photoresist 15 is exposed. The part opposite to is left undissolved in the developer.

なお、ネガタイプのフォトマスク１６に代えてポジタイプのフォトマスクを適用し、第２の開口部１９を形成してもよい。   Note that the second opening 19 may be formed by applying a positive type photomask instead of the negative type photomask 16.

第２の開口部１９を形成したら、図２（ｄ）に示す通り、第２の開口部１９に対し、ポスト１１及びボール１２を構成する各金属を用いた公知の電解めっき処理でポスト１１及びバンプ１２を形成し、バンプ１０（の基礎）を形成する（電解めっき工程）。   When the second opening 19 is formed, as shown in FIG. 2D, the post 11 and the post 11 are formed by a known electrolytic plating process using each metal constituting the post 11 and the ball 12 with respect to the second opening 19. Bump 12 is formed, and bump 10 (the basis) is formed (electrolytic plating step).

バンプ１０を形成したら、図２（ｅ）に示す通り、現像工程において残留したフォトレジスト１５を剥離して当該フォトレジスト１５を除去し（除去工程）、フォトレジスト１５を除去したら、除去前のフォトレジスト１５下に配された第１，第２の各下地金属膜８，９を所定のエッチャントでそれぞれエッチングして不要な下地金属膜７を除去する（エッチング工程）。   When the bumps 10 are formed, as shown in FIG. 2E, the photoresist 15 remaining in the development process is removed and the photoresist 15 is removed (removal process). After the photoresist 15 is removed, the photo before removal is removed. Each of the first and second base metal films 8 and 9 disposed under the resist 15 is etched with a predetermined etchant to remove unnecessary base metal films 7 (etching step).

特に、当該エッチング工程における第１の下地金属膜８のエッチングでは、エッチャントとして、Ｈ２Ｏ２中にＮａＯＨ，ＫＯＨ，Ｎａ２ＣＯ３，Ｋ２ＣＯ３等のアルカリ塩を添加した中性溶液（ｐＨ７程度の溶液）を用いるのがよく、この場合、第１の下地金属膜８の直下に配された電極４が腐蝕されるのを防止することができる。 In particular, in the etching of the first base metal film 8 in the etching step, a neutral solution in which an alkali salt such as NaOH, KOH, Na 2 CO 3 , K 2 CO 3 or the like is added as an etchant to H 2 O 2 ( It is preferable to use a solution having a pH of about 7. In this case, it is possible to prevent the electrode 4 disposed immediately below the first base metal film 8 from being corroded.

不要な下地金属膜７を除去したら、金属部１３を構成する金属を用いた公知の無電解めっき処理をおこない、図２（ｆ）に示す通り、ポスト１１の側面上に金属部１３を形成する（無電解めっき工程）。   When the unnecessary base metal film 7 is removed, a known electroless plating process using a metal constituting the metal portion 13 is performed to form the metal portion 13 on the side surface of the post 11 as shown in FIG. (Electroless plating process).

例えば、金属部１３をＰｄで構成する場合には、めっき液として、パラジウム化合物、還元剤、錯化剤及び無機硫黄化合物を含有する混合液を用い、その無電解めっき工程中において、当該混合液を酸性水溶液又はアルカリ性水溶液でｐＨ６．０〜８．０に調整しながら処理をおこなう。   For example, when the metal part 13 is made of Pd, a mixed solution containing a palladium compound, a reducing agent, a complexing agent and an inorganic sulfur compound is used as a plating solution, and the mixed solution is used during the electroless plating step. Is processed while adjusting the pH to 6.0 to 8.0 with an acidic aqueous solution or an alkaline aqueous solution.

「還元剤」としては、次亜リン酸，次亜リン酸塩，亜リン酸，亜リン酸塩，水酸化ホウ素化合物，アミンボラン類等が適用可能であり、「錯化剤」としては、アンモニア，アミン類等が適用可能であり、「無機硫黄化合物」としては、チオ硫酸塩，ポリチオン酸塩，亜二チオン硫酸塩，亜硫酸塩，二チオン酸塩等が適用可能であり、「酸性水溶液」としては、塩酸，硫酸等が適用可能であり、「アルカリ水溶液」としては、水酸化ナトリウム等が適用可能である。   As the “reducing agent”, hypophosphorous acid, hypophosphite, phosphorous acid, phosphite, boron hydroxide compounds, amine boranes and the like can be applied, and as the “complexing agent”, ammonia , Amines, etc. are applicable, and as “inorganic sulfur compounds”, thiosulfate, polythionate, dithione sulfate, sulfite, dithionate, etc. are applicable, and “acidic aqueous solution” As hydrochloric acid, sulfuric acid or the like, sodium hydroxide or the like can be applied as the “alkaline aqueous solution”.

当該無電解めっき工程においては、上記の通り、めっき液のｐＨを略中性に調整することで、隙間１４から露出する電極４を腐蝕することなくパラジウムを析出させることができる。   In the electroless plating step, as described above, palladium can be deposited without corroding the electrode 4 exposed from the gap 14 by adjusting the pH of the plating solution to be substantially neutral.

なお、当該無電解めっき工程においては、めっき液のｐＨが６．０未満であると、めっき液中のパラジウムとアミンとの錯体の安定度が低下し、他方、めっき液のｐＨが８．０を超えると、めっき液中の還元剤の還元力が強くなってめっき液が不安定となるため、めっき液のｐＨは６．０〜８．０に調整するのがよい。   In the electroless plating step, when the pH of the plating solution is less than 6.0, the stability of the complex of palladium and amine in the plating solution is lowered, and on the other hand, the pH of the plating solution is 8.0. Since the reducing power of the reducing agent in the plating solution becomes strong and the plating solution becomes unstable, the pH of the plating solution is preferably adjusted to 6.0 to 8.0.

金属部１３を形成したら、図２（ｇ）に示す通り、ウェハ２の能動面２ｂ上にロジン系のフラックス２０を塗布して当該能動面２ｂ上を全面にわたってフラックス２０で覆う（フラックス塗布工程）。   When the metal portion 13 is formed, as shown in FIG. 2G, a rosin-based flux 20 is applied on the active surface 2b of the wafer 2 and the active surface 2b is entirely covered with the flux 20 (flux application step). .

フラックス２０を塗布したら、図２（ｈ）に示す通り、Ｎ２雰囲気下でボール１２をリフローして球形状にする（リフロー工程）。 When the flux 20 is applied, as shown in FIG. 2 (h), the ball 12 is reflowed into a spherical shape under a N 2 atmosphere (reflow process).

なお、上記無電解めっき工程の処理で金属部１３は略均一な膜状に形成されるが、当該リフロー工程においては熱の影響でその形態がやや変化し、金属部１３を構成する金属が膜状の形態というよりは不規則に分散した形態でポスト１１の側面、ポスト１１とボール１２との界面近傍、第２の下地金属膜９の側面、第２の下地金属膜９とポスト１１との界面近傍等に存在するようになる。詳しくは、リフロー工程による熱の影響で、金属部１３、第２の下地金属膜９、ポスト１１及びボール１２の各構成金属が互いに溶融しながら分散し合い、金属部１３の構成金属が第２の下地金属膜９、ポスト１１及びボール１２の各構成金属と渾然一体となったような形態で、ポスト１１の側面、ポスト１１とボール１２との界面、第２の下地金属膜９の側面、第２の下地金属膜９とポスト１１との界面等に存在するようになる。   The metal part 13 is formed in a substantially uniform film shape by the process of the electroless plating process. However, in the reflow process, the form is slightly changed by the influence of heat, and the metal constituting the metal part 13 is a film. Rather than the shape of the shape, the side surface of the post 11, the vicinity of the interface between the post 11 and the ball 12, the side surface of the second base metal film 9, the second base metal film 9 and the post 11 It exists in the vicinity of the interface. Specifically, the constituent metals of the metal part 13, the second base metal film 9, the post 11, and the ball 12 are dispersed while being melted with each other due to the heat of the reflow process, and the constituent metal of the metal part 13 is the second. The base metal film 9, the post 11 and the ball 12 are integrally formed with the constituent metals, and the side surface of the post 11, the interface between the post 11 and the ball 12, the side surface of the second base metal film 9, It exists at the interface between the second base metal film 9 and the post 11 or the like.

ボール１２をリフローしたら、フラックス２０を剥離して能動面２ｂ上を洗浄し（剥離・洗浄工程）、その後、ウェハ２の受動面２ａ下にエポキシ樹脂、ポリイミド樹脂、液晶ポリマー等を供給・加熱して硬化させ、保護膜１を形成する（保護膜形成工程）。   When the ball 12 is reflowed, the flux 20 is peeled off to clean the active surface 2b (peeling / cleaning step), and thereafter, epoxy resin, polyimide resin, liquid crystal polymer, etc. are supplied and heated under the passive surface 2a of the wafer 2. To form a protective film 1 (protective film forming step).

保護膜１を形成したら、公知のダイシング法による処理で保護膜１、ウェハ２等を一括して切断・分割し（ダイシング工程，図示略）、半導体装置１００の製造が完了する。   When the protective film 1 is formed, the protective film 1, the wafer 2, and the like are collectively cut and divided (dicing process, not shown) by a process by a known dicing method, and the manufacture of the semiconductor device 100 is completed.

以上の半導体装置１００では、ポスト１１の側面に濡れ性に優れる金属部１３が形成されているから、リフロー工程において、ボール１２を構成する材料がポスト１１の上面から均一的に側面に沿って垂れ落ち易い。そのため、ポスト１１の側面を均一的に覆うようにボール１２を形成することができ、ひいてはバンプ１０に一定の高さを維持させながらバンプ・ピッチを一定に保持することができる。   In the semiconductor device 100 described above, since the metal part 13 having excellent wettability is formed on the side surface of the post 11, the material constituting the ball 12 hangs along the side surface uniformly from the upper surface of the post 11 in the reflow process. Easy to fall. Therefore, the ball 12 can be formed so as to uniformly cover the side surface of the post 11, and as a result, the bump pitch can be kept constant while maintaining the bump 10 at a constant height.

ここで、半導体装置１００の製造方法では、エッチング工程において、保護膜５上の下地金属膜７の他に、保護膜５の開口部６内の電極４上（隙間１４）でも下地金属膜７をエッチングしているが、当該エッチング工程の第１の下地金属膜８のエッチングにおいて中性のエッチャントを用いれば、隙間１４内にエッチャントが残留しても当該エッチャントが電極４を腐蝕することはない。   Here, in the manufacturing method of the semiconductor device 100, in the etching process, the base metal film 7 is formed not only on the base metal film 7 on the protective film 5 but also on the electrode 4 (gap 14) in the opening 6 of the protective film 5. Although the etching is performed, if a neutral etchant is used in the etching of the first base metal film 8 in the etching step, the etchant does not corrode the electrode 4 even if the etchant remains in the gap 14.

また、隙間１４内にエッチング済みの下地金属膜７が残渣として残留しても、保護膜５の開口部６がその側縁部の壁により囲まれているから、残渣としての下地金属膜７が隙間１４の外部に漏出し難く、電極４同士やバンプ１０同士が電気的に接触してショートを引き起こす可能性も低い。   Even if the etched base metal film 7 remains in the gap 14 as a residue, the opening 6 of the protective film 5 is surrounded by the wall of the side edge portion, so that the base metal film 7 as a residue is It is difficult to leak out of the gap 14 and the possibility that the electrodes 4 and the bumps 10 are in electrical contact with each other to cause a short circuit is low.

そのため、エッチング工程に起因する電極４の腐蝕やショート等の不都合を心配することなく、下地金属膜７をエッチングすることができ、電極４が保護膜５の開口部６から露出するのを容認することができる。   Therefore, the underlying metal film 7 can be etched without worrying about inconvenience such as corrosion or short-circuiting of the electrode 4 due to the etching process, and the electrode 4 is allowed to be exposed from the opening 6 of the protective film 5. be able to.

更に、半導体装置１００では、受動面２ａ下に保護膜１が形成されているから、機械的な衝撃でチッピングが起こり難く、半導体装置１００の利便性や信頼性を向上させることができ、また、半導体装置１００を実装用基板に実装した場合に発生する応力又は光から半導体装置１００を保護することもできる。   Further, in the semiconductor device 100, since the protective film 1 is formed under the passive surface 2a, chipping hardly occurs due to mechanical impact, and the convenience and reliability of the semiconductor device 100 can be improved. The semiconductor device 100 can also be protected from stress or light generated when the semiconductor device 100 is mounted on a mounting substrate.

なお、本発明は上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲において種々の改良及び設計変更をおこなってもよい。   In addition, this invention is not limited to said embodiment, You may make various improvement and design change in the range which does not deviate from the main point of this invention.

例えば、半導体装置１００では、保護膜５の開口部６から露出した電極４上に下地金属膜７を形成してその上にバンプ１０を形成したが、図３に示す通り、電極４の一部に跨った保護膜５の一端部から他端部にかけて開口部６（図１参照）を完全に覆うように下地金属膜７を形成してその上にバンプ１０を形成してもよい。   For example, in the semiconductor device 100, the base metal film 7 is formed on the electrode 4 exposed from the opening 6 of the protective film 5, and the bump 10 is formed thereon, but as shown in FIG. The base metal film 7 may be formed so as to completely cover the opening 6 (see FIG. 1) from one end portion to the other end portion of the protective film 5 across the substrate, and the bumps 10 may be formed thereon.

この場合、上記露光工程において、開口部６より面積が広い遮光部を有するフォトマスクを用いて露光し、当該遮光部に対応する第２の開口部を形成してその後の処理を上記と同様におこなえばよい。   In this case, in the exposure step, exposure is performed using a photomask having a light shielding portion having a larger area than the opening 6 to form a second opening corresponding to the light shielding portion, and the subsequent processing is performed in the same manner as described above. Just do it.

２．実装構造体
次に、本発明に係る「実装構造体」について説明する。 2. Next, the “mounting structure” according to the present invention will be described.

図４は実装構造体２００の概略構成を示す断面図である。
図４に示す通り、実装構造体２００は被実装体２０１を有しており、当該被実装体２０１に対して上記「１．半導体装置」で説明した半導体装置１００がフリップチップ実装された構造を有している。 FIG. 4 is a cross-sectional view showing a schematic configuration of the mounting structure 200.
As shown in FIG. 4, the mounting structure 200 includes a mounted body 201, and a structure in which the semiconductor device 100 described in “1. Semiconductor device” is flip-chip mounted on the mounted body 201. Have.

詳しくは、被実装体２０１上にはパッド電極２０２が形成されており、当該パッド電極２０２に対し半導体装置１００のバンプ１０が接続されている。パッド電極２０２とバンプ１０との接続に際しては、被実装体２００と半導体装置１００とが位置合わせされ、その後にバンプ１０がリフローされて、パッド電極２０２とバンプ１０とが互いに接続されている。なお、半導体装置１００と被実装体２００との間がポリイミド等の封止用樹脂で封止されていてもよい。   Specifically, a pad electrode 202 is formed on the mounted body 201, and the bump 10 of the semiconductor device 100 is connected to the pad electrode 202. When the pad electrode 202 and the bump 10 are connected, the mounted body 200 and the semiconductor device 100 are aligned, and then the bump 10 is reflowed to connect the pad electrode 202 and the bump 10 to each other. Note that the space between the semiconductor device 100 and the mounted body 200 may be sealed with a sealing resin such as polyimide.

被実装体２０１としては、公知の実装用基板や半導体デバイスが適用可能である。   As the mounted body 201, a known mounting substrate or semiconductor device can be applied.

例えば、実装用基板としては、光透過性・可撓性に劣るセラミック，シリコン，ガリウム砒素，ガラスエポキシ等の基板や、光透過性・可撓性に優れる液晶ポリマー，ポリイミド，ポリエチレンテレフタレート等のフレキシブル基板が適用可能であり、半導体デバイスとしては、ＤＳＰ（Digital Signal Processor），ＭＰＵ（Micro Processing Unit），ＣＰＵ（Central Processing Unit），ＡＳＩＣ（Application Specific Integrated Circuit）等の機能を有する半導体デバイスが適用可能である。   For example, as a mounting substrate, a substrate such as ceramic, silicon, gallium arsenide, glass epoxy, etc., which is inferior in light transmission / flexibility, or a flexible liquid crystal polymer, polyimide, polyethylene terephthalate, etc., which is excellent in light transmission / flexibility A substrate is applicable, and a semiconductor device having a function such as a DSP (Digital Signal Processor), an MPU (Micro Processing Unit), a CPU (Central Processing Unit), an ASIC (Application Specific Integrated Circuit) is applicable as a semiconductor device. It is.

以上の実装構造体２００は、半導体装置１００が被実装体２０１に実装されたものであるから、バンプ１０の高さが一定に保持された状態で半導体装置１００が実装用基板２０１に接続されており、半導体装置１００と被実装体２０１との接続が確実なものとなっている。   In the mounting structure 200 described above, since the semiconductor device 100 is mounted on the mounted body 201, the semiconductor device 100 is connected to the mounting substrate 201 while the height of the bump 10 is kept constant. Therefore, the connection between the semiconductor device 100 and the mounted body 201 is reliable.

半導体装置１００の構成を示す断面図である。2 is a cross-sectional view showing a configuration of a semiconductor device 100. FIG. 半導体装置１００の製造方法の各工程を経時的に示す図面である。1 is a drawing showing each step of a manufacturing method of a semiconductor device 100 over time. 半導体装置１００の変形例を示す断面図である。FIG. 6 is a cross-sectional view showing a modified example of the semiconductor device 100. 実装構造体２００の概略構成を示す断面図である。4 is a cross-sectional view illustrating a schematic configuration of a mounting structure 200. FIG. 従来のバンプ構造を示す断面図である。It is sectional drawing which shows the conventional bump structure.

符号の説明Explanation of symbols

１００ 半導体装置
１ 保護膜
２ ウェハ
３ 酸化膜
４ 電極
５ 保護膜
６ 開口部
７ 下地金属膜
８ 第１の下地金属膜
９ 第２の下地金属膜
１０ バンプ
１１ ポスト
１２ ボール
１３ 金属部
１４ 隙間
２００ 実装構造体
２０１ 被実装体 DESCRIPTION OF SYMBOLS 100 Semiconductor device 1 Protective film 2 Wafer 3 Oxide film 4 Electrode 5 Protective film 6 Opening 7 Base metal film 8 First base metal film 9 Second base metal film 10 Bump 11 Post 12 Ball 13 Metal part 14 Gap 200 Mounting Structure 201 Mounted object

Claims (10)

ポストを覆うようにボールが形成されるバンプを備えた半導体装置であって、
前記ボールに対し前記ポストより濡れ性に優れる金属が前記ポストの側面に存在していることを特徴とする半導体装置。 A semiconductor device including a bump on which a ball is formed so as to cover a post,
A semiconductor device, wherein a metal having better wettability than the post is present on a side surface of the post with respect to the ball. 請求項１に記載の半導体装置において、
前記金属がＰｄ、Ａｕ、Ａｇ又はＳｎであることを特徴とする半導体装置。 The semiconductor device according to claim 1,
A semiconductor device, wherein the metal is Pd, Au, Ag, or Sn. 請求項１又は２に記載の半導体装置において、
前記ポストがＣｕ又はＮｉで構成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1 or 2,
A semiconductor device, wherein the post is made of Cu or Ni. 請求項１〜３のいずれか一項に記載の半導体装置において、
前記ボールがＰｂ、Ｉｎ、Ｓｎ、Ａｕ、Ａｇ、Ｃｕ、Ｂｉ又はＺｎのいずれかを少なくとも１つ含む材料で構成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the ball is made of a material containing at least one of Pb, In, Sn, Au, Ag, Cu, Bi, or Zn. 請求項１〜４のいずれか一項に記載の半導体装置において、
前記バンプがボール状を呈しかつ格子状に配置されたＢＧＡであることを特徴とする半導体装置。 In the semiconductor device according to any one of claims 1 to 4,
A semiconductor device characterized in that the bumps are BGAs having a ball shape and arranged in a lattice shape. 請求項１〜５のいずれか一項に記載の半導体装置において、
フリップチップ、ウェハレベルパッケージ又はチップサイズパッケージとして用いられることを特徴とする半導体装置。 In the semiconductor device according to any one of claims 1 to 5,
A semiconductor device used as a flip chip, a wafer level package, or a chip size package. 請求項１〜６のいずれか一項に記載の半導体装置が被実装体に実装されていることを特徴とする実装構造体。   A mounting structure in which the semiconductor device according to claim 1 is mounted on a mounted body. 請求項７に記載の実装構造体において、
前記半導体装置が前記被実装体に対しフリップチップ実装されていることを特徴とする実装構造体。 The mounting structure according to claim 7,
A mounting structure in which the semiconductor device is flip-chip mounted on the mounted body. 請求項７又は８に記載の実装構造体において、
前記被実装体が実装用基板であり、
前記実装用基板がセラミック、シリコン、ガリウム砒素、ガラスエポキシ、液晶ポリマー、ポリイミド又はポリエチレンテレフタレートで構成されていることを特徴とする実装構造体。 The mounting structure according to claim 7 or 8,
The mounted body is a mounting substrate;
A mounting structure, wherein the mounting substrate is made of ceramic, silicon, gallium arsenide, glass epoxy, liquid crystal polymer, polyimide, or polyethylene terephthalate. 請求項７又は８に記載の実装構造体において、
前記被実装体が半導体デバイスであることを特徴とする実装構造体。 The mounting structure according to claim 7 or 8,
A mounting structure, wherein the mounted body is a semiconductor device.
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