JP2006227866A

JP2006227866A - Serial data transfer device, serial clock transfer device and serial transfer system

Info

Publication number: JP2006227866A
Application number: JP2005040262A
Authority: JP
Inventors: Yoichiro Ishida; 洋一郎石田; Mitsuhiro Imaizumi; 光博今泉; Chie Toyoshima; 千栄豊島
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-02-17
Filing date: 2005-02-17
Publication date: 2006-08-31

Abstract

<P>PROBLEM TO BE SOLVED: To surely set a delay time from a bus mater to a bus slave with consistency to achieve a serial transfer using the physical delay of a selector as a result. <P>SOLUTION: A serial data transfer device and a serial clock transfer device are configured with a low speed transfer mode in which a clock slower than a normal serial transfer speed and data matched with its clock width are generated. A delay value is transmitted from one control circuit to each receiving circuit by a low speed clock. Thus, it is possible to surely transmit the delay value to a receiving circuit by using the low speed transfer mode. Also, it is possible to surely receive the transfer data by each transmitting/receiving circuit by setting the transferred delay value in the circuit. Thus, it is possible to prevent any influence of any delay difference from the bus master to a bus slave, and to attain serial transfer to each bus slave by using one control circuit. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、システムＬＳＩ内部のバスマスタ・バススレイブ間でデータや転送同期クロックのシリアル転送を高速に行うためのシリアル転送システムに関するものである。 The present invention relates to a serial transfer system for performing high-speed serial transfer of data and a transfer synchronous clock between bus masters and bus slaves in a system LSI.

近年、システムＬＳＩが大規模化し、内蔵する機能が増大するのに伴い、システムＬＳＩ内部の回路間でのデータ転送に使用する回路および配線が増大してきている。この中でも特に配線に関しては、実際にシステムＬＳＩの内部を接続しているため、システムＬＳＩ内の配線リソースの多くを占めることになり、システムＬＳＩのサイズの増大すなわちコストの上昇を引き起している。 In recent years, as system LSIs have become larger in scale and built-in functions have increased, circuits and wirings used for data transfer between circuits in the system LSI have increased. Among these, especially with respect to wiring, since the inside of the system LSI is actually connected, it occupies most of the wiring resources in the system LSI, causing an increase in the size of the system LSI, that is, an increase in cost. .

そこで、システムＬＳＩ内部の回路間をシリーズに接続する方法が提案されている。そのような従来のシリアルデータ転送装置を図３０（ａ）に示す。これは、送信用のデータバス９０、フリップフロップ９１ａ〜９１ｅ、セレクタ９２ａ〜９２ｄ、出力バッファ９３、逓倍器（ＰＬＬ）９４などから構成され、図３０（ｂ）に示すように動作する。すなわち、逓倍器９４によりシステムクロックＣＬＫを逓倍して高速の送信イネーブル信号Ｓsenを生成し、フリップフロップ９１ａ〜９１ｄのクロック入力に印加する。データセット信号ＤＳが“Ｌ”のアサート状態にあるとき、セレクタ９２ａ〜９２ｄは“Ｌ”入力を選択してデータバス９０上の各ビットＡ３〜Ａ０を出力する。ただし、最終段の転送ゲート９１ｅが閉じているため、出力バッファ９３からは“Ｌ”の連続信号が出力されることになる。 Therefore, a method for connecting the circuits in the system LSI in series has been proposed. FIG. 30A shows such a conventional serial data transfer device. This is composed of a transmission data bus 90, flip-flops 91a to 91e, selectors 92a to 92d, an output buffer 93, a multiplier (PLL) 94, and the like, and operates as shown in FIG. That is, the multiplier 94 multiplies the system clock CLK to generate a high-speed transmission enable signal Ssen and applies it to the clock inputs of the flip-flops 91a to 91d. When the data set signal DS is in the “L” asserted state, the selectors 92 a to 92 d select the “L” input and output the bits A 3 to A 0 on the data bus 90. However, since the transfer gate 91e at the final stage is closed, an “L” continuous signal is output from the output buffer 93.

データセット信号ＤＳが“Ｈ”になるとシリアル転送状態に移行し、フリップフロップ９１ａ〜９１ｄとセレクタ９２ａ〜９２ｄがシリーズに接続される。また、転送ゲート９１ｅに対する転送クロックＳtrを“Ｌ”から“Ｈ”に立ち上げる。これにより、逓倍器９４からの送信イネーブル信号Ｓsenが立ち上がるたびに各ビットの値が転送ゲート９１ｅおよび出力バッファ９３からシリアルに出力される（例えば、特許文献１参照。）。 When the data set signal DS becomes “H”, the state shifts to the serial transfer state, and the flip-flops 91a to 91d and the selectors 92a to 92d are connected in series. Further, the transfer clock Str for the transfer gate 91e is raised from "L" to "H". Thus, each time the transmission enable signal Ssen from the multiplier 94 rises, the value of each bit is serially output from the transfer gate 91e and the output buffer 93 (see, for example, Patent Document 1).

ただしこの技術によると、高速転送を実現するためにシステムクロックの逓倍器（ＰＬＬ）が必須で、面積増大を招くとともに、超高速クロックを供給するためのクロックラインの増強が必要であり、物理設計を非常に困難なものとしているとともに、消費電力の増大を招いている。 However, according to this technology, a system clock multiplier (PLL) is indispensable to realize high-speed transfer, which increases the area and requires an increase in the clock line for supplying an ultra-high-speed clock. Is extremely difficult and causes an increase in power consumption.

そこで、上記の課題を解決するためにシリアル転送をクロックに同期させるのでなく、シリアル転送経路自身が有する遅延時間を利用し、遅延時間毎にデータを転送させ、また、転送データ受信に関してもデータ送信と同様にシリアル受信経路自身が有する遅延時間を利用し、遅延時間毎にデータを取り込むことでシリアル転送を実現する。 Therefore, in order to solve the above problem, the serial transfer is not synchronized with the clock, but the delay time of the serial transfer path itself is used to transfer the data for each delay time. Similarly to the above, serial transfer is realized by using the delay time of the serial reception path itself and fetching data for each delay time.

図３１（ａ）は本出願人にかかわるシリアルデータ転送装置におけるシリアル送信回路部の構成を示す回路図である。図３１（ａ）において、１０はシリアル送信回路、１は複数ビットラインの送信用のデータバス、３は出力バッファ、４ａ〜４ｄはセレクタ、４ｅは転送ゲートとしてのセレクタ、６ａ〜６ｅはデータ保持回路としてのラッチ、ＤＳはデータセット信号、Ｓsen′は送信イネーブル信号である。複数のセレクタ４ａ〜４ｅと複数のラッチ６ａ〜６ｅとが交互に並ぶ状態でシリーズに接続されている。データバス１の各ビットＣ０〜Ｃ３がセレクタ４ａ〜４ｄの“Ｈ”入力に接続され、セレクタ４ａ〜４ｄの各出力がそれぞれラッチ６ａ〜６ｄを介して次段のセレクタ４ｂ〜４ｅの“Ｌ”入力に接続されている。データバス１の各ビットは、転送ビットの並び順にセレクタ４ａ〜４ｄに接続されている。初段のセレクタ４ａの“Ｌ”入力および転送ゲートセレクタ４ｅの“Ｈ”入力はグランドの“Ｌ”に接続され、転送ゲートセレクタ４ｅの出力はラッチ６ｅを介して出力バッファ３に接続されている。ラッチ６ａ〜６ｄの各出力がそれぞれ次段のセレクタ４ｂ〜４ｅの“Ｌ”入力に接続され、最終段のラッチ６ｅの出力が出力バッファ３に接続されている。転送ゲートセレクタ４ｅを除いてセレクタ４ａ〜４ｄの総数は、データバス１のビットＣ０〜Ｃ４の総数と同じである。これらのセレクタ４ａ〜４ｅがそれぞれの間にラッチ６ａ〜６ｄを介在する状態でシリーズに接続されている。ロウアクティブの送信イネーブル信号Ｓsen′がラッチ６ａ〜６ｅのゲート入力のそれぞれに与えられている。 FIG. 31A is a circuit diagram showing a configuration of a serial transmission circuit unit in the serial data transfer apparatus according to the present applicant. In FIG. 31A, 10 is a serial transmission circuit, 1 is a data bus for transmitting a plurality of bit lines, 3 is an output buffer, 4a to 4d are selectors, 4e is a selector as a transfer gate, and 6a to 6e are data holding units. A latch as a circuit, DS is a data set signal, and Ssen 'is a transmission enable signal. A plurality of selectors 4a to 4e and a plurality of latches 6a to 6e are connected in series in a state where they are alternately arranged. The bits C0 to C3 of the data bus 1 are connected to the “H” inputs of the selectors 4a to 4d, and the outputs of the selectors 4a to 4d are “L” of the selectors 4b to 4e in the next stage via the latches 6a to 6d, respectively. Connected to the input. Each bit of the data bus 1 is connected to the selectors 4a to 4d in the order in which the transfer bits are arranged. The “L” input of the first stage selector 4a and the “H” input of the transfer gate selector 4e are connected to the “L” level of the ground, and the output of the transfer gate selector 4e is connected to the output buffer 3 via the latch 6e. The outputs of the latches 6 a to 6 d are connected to the “L” input of the selectors 4 b to 4 e of the next stage, respectively, and the output of the latch 6 e of the final stage is connected to the output buffer 3. Except for the transfer gate selector 4e, the total number of selectors 4a to 4d is the same as the total number of bits C0 to C4 of the data bus 1. These selectors 4a-4e are connected in series with latches 6a-6d interposed therebetween. A low active transmission enable signal Ssen 'is applied to each of the gate inputs of the latches 6a to 6e.

セレクタ４ａ〜４ｅは、データセット信号ＤＳが“Ｈ”のアサート状態のときは上側の“Ｈ”入力の信号を選択して出力し、データセット信号ＤＳが“Ｌ”のネゲート状態のときは下側の“Ｌ”入力の信号を選択して出力する。すなわち、データセット信号ＤＳがアサート状態のとき、セレクタ４ａ〜４ｄはデータバス１側を選択するとともに、転送ゲートセレクタ４ｅはグランドの“Ｌ”を選択し、データセット信号ＤＳがネゲート状態のとき、初段のセレクタ４ａはグランドの“Ｌ”を選択するとともに、セレクタ４ｂ〜４ｅは前段のラッチ６ａ〜６ｄの出力を選択する。 The selectors 4a to 4e select and output the upper “H” input signal when the data set signal DS is in the “H” asserted state, and lower when the data set signal DS is in the “L” negated state. The “L” input signal on the side is selected and output. That is, when the data set signal DS is in the asserted state, the selectors 4a to 4d select the data bus 1 side, the transfer gate selector 4e selects the ground “L”, and when the data set signal DS is in the negated state, The first-stage selector 4a selects the ground “L”, and the selectors 4b-4e select the outputs of the previous-stage latches 6a-6d.

次に、以上のように構成されたシリアルデータ転送装置におけるシリアル送信回路１０の動作を図３１（ｂ）のタイミングチャートに基づいて説明する。 Next, the operation of the serial transmission circuit 10 in the serial data transfer apparatus configured as described above will be described based on the timing chart of FIG.

データセット信号ＤＳが“Ｈ”のアサート状態では、セレクタ４ａ〜４ｄはデータバス１の各ビットＣ０〜Ｃ３を選択している。そして、セレクタ４ａ〜４ｄの出力すなわちデータバス１の各ビットＣ０〜Ｃ３がラッチ６ａ〜６ｄに保持されている。しかし、転送ゲートセレクタ４ｅにおいては、データセット信号ＤＳが“Ｈ”のアサート状態の期間はグランドの“Ｌ”を選択しているため、出力バッファ３から出力されるシリアル転送データＳoutは、ビットＣ０〜Ｃ３の値がどのようなものであれ、それには無関係に“Ｌ”の連続データとなっている。 When the data set signal DS is asserted “H”, the selectors 4 a to 4 d select the bits C 0 to C 3 of the data bus 1. The outputs of the selectors 4a to 4d, that is, the bits C0 to C3 of the data bus 1 are held in the latches 6a to 6d. However, since the transfer gate selector 4e selects the ground “L” while the data set signal DS is in the asserted state of “H”, the serial transfer data Sout output from the output buffer 3 is the bit C0. Regardless of the value of .about.C3, it is continuous data of "L" regardless of it.

次に、データセット信号ＤＳを“Ｌ”のネゲート状態に遷移させ、次いで送信イネーブル信号Ｓsen′を“Ｌ”のアサート状態に遷移させると、シリアル転送状態に移行する。その結果、セレクタ４ａ〜４ｄは、それまでデータバス１側に接続されていた状態から、セレクタ４ａ〜４ｅおよびラッチ６ａ〜６ｅをシリーズに接続した状態へ切り替わる。この切り替わり直後の瞬間では、各ラッチ６ａ〜６ｄの出力には、まだそれぞれ接続されているビットＣ０〜Ｃ３の値が保持されている。 Next, when the data set signal DS is changed to the “L” negated state and then the transmission enable signal Ssen ′ is changed to the “L” asserted state, the state shifts to the serial transfer state. As a result, the selectors 4a to 4d are switched from the state connected to the data bus 1 side to the state where the selectors 4a to 4e and the latches 6a to 6e are connected in series. At the moment immediately after the switching, the values of the bits C0 to C3 that are still connected are held in the outputs of the latches 6a to 6d.

以下、シリアル転送状態の動作を説明する。セレクタとセレクタとの間には、１つのセレクタおよび１つのラッチの遅延を含む遅延が存在し、この遅延時間をセレクタ間遅延時間τ₂とする。 The operation in the serial transfer state will be described below. A delay including the delay of one selector and one latch exists between the selectors, and this delay time is set as an inter-selector delay time τ ₂ .

送信イネーブル信号Ｓsen′のアサート後、セレクタ間遅延時間τ₂が経過したタイミングｔ₁において、初段のラッチ６ａに保持されていたビットＣ０の値は次段のセレクタ４ｂを介して次段のラッチ６ｂへ転送され、ラッチ６ｂに保持されていたビットＣ１の値は次段のセレクタ４ｃを介して次段のラッチ６ｃへ転送され、ラッチ６ｃに保持されていたビットＣ２の値は次段のセレクタ４ｄを介して次段のラッチ６ｄへ転送され、ラッチ６ｄに保持されていたビットＣ３の値は転送ゲートセレクタ４ｅを介して次段のラッチ６ｅへ転送され、ラッチ６ｅに保持されていた値“Ｌ”は出力バッファ３を介して、シリアル転送データＳoutの１ビット目として出力される。ただし、この出力は、出力バッファ３の遅延時間だけ遅れる（以下同様）。この期間では、初段のセレクタ４ａはグランドの“Ｌ”を選択し、その出力は“Ｌ”となる。 At the timing t ₁ when the inter-selector delay time τ ₂ has elapsed after the assertion of the transmission enable signal Ssen ′, the value of the bit C0 held in the first-stage latch 6a is changed to the next-stage latch 6b via the next-stage selector 4b. The value of bit C1 held in the latch 6b is transferred to the next latch 6c via the next stage selector 4c, and the value of bit C2 held in the latch 6c is changed to the next stage selector 4d. The value of the bit C3 transferred to the next latch 6d through the gate and held in the latch 6d is transferred to the next latch 6e through the transfer gate selector 4e, and the value “L” held in the latch 6e. "Is output via the output buffer 3 as the first bit of the serial transfer data Sout. However, this output is delayed by the delay time of the output buffer 3 (the same applies hereinafter). During this period, the first-stage selector 4a selects the ground “L”, and its output is “L”.

タイミングｔ₁からさらにセレクタ間遅延時間τ₂が経過したタイミングｔ₂において、ラッチ６ｂの出力のビットＣ０の値は次段のラッチ６ｃへ転送され、ラッチ６ｃの出力のビットＣ１の値は次段のラッチ６ｄへ転送され、ラッチ６ｄの出力のビットＣ２の値は最終段のラッチ６ｅへ転送され、さらに出力バッファ３を介してビットＣ２の値が出力され、シリアル転送データＳoutはビットＣ３からビットＣ２へと転送データが変化する。この期間でも、初段のセレクタ４ａは“Ｌ”を選択し、セレクタ４ａ，４ｂの出力は“Ｌ”レベルとなる。 At timing t _2, further inter-selector delay time tau ₂ from the timing t ₁ has elapsed, the value of the bit C0 of the output of the latch 6b is transferred to the second-stage latches 6c, the value of the bit C1 of the output of the latch 6c is the next stage The value of bit C2 of the output of latch 6d is transferred to latch 6e at the final stage, and the value of bit C2 is output via output buffer 3, and serial transfer data Sout is transferred from bit C3 to bit 6c. The transfer data changes to C2. Even during this period, the first-stage selector 4a selects “L”, and the outputs of the selectors 4a and 4b are at the “L” level.

タイミングｔ₂からさらにセレクタ間遅延時間τ₂が経過したタイミングｔ₃において、ビットＣ０の値はラッチ６ｄへ転送され、ラッチ６ｄの出力のビットＣ１の値は最終段のラッチ６ｅへ転送され、さらに出力バッファ３を介してビットＣ１の値が出力され、シリアル転送データＳoutはビットＣ２からビットＣ１へと転送データが変化する。この期間でも、初段のセレクタ４ａは“Ｌ”を選択し、ラッチ６ａ〜６ｃの出力は“Ｌ”レベルとなる。 At timing t ₃ when further inter-selector delay time tau ₂ from the timing t ₂ has elapsed, the value of the bit C0 is transferred to the latch 6d, the value of the bit C1 of the output of the latch 6d is transferred to the latch 6e in the final stage, further The value of the bit C1 is output through the output buffer 3, and the transfer data of the serial transfer data Sout changes from the bit C2 to the bit C1. Even during this period, the first-stage selector 4a selects “L”, and the outputs of the latches 6a to 6c are at the “L” level.

タイミングｔ₃からさらにセレクタ間遅延時間τ₂が経過したタイミングｔ₄において、ビットＣ０の値は最終段のラッチ６ｅへ転送され、さらに出力バッファ３を介してビットＣ０の値が出力され、シリアル転送データＳoutはビットＣ１からビットＣ０へと転送データが変化する。この期間でも、初段のセレクタ４ａは“Ｌ”を選択し、ラッチ６ａ〜６ｄの出力は“Ｌ”レベルとなる。この期間でも、初段のセレクタ４ａは“Ｌ”を選択し、ラッチ６ａ〜６ｄの出力は“Ｌ”レベルとなる。 At timing t _{4 when the} inter-selector delay time τ ₂ further elapses from timing t ₃ , the value of bit C 0 is transferred to the final stage latch 6 e, and further the value of bit C 0 is output via output buffer 3 for serial transfer. The data Sout changes its transfer data from bit C1 to bit C0. Even during this period, the selector 4a at the first stage selects “L”, and the outputs of the latches 6a to 6d are at the “L” level. Even during this period, the selector 4a at the first stage selects “L”, and the outputs of the latches 6a to 6d are at the “L” level.

さらに時間が経過すると、最終段のラッチ６ｅの出力は“Ｌ”レベルとなり、以降、次のデータセット信号ＤＳの立ち上がりがあるまで、“Ｌ”の連続データとなる。すなわち、当初、ラッチ６ａに存在したビットＣ０がシリアル転送データＳoutの最終データとして転送が終了すると、最終的に“Ｌ”の連続データの出力に切り替わり、シリアル転送が完了する。 When the time further elapses, the output of the latch 6e at the final stage becomes the “L” level, and thereafter, the data becomes “L” continuous data until the next data set signal DS rises. That is, when the transfer of the bit C0 originally present in the latch 6a as the final data of the serial transfer data Sout is completed, the output is finally switched to the output of continuous data of “L”, and the serial transfer is completed.

このようにセレクタ４ａ〜４ｅがシリーズに接続されたことに伴うデータのシリアル転送は、セレクタ間遅延時間τ₂よる遅延作用に基づいて実現されている。転送用クロックを用いてのシリアル転送ではなく、シリアル送信回路自身が有する遅延作用を利用してのシリアル転送となっている。 Thus serial transfer of data associated with that selector 4a~4e is connected to the series is realized on the basis of the delayed action of the inter-selector delay time tau ₂ by. It is not serial transfer using a transfer clock, but serial transfer using the delay action of the serial transmission circuit itself.

その後、再びデータセット信号ＤＳが“Ｈ”に変化すると、ラッチ６ａ〜６ｄはデータバス１側を選択し、それに伴って、ラッチ６ａ〜６ｄには新たにデータバス１上に新たにセットされたビットＣ０′〜Ｃ３′の値が取り込まれる。
特開平５−２７４２６０号公報（第２−３頁、第１−２図） Thereafter, when the data set signal DS changes to “H” again, the latches 6a to 6d select the data bus 1 side, and accordingly, the latches 6a to 6d are newly set on the data bus 1. The values of bits C0 'to C3' are captured.
Japanese Patent Laid-Open No. 5-274260 (page 2-3, FIG. 1-2)

これまで高速シリアル転送において、イネーブル信号をネゲート状態にすることにより入力されたデータを保持し、イネーブル信号をアサート状態にすることにより保持されたデータを出力する機能を持つデータ保持回路（ラッチ）およびセレクタが接続され、隣接するセレクタ間に存在する遅延時間による遅延作用を利用してシリアル転送を実現する。ただし、転送データおよびシリアル受信回路のためのシリアル転送用クロック信号を同じ配線長に配線し、遅延時間を合わせる必要があった。 Conventionally, in high-speed serial transfer, a data holding circuit (latch) having a function of holding input data by negating an enable signal and outputting data held by asserting an enable signal; Selectors are connected, and serial transfer is realized by utilizing a delay action caused by a delay time existing between adjacent selectors. However, it is necessary to wire the transfer data and the serial transfer clock signal for the serial reception circuit to the same wiring length and to match the delay time.

特に命令を他ブロックに供給し、他ブロックを動作させるバスマスタと、バスマスタから命令を受けてデータ処理等を行うバススレイブにおいて、多数のバススレイブと１つのバスマスタが接続されたとき、プロセスばらつきや温度特性の影響によりバスマスタと各バススレイブとの遅延値がずれ、遅延値の管理が難しくなるため、各送受信回路にバスマスタ、バススレイブ間のシリアル転送が正確に実行されたかを管理するためのコントロール回路を準備する必要があった。 In particular, in a bus master that supplies instructions to other blocks and operates other blocks, and a bus slave that receives data from the bus master and performs data processing, etc., when many bus slaves and one bus master are connected, process variations and temperature Control circuit to manage whether serial transfer between the bus master and bus slave is correctly executed in each transmission / reception circuit, because the delay value between the bus master and each bus slave is shifted due to the influence of the characteristics, making it difficult to manage the delay value. It was necessary to prepare.

本発明は、上記の課題を解決する手段として次のような手段を講じる。その基本的な考えは、シリアルデータ転送装置およびシリアルクロック転送装置は、通常のシリアル転送よりも低速なクロックおよびそのクロック幅に合わせたデータを生成する低速転送モードをもつ構成とする。このような構成により、バスマスタからバススレイブへの遅延差が影響することなく、１つのコントロール回路を用いてそれぞれのバススレイブにシリアル転送することになる。 The present invention takes the following means as means for solving the above problems. The basic idea is that the serial data transfer device and the serial clock transfer device have a low-speed transfer mode in which a clock slower than normal serial transfer and data corresponding to the clock width are generated. With this configuration, serial transfer is performed to each bus slave using one control circuit without being affected by the delay difference from the bus master to the bus slave.

本発明によるシリアルデータ転送装置は、
複数のセレクタの各一方の入力がデータバスの各ラインに転送ビットの並び順に個別的に接続され、他方の入力が前記並び順で他のセレクタの出力に接続され、
最前段のセレクタの入力には前記データバスから低速転送データを生成するパラレル-シリアル変換回路が接続され、
最終段のセレクタの出力には転送ゲートが接続され、
送信イネーブル信号をアサートすることにより前記複数のセレクタおよび前記転送ゲートをシリーズに接続し、データ転送速度の通常選択状態で前記データバスからの転送データを隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記データ転送速度の低速選択状態で前記パラレル-シリアル変換回路からの低速転送データを前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されている。 The serial data transfer device according to the present invention comprises:
One input of each of the plurality of selectors is individually connected to each line of the data bus in the arrangement order of the transfer bits, and the other input is connected to the output of the other selector in the arrangement order,
A parallel-serial conversion circuit that generates low-speed transfer data from the data bus is connected to the input of the selector at the front stage,
A transfer gate is connected to the output of the final stage selector,
By asserting a transmission enable signal, the plurality of selectors and the transfer gate are connected in series, and transfer data from the data bus is transferred between adjacent selectors in the normal selection state of the data transfer speed, depending on the inter-selector delay time. In addition to transferring serially using a delay action, low-speed transfer data from the parallel-serial conversion circuit is transferred serially with a transition time longer than the inter-selector delay time in a low-speed selection state of the data transfer speed. It is configured.

この構成によれば、データ転送速度の設定によりセレクタ間遅延時間よりも長い遷移時間でシリアル転送する低速転送モードが選択可能であるので、シリアル転送が正確に行われたかを確認するためのコントロール回路を各バスマスタ、バススレイブに準備するのではなく、バスマスタに１つだけのコントロール回路を準備するのみで、バスマスタからバススレイブへの遅延時間を整合性をもって確実に設定することが可能となる。その結果として、セレクタの物理遅延を利用したシリアル転送を実効あるものにすることができる。 According to this configuration, it is possible to select a low-speed transfer mode in which serial transfer is performed with a transition time longer than the delay time between the selectors by setting the data transfer speed, so that a control circuit for confirming whether serial transfer has been performed correctly The delay time from the bus master to the bus slave can be set reliably and consistently by preparing only one control circuit for the bus master instead of preparing each bus master and bus slave. As a result, serial transfer using the physical delay of the selector can be made effective.

また、本発明によるシリアルデータ転送装置は、
複数のセレクタの各一方の入力がデータバスの各ラインに転送ビットの並び順に個別的に接続され、他方の入力が前記並び順でデータ保持回路を介して他のセレクタの出力に接続され、
最前段のセレクタの入力には前記データバスから低速転送データを生成するパラレル-シリアル変換回路が接続され、
最終段のセレクタの出力には転送ゲートが接続され、
送信イネーブル信号をアサートすることにより前記複数のセレクタ、データ保持回路および前記転送ゲートをシリーズに接続し、データ転送速度の通常選択状態で前記データバスからの転送データを隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記データ転送速度の低速選択状態で前記パラレル-シリアル変換回路からの低速転送データを前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されている。 The serial data transfer device according to the present invention is
One input of each of the plurality of selectors is individually connected to each line of the data bus in the arrangement order of the transfer bits, and the other input is connected to the output of the other selector via the data holding circuit in the arrangement order.
A parallel-serial conversion circuit that generates low-speed transfer data from the data bus is connected to the input of the selector at the front stage,
A transfer gate is connected to the output of the final stage selector,
A selector that connects the plurality of selectors, the data holding circuit, and the transfer gate in series by asserting a transmission enable signal, and that transfers data from the data bus between adjacent selectors in a normal selection state of data transfer speed The serial transfer is performed using the delay action caused by the delay time, and the low-speed transfer data from the parallel-serial conversion circuit is serially transmitted with a transition time longer than the inter-selector delay time in the low-speed selection state of the data transfer speed. Configured to forward.

この構成によれば、上記と同様に、セレクタ間遅延時間よりも長い遷移時間でシリアル転送することが選択可能であるので、バスマスタからバススレイブへの遅延時間を整合性をもって確実に設定することが可能となる。 According to this configuration, as described above, serial transfer with a transition time longer than the delay time between selectors can be selected, so that the delay time from the bus master to the bus slave can be set with consistency. It becomes possible.

また、本発明によるシリアルデータ転送装置は、
データバスに接続され前記データバスから低速転送データを生成する転送データ低速化セレクタを有し、
データ転送速度の通常選択状態で前記データバスの転送データを選択し、前記データ転送速度の低速選択状態で前記転送データ低速化セレクタからの前記低速転送データを選択する転送データ選択セレクタを有し、
複数のセレクタの各一方の入力が前記転送データ選択セレクタの出力に転送ビットの並び順に個別的に接続され、他方の入力が前記並び順で他のセレクタの出力に接続され、
最終段のセレクタの出力には転送ゲートが接続され、
前記送信イネーブル信号をアサートすることにより前記複数のセレクタおよび前記転送ゲートをシリーズに接続し、前記データ転送速度の通常選択状態で前記データバスからの転送データを隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記データ転送速度の低速選択状態で前記転送データ低速化セレクタからの低速転送データを前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されている。 The serial data transfer device according to the present invention is
A transfer data speed-down selector that is connected to a data bus and generates low-speed transfer data from the data bus;
A transfer data selection selector that selects transfer data of the data bus in a normal selection state of a data transfer rate, and selects the low-speed transfer data from the transfer data slowdown selector in a low-speed selection state of the data transfer rate;
One input of each of the plurality of selectors is individually connected to the output of the transfer data selection selector in the order of transfer bits, and the other input is connected to the output of the other selector in the order of arrangement,
A transfer gate is connected to the output of the final stage selector,
The plurality of selectors and the transfer gate are connected in series by asserting the transmission enable signal, and transfer data from the data bus exists between adjacent selectors in a normal selection state of the data transfer speed. Transfers serially using a delay effect by time, and serially transfers low-speed transfer data from the transfer data slowdown selector with a transition time longer than the inter-selector delay time in the low-speed selection state of the data transfer rate It is configured as follows.

また、本発明によるシリアルデータ転送装置は、
データバスに接続され前記データバスから低速転送データを生成する転送データ低速化セレクタを有し、
データ転送速度の通常選択状態で前記データバスの転送データを選択し、前記データ転送速度の低速選択状態で前記転送データ低速化セレクタからの前記低速転送データを選択する転送データ選択セレクタを有し、
複数のセレクタの各一方の入力が前記転送データ選択セレクタの出力に転送ビットの並び順に個別的に接続され、他方の入力が前記並び順でデータ保持回路を介して他のセレクタの出力に接続され、
最終段のセレクタの出力には転送ゲートが接続され、
前記送信イネーブル信号をアサートすることにより前記複数のセレクタ、データ保持回路および前記転送ゲートをシリーズに接続し、前記データ転送速度の通常選択状態で前記データバスからの転送データを隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記データ転送速度の低速選択状態で前記転送データ低速化セレクタからの低速転送データを前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されている。 The serial data transfer device according to the present invention is
A transfer data speed-down selector that is connected to a data bus and generates low-speed transfer data from the data bus;
A transfer data selection selector that selects transfer data of the data bus in a normal selection state of a data transfer rate, and selects the low-speed transfer data from the transfer data slowdown selector in a low-speed selection state of the data transfer rate;
One input of each of the plurality of selectors is individually connected to the output of the transfer data selection selector in the order of the transfer bits, and the other input is connected to the output of the other selector via the data holding circuit in the order of arrangement. ,
A transfer gate is connected to the output of the final stage selector,
By asserting the transmission enable signal, the plurality of selectors, the data holding circuit and the transfer gate are connected in series, and the transfer data from the data bus exists between adjacent selectors in the normal selection state of the data transfer speed. The data is transferred serially using the delay action caused by the inter-selector delay time, and the low-speed transfer data from the low-speed transfer data selector is selected with a transition time longer than the inter-selector delay time in the low-speed selection state of the data transfer speed. It is configured to transfer serially.

以下は、シリアルクロック転送装置についての発明に関するものである。 The following relates to the invention relating to the serial clock transfer device.

本発明によるシリアルクロック転送装置は、
クロック転送速度の通常選択状態で単位の転送期間で論理が交互となるデータを選択しクロック転送速度の低速選択状態で前記論理が交互となるデータより長い遷移時間同一論理となるデータを選択するクロック選択セレクタを有し、
複数のセレクタの各一方の入力が前記クロック選択セレクタの出力に転送ビットの並び順に個別的に接続され、他方の入力が前記並び順で他のセレクタの出力に接続され、
最終段のセレクタの出力には転送ゲートが接続され、
送信イネーブル信号をアサートすることにより前記複数のセレクタおよび前記転送ゲートをシリーズに接続し、前記クロック転送速度の通常選択状態で前記クロック選択セレクタからの前記論理が交互となるデータを転送同期クロックとして隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記クロック転送速度の低速選択状態で前記クロック選択セレクタからの前記より長い遷移時間同一論理となるデータを転送同期クロックとして前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されている。 The serial clock transfer device according to the present invention is:
Clock that selects data whose logic is alternated in the unit transfer period in the normal selection state of the clock transfer rate, and selects data that has the same logic for a transition time longer than the data in which the logic is alternated in the low-speed selection state of the clock transfer rate Have a selector,
One input of each of the plurality of selectors is individually connected to the output of the clock selection selector in the order of transfer bits, and the other input is connected to the output of the other selector in the order of arrangement,
A transfer gate is connected to the output of the final stage selector,
By asserting a transmission enable signal, the plurality of selectors and the transfer gate are connected in series, and data in which the logic from the clock selection selector alternates in the normal selection state of the clock transfer speed is adjacent as a transfer synchronization clock. Transfers serially using the delay action caused by the inter-selector delay time existing between the selectors to be transferred, and transfers the data having the same logic for the longer transition time from the clock selection selector in the low-speed selection state of the clock transfer speed. The synchronous clock is serially transferred with a transition time longer than the inter-selector delay time.

この構成によれば、通常転送モードでも低速転送モードでも、転送データが出力されている期間に正確に対応した転送同期クロックを同期生成して出力することができる。この転送同期クロックを転送データとともに受信側に送信すると、受信側では受信のシリアル／パラレル変換処理を有利に進めることができる。 According to this configuration, in both the normal transfer mode and the low-speed transfer mode, it is possible to synchronously generate and output a transfer synchronization clock that accurately corresponds to a period during which transfer data is output. If this transfer synchronization clock is transmitted to the receiving side together with the transfer data, the receiving side can advantageously proceed with the receiving serial / parallel conversion process.

また、本発明によるシリアルクロック転送装置は、
クロック転送速度の通常選択状態で単位の転送期間で論理が交互となるデータを選択しクロック転送速度の低速選択状態で前記論理が交互となるデータより長い遷移時間同一論理となるデータを選択するクロック選択セレクタを有し、
複数のセレクタの各一方の入力が前記クロック選択セレクタの出力に転送ビットの並び順に個別的に接続され、他方の入力が前記並び順でデータ保持回路を介して他のセレクタの出力に接続され、
最終段のセレクタの出力には転送ゲートが接続され、
送信イネーブル信号をアサートすることにより前記複数のセレクタ、データ保持回路および前記転送ゲートをシリーズに接続し、前記クロック転送速度の通常選択状態で前記クロック選択セレクタからの前記論理が交互となるデータを転送同期クロックとして隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記クロック転送速度の低速選択状態で前記クロック選択セレクタからの前記より長い遷移時間同一論理となるデータを転送同期クロックとして前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されている。 The serial clock transfer device according to the present invention is
Clock that selects data whose logic is alternated in the unit transfer period in the normal selection state of the clock transfer rate, and selects data that has the same logic for a transition time longer than the data in which the logic is alternated in the low-speed selection state of the clock transfer rate Have a selector,
Each input of the plurality of selectors is individually connected to the output of the clock selection selector in the order of transfer bits, and the other input is connected to the output of the other selector via the data holding circuit in the order of arrangement,
A transfer gate is connected to the output of the final stage selector,
By asserting a transmission enable signal, the plurality of selectors, the data holding circuit and the transfer gate are connected in series, and the data from the clock selection selector is transferred in the normal selection state of the clock transfer speed. As a synchronous clock, serial transfer is performed using a delay action due to the delay time between selectors existing between adjacent selectors, and the same logic as the longer transition time from the clock selection selector in the low-speed selection state of the clock transfer speed. Is transferred serially with a transition time longer than the delay time between the selectors as a transfer synchronization clock.

この構成によれば、上記と同様に、通常転送モードでも低速転送モードでも、転送データが出力されている期間に正確に対応した転送同期クロックを同期生成して出力することができる。 According to this configuration, similarly to the above, in both the normal transfer mode and the low-speed transfer mode, it is possible to synchronously generate and output a transfer synchronization clock that accurately corresponds to a period during which transfer data is output.

また、本発明によるシリアルクロック転送装置は、
クロック転送速度の通常選択状態で単位の転送期間で論理が交互となるデータを選択しクロック転送速度の低速選択状態で前記論理が交互となるデータより長い遷移時間同一論理となるデータを選択するクロック選択セレクタを有し、
複数のセレクタの各一方の入力が前記クロック選択セレクタの出力に転送ビットの並び順に個別的に接続され、他方の入力が前記並び順で他のセレクタの出力に接続され、
最前段のセレクタの入力にはシステムクロックを分周した低速クロックを生成する分周回路が接続され、
最終段のセレクタの出力には転送ゲートが接続され、
送信イネーブル信号をアサートすることにより前記複数のセレクタおよび前記転送ゲートをシリーズに接続し、前記クロック転送速度の通常選択状態で前記クロック選択セレクタからの前記論理が交互となるデータを転送同期クロックとして隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記クロック転送速度の低速選択状態で前記分周回路からの前記低速クロックを転送同期クロックとして前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されている。 The serial clock transfer device according to the present invention is
Clock that selects data whose logic is alternated in the unit transfer period in the normal selection state of the clock transfer rate, and selects data that has the same logic for a transition time longer than the data in which the logic is alternated in the low-speed selection state of the clock transfer rate Have a selector,
One input of each of the plurality of selectors is individually connected to the output of the clock selection selector in the order of transfer bits, and the other input is connected to the output of the other selector in the order of arrangement,
A divider circuit that generates a low-speed clock obtained by dividing the system clock is connected to the input of the selector at the front stage,
A transfer gate is connected to the output of the final stage selector,
By asserting a transmission enable signal, the plurality of selectors and the transfer gate are connected in series, and data in which the logic from the clock selection selector alternates in the normal selection state of the clock transfer speed is adjacent as a transfer synchronization clock. The delay between the selectors is transferred serially using the delay action caused by the inter-selector delay time, and the low-speed clock from the frequency divider circuit is used as the transfer synchronization clock in the low-speed selection state of the clock transfer speed. It is configured to transfer serially with a transition time longer than the time.

また、本発明によるシリアルクロック転送装置は、
クロック転送速度の通常選択状態で単位の転送期間で論理が交互となるデータを選択しクロック転送速度の低速選択状態で前記論理が交互となるデータより長い遷移時間同一論理となるデータを選択するクロック選択セレクタを有し、
複数のセレクタの各一方の入力が前記クロック選択セレクタの出力に転送ビットの並び順に個別的に接続され、他方の入力が前記並び順でデータ保持回路を介して他のセレクタの出力に接続され、
最前段のセレクタの入力にはシステムクロックを分周した低速クロックを生成する分周回路が接続され、
最終段のセレクタの出力には転送ゲートが接続され、
送信イネーブル信号をアサートすることにより前記複数のセレクタ、データ保持回路および前記転送ゲートをシリーズに接続し、前記クロック転送速度の通常選択状態で前記クロック選択セレクタからの前記論理が交互となるデータを転送同期クロックとして隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記クロック転送速度の低速選択状態で前記分周回路からの前記低速クロックを転送同期クロックとして前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されている。 The serial clock transfer device according to the present invention is
Clock that selects data whose logic is alternated in the unit transfer period in the normal selection state of the clock transfer rate, and selects data that has the same logic for a transition time longer than the data in which the logic is alternated in the low-speed selection state of the clock transfer rate Have a selector,
Each input of the plurality of selectors is individually connected to the output of the clock selection selector in the order of transfer bits, and the other input is connected to the output of the other selector via the data holding circuit in the order of arrangement,
A divider circuit that generates a low-speed clock obtained by dividing the system clock is connected to the input of the selector at the front stage,
A transfer gate is connected to the output of the final stage selector,
By asserting a transmission enable signal, the plurality of selectors, the data holding circuit and the transfer gate are connected in series, and the data from the clock selection selector is transferred in the normal selection state of the clock transfer speed. As a synchronous clock, serial transfer is performed using a delay action caused by an inter-selector delay time existing between adjacent selectors, and the low-speed clock from the frequency divider circuit is used as a transfer synchronous clock in the low-speed selection state of the clock transfer speed. The data is transferred serially with a transition time longer than the inter-selector delay time.

また、本発明によるシリアルクロック転送装置は、
クロック転送速度の通常選択状態で単位の転送期間で論理が交互となるデータを選択しクロック転送速度の低速選択状態でデータバスの各ラインの同一論理のデータを選択するクロック選択セレクタを有し、
複数のセレクタの各一方の入力が前記クロック選択セレクタの出力に転送ビットの並び順に個別的に接続され、他方の入力が前記並び順で他のセレクタの出力に接続され、
最終段のセレクタの出力には転送ゲートが接続され、
送信イネーブル信号をアサートすることにより前記複数のセレクタおよび前記転送ゲートをシリーズに接続し、前記クロック転送速度の通常選択状態で前記クロック選択セレクタからの前記論理が交互となるデータを転送同期クロックとして隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記クロック転送速度の低速選択状態で前記クロック選択セレクタからの前記データバスの各ラインの同一論理となるデータを転送同期クロックとして前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されている。 The serial clock transfer device according to the present invention is
A clock selection selector that selects data in which logic is alternated in a unit transfer period in a normal selection state of the clock transfer speed and selects data of the same logic in each line of the data bus in a low-speed selection state of the clock transfer speed;
One input of each of the plurality of selectors is individually connected to the output of the clock selection selector in the order of transfer bits, and the other input is connected to the output of the other selector in the order of arrangement,
A transfer gate is connected to the output of the final stage selector,
By asserting a transmission enable signal, the plurality of selectors and the transfer gate are connected in series, and data in which the logic from the clock selection selector alternates in the normal selection state of the clock transfer speed is adjacent as a transfer synchronization clock. The data is transferred serially using the delay action caused by the inter-selector delay time existing between the selectors, and the data that is the same logic in each line of the data bus from the clock selection selector in the low-speed selection state of the clock transfer speed Is transferred serially with a transition time longer than the delay time between the selectors as a transfer synchronization clock.

また、本発明によるシリアルクロック転送装置は、
クロック転送速度の通常選択状態で単位の転送期間で論理が交互となるデータを選択しクロック転送速度の低速選択状態でデータバスの各ラインの同一論理のデータを選択するクロック選択セレクタを有し、
複数のセレクタの各一方の入力が前記クロック選択セレクタの出力に転送ビットの並び順に個別的に接続され、他方の入力が前記並び順でデータ保持回路を介して他のセレクタの出力に接続され、
最終段のセレクタの出力には転送ゲートが接続され、
送信イネーブル信号をアサートすることにより前記複数のセレクタ、データ保持回路および前記転送ゲートをシリーズに接続し、前記クロック転送速度の通常選択状態で前記クロック選択セレクタからの前記論理が交互となるデータを転送同期クロックとして隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記クロック転送速度の低速選択状態で前記クロック選択セレクタからの前記データバスの各ラインの同一論理となるデータを転送同期クロックとして前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されている。 The serial clock transfer device according to the present invention is
A clock selection selector that selects data in which logic is alternated in a unit transfer period in a normal selection state of the clock transfer speed and selects data of the same logic in each line of the data bus in a low-speed selection state of the clock transfer speed;
Each input of the plurality of selectors is individually connected to the output of the clock selection selector in the order of transfer bits, and the other input is connected to the output of the other selector via the data holding circuit in the order of arrangement,
A transfer gate is connected to the output of the final stage selector,
By asserting a transmission enable signal, the plurality of selectors, the data holding circuit and the transfer gate are connected in series, and the data from the clock selection selector is transferred in the normal selection state of the clock transfer speed. As a synchronous clock, serial transfer is performed using a delay action due to the delay time between selectors existing between adjacent selectors, and each line of the data bus from the clock selection selector is the same in a low-speed selection state of the clock transfer speed. Data that becomes logic is serially transferred as a transfer synchronization clock with a transition time longer than the delay time between the selectors.

以下はシリアル転送システムについての発明である。 The following is an invention relating to a serial transfer system.

本発明によるシリアル転送システムは、
バスマスタと、前記バスマスタからの遅延時間が互いに異なる複数のバススレイブとからなるシリアル転送システムであって、
前記バスマスタは、上記のいずれかのシリアルデータ転送装置と、上記のいずれかのシリアルクロック転送装置と、複数の遅延値を選択設定可能な遅延調整回路とを有し、
前記バススレイブは、前記バスマスタで生成され送信された転送データと転送同期クロックについて前記転送同期クロックを用いて前記転送データを受信するように構成されているとともに、送信されてくる遅延値を保持する遅延値保持回路を有し、
前記バススレイブに対して前記遅延値を直接的または間接的に送信するとともに、前記バスマスタと前記バススレイブとの間のテストパターンの送受信に基づく前記遅延値の良否判定を行って、前記バスマスタの前記遅延調整回路に判定結果良の前記遅延値を設定するコントロール回路とを備えたものである。 The serial transfer system according to the present invention includes:
A serial transfer system comprising a bus master and a plurality of bus slaves having different delay times from the bus master,
The bus master includes any one of the serial data transfer devices described above, one of the serial clock transfer devices described above, and a delay adjustment circuit capable of selectively setting a plurality of delay values.
The bus slave is configured to receive the transfer data using the transfer synchronization clock with respect to the transfer data and the transfer synchronization clock generated and transmitted by the bus master, and holds the transmitted delay value. A delay value holding circuit;
The delay value is directly or indirectly transmitted to the bus slave, and the pass / fail judgment of the delay value based on transmission / reception of a test pattern between the bus master and the bus slave is performed, and the bus master The delay adjustment circuit includes a control circuit that sets the delay value with a good determination result.

この構成によれば、低速転送モードにおいて、遅延値をバススレイブへ送信する。また、通信テストで用いるテストパターンも送信する。バススレイブでは受信した遅延値を遅延値保持回路へ保持するとともに、遅延値の調整を行う。設定後、通常転送モードでテストパターンをバスマスタに送信し、コントロール回路でテストパターンに基づいて送受信が正確に行われているか判定する。このようにして、正確なタイミングでデータ送受信を行うことができる。 According to this configuration, the delay value is transmitted to the bus slave in the low-speed transfer mode. Also, a test pattern used in the communication test is transmitted. In the bus slave, the received delay value is held in the delay value holding circuit and the delay value is adjusted. After the setting, the test pattern is transmitted to the bus master in the normal transfer mode, and the control circuit determines whether transmission / reception is correctly performed based on the test pattern. In this way, data transmission / reception can be performed with accurate timing.

また、本発明によるシリアル転送システムは、
バスマスタとバススレイブと前記バスマスタからバススレイブへ転送データのシリアル転送を制御するコントロール回路からなるシリアル転送システムであって、
前記バスマスタは、上記のいずれかのシリアルデータ転送装置と、上記のいずれかのシリアルクロック転送装置とから構成され、
前記バススレイブは、前記バスマスタで生成され送信された転送データと転送同期クロックについて前記転送同期クロックを用いて前記転送データを受信するとともに、前記転送データの受信完了を示すアクノリッジ信号を前記転送データに付加して前記バスマスタへ返信するように構成され、
前記コントロール回路は、前記バスマスタが前記バススレイブから受信した転送データに含まれている前記アクノリッジ信号によって前記転送データの送信完了を確認するように構成されている。 The serial transfer system according to the present invention is
A serial transfer system comprising a bus master, a bus slave, and a control circuit for controlling serial transfer of transfer data from the bus master to the bus slave,
The bus master is composed of any one of the serial data transfer devices described above and any one of the serial clock transfer devices described above.
The bus slave receives the transfer data using the transfer synchronization clock with respect to the transfer data generated and transmitted by the bus master and the transfer synchronization clock, and transmits an acknowledge signal indicating completion of reception of the transfer data to the transfer data. It is configured to add and reply to the bus master,
The control circuit is configured to confirm the completion of transmission of the transfer data by the acknowledge signal included in the transfer data received by the bus master from the bus slave.

この構成によれば、アクノリッジ信号に基づいて送受信が正確に行われているか判定するので、正確なタイミングでデータ送受信を行うことができる。 According to this configuration, since transmission / reception is correctly performed based on the acknowledge signal, data transmission / reception can be performed at an accurate timing.

また、本発明によるシリアル転送システムは、
バスマスタとバススレイブと前記バスマスタからバススレイブへ転送データのシリアル転送を制御するコントロール回路と前記バススレイブに接続された機能回路からなるシリアル転送システムであって、
前記バスマスタは、上記のいずれかのシリアルデータ転送装置と、上記のいずれかのシリアルクロック転送装置とから構成され、
前記バススレイブは、前記バスマスタで生成され送信された転送データと転送同期クロックについて前記転送同期クロックを用いて前記転送データを受信するとともに、受信した前記転送データを前記機能回路に転送するように構成され、
前記機能回路は、前記転送データに所定の処理を施して前記バススレイブに転送し、
前記バススレイブは、前記機能回路から受け取った前記転送データに処理完了を示すアクノリッジ信号を付加して前記バスマスタへ返信するように構成され、
前記コントロール回路は、前記バスマスタが前記バススレイブから受信した転送データに含まれている前記アクノリッジ信号によって前記転送データの送信完了を確認するように構成されている。 The serial transfer system according to the present invention is
A serial transfer system comprising a bus master, a bus slave, a control circuit for controlling serial transfer of transfer data from the bus master to the bus slave, and a functional circuit connected to the bus slave,
The bus master is composed of any one of the serial data transfer devices described above and any one of the serial clock transfer devices described above.
The bus slave is configured to receive the transfer data using the transfer synchronization clock with respect to the transfer data generated and transmitted by the bus master and the transfer synchronization clock, and transfer the received transfer data to the functional circuit. And
The functional circuit performs a predetermined process on the transfer data and transfers it to the bus slave.
The bus slave is configured to add an acknowledge signal indicating completion of processing to the transfer data received from the functional circuit and send it back to the bus master,
The control circuit is configured to confirm the completion of transmission of the transfer data by the acknowledge signal included in the transfer data received by the bus master from the bus slave.

この構成によれば、機能回路に所定の処理を行わせることにより機能回路の動作確認することができ、シリアル転送の精度を高めることができる。 According to this configuration, the operation of the functional circuit can be confirmed by causing the functional circuit to perform predetermined processing, and the accuracy of serial transfer can be improved.

上記の構成において、前記コントロール回路は、テストパターンを生成するテストパターン生成回路と、前記テストパターン生成回路による前記テストパターンと前記バスマスタが前記バススレイブより受信したテストパターンとを比較するテストパターン比較回路とを備えているものとする。 In the above configuration, the control circuit includes a test pattern generation circuit that generates a test pattern, and a test pattern comparison circuit that compares the test pattern generated by the test pattern generation circuit with a test pattern received by the bus master from the bus slave. It shall be provided with.

また、本発明によるシリアル転送システムは、
バスマスタとバススレイブと前記バスマスタからバススレイブへ転送データのシリアル転送を制御するコントロール回路からなるシリアル転送システムであって、
前記バスマスタは、上記のいずれかのシリアルデータ転送装置と、上記のいずれかのシリアルクロック転送装置とを有し、
前記バススレイブは、前記バスマスタで生成され送信された転送データと転送同期クロックについて前記転送同期クロックを用いて前記転送データを受信するように構成され、
前記コントロール回路は、テストパターンを保持するテストパターン保持回路と、前記テストパターン保持回路による前記テストパターンと受信したテストパターンとを比較するテストパターン比較回路とを備え、
このようなコントロール回路が前記バスマスタ側と前記バススレイブ側とにそれぞれ備えられている。 The serial transfer system according to the present invention is
A serial transfer system comprising a bus master, a bus slave, and a control circuit for controlling serial transfer of transfer data from the bus master to the bus slave,
The bus master includes any one of the serial data transfer devices described above and any one of the serial clock transfer devices described above.
The bus slave is configured to receive the transfer data using the transfer synchronization clock for the transfer data and the transfer synchronization clock generated and transmitted by the bus master,
The control circuit includes a test pattern holding circuit that holds a test pattern, and a test pattern comparison circuit that compares the test pattern by the test pattern holding circuit with the received test pattern,
Such a control circuit is provided on each of the bus master side and the bus slave side.

この構成によれば、バスマスタとバススレイブとの間の双方向のデータ転送のテストを正確かつ効率良く実行できる。 According to this configuration, the bidirectional data transfer test between the bus master and the bus slave can be executed accurately and efficiently.

上記のいずれかのシリアル転送システムにおいて、前記コントロール回路は、前記バスマスタから前記バススレイブへのデータ転送および前記バススレイブから前記バスマスタへのデータ転送を同一のテストパターンで連続複数回行い、所定のレイテンシで受信されたかを判定する。 In any one of the serial transfer systems described above, the control circuit performs data transfer from the bus master to the bus slave and data transfer from the bus slave to the bus master a plurality of times in succession with the same test pattern, and a predetermined latency. It is judged whether it was received by.

この構成によれば、レイテンシが適切か否かの判定を通じて、データ転送をより高精度なものにすることができる。 According to this configuration, data transfer can be made with higher accuracy through determination of whether or not the latency is appropriate.

前記コントロール回路は、前記所定のレイテンシで受信されたかの判定において不適格のときは、前記バススレイブをリセットするとともに、別のレイテンシでのテストを繰り返すものとする。 The control circuit resets the bus slave and repeats the test with another latency when the control circuit is not qualified in determining whether the signal has been received with the predetermined latency.

この構成によれば、レイテンシが不適正なときのバススレイブのリセットとレイテンシの再設定における再テストにより、データ転送をより高精度なものにすることができる。 According to this configuration, the data transfer can be made more accurate by resetting the bus slave when the latency is inappropriate and retesting in the resetting of the latency.

上記のレイテンシに関して、
さらに、前記バスマスタおよび前記バススレイブがともに接続しているクロックカウンタを有し、
前記コントロール回路は、前記クロックカウンタによるカウント値を用いて前記レイテンシを検査するように構成してもよい。クロックカウンタを利用してレイテンシを判定するので、データ転送をより高精度なものにすることができる。 Regarding the above latency,
And a clock counter to which the bus master and the bus slave are connected together,
The control circuit may be configured to check the latency using a count value by the clock counter. Since the latency is determined using the clock counter, data transfer can be performed with higher accuracy.

本発明によれば、データ転送速度の設定によりセレクタ間遅延時間よりも長い遷移時間でシリアル転送する低速転送モードが選択可能であるので、バスマスタからバススレイブへの遅延時間を整合性をもって確実に設定することが可能となる。その結果として、セレクタの物理遅延を利用したシリアル転送を実効あるものにすることができる。また、シリアル転送のためのコントロール回路については、バスマスタ、バススレイブ個々にではなく、１つだけ準備するのでよい。その結果、ゲート規模を削減し、半導体素子のサイズを小さくすることが可能で、安価なＬＳＩを実現できる。 According to the present invention, since the low-speed transfer mode in which serial transfer is performed with a transition time longer than the delay time between the selectors can be selected by setting the data transfer speed, the delay time from the bus master to the bus slave can be set with consistency. It becomes possible to do. As a result, serial transfer using the physical delay of the selector can be made effective. Further, only one control circuit for serial transfer may be prepared, not for each bus master and bus slave. As a result, the gate scale can be reduced, the size of the semiconductor element can be reduced, and an inexpensive LSI can be realized.

以下、本発明にかかわるシリアル転送システムの実施の形態を図面に基づいて詳細に説明する。実施の形態１から実施の形態１０までは、シリアルデータ転送装置のシリアル送信回路部に関するものである。 Embodiments of a serial transfer system according to the present invention will be described below in detail with reference to the drawings. The first to tenth embodiments relate to a serial transmission circuit unit of a serial data transfer device.

（実施の形態１）
図１（ａ）は、本発明の実施の形態１のシリアルデータ転送装置におけるシリアル送信回路部の構成を示す回路図である。 (Embodiment 1)
FIG. 1A is a circuit diagram showing a configuration of a serial transmission circuit unit in the serial data transfer apparatus according to the first embodiment of the present invention.

図１（ａ）において、１０はシリアル送信回路、１は複数ビットラインの送信用のデータバス、２はフリップフロップ、３は出力バッファ、４ａ〜４ｅはシリアル転送用のセレクタ、４ｆは転送ゲートとしてのセレクタ（転送ゲートセレクタ）、４ｇは低速転送データを選択するための転送データ選択セレクタ、５ａ〜５ｅは増幅用のバッファ、ＣＬＫはシステムＬＳＩにおける基本のクロックであるシステムクロック、Ｓｉは転送開始指令信号、Ｓsenは送信イネーブル信号、Ｓoutは転送データ、７はデータバス１より低速転送データを生成するためのパラレル-シリアル変換回路、ＳＳはデータ転送速度を選択するデータ転送速度選択信号である。 In FIG. 1A, 10 is a serial transmission circuit, 1 is a data bus for transmitting a plurality of bit lines, 2 is a flip-flop, 3 is an output buffer, 4a to 4e are selectors for serial transfer, and 4f is a transfer gate. Selectors (transfer gate selectors), 4g is a transfer data selection selector for selecting low-speed transfer data, 5a to 5e are buffers for amplification, CLK is a system clock which is a basic clock in the system LSI, Si is a transfer start command Ssen is a transmission enable signal, Sout is transfer data, 7 is a parallel-serial conversion circuit for generating low-speed transfer data from the data bus 1, and SS is a data transfer rate selection signal for selecting a data transfer rate.

複数のセレクタ４ａ〜４ｆと複数のバッファ５ａ〜５ｅとが交互に並ぶ状態でシリーズに接続されている。データバス１のデータがセレクタ４ａ〜４ｅの“Ｈ”入力に接続され、セレクタ４ａ〜４ｅの各出力がそれぞれバッファ５ａ〜５ｅを介して次段のシリーズセレクタ４ｂ〜４ｆの“Ｌ”入力に接続されている。転送データ選択セレクタ４ｇの“Ｈ”入力にパラレル-シリアル変換回路７の出力が接続され、“Ｌ”入力にグランドの“Ｌ”が接続されている。セレクタ４ａの“Ｌ”入力は転送データ選択セレクタ４ｇの出力に接続され、転送ゲートセレクタ４ｆの“Ｈ”入力はグランドの“Ｌ”に接続され、転送ゲートセレクタ４ｆの出力は出力バッファ３に接続されている。フリップフロップ２は、転送開始指令信号Ｓｉの入力に伴ってシステムクロックＣＬＫに同期して送信イネーブル信号Ｓsenを生成出力するもので、送信イネーブル信号Ｓsenはセレクタ４ａ〜４ｆのそれぞれの選択制御入力に与えられている。転送開始指令信号Ｓｉ、送信イネーブル信号Ｓsenはロウアクティブである。セレクタ４ａ〜４ｆは、送信イネーブル信号Ｓsenが論理“Ｈ”のときは上側の“Ｈ”入力の信号を選択して出力し、送信イネーブル信号Ｓsenが論理“Ｌ”のときは下側の“Ｌ”入力を選択して出力する。転送データ選択セレクタ４ｇは、データ転送速度選択信号ＳＳが論理“Ｈ”のときはグランドの“Ｌ”に接続され、論理“Ｌ”のときはパラレル-シリアル変換回路７の出力に接続されている。 A plurality of selectors 4a to 4f and a plurality of buffers 5a to 5e are connected in series in a state where they are alternately arranged. The data on the data bus 1 is connected to the “H” input of the selectors 4a to 4e, and the outputs of the selectors 4a to 4e are connected to the “L” inputs of the next series selectors 4b to 4f via the buffers 5a to 5e, respectively. Has been. The output of the parallel-serial conversion circuit 7 is connected to the “H” input of the transfer data selection selector 4g, and the ground “L” is connected to the “L” input. The “L” input of the selector 4 a is connected to the output of the transfer data selection selector 4 g, the “H” input of the transfer gate selector 4 f is connected to the ground “L”, and the output of the transfer gate selector 4 f is connected to the output buffer 3. Has been. The flip-flop 2 generates and outputs a transmission enable signal Ssen in synchronization with the system clock CLK in response to the input of the transfer start command signal Si. The transmission enable signal Ssen is given to the selection control inputs of the selectors 4a to 4f. It has been. The transfer start command signal Si and the transmission enable signal Ssen are low active. The selectors 4a to 4f select and output the upper “H” input signal when the transmission enable signal Ssen is logic “H”, and the lower “L” when the transmission enable signal Ssen is logic “L”. "Select input and output. The transfer data selection selector 4g is connected to the ground “L” when the data transfer speed selection signal SS is logic “H”, and is connected to the output of the parallel-serial conversion circuit 7 when the data transfer speed selection signal SS is logic “L”. .

次に、以上のように構成された本実施の形態のシリアルデータ転送装置におけるシリアル送信回路１０の動作を説明する。 Next, the operation of the serial transmission circuit 10 in the serial data transfer apparatus of the present embodiment configured as described above will be described.

通常転送モード時の動作を図１（ｂ）のタイミングチャートに基づいて説明する。 The operation in the normal transfer mode will be described based on the timing chart of FIG.

通常転送モード時には、データ転送速度選択信号ＳＳは論理“Ｈ”であり、転送データ選択セレクタ４ｇはグランドの“Ｌ”を選択している。送信イネーブル信号Ｓsenが“Ｈ”のネゲート状態では、セレクタ４ａ〜４ｅはデータバス１の各ビットＢ０〜Ｂ４を選択し、転送ゲートセレクタ４ｆはグランドの“Ｌ”を選択している。そして、セレクタ４ａ〜４ｅの出力がバッファ５ａ〜５ｅを介して次段のセレクタ４ｂ〜４ｆへ伝播されている。しかし、転送ゲートセレクタ４ｆにおいては、送信イネーブル信号Ｓsenが“Ｈ”のネゲート状態の期間は、グランドの“Ｌ”を選択しているため、出力バッファ３から出力されるシリアル転送データＳoutは、ビットＢ０〜Ｂ４の値がどのようなものであれ、それには無関係に“Ｌ”の連続データとなっている。 In the normal transfer mode, the data transfer rate selection signal SS is logic “H”, and the transfer data selection selector 4g selects the ground “L”. In the negated state where the transmission enable signal Ssen is “H”, the selectors 4a to 4e select the bits B0 to B4 of the data bus 1, and the transfer gate selector 4f selects “L” of the ground. The outputs of the selectors 4a to 4e are propagated to the next stage selectors 4b to 4f via the buffers 5a to 5e. However, in the transfer gate selector 4f, since the ground “L” is selected during the negated state of the transmission enable signal Ssen being “H”, the serial transfer data Sout output from the output buffer 3 is a bit. Regardless of what the values of B0 to B4 are, it is “L” continuous data regardless of it.

次に、フリップフロップ２にロウアクティブの転送開始指令信号Ｓｉが入力され、システムクロックＣＬＫが立ち上がると、フリップフロップ２のセットアップ時間Ｔｓの経過後、送信イネーブル信号Ｓsenが“Ｌ”レベルに遷移しアサート状態となる。これによってシリアル転送状態に移行することになる。その結果、セレクタ４ａ〜４ｅは、それまでデータバス１側に接続されていた状態から、セレクタ４ａ〜４ｆをシリーズに接続した状態へ切り替わる。この切り替わり直後の瞬間では、各セレクタ４ａ〜４ｅの出力およびバッファ５ａ〜５ｅの出力には、まだそれぞれ接続されているビットＢ０〜Ｂ４の値が保持されている。 Next, when the low-active transfer start command signal Si is input to the flip-flop 2 and the system clock CLK rises, the transmission enable signal Ssen transits to the “L” level and asserts after the setup time Ts of the flip-flop 2 elapses. It becomes a state. This shifts to the serial transfer state. As a result, the selectors 4a to 4e are switched from the state connected to the data bus 1 side to the state where the selectors 4a to 4f are connected to the series. At the instant immediately after the switching, the values of the bits B0 to B4 that are still connected are held in the outputs of the selectors 4a to 4e and the outputs of the buffers 5a to 5e.

以下、シリアル転送状態の動作を説明する。セレクタとセレクタとの間には、１つのバッファの遅延を含む遅延が存在し、この遅延時間をセレクタ間遅延時間τ₁とする。 The operation in the serial transfer state will be described below. There is a delay including one buffer delay between the selectors, and this delay time is defined as an inter-selector delay time τ ₁ .

送信イネーブル信号Ｓsenのアサート後、セレクタ間遅延時間τ₁が経過したタイミングｔ₁において、初段のセレクタ４ａ・バッファ５ａの出力にあったビットＢ０の値は次段のシリーズセレクタ４ｂ・バッファ５ｂの出力へ転送され、シリーズセレクタ４ｂ・バッファ５ｂの出力にあったビットＢ１の値は次段のシリーズセレクタ４ｃ・バッファ５ｃの出力へ転送され、シリーズセレクタ４ｃ・バッファ５ｃの出力にあったビットＢ２の値は次段のセレクタ４ｄ・バッファ５ｄの出力へ転送され、セレクタ４ｄ・バッファ５ｄの出力にあったビットＢ３の値は次段のセレクタ４ｅ・バッファ５ｅの出力へ転送され、セレクタ４ｅ・バッファ５ｅの出力にあったビットＢ４の値は転送ゲートセレクタ４ｆへ転送され、さらに出力バッファ３を介してビットＢ４の値がシリアル転送データＳoutの１ビット目として出力される。このシリアル転送において、転送ゲートセレクタ４ｆでは、直前でグランドの“Ｌ”を選択していたところ、セレクタ４ｅ・バッファ５ｅの出力にあったビットＢ４が転送されてきて、シリアル転送データＳoutの１ビット目として出力される。ただし、この出力は、出力バッファ３の遅延時間Ｔbだけ遅れる（以下同様）。この期間では、初段のセレクタ４ａは転送データ選択セレクタ４ｇを介してグランドの“Ｌ”を選択し、その出力は“Ｌ”となる。 After the assertion of transmission enable signal Ssen, at the timing t ₁ inter-selector delay time tau ₁ has passed, the value of bits B0 to in the outputs of the first-stage selector 4a · buffer 5a is output of the next-stage series selector 4b · buffer 5b The value of bit B1 at the output of series selector 4b and buffer 5b is transferred to the output of series selector 4c and buffer 5c at the next stage, and the value of bit B2 at the output of series selector 4c and buffer 5c. Is transferred to the output of the selector 4d and buffer 5d in the next stage, and the value of the bit B3 in the output of the selector 4d and buffer 5d is transferred to the output of the selector 4e and buffer 5e in the next stage. The value of bit B4 at the output is transferred to transfer gate selector 4f and further passed through output buffer 3. The value of the bit B4 is output as the first bit of the serial transfer data Sout Te. In this serial transfer, the transfer gate selector 4f selected the ground “L” just before, and the bit B4 present in the output of the selector 4e and the buffer 5e is transferred, and one bit of the serial transfer data Sout is transferred. Output as eyes. However, this output is delayed by the delay time Tb of the output buffer 3 (the same applies hereinafter). In this period, the selector 4a at the first stage selects the ground “L” via the transfer data selection selector 4g, and its output becomes “L”.

タイミングｔ₁からさらにセレクタ間遅延時間τ₁が経過したタイミングｔ₂において、セレクタ４ｂの出力のビットＢ０の値は次段のセレクタ４ｃの出力へ転送され、セレクタ４ｃの出力のビットＢ１の値は次段のセレクタ４ｄの出力へ転送され、セレクタ４ｄの出力のビットＢ２の値は次段のセレクタ４ｅの出力へ転送され、セレクタ４ｅの出力のビットＢ３の値はセレクタ４ｆの出力へ転送され、さらに出力バッファ３を介してビットＢ３の値が出力され、シリアル転送データＳoutはビットＢ４からビットＢ３へと転送データが変化する。この期間でも、初段のセレクタ４ａは“Ｌ”を選択し、セレクタ４ａ，４ｂの出力は“Ｌ”レベルとなる。 At timing t _{2 when the} inter-selector delay time τ ₁ further elapses from timing t ₁ , the value of bit B0 of the output of selector 4b is transferred to the output of selector 4c of the next stage, and the value of bit B1 of the output of selector 4c is The value of bit B2 of the output of selector 4d is transferred to the output of selector 4e of the next stage, the value of bit B3 of the output of selector 4e is transferred to the output of selector 4f, Further, the value of bit B3 is output via output buffer 3, and the transfer data of serial transfer data Sout changes from bit B4 to bit B3. Even during this period, the first-stage selector 4a selects “L”, and the outputs of the selectors 4a and 4b are at the “L” level.

タイミングｔ₂からさらにセレクタ間遅延時間τ₁が経過したタイミングｔ₃において、ビットＢ０の値はセレクタ４ｄの出力へ転送され、ビットＢ１の値はセレクタ４ｅの出力へ転送され、ビットＢ２の値はセレクタ４ｆの出力へ転送され、さらに出力バッファ３を介してビットＢ２の値が出力され、シリアル転送データＳoutはビットＢ３からビットＢ２へと転送データが変化する。この期間でも、初段のセレクタ４ａは“Ｌ”を選択し、セレクタ４ａ〜４ｃの出力は“Ｌ”レベルとなる。 At timing t ₃ when further inter-selector delay time tau ₁ from the timing t ₂ has elapsed, the value of the bit B0 is transferred to the output of the selector 4d, the value of the bit B1 is transferred to the output of the selector 4e, the value of bit B2 is The data is transferred to the output of the selector 4f, and further, the value of the bit B2 is output via the output buffer 3, and the transfer data of the serial transfer data Sout changes from the bit B3 to the bit B2. Even during this period, the first-stage selector 4a selects “L”, and the outputs of the selectors 4a to 4c are at the “L” level.

タイミングｔ₃からさらにセレクタ間遅延時間τ₁が経過したタイミングｔ₄において、ビットＢ０の値はセレクタ４ｅの出力へ転送され、ビットＢ１の値はセレクタ４ｆの出力へ転送され、シリアル転送データＳoutはビットＢ２からビットＢ１へと転送データが変化する。この期間でも、初段のセレクタ４ａは“Ｌ”を選択し、セレクタ４ａ〜４ｄの出力は“Ｌ”レベルとなる。 At the timing t ₄ when further inter-selector delay time tau ₁ from the timing t ₃ has elapsed, the value of the bit B0 is transferred to the output of the selector 4e, the value of the bit B1 is transferred to the output of the selector 4f, the serial transfer data Sout is Transfer data changes from bit B2 to bit B1. Even during this period, the selector 4a at the first stage selects “L”, and the outputs of the selectors 4a to 4d are at the “L” level.

タイミングｔ₄からさらにセレクタ間遅延時間τ₁が経過したタイミングｔ₅において、ビットＢ０の値はセレクタ４ｆの出力へ転送され、シリアル転送データＳoutはビットＢ１からビットＢ０へと転送データが変化する。この期間でも、初段のセレクタ４ａは“Ｌ”を選択し、セレクタ４ａ〜４ｅの出力は“Ｌ”レベルとなる。 At timing t _{5 when the} inter-selector delay time τ ₁ further elapses from timing t ₄ , the value of bit B0 is transferred to the output of selector 4f, and the transfer data of serial transfer data Sout changes from bit B1 to bit B0. Even during this period, the first-stage selector 4a selects “L”, and the outputs of the selectors 4a to 4e are at the “L” level.

以上のタイミングｔ₁からｔ₅にかけて、シリアル転送データＳoutは、Ｂ４，Ｂ３，Ｂ２，Ｂ１，Ｂ０のように推移する。 From the above timing t ₁ to t ₅ , the serial transfer data Sout changes as B4, B3, B2, B1, B0.

さらに時間が経過すると、転送ゲートセレクタ４ｆの出力は“Ｌ”レベルとなり、以降、次の転送開始指令信号Ｓｉの入力があるまで、“Ｌ”の連続データとなる。すなわち、当初、セレクタ４ａに存在したビットＢ０がシリアル転送データＳoutの最終データとして転送が終了すると、最終的に“Ｌ”の連続データの出力に切り替わり、シリアル転送が完了する。 When the time further elapses, the output of the transfer gate selector 4 f becomes “L” level, and thereafter, the data becomes “L” continuous data until the next transfer start command signal Si is input. That is, when the transfer ends with the bit B0 originally present in the selector 4a as the final data of the serial transfer data Sout, the output is finally switched to the output of continuous data of “L”, and the serial transfer is completed.

このようにセレクタ４ａ〜４ｆがシリーズに接続されたことに伴うデータのシリアル転送は、セレクタ間遅延時間τ₁による遅延作用に基づいて実現されている。転送用クロックを用いてのシリアル転送ではなく、シリアル送信回路自身が有する遅延作用を利用してのシリアル転送となっている。 Thus, the serial transfer of data associated with the selectors 4a to 4f being connected in series is realized based on the delay action by the inter-selector delay time τ ₁ . It is not serial transfer using a transfer clock, but serial transfer using the delay action of the serial transmission circuit itself.

その後、再び転送開始指令信号Ｓｉが“Ｈ”に変化すると、セレクタ４ａ〜４ｅはデータバス１側を選択し、それに伴って、セレクタ４ａ〜４ｅにはデータバス１上に新たにセットされたビットＢ０′〜Ｂ４′の値が取り込まれる。 After that, when the transfer start command signal Si changes to “H” again, the selectors 4a to 4e select the data bus 1 side, and accordingly, the bits newly set on the data bus 1 in the selectors 4a to 4e. The values of B0 ′ to B4 ′ are captured.

次に、低速転送モード時の動作を図２のタイミングチャートに基づいて説明する。図２においては、システムクロックＣＬＫの１周期が図１（ｂ）よりずいぶん短く表示されている。これは、動作速度が低速であることに対応している。低速転送モードにおいては、データ転送速度選択信号ＳＳは論理“Ｌ”にされており、転送データ選択セレクタ４ｇはパラレル-シリアル変換回路７の出力信号を選択している。 Next, the operation in the low-speed transfer mode will be described based on the timing chart of FIG. In FIG. 2, one cycle of the system clock CLK is displayed much shorter than that in FIG. This corresponds to the low operating speed. In the low-speed transfer mode, the data transfer speed selection signal SS is set to logic “L”, and the transfer data selection selector 4 g selects the output signal of the parallel-serial conversion circuit 7.

送信イネーブル信号Ｓsenが“Ｈ”のネゲート状態では、セレクタ４ａ〜４ｅの“Ｈ”入力にはデータバス１から“Ｌ”が印加され、転送ゲートセレクタ４ｆにも“Ｌ”が印加されている。そして、セレクタ４ａ〜４ｅの出力がバッファ５ａ〜５ｅを介して次段のセレクタ４ｂ〜４ｆへ伝播されている。しかし、転送ゲートセレクタ４ｆがグランドの“Ｌ”を選択しているため、出力バッファ３から出力されるシリアル転送データＳoutは“Ｌ”の連続データとなっている。 In the negated state where the transmission enable signal Ssen is “H”, “L” is applied from the data bus 1 to the “H” inputs of the selectors 4a to 4e, and “L” is also applied to the transfer gate selector 4f. The outputs of the selectors 4a to 4e are propagated to the next stage selectors 4b to 4f via the buffers 5a to 5e. However, since the transfer gate selector 4 f selects the ground “L”, the serial transfer data Sout output from the output buffer 3 is “L” continuous data.

次に、フリップフロップ２にロウアクティブの転送開始指令信号Ｓｉが入力され、システムクロックＣＬＫが立ち上がると、フリップフロップ２のセットアップ時間Ｔｓの経過後、送信イネーブル信号Ｓsenが“Ｌ”レベルに遷移しアサート状態となる。これによってシリアル転送状態（低速転送）に移行することになる。その結果、セレクタ４ａ〜４ｅは、それまでデータバス１側に接続されていた状態から、セレクタ４ａ〜４ｆをシリーズに接続した状態へ切り替わる。この切り替わり直後の瞬間では、各セレクタ４ａ〜４ｅの出力およびバッファ５ａ〜５ｅの出力には、“Ｌ”の値が保持されている。 Next, when the low-active transfer start command signal Si is input to the flip-flop 2 and the system clock CLK rises, the transmission enable signal Ssen transits to the “L” level and asserts after the setup time Ts of the flip-flop 2 elapses. It becomes a state. This shifts to a serial transfer state (low-speed transfer). As a result, the selectors 4a to 4e are switched from the state connected to the data bus 1 side to the state where the selectors 4a to 4f are connected to the series. At the instant immediately after the switching, the value of “L” is held in the outputs of the selectors 4a to 4e and the outputs of the buffers 5a to 5e.

送信イネーブル信号Ｓsenのアサート後、パラレル-シリアル変換回路７に保持されていたビットＢ０の値は転送データ選択セレクタ４ｇの“Ｈ”入力に伝播される。その後、セレクタｇ，４ａ〜４ｆの遅延時間（７×τ₁）および出力バッファ３の遅延時間Ｔbが経過したタイミングＴ₁において、パラレル-シリアル変換回路７の出力にあったビットＢ０の値は出力バッファ３を介してシリアル転送データＳoutとして出力される。システムクロックＣＬＫの１サイクル内に、図１（ｂ）の通常転送モードの場合はビットＢ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４のすべてがシリアル転送データＳoutとして出力されているが、図２の低速転送モードには１つのビットＢ０のみである。 After the transmission enable signal Ssen is asserted, the value of the bit B0 held in the parallel-serial conversion circuit 7 is propagated to the “H” input of the transfer data selection selector 4g. After that, at the timing T ₁ when the delay time (7 × τ ₁ ) of the selectors g, 4a to 4f and the delay time Tb of the output buffer 3 have elapsed, the value of the bit B0 that was output from the parallel-serial conversion circuit 7 is output. It is output as serial transfer data Sout via the buffer 3. In the normal transfer mode of FIG. 1B, all of bits B0, B1, B2, B3, and B4 are output as serial transfer data Sout within one cycle of the system clock CLK. There is only one bit B0 in the mode.

システムクロックＣＬＫが立ち上がると、フリップフロップ２のセットアップ時間Ｔｓの経過後、送信イネーブル信号Ｓsenが“Ｈ”のネゲート状態になる。転送ゲートセレクタ４ｆはグランドの“Ｌ”を選択するため、シリアル転送データＳoutは“Ｌ”の連続データとなる。 When the system clock CLK rises, the transmission enable signal Ssen becomes “H” negated after the setup time Ts of the flip-flop 2 elapses. Since the transfer gate selector 4f selects the ground “L”, the serial transfer data Sout becomes “L” continuous data.

再び、システムクロックＣＬＫの立ち上がりに同期して送信イネーブル信号Ｓsenが“Ｌ”レベルに遷移しアサート状態となると、パラレル-シリアル変換回路７に保持されていたビットＢ１の値が転送データ選択セレクタ４ｇの“Ｈ”入力に伝播される。その後、遅延時間（７×τ₁）および出力バッファ３の遅延時間Ｔbが経過したタイミングＴ₂において、ビットＢ１の値がシリアル転送データＳoutとして出力される。 Again, when the transmission enable signal Ssen transits to the “L” level and becomes asserted in synchronization with the rise of the system clock CLK, the value of the bit B1 held in the parallel-serial conversion circuit 7 becomes the transfer data selection selector 4g. Propagated to “H” input. Thereafter, at the timing T ₂ when the delay time (7 × τ ₁ ) and the delay time Tb of the output buffer 3 have elapsed, the value of the bit B1 is output as the serial transfer data Sout.

タイミングＴ₁からタイミングＴ₅にかけて、シリアル転送データＳoutはＢ０、Ｂ１、Ｂ２、Ｂ３、Ｂ４となり、低速シリアル転送が完了する。 Over from the timing T ₁ to time T _5, the serial transfer data Sout is B0, B1, B2, B3, B4, and the low-speed serial transfer is completed.

上記において、送信イネーブル信号Ｓsenが“Ｈ”のネゲート状態のときに転送ゲートセレクタ４ｆが選択するのが“Ｌ”であり、これに合わせて、送信イネーブル信号Ｓsenが“Ｌ”のアサート状態のときに初段のセレクタ４ａが選択するのを“Ｌ”としている。このようにするのは、データ転送を行わない期間のシリアル転送データＳoutを“Ｌ”の連続データとするためである。すなわち、データ列を固定化している。非転送期間で誤ったデータを転送させないためである。 In the above, when the transmission enable signal Ssen is in the “H” negated state, the transfer gate selector 4 f selects “L”, and accordingly, when the transmission enable signal Ssen is in the “L” asserted state. The first stage selector 4a selects “L”. This is because serial transfer data Sout during a period in which no data is transferred is set to “L” continuous data. That is, the data string is fixed. This is to prevent incorrect data from being transferred in the non-transfer period.

なお、固定のデータ列としては“Ｈ”の連続データでもよく、その場合には、送信イネーブル信号Ｓsenがネゲート状態のときに転送ゲートセレクタ４ｆが選択するのを“Ｈ”とし、これに合わせて、送信イネーブル信号Ｓsenがアサート状態のときに初段のセレクタ４ａが転送データ選択セレクタ４ｇを介して選択するのを“Ｈ”とすればよい。また、送信イネーブル信号Ｓsenについても、これをロウアクティブに代えてハイアクティブとしてもよい。 The fixed data string may be continuous data of “H”. In this case, the transfer gate selector 4f selects “H” when the transmission enable signal Ssen is in the negated state. When the transmission enable signal Ssen is in the asserted state, the first stage selector 4a may select “H” via the transfer data selection selector 4g. Also, the transmission enable signal Ssen may be made high active instead of low active.

本実施の形態によれば、データ転送速度選択信号ＳＳによるデータ転送速度の設定によりセレクタ間遅延時間よりも長い遷移時間でシリアル転送する低速転送モードも選択可能であるので、バスマスタからバススレイブへの遅延時間を整合性をもって確実に設定することが可能となり、セレクタの物理遅延を利用したシリアル転送を実効あるものにすることができる。 According to the present embodiment, the low-speed transfer mode in which serial transfer is performed with a transition time longer than the delay time between the selectors can be selected by setting the data transfer rate by the data transfer rate selection signal SS, so that the bus master to the bus slave can be selected. The delay time can be reliably set with consistency, and serial transfer using the physical delay of the selector can be made effective.

（実施の形態２）
本発明の実施の形態２のシリアルデータ転送装置は、実施の形態１の変形の態様であって、データ保持回路としてのラッチを追加したものに相当する。 (Embodiment 2)
The serial data transfer device according to the second embodiment of the present invention is a modification of the first embodiment, and corresponds to a device added with a latch as a data holding circuit.

図３（ａ）は本発明の実施の形態２のシリアルデータ転送装置におけるシリアル送信回路部の構成を示す回路図である。図３（ａ）において、実施の形態１の図１（ａ）におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図１（ａ）における転送ゲートセレクタ４ｆおよびバッファ５ａ〜５ｅがなく、代わりに４ｅが転送ゲートセレクタになっているとともに、データ保持回路としてのラッチ６ａ〜６ｅが追加されている。ＤＳはデータセット信号、Ｓsen′は送信イネーブル信号である。転送ゲートセレクタ４ｅの“Ｈ”入力はグランドの“Ｌ”に接続され、転送ゲートセレクタ４ｅの出力はラッチ６ｅを介して出力バッファ３に接続されている。ラッチ６ａ〜６ｄの各出力がそれぞれ次段のセレクタ４ｂ〜４ｅの“Ｌ”入力に接続されている。ロウアクティブの送信イネーブル信号Ｓsen′がラッチ６ａ〜６ｅのゲート入力のそれぞれに与えられている。セレクタ４ａ〜４ｅは、データセット信号ＤＳが“Ｈ”のアサート状態のときは上側の“Ｈ”入力の信号を選択して出力し、データセット信号ＤＳが“Ｌ”のネゲート状態のときは下側の“Ｌ”入力の信号を選択して出力する。 FIG. 3A is a circuit diagram showing a configuration of a serial transmission circuit unit in the serial data transfer apparatus according to the second embodiment of the present invention. In FIG. 3 (a), the same reference numerals as those in FIG. 1 (a) of the first embodiment indicate the same components, and detailed description thereof will be omitted. The transfer gate selector 4f and the buffers 5a to 5e in FIG. 1A are not provided. Instead, 4e is a transfer gate selector, and latches 6a to 6e as data holding circuits are added. DS is a data set signal, and Ssen 'is a transmission enable signal. The “H” input of the transfer gate selector 4e is connected to “L” of the ground, and the output of the transfer gate selector 4e is connected to the output buffer 3 via the latch 6e. The outputs of the latches 6a to 6d are connected to the “L” inputs of the selectors 4b to 4e in the next stage, respectively. A low active transmission enable signal Ssen 'is applied to each of the gate inputs of the latches 6a to 6e. The selectors 4a to 4e select and output the upper “H” input signal when the data set signal DS is in the “H” asserted state, and lower when the data set signal DS is in the “L” negated state. The “L” input signal on the side is selected and output.

通常転送モード時の動作を図３（ｂ）のタイミングチャートに基づいて説明する。 The operation in the normal transfer mode will be described based on the timing chart of FIG.

通常転送モード時には、データ転送速度選択信号ＳＳは論理“Ｈ”であり、転送データ選択セレクタ４ｇはグランドの“Ｌ”を選択している。データセット信号ＤＳが“Ｈ”のアサート状態では、セレクタ４ａ〜４ｄはデータバス１の各ビットＣ０〜Ｃ３を選択している。そして、セレクタ４ａ〜４ｄの出力すなわちデータバス１の各ビットＣ０〜Ｃ３がラッチ６ａ〜６ｄに保持されている。しかし、転送ゲートセレクタ４ｅはグランドの“Ｌ”を選択しているため、出力バッファ３から出力されるシリアル転送データＳoutは、ビットＣ０〜Ｃ３の値がどのようなものであれ、それには無関係に“Ｌ”の連続データとなっている。 In the normal transfer mode, the data transfer rate selection signal SS is logic “H”, and the transfer data selection selector 4g selects the ground “L”. When the data set signal DS is asserted “H”, the selectors 4 a to 4 d select the bits C 0 to C 3 of the data bus 1. The outputs of the selectors 4a to 4d, that is, the bits C0 to C3 of the data bus 1 are held in the latches 6a to 6d. However, since the transfer gate selector 4e selects “L” of the ground, the serial transfer data Sout output from the output buffer 3 is independent of what the values of the bits C0 to C3 are. It is “L” continuous data.

送信イネーブル信号Ｓsen′のアサート後、セレクタ間遅延時間τ₂が経過したタイミングｔ₁において、初段のラッチ６ａに保持されていたビットＣ０の値は次段のセレクタ４ｂを介して次段のラッチ６ｂへ転送され、ラッチ６ｂに保持されていたビットＣ１の値は次段のセレクタ４ｃを介して次段のラッチ６ｃへ転送され、ラッチ６ｃに保持されていたビットＣ２の値は次段のセレクタ４ｄを介して次段のラッチ６ｄへ転送され、ラッチ６ｄに保持されていたビットＣ３の値は転送ゲートセレクタ４ｅを介して次段のラッチ６ｅへ転送され、ラッチ６ｅに保持されていた値“Ｌ”は出力バッファ３を介して、シリアル転送データＳoutの１ビット目として出力される。ただし、この出力は、出力バッファ３の遅延時間だけ遅れる（以下同様）。この期間では、初段のセレクタ４ａは“Ｌ”を選択し、その出力は“Ｌ”となる。 At the timing t ₁ when the inter-selector delay time τ ₂ has elapsed after the assertion of the transmission enable signal Ssen ′, the value of the bit C0 held in the first-stage latch 6a is changed to the next-stage latch 6b via the next-stage selector 4b. The value of bit C1 held in the latch 6b is transferred to the next latch 6c via the next stage selector 4c, and the value of bit C2 held in the latch 6c is changed to the next stage selector 4d. The value of the bit C3 transferred to the next latch 6d through the gate and held in the latch 6d is transferred to the next latch 6e through the transfer gate selector 4e, and the value “L” held in the latch 6e. "Is output via the output buffer 3 as the first bit of the serial transfer data Sout. However, this output is delayed by the delay time of the output buffer 3 (the same applies hereinafter). During this period, the selector 4a at the first stage selects “L” and its output is “L”.

その後、再びデータセット信号ＤＳが“Ｈ”に変化すると、ラッチ６ａ〜６ｄはデータバス１側を選択し、それに伴って、ラッチ６ａ〜６ｄには新たにデータバス１上に新たにセットされたビットＣ０′〜Ｃ３′の値が取り込まれる。 Thereafter, when the data set signal DS changes to “H” again, the latches 6a to 6d select the data bus 1 side, and accordingly, the latches 6a to 6d are newly set on the data bus 1. The values of bits C0 'to C3' are captured.

次に、低速転送モード時の動作を図４のタイミングチャートに基づいて説明する
低速転送モードにおいては、データ転送速度選択信号ＳＳは論理“Ｌ”にされており、転送データ選択セレクタ４ｇはパラレル-シリアル変換回路７の出力信号を選択している。データセット信号ＤＳが“Ｈ”のアサート状態では、セレクタ４ａ〜４ｄはデータバス１上の“Ｌ”を選択している。そして、セレクタ４ａ〜４ｄの出力すなわちデータバス１の“Ｌ”がラッチ６ａ〜６ｄに保持されている。しかし、転送ゲートセレクタ４ｅはグランドの“Ｌ”を選択しているため、シリアル転送データＳoutは“Ｌ”の連続データとなっている。 Next, the operation in the low-speed transfer mode will be described based on the timing chart of FIG. 4. In the low-speed transfer mode, the data transfer speed selection signal SS is set to logic “L”, and the transfer data selection selector 4g The output signal of the serial conversion circuit 7 is selected. When the data set signal DS is asserted “H”, the selectors 4 a to 4 d select “L” on the data bus 1. The outputs of the selectors 4a to 4d, that is, “L” of the data bus 1 are held in the latches 6a to 6d. However, since the transfer gate selector 4e selects “L” of the ground, the serial transfer data Sout is “L” continuous data.

次に、データセット信号ＤＳを“Ｌ”のネゲート状態に遷移させ、次いで送信イネーブル信号Ｓsen′を“Ｌ”のアサート状態に遷移させると、シリアル転送状態に移行する。その結果、セレクタ４ａ〜４ｄは、それまでデータバス１側に接続されていた状態から、セレクタ４ａ〜４ｅおよびラッチ６ａ〜６ｅをシリーズに接続した状態へ切り替わる。この切り替わり直後の瞬間では、各ラッチ６ａ〜６ｄの出力には、まだそれぞれ“Ｌ”の値が保持されている。 Next, when the data set signal DS is changed to the “L” negated state and then the transmission enable signal Ssen ′ is changed to the “L” asserted state, the state shifts to the serial transfer state. As a result, the selectors 4a to 4d are switched from the state connected to the data bus 1 side to the state where the selectors 4a to 4e and the latches 6a to 6e are connected in series. At the instant immediately after the switching, the outputs of the latches 6a to 6d still hold the “L” value.

送信イネーブル信号Ｓsen′のアサート後、パラレル-シリアル変換回路７に保持されていたビットＣ０の値は転送データ選択セレクタ４ｇの“Ｈ”入力に伝播される。その後、セレクタ４ａ〜４ｅおよびラッチ６ａ〜６ｅの遅延時間（６×τ₂）および出力バッファ３の遅延時間Ｔbが経過したタイミングＴ₁において、パラレル-シリアル変換回路７の出力にあったビットＣ０の値は出力バッファ３を介してシリアル転送データＳoutとして出力される。 After the transmission enable signal Ssen ′ is asserted, the value of the bit C0 held in the parallel-serial conversion circuit 7 is propagated to the “H” input of the transfer data selection selector 4g. After that, at the timing T ₁ when the delay time (6 × τ ₂ ) of the selectors 4a to 4e and the latches 6a to 6e and the delay time Tb of the output buffer 3 have elapsed, The value is output as serial transfer data Sout through the output buffer 3.

タイミングＴ₁からさらに低速転送時間τ_b′が経過したタイミングＴ₂において送信イネーブル信号Ｓsen′が“Ｈ”に遷移し、その後、データセット信号ＤＳを“Ｈ”のアサート状態にする。セレクタ４ａ〜４ｄの“Ｈ”入力にはデータバス１上にある論理“Ｌ”が印加され、転送ゲートセレクタ４ｅの“Ｈ”入力にはグランドの“Ｌ”が印加されている。そして、セレクタ４ａ〜４ｄの出力がラッチ６ａ〜６ｄを介して次段のセレクタ４ｂ〜４ｅへ伝播されている。しかし、転送ゲートセレクタ４ｅは“Ｌ”を選択しているため、シリアル転送データＳoutは“Ｌ”の連続データとなっている。 The transmission enable signal Ssen ′ transitions to “H” at timing T ₂ when the low-speed transfer time τ _b ′ further elapses from timing T ₁ , and then the data set signal DS is set to the “H” asserted state. The logic “L” on the data bus 1 is applied to the “H” input of the selectors 4a to 4d, and the ground “L” is applied to the “H” input of the transfer gate selector 4e. The outputs of the selectors 4a to 4d are propagated to the subsequent selectors 4b to 4e via the latches 6a to 6d. However, since the transfer gate selector 4e selects “L”, the serial transfer data Sout is continuous data of “L”.

次に、データセット信号ＤＳを“Ｌ”のネゲート状態に遷移させ、次いで送信イネーブル信号Ｓsen′を“Ｌ”のアサート状態に遷移させると、シリアル転送状態に移行する。その結果、セレクタ４ａ〜４ｄは、それまでデータバス１側に接続されていた状態から、セレクタ４ａ〜４ｅおよびラッチ６ａ〜６ｅをシリーズに接続した状態へ切り替わる。パラレル-シリアル変換回路７に保持されていたビットＣ１の値は転送データ選択セレクタ４ｇの“Ｈ”入力に伝播される。その後、セレクタ４ａ〜４ｅおよびラッチ６ａ〜６ｅの遅延時間（６×τ₂）および出力バッファ３の遅延時間Ｔbが経過したタイミングＴ₃において、パラレル-シリアル変換回路７の出力にあったビットＣ１の値はシリアル転送データＳoutとして出力される。 Next, when the data set signal DS is changed to the “L” negated state and then the transmission enable signal Ssen ′ is changed to the “L” asserted state, the state shifts to the serial transfer state. As a result, the selectors 4a to 4d are switched from the state connected to the data bus 1 side to the state where the selectors 4a to 4e and the latches 6a to 6e are connected in series. The value of the bit C1 held in the parallel-serial conversion circuit 7 is propagated to the “H” input of the transfer data selection selector 4g. After that, at timing T ₃ when the delay time (6 × τ ₂ ) of the selectors 4 a to 4 e and the latches 6 a to 6 e and the delay time Tb of the output buffer 3 have elapsed, the bit C 1 that was at the output of the parallel-serial conversion circuit 7 The value is output as serial transfer data Sout.

タイミングＴ₃からさらに低速転送時間τ_b′が経過したタイミングＴ₄において送信イネーブル信号Ｓsen′が“Ｈ”に遷移し、その後、データセット信号ＤＳを“Ｈ”のアサート状態にする。セレクタ４ａ〜４ｄの“Ｈ”入力にはデータバス１上にある論理“Ｌ”が印加され、転送ゲートセレクタ４ｅの“Ｈ”入力には“Ｌ”が印加される。そして、セレクタ４ａ〜４ｄの出力がラッチ６ａ〜６ｄを介して次段のセレクタ４ｂ〜４ｅへ伝播されている。しかし、転送ゲートセレクタ４ｅは“Ｌ”を選択しているため、シリアル転送データＳoutは“Ｌ”の連続データとなっている。次に、送信イネーブル信号Ｓsen′が“Ｌ”レベル、データセット信号ＤＳを“Ｌ”に遷移しアサート状態となる。これによって再び低速シリアル転送状態に移行することになる。 Transitions to "H"'transmission enable signal Ssen at the timing T ₄ has elapsed' timing T ₃ further slow transfer time tau _b from then asserted the data set signal DS "H". The logic “L” on the data bus 1 is applied to the “H” input of the selectors 4a to 4d, and “L” is applied to the “H” input of the transfer gate selector 4e. The outputs of the selectors 4a to 4d are propagated to the subsequent selectors 4b to 4e via the latches 6a to 6d. However, since the transfer gate selector 4e selects “L”, the serial transfer data Sout is continuous data of “L”. Next, the transmission enable signal Ssen ′ transitions to the “L” level, the data set signal DS transitions to “L”, and the signal is asserted. As a result, the low-speed serial transfer state is entered again.

以上のタイミングＴ₁からタイミングＴ₁₀にかけて、シリアル転送データＳoutは、Ｃ０、Ｃ１、Ｃ２、Ｃ３となり、低速シリアル転送が完了する。 Over the timing T ₁₀ from the timing T ₁ of the above, the serial transfer data Sout is, C0, C1, C2, C3, and the low-speed serial transfer is completed.

本実施の形態によれば、上記と同様に、セレクタ間遅延時間よりも長い遷移時間でシリアル転送することが選択可能であるので、バスマスタからバススレイブへの遅延時間を整合性をもって確実に設定することができる。 According to the present embodiment, as described above, serial transfer can be selected with a transition time longer than the delay time between the selectors, so that the delay time from the bus master to the bus slave is set with consistency. be able to.

（実施の形態３）
図５は本発明の実施の形態３のシリアルデータ転送装置におけるシリアル送信回路部の構成を示す回路図である。 (Embodiment 3)
FIG. 5 is a circuit diagram showing the configuration of the serial transmission circuit unit in the serial data transfer apparatus according to the third embodiment of the present invention.

図５において、実施の形態１の図１（ａ）におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。４ｇ〜４ｋは通常転送データと低速転送データを選択するための転送データ選択セレクタ、４ｍはデータバス１よりて低速転送データを生成する転送データ低速化セレクタである。 In FIG. 5, the same reference numerals as those in FIG. 1A of the first embodiment indicate the same components, and detailed description thereof is omitted. 4g to 4k are transfer data selectors for selecting normal transfer data and low-speed transfer data, and 4m is a transfer data speed-down selector for generating low-speed transfer data from the data bus 1.

転送データ選択セレクタ４ｇ〜４ｋは送信用の通常転送に用いるデータバス１が左側の“Ｈ”入力に接続され、転送データ低速化セレクタ４ｍの出力が右側の“Ｌ”入力に接続されている。転送データ選択セレクタ４ｇ〜４ｋはデータ転送速度選択信号ＳＳが論理“Ｈ”のときは通常転送データを選択して出力し、データ転送速度選択信号ＳＳが論理“Ｌ”のときは低速転送データを選択して出力する。 In the transfer data selection selectors 4g to 4k, the data bus 1 used for normal transmission for transmission is connected to the "H" input on the left side, and the output of the transfer data speed reduction selector 4m is connected to the "L" input on the right side. The transfer data selection selectors 4g to 4k select and output normal transfer data when the data transfer speed selection signal SS is logic "H", and low speed transfer data when the data transfer speed selection signal SS is logic "L". Select and output.

通常転送モードの動作に関しては、実施の形態１の図１（ｂ）と同様であるため説明を省略する。 The operation in the normal transfer mode is the same as that in FIG.

低速転送モードの動作を図６のタイミングチャートに基づいて説明する。 The operation in the low-speed transfer mode will be described based on the timing chart of FIG.

低速転送モードにおいては、データ転送速度選択信号ＳＳは論理“Ｌ”にされており、転送データ選択セレクタ４ｇ〜４ｋは転送データ低速化セレクタ４ｍからの低速転送データを選択している。送信イネーブル信号Ｓsenが“Ｈ”のネゲート状態の場合には、セレクタ４ａ〜４ｅの“Ｈ”入力には転送データ低速化セレクタ４ｍからの低速転送データのＢ０が印加され、転送ゲートセレクタ４ｆはグランドの“Ｌ”を選択しているため、シリアル転送データＳoutは“Ｌ”の連続データとなっている。 In the low-speed transfer mode, the data transfer speed selection signal SS is set to logic “L”, and the transfer data selection selectors 4g to 4k select the low-speed transfer data from the transfer data speed reduction selector 4m. When the transmission enable signal Ssen is in the negated state of “H”, the low-speed transfer data B0 from the transfer data slow-down selector 4m is applied to the “H” inputs of the selectors 4a to 4e, and the transfer gate selector 4f is connected to the ground. Since “L” is selected, the serial transfer data Sout is “L” continuous data.

次に、フリップフロップ２にロウアクティブの転送開始指令信号Ｓｉが入力され、システムクロックＣＬＫが立ち上がると、フリップフロップ２のセットアップ時間Ｔｓの経過後、送信イネーブル信号Ｓsenが“Ｌ”レベルに遷移しアサート状態となる。これによってシリアル転送状態（低速転送）に移行することになる。その結果、セレクタ４ａ〜４ｅは、それまで転送データ選択セレクタ４ｇ〜４ｋの出力に接続されていた状態から、セレクタ４ａ〜４ｆをシリーズに接続した状態へ切り替わる。この切り替わり直後の瞬間では、各セレクタ４ａ〜４ｅの出力およびバッファ５ａ〜５ｅの出力には、ビットＢ０の値が保持されている。送信イネーブル信号Ｓsenのアサート後、フリップフロップ２のセットアップ時間Ｔｓとセレクタ４ｆの遅延時間τ₁および出力バッファ３の遅延時間Ｔbが経過したタイミングＴ₁において、セレクタ４ｅ・バッファ５ｅの出力にあったビットＢ０の値はシリアル転送データＳoutとして出力される。 Next, when the low-active transfer start command signal Si is input to the flip-flop 2 and the system clock CLK rises, the transmission enable signal Ssen transits to the “L” level and asserts after the setup time Ts of the flip-flop 2 elapses. It becomes a state. This shifts to a serial transfer state (low-speed transfer). As a result, the selectors 4a to 4e are switched from the state connected to the outputs of the transfer data selection selectors 4g to 4k to the state where the selectors 4a to 4f are connected to the series. At the moment immediately after the switching, the value of the bit B0 is held in the outputs of the selectors 4a to 4e and the outputs of the buffers 5a to 5e. After the assertion of transmission enable signal Ssen, at the timing T ₁ the delay time Tb has elapsed delay time tau ₁ and the output buffer 3 of the flip-flop 2 setup time Ts and the selector 4f, bits in the outputs of the selector 4e · buffer 5e The value of B0 is output as serial transfer data Sout.

以下、上記と同様にして、タイミングＴ₁からタイミングＴ₁₀にかけて、シリアル転送データＳoutは、Ｂ０、Ｂ１、Ｂ２、Ｂ３、Ｂ４となり、低速シリアル転送が完了する。 Hereinafter, in the same manner as described above, over a period from the timing T ₁ to time T _10, the serial transfer data Sout is, B0, B1, B2, B3, B4, and the low-speed serial transfer is completed.

低速転送時間τ_bは、コマンドによりユーザーが設定することが可能で、セレクタ間遅延時間τ₁より長い時間に設定するものとする。 The low-speed transfer time τ _b can be set by the user by a command, and is set to a time longer than the inter-selector delay time τ ₁ .

なお、固定のデータ列としては“Ｈ”の連続データでもよく、その場合には、送信イネーブル信号Ｓsenがネゲート状態のときに転送ゲートセレクタ４ｆが選択するのを“Ｈ”とし、これに合わせて、送信イネーブル信号Ｓsenがアサート状態のときに初段のセレクタ４ａが選択するのを“Ｈ”とすればよい。また、送信イネーブル信号Ｓsenについても、これをロウアクティブに代えて、ハイアクティブとしてもよい。 The fixed data string may be continuous data of “H”. In this case, the transfer gate selector 4f selects “H” when the transmission enable signal Ssen is in the negated state. When the transmission enable signal Ssen is in the asserted state, the first stage selector 4a may select “H”. Also, the transmission enable signal Ssen may be made high active instead of low active.

（実施の形態４）
本発明の実施の形態４のシリアルデータ転送装置は、実施の形態３の変形の態様であって、データ保持回路としてのラッチを追加したものに相当する。 (Embodiment 4)
The serial data transfer device according to the fourth embodiment of the present invention is a modification of the third embodiment, and corresponds to a device added with a latch as a data holding circuit.

図７は本発明の実施の形態４のシリアルデータ転送装置におけるシリアル送信回路部の構成を示す回路図である。図７において、実施の形態３の図５におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図５における転送ゲートセレクタ４ｆおよびバッファ５ａ〜５ｅがなく、代わりに４ｅが転送ゲートセレクタになっているとともに、データ保持回路としてのラッチ６ａ〜６ｅが追加されている。ＤＳはデータセット信号、Ｓsen′は送信イネーブル信号である。 FIG. 7 is a circuit diagram showing a configuration of a serial transmission circuit unit in the serial data transfer apparatus according to the fourth embodiment of the present invention. In FIG. 7, the same reference numerals as those in FIG. 5 of the third embodiment indicate the same components, and thus detailed description thereof is omitted. The transfer gate selector 4f and the buffers 5a to 5e in FIG. 5 are not provided. Instead, 4e is a transfer gate selector, and latches 6a to 6e as data holding circuits are added. DS is a data set signal, and Ssen 'is a transmission enable signal.

転送ゲートセレクタ４ｅの“Ｈ”入力はグランドの“Ｌ”に接続され、転送ゲートセレクタ４ｅの出力はラッチ６ｅを介して出力バッファ３に接続されている。ラッチ６ａ〜６ｄの各出力がそれぞれ次段のセレクタ４ｂ〜４ｅの“Ｌ”入力に接続されている。転送ゲートセレクタ４ｅを除いてセレクタ４ａ〜４ｄの総数は、データバス１のビット総数と同じである。これらのセレクタ４ａ〜４ｅがそれぞれの間にラッチ６ａ〜６ｄを介在する状態でシリーズに接続されている。ロウアクティブの送信イネーブル信号Ｓsen′がラッチ６ａ〜６ｅのゲート入力のそれぞれに与えられている。セレクタ４ａ〜４ｅは、データセット信号ＤＳが“Ｈ”のアサート状態のときは上側の“Ｈ”入力の信号を選択して出力し、データセット信号ＤＳが“Ｌ”のネゲート状態のときは下側の“Ｌ”入力の信号を選択して出力する。 The “H” input of the transfer gate selector 4e is connected to “L” of the ground, and the output of the transfer gate selector 4e is connected to the output buffer 3 via the latch 6e. The outputs of the latches 6a to 6d are connected to the “L” inputs of the selectors 4b to 4e in the next stage, respectively. Except for the transfer gate selector 4e, the total number of selectors 4a to 4d is the same as the total number of bits of the data bus 1. These selectors 4a-4e are connected in series with latches 6a-6d interposed therebetween. A low active transmission enable signal Ssen 'is applied to each of the gate inputs of the latches 6a to 6e. The selectors 4a to 4e select and output the upper “H” input signal when the data set signal DS is in the “H” asserted state, and lower when the data set signal DS is in the “L” negated state. The “L” input signal on the side is selected and output.

図８のタイミングチャートは、低速転送モード時の動作を示す。低速転送モードにおいては、データ転送速度選択信号ＳＳは論理“Ｌ”にされ、転送データ選択セレクタ４ｇ〜４ｊは転送データ低速化セレクタ４ｍからの低速転送データを選択する。上記同様にして、タイミングＴ₁からタイミングＴ₁₀にかけて、シリアル転送データＳoutは、Ｃ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４となり、低速シリアル転送が完了する。 The timing chart of FIG. 8 shows the operation in the low-speed transfer mode. In the low-speed transfer mode, the data transfer speed selection signal SS is set to logic “L”, and the transfer data selection selectors 4g to 4j select the low-speed transfer data from the transfer data speed reduction selector 4m. In the same manner as described above, over a period from the timing T ₁ to time T _10, the serial transfer data Sout is, C0, C1, C2, C3, C4, and the low-speed serial transfer is completed.

（実施の形態５）
本発明の実施の形態５のシリアルクロック転送装置は、受信側がシリアル転送を行うのに必要となる転送同期クロックを送信側で生成する機能を有している。 (Embodiment 5)
The serial clock transfer device according to the fifth embodiment of the present invention has a function of generating on the transmission side a transfer synchronization clock necessary for the reception side to perform serial transfer.

図９（ａ）は本発明の実施の形態５のシリアルクロック転送装置におけるシリアル送信回路部の構成を示す回路図である。 FIG. 9A is a circuit diagram showing the configuration of the serial transmission circuit unit in the serial clock transfer apparatus according to the fifth embodiment of the present invention.

シリアル送信回路２０は、次のように構成されている。すなわち、１つ置きのクロック選択セレクタ４Ｋ，４Ｉ，４Ｇの左側の“Ｈ”入力には電源電位の“Ｈ”が接続され、右側の“Ｌ”入力にはクロック低速化セレクタ４Ｌの出力が入力されている。また、別の１つ置きのクロック選択セレクタ４Ｈ，４Ｊの左側の“Ｈ”入力にはグランドの“Ｌ”が入力され、右側の“Ｌ”入力にはクロック低速化セレクタ４Ｌの出力が接続されている。クロック選択セレクタ４Ｇ〜４Ｋの出力はシリーズのセレクタ４Ａ〜４Ｅの“Ｈ”入力に接続されている。セレクタ４Ａ〜４Ｅの各出力はそれぞれ次段のセレクタ４Ｂ〜４Ｆの“Ｌ”入力に接続されている。初段のセレクタ４Ａの“Ｌ”入力はグランドの“Ｌ”に接続され、転送ゲートセレクタ４Ｆの出力は出力バッファ８に接続されている。ＳＳ′はクロックの速度を選択するクロック転送速度選択信号、ＣＳＳは低速クロックの“Ｈ”“Ｌ”の遷移を決定するクロック遷移制御信号である。 The serial transmission circuit 20 is configured as follows. That is, the power supply potential “H” is connected to the left “H” input of every other clock selection selector 4K, 4I, 4G, and the output of the clock speed reduction selector 4L is input to the right “L” input. Has been. Also, the ground “L” is input to the left “H” input of the alternate clock selection selectors 4H and 4J, and the output of the clock speed reduction selector 4L is connected to the right “L” input. ing. Outputs of the clock selection selectors 4G to 4K are connected to "H" inputs of the series selectors 4A to 4E. The outputs of the selectors 4A to 4E are connected to the “L” inputs of the selectors 4B to 4F in the next stage, respectively. The “L” input of the first stage selector 4 A is connected to the “L” level of the ground, and the output of the transfer gate selector 4 F is connected to the output buffer 8. SS ′ is a clock transfer speed selection signal for selecting the clock speed, and CSS is a clock transition control signal for determining the transition of “H” and “L” of the low-speed clock.

通常転送モード時の動作を図９（ｂ）のタイミングチャートに基づいて説明する。 The operation in the normal transfer mode will be described based on the timing chart of FIG.

通常転送モードのときは、クロック転送速度選択信号ＳＳ′を論理“Ｈ”に設定する。これにより、クロック選択セレクタ４Ｇ〜４Ｋは、左側の“Ｈ”入力を選択する。クロック選択セレクタ４Ｇは論理“Ｈ”を出力し、クロック選択セレクタ４Ｈは論理“Ｌ”を出力し、クロック選択セレクタ４Ｉは論理“Ｈ”を出力し、クロック選択セレクタ４Ｊは論理“Ｌ”を出力し、クロック選択セレクタ４Ｋは論理“Ｈ”を出力する。送信イネーブル信号Ｓsenが“Ｈ”のネゲート状態のとき、セレクタ４Ａ〜４Ｅは上側の“Ｈ”入力を選択する（データセット状態）。したがって、セレクタ４Ａ〜４Ｅの出力は、“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”となる。ただし、転送ゲートセレクタ４Ｆはグランドの“Ｌ”を選択しているので、出力バッファ８を介しての転送同期クロックＳclkは連続“Ｌ”となる。この状態は、送信イネーブル信号Ｓsenが“Ｌ”となってアサートした後、セレクタ間遅延時間τ₃が経過したタイミングｔ₁の直前まで維持される。 In the normal transfer mode, the clock transfer speed selection signal SS ′ is set to logic “H”. Accordingly, the clock selection selectors 4G to 4K select the “H” input on the left side. The clock selection selector 4G outputs a logic “H”, the clock selection selector 4H outputs a logic “L”, the clock selection selector 4I outputs a logic “H”, and the clock selection selector 4J outputs a logic “L”. The clock selection selector 4K outputs logic “H”. When the transmission enable signal Ssen is in the negated state of “H”, the selectors 4A to 4E select the upper “H” input (data set state). Accordingly, the outputs of the selectors 4A to 4E are “H”, “L”, “H”, “L”, and “H”. However, since the transfer gate selector 4F selects “L” of the ground, the transfer synchronization clock Sclk via the output buffer 8 is continuously “L”. This state is maintained until immediately before the timing t _{1 when} the inter-selector delay time τ ₃ has elapsed after the transmission enable signal Ssen is asserted to be “L”.

送信イネーブル信号Ｓsenがアサートされて論理“Ｌ”になると、セレクタ４Ａ〜４Ｅは“Ｌ”入力を選択する。すなわち、セレクタ４Ａ〜４Ｅがシリーズに接続され、シリアル転送状態に移行する。システムクロックＣＬＫのほぼ１周期に相当する送信イネーブル信号Ｓsenの“Ｌ”レベル期間において、セレクタ４Ａ〜４Ｅの“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”が伝播され、転送同期クロックＳclkとして出力される。“Ｈ”，“Ｌ”の時間間隔はセレクタ間遅延時間τ₃となっている。このときの転送同期クロックＳclkは、シリアル送信回路１０において通常転送モードで、出力バッファ３から出力される転送データＤ０〜Ｄ４に正確に同期することになる。 When the transmission enable signal Ssen is asserted and becomes logic “L”, the selectors 4A to 4E select the “L” input. That is, the selectors 4A to 4E are connected to the series and shift to the serial transfer state. In the “L” level period of the transmission enable signal Ssen corresponding to almost one cycle of the system clock CLK, “H”, “L”, “H”, “L”, “H” of the selectors 4A to 4E are propagated, It is output as the transfer synchronization clock Sclk. The time interval between “H” and “L” is the inter-selector delay time τ ₃ . The transfer synchronization clock Sclk at this time is accurately synchronized with the transfer data D0 to D4 output from the output buffer 3 in the serial transmission circuit 10 in the normal transfer mode.

次に、低速転送モード時の動作を図１０のタイミングチャートに基づいて説明する。図１０においては、システムクロックＣＬＫの１周期が図９（ｂ）よりずいぶん短く表示されている。これは、動作速度が低速であることに対応している。低速転送モードにおいては、クロック転送速度選択信号ＳＳ′は論理“Ｌ”にされており、クロック選択セレクタ４Ｇ〜４Ｋはクロック低速化セレクタ４Ｌの出力信号を選択している。 Next, the operation in the low-speed transfer mode will be described based on the timing chart of FIG. In FIG. 10, one cycle of the system clock CLK is displayed much shorter than that in FIG. This corresponds to the low operating speed. In the low-speed transfer mode, the clock transfer speed selection signal SS ′ is set to logic “L”, and the clock selection selectors 4G to 4K select the output signal of the clock speed reduction selector 4L.

低速転送モードのときは、クロック転送速度選択信号ＳＳ′を論理“Ｌ”に設定する。これにより、クロック選択セレクタ４Ｇ〜４Ｋは、右側の“Ｌ”入力を選択し、いずれの入力もクロック低速化セレクタ４Ｌとなる。初期にはクロック遷移制御信号ＣＳＳが“Ｈ”であり、クロック低速化セレクタ４Ｌは電源電位の“Ｈ”を選択している。したがって、クロック選択セレクタ４Ｇ〜４Ｋのすべてが論理“Ｈ”を出力する。送信イネーブル信号Ｓsenが“Ｈ”のネゲート状態のとき、セレクタ４Ａ〜４Ｅは上側の“Ｈ”入力を選択する（データセット状態）。したがって、セレクタ４Ａ〜４Ｅの出力は、“Ｈ”，“Ｈ”，“Ｈ”，“Ｈ”，“Ｈ”となる。ただし、転送ゲートセレクタ４Ｆはグランドの“Ｌ”を選択しているので、出力バッファ８を介しての転送同期クロックＳclkは連続“Ｌ”となる。この状態は、送信イネーブル信号Ｓsenが“Ｌ”となってアサートした後、セレクタ間遅延時間τ₃および出力バッファ８の遅延時間τ_bが経過したタイミングＴ₁の直前まで維持される。 In the low-speed transfer mode, the clock transfer speed selection signal SS ′ is set to logic “L”. Thus, the clock selection selectors 4G to 4K select the “L” input on the right side, and any of the inputs becomes the clock speed reduction selector 4L. Initially, the clock transition control signal CSS is “H”, and the clock speed reduction selector 4L selects the power supply potential “H”. Therefore, all of the clock selection selectors 4G to 4K output logic “H”. When the transmission enable signal Ssen is in the negated state of “H”, the selectors 4A to 4E select the upper “H” input (data set state). Therefore, the outputs of the selectors 4A to 4E are “H”, “H”, “H”, “H”, “H”. However, since the transfer gate selector 4F selects “L” of the ground, the transfer synchronization clock Sclk via the output buffer 8 is continuously “L”. This state is maintained until immediately before the timing T _{1 when} the inter-selector delay time τ ₃ and the delay time τ _b of the output buffer 8 have elapsed after the transmission enable signal Ssen is asserted to be “L”.

送信イネーブル信号Ｓsenがアサートされて論理“Ｌ”になると、セレクタ４Ａ〜４Ｆは“Ｌ”入力を選択する。すなわち、セレクタ４Ａ〜４Ｆがシリーズに接続され、シリアル転送状態に移行する。送信イネーブル信号Ｓsenの“Ｌ”レベル期間において、セレクタ４Ａ〜４Ｅの“Ｈ”，“Ｈ”，“Ｈ”，“Ｈ”，“Ｈ”が連続“Ｈ”の状態で伝播される（タイミングＴ₁〜Ｔ₂）。 When the transmission enable signal Ssen is asserted and becomes logic “L”, the selectors 4A to 4F select the “L” input. That is, the selectors 4A to 4F are connected to the series and shift to the serial transfer state. During the “L” level period of the transmission enable signal Ssen, “H”, “H”, “H”, “H”, “H” of the selectors 4A to 4E are continuously propagated in the “H” state (timing T ₁ ~T _2).

次に、送信イネーブル信号Ｓsenが“Ｈ”のネゲート状態になり、同期してクロック遷移制御信号ＣＳＳも論理“Ｈ”になると、クロック低速化セレクタ４Ｌはグランドの“Ｌ”を選択する状態に切り換えられる。その結果、クロック選択セレクタ４Ｇ〜４Ｋを介してセレクタ４Ａ〜４Ｅに設定されるデータはすべて論理“Ｌ”となる。転送ゲートセレクタ４Ｆもグランドの“Ｌ”を選択する。すなわち、セレクタ４Ａ〜４Ｆの出力は、“Ｌ”，“Ｌ”，“Ｌ”，“Ｌ”，“Ｌ”，“Ｌ”となる。そして、送信イネーブル信号Ｓsenがアサートされて論理“Ｌ”になると、セレクタ４Ａ〜４Ｆがシリーズに接続され、シリアル転送状態に移行する。“Ｌ”，“Ｌ”，“Ｌ”，“Ｌ”，“Ｌ”，“Ｌ”が連続“Ｌ”の状態で伝播される（タイミングＴ₂〜Ｔ₃）。 Next, when the transmission enable signal Ssen becomes “H” negated and the clock transition control signal CSS also becomes logic “H” synchronously, the clock speed reduction selector 4L switches to the state of selecting the ground “L”. It is done. As a result, all the data set in the selectors 4A to 4E via the clock selection selectors 4G to 4K become logic “L”. The transfer gate selector 4F also selects “L” of the ground. That is, the outputs of the selectors 4A to 4F are “L”, “L”, “L”, “L”, “L”, “L”. When the transmission enable signal Ssen is asserted and becomes logic “L”, the selectors 4A to 4F are connected to the series and shift to the serial transfer state. “L”, “L”, “L”, “L”, “L”, “L” are continuously propagated in a state of “L” (timing T _{2 to} T ₃ ).

以上のようにして送信イネーブル信号Ｓsenが“Ｌ”，“Ｈ”を繰り返すたびに、出力バッファ８から連続“Ｈ”、連続“Ｌ”の繰り返しが転送同期クロックＳclkとして出力される。このときの転送同期クロックＳclkは、シリアル送信回路１０において低速転送モードで、出力バッファ３から出力される転送データＤ０〜Ｄ４に正確に同期することになる。 As described above, every time the transmission enable signal Ssen repeats “L” and “H”, the output buffer 8 outputs continuous “H” and continuous “L” as the transfer synchronization clock Sclk. The transfer synchronization clock Sclk at this time is accurately synchronized with the transfer data D0 to D4 output from the output buffer 3 in the serial transmission circuit 10 in the low-speed transfer mode.

本実施の形態によれば、通常転送モードでも低速転送モードでも、シリアル送信回路１０において転送データＤ０〜Ｄ４が出力されている期間に正確に対応する状態で、シリアル送信回路２０において転送同期クロックＳclkを同期生成して出力することができる。この転送同期クロックＳclkを転送データＤ０〜Ｄ４とともに受信側に送信すると、受信側では受信のシリアル／パラレル変換処理を有利に進めることができる。 According to the present embodiment, in the normal transmission mode and the low-speed transfer mode, the serial transmission circuit 20 accurately transfers the transfer synchronization clock Sclk in a state corresponding to the period during which the transfer data D0 to D4 are output. Can be generated synchronously and output. When this transfer synchronization clock Sclk is transmitted to the receiving side together with the transfer data D0 to D4, the receiving side can advantageously proceed with the receiving serial / parallel conversion process.

（実施の形態６）
本発明の実施の形態６のシリアルクロック転送装置は、実施の形態５の変形の態様であって、データ保持回路としてのラッチを追加したものに相当する。 (Embodiment 6)
The serial clock transfer device according to the sixth embodiment of the present invention is a modification of the fifth embodiment, and corresponds to a device added with a latch as a data holding circuit.

図１１（ａ）は本発明の実施の形態６のシリアルクロック転送装置におけるシリアル送信回路部の構成を示す回路図である。図１１（ａ）において、実施の形態５の図９におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図９におけるフリップフロップ２およびバッファ５Ａ〜５Ｅがなく、代わりにラッチ６Ａ〜６Ｆが追加されている。ＤＳはデータセット信号、Ｓsen′は送信イネーブル信号である。 FIG. 11A is a circuit diagram showing a configuration of a serial transmission circuit unit in the serial clock transfer apparatus according to the sixth embodiment of the present invention. In FIG. 11A, the same reference numerals as those in FIG. 9 of the fifth embodiment indicate the same components, and detailed description thereof will be omitted. The flip-flop 2 and the buffers 5A to 5E in FIG. 9 are not provided, and latches 6A to 6F are added instead. DS is a data set signal, and Ssen 'is a transmission enable signal.

図１１（ｂ）は通常転送モード時の動作を示す。これは、実施の形態５の図９（ｂ）と実質的に同一である。 FIG. 11B shows the operation in the normal transfer mode. This is substantially the same as FIG. 9B of the fifth embodiment.

図１２は低速転送モード時の動作を示す。これは、実施の形態５の図１０と実質的に同一である。 FIG. 12 shows the operation in the low-speed transfer mode. This is substantially the same as FIG. 10 of the fifth embodiment.

（実施の形態７）
図１３（ａ）は、本発明の実施の形態７のシリアルクロック転送装置におけるシリアル送信回路部の構成を示す回路図である。図１３（ａ）において、実施の形態５の図９におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図９におけるクロック低速化セレクタ４Ｌがなく、代わりにフリップフロップで構成された分周回路２１とクロックゲート回路（ＡＮＤ回路）２２とクロック選択セレクタ４Ｍが追加されている。ＧＳはゲーテッドコントロール信号である。 (Embodiment 7)
FIG. 13A is a circuit diagram showing a configuration of the serial transmission circuit unit in the serial clock transfer device according to the seventh embodiment of the present invention. In FIG. 13A, the same reference numerals as those in FIG. 9 of the fifth embodiment indicate the same components, and thus detailed description thereof is omitted. The clock speed reduction selector 4L in FIG. 9 is not provided, and a frequency dividing circuit 21, a clock gate circuit (AND circuit) 22 and a clock selection selector 4M each composed of a flip-flop are added instead. GS is a gated control signal.

図９の実施の形態５の場合には、送信イネーブル信号ＳsenはシステムクロックＣＬＫを２分の１分周した状態で“Ｈ”，“Ｌ”を交番する。これに対して本実施の形態では、クロックゲート回路２２により送信イネーブル信号Ｓsenを“Ｌ”に固定化する。代わりに、シリーズに接続された状態のセレクタ４Ａ〜４Ｅの初段のセレクタ４Ａに対してシステムクロックＣＬＫを２分の１分周したクロックを入力する。 In the case of the fifth embodiment shown in FIG. 9, the transmission enable signal Ssen alternates between “H” and “L” in a state where the system clock CLK is divided by half. On the other hand, in the present embodiment, the transmission enable signal Ssen is fixed to “L” by the clock gate circuit 22. Instead, a clock obtained by dividing the system clock CLK by one half is input to the first selector 4A of the selectors 4A to 4E connected to the series.

フリップフロップ２の出力とゲーテッドコントロール信号ＧＳとがクロックゲート回路２２に入力され、クロックゲート回路２２の出力が送信イネーブル信号Ｓsenとしてセレクタ４Ａ〜４Ｆの選択制御入力に接続されている。分周回路２１はシステムクロックＣＬＫを入力して２分の１分周するもので、その出力はクロック選択セレクタ４Ｍの“Ｌ”入力に接続され、その“Ｈ”入力はグランドの“Ｌ”に接続されている。クロック転送速度選択信号ＳＳ′はクロック選択セレクタ４Ｍの選択制御入力に接続されている。クロック選択セレクタ４Ｍの出力は初段のセレクタ４Ａの“Ｌ”入力に接続されている。また、１つ置きのクロック選択セレクタ４Ｋ，４Ｉ，４Ｇの左側の“Ｈ”入力には電源電位の“Ｈ”が接続され、右側の“Ｌ”入力にはグランドの“Ｌ”が接続されている。また、別の１つ置きのクロック選択セレクタ４Ｈ，４Ｊの左側の“Ｈ”入力にも右側の“Ｌ”入力にもグランドの“Ｌ”が接続されている。 The output of the flip-flop 2 and the gated control signal GS are input to the clock gate circuit 22, and the output of the clock gate circuit 22 is connected to the selection control inputs of the selectors 4A to 4F as the transmission enable signal Ssen. The frequency divider circuit 21 receives the system clock CLK and divides the frequency by one half. Its output is connected to the “L” input of the clock selection selector 4M, and its “H” input is connected to the “L” level of the ground. It is connected. The clock transfer speed selection signal SS ′ is connected to the selection control input of the clock selection selector 4M. The output of the clock selector 4M is connected to the “L” input of the first selector 4A. Further, the power supply potential “H” is connected to the left “H” input of every other clock selection selector 4K, 4I, 4G, and the ground “L” is connected to the right “L” input. Yes. Further, the ground “L” is connected to the left “H” input and the right “L” input of every other clock selection selector 4H, 4J.

低速転送モード時の動作を図１３（ｂ）のタイミングチャートに基づいて説明する。 The operation in the low-speed transfer mode will be described based on the timing chart of FIG.

低速転送モードのときは、クロック転送速度選択信号ＳＳ′を論理“Ｌ”に設定する。これにより、クロック選択セレクタ４Ｍは、その“Ｌ”入力に分周回路２１を接続する。また、クロック選択セレクタ４Ｇ〜４Ｋは、右側の“Ｌ”入力を選択し、いずれの入力もグランドの“Ｌ”となる。ゲーテッドコントロール信号ＧＳが論理“Ｈ”であり、クロックゲート回路２２の出力である送信イネーブル信号Ｓsenも“Ｈ”のネゲート状態である。したがって、セレクタ４Ａ〜４Ｅの出力は、“Ｌ”，“Ｌ”，“Ｌ”，“Ｌ”，“Ｌ”となる。また、送信イネーブル信号Ｓsenが“Ｈ”のネゲート状態では、転送ゲートセレクタ４Ｆはグランドの“Ｌ”を選択している。結果として、出力バッファ８を介しての転送同期クロックＳclkは連続“Ｌ”となる。 In the low-speed transfer mode, the clock transfer speed selection signal SS ′ is set to logic “L”. Thus, the clock selection selector 4M connects the frequency divider circuit 21 to its “L” input. The clock selection selectors 4G to 4K select the “L” input on the right side, and all the inputs are set to the “L” level of the ground. The gated control signal GS is logic “H”, and the transmission enable signal Ssen, which is the output of the clock gate circuit 22, is also “H” negated. Accordingly, the outputs of the selectors 4A to 4E are “L”, “L”, “L”, “L”, and “L”. In the negated state where the transmission enable signal Ssen is “H”, the transfer gate selector 4F selects the ground “L”. As a result, the transfer synchronization clock Sclk through the output buffer 8 is continuously “L”.

ゲーテッドコントロール信号ＧＳが反転して論理“Ｌ”になると送信イネーブル信号Ｓsenがアサートされて論理“Ｌ”になり、セレクタ４Ａ〜４Ｆは“Ｌ”入力を選択する。すなわち、セレクタ４Ａ〜４Ｆがシリーズに接続され、シリアル転送状態に移行する。初段のセレクタ４Ａはクロック選択セレクタ４Ｍを介して分周回路２１に接続される。シリアル転送状態では、ゲーテッドコントロール信号ＧＳは常に論理“Ｌ”となっている。転送同期クロックＳclkは、最初は“Ｌ”であるが、遅延時間（８×τ₃＋Ｔb）が経過したタイミングＴ₁から、分周回路２１より入力されてくるシステムクロックＣＬＫの２分の１分周の低速クロックが転送同期クロックＳclkとして伝播されるようになる。 When the gated control signal GS is inverted to become logic “L”, the transmission enable signal Ssen is asserted to become logic “L”, and the selectors 4A to 4F select the “L” input. That is, the selectors 4A to 4F are connected to the series and shift to the serial transfer state. The first-stage selector 4A is connected to the frequency divider circuit 21 via the clock selection selector 4M. In the serial transfer state, the gated control signal GS is always logic “L”. The transfer synchronization clock Sclk is initially “L”, but from the timing T ₁ when the delay time (8 × τ ₃ + Tb) has elapsed, it is half the system clock CLK input from the frequency divider circuit 21. The peripheral low-speed clock is propagated as the transfer synchronous clock Sclk.

（実施の形態８）
本発明の実施の形態８のシリアルクロック転送装置は、実施の形態７の変形の態様であって、データ保持回路としてのラッチを追加したものに相当する。 (Embodiment 8)
The serial clock transfer device according to the eighth embodiment of the present invention is a modification of the seventh embodiment, and corresponds to a device added with a latch as a data holding circuit.

図１４（ａ）は本発明の実施の形態８のシリアルクロック転送装置におけるシリアル送信回路部の構成を示す回路図である。図１４（ａ）において、実施の形態７の図１３におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図１３におけるフリップフロップ２、バッファ５Ａ〜５Ｅおよびクロックゲート回路２２がなく、代わりにラッチ６Ａ〜６Ｅが追加されている。ＤＳはデータセット信号、Ｓsen′は送信イネーブル信号である。 FIG. 14A is a circuit diagram showing the configuration of the serial transmission circuit unit in the serial clock transfer apparatus according to the eighth embodiment of the present invention. In FIG. 14A, the same reference numerals as those in FIG. 13 of the seventh embodiment indicate the same components, and thus detailed description thereof is omitted. The flip-flop 2, the buffers 5A to 5E and the clock gate circuit 22 in FIG. 13 are not provided, and latches 6A to 6E are added instead. DS is a data set signal, and Ssen 'is a transmission enable signal.

図１４（ｂ）は低速転送モード時の動作を示す。これは、実施の形態７の図１３（ｂ）と実質的に同一である。 FIG. 14B shows the operation in the low-speed transfer mode. This is substantially the same as FIG. 13B of the seventh embodiment.

（実施の形態９）
図１５（ａ）は、本発明の実施の形態９のシリアルクロック転送装置におけるシリアル送信回路部の構成を示す回路図である。図１５（ａ）において、実施の形態５の図９におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図９におけるクロック低速化セレクタ４Ｌがなく、代わりにデータバス１の各ビットにクロック選択セレクタ４Ｇ〜４Ｋの右側の“Ｌ”入力が接続されている。 (Embodiment 9)
FIG. 15A is a circuit diagram showing a configuration of a serial transmission circuit unit in the serial clock transfer apparatus according to the ninth embodiment of the present invention. In FIG. 15 (a), the same reference numerals as those in FIG. 9 of the fifth embodiment indicate the same components, and detailed description thereof will be omitted. The clock speed reduction selector 4L in FIG. 9 is not provided, and the “L” input on the right side of the clock selection selectors 4G to 4K is connected to each bit of the data bus 1 instead.

低速転送モード時の動作は図１５（ｂ）のタイミングチャートに示され、データバス１の各ビットに“Ｈ”，“Ｈ”，“Ｈ”，“Ｈ”，“Ｈ”をロードしておくことにより、実施の形態５の場合の図１０と同様の動作を行うことになる。 The operation in the low-speed transfer mode is shown in the timing chart of FIG. 15B, and “H”, “H”, “H”, “H”, “H” are loaded to each bit of the data bus 1. Thus, the same operation as in FIG. 10 in the case of the fifth embodiment is performed.

（実施の形態１０）
本発明の実施の形態１０のシリアルクロック転送装置は、実施の形態９の変形の態様であって、データ保持回路としてのラッチを追加したものに相当する。 (Embodiment 10)
The serial clock transfer device according to the tenth embodiment of the present invention is a modification of the ninth embodiment, and corresponds to a device added with a latch as a data holding circuit.

図１６（ａ）は本発明の実施の形態１０のシリアルクロック転送装置におけるシリアル送信回路部の構成を示す回路図である。図１６（ａ）において、実施の形態９の図１５（ａ）におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図１５（ａ）におけるフリップフロップ２、バッファ５Ａ〜５Ｅがなく、代わりにラッチ６Ａ〜６Ｆが追加されている。ＤＳはデータセット信号、Ｓsen′は送信イネーブル信号である。 FIG. 16A is a circuit diagram showing a configuration of a serial transmission circuit unit in the serial clock transfer apparatus according to the tenth embodiment of the present invention. In FIG. 16 (a), the same reference numerals as those in FIG. 15 (a) of the ninth embodiment indicate the same components, and detailed description thereof will be omitted. There are no flip-flop 2 and buffers 5A to 5E in FIG. 15A, and latches 6A to 6F are added instead. DS is a data set signal, and Ssen 'is a transmission enable signal.

図１６（ｂ）は低速転送モード時の動作を示す。これは、実施の形態９の図１５（ｂ）と実質的に同一である。 FIG. 16B shows the operation in the low-speed transfer mode. This is substantially the same as FIG. 15B of the ninth embodiment.

実施の形態１１から実施の形態１８まではバスマスタとバススレイブとの間のシリアル転送を伴う送受信システムにかかわるものである。 The eleventh to eighteenth embodiments relate to a transmission / reception system involving serial transfer between a bus master and a bus slave.

（実施の形態１１）
図１７（ａ）は、本発明の実施の形態１１におけるシリアル転送システムの概略構成を示すブロック図である。このシリアル転送システムは、バスマスタＭと複数のバススレイブＳとコントロール回路３０とを備えている。バスマスタＭは、シリアル送信回路Ｍ１とシリアル受信回路Ｍ２とを備えている。バスマスタＭの送信回路Ｍ１としては、上述してきたいずれかのシリアルデータ転送装置とシリアルクロック転送装置とを備えているものとする。バスマスタＭの受信回路Ｍ２は、複数のバススレイブＳに合わせて同数個備えられている。バススレイブＳは、前記同様の構成のシリアル送信回路Ｓ１とシリアル受信回路Ｓ２と遅延値保持回路３１とを備えている。バスマスタＭの送信回路Ｍ１は複数のバススレイブＳの各受信回路Ｓ２に対して並列に接続されている。コントロール回路３０は、バスマスタＭとバススレイブＳとの間のシリアル転送を制御するものであり、バスマスタＭに接続されている。 (Embodiment 11)
FIG. 17A is a block diagram showing a schematic configuration of the serial transfer system according to the eleventh embodiment of the present invention. This serial transfer system includes a bus master M, a plurality of bus slaves S, and a control circuit 30. The bus master M includes a serial transmission circuit M1 and a serial reception circuit M2. It is assumed that the transmission circuit M1 of the bus master M includes any one of the serial data transfer device and the serial clock transfer device described above. The same number of receiving circuits M2 of the bus master M are provided for the plurality of bus slaves S. The bus slave S includes a serial transmission circuit S1, a serial reception circuit S2, and a delay value holding circuit 31 having the same configuration as described above. The transmission circuit M1 of the bus master M is connected in parallel to the reception circuits S2 of the plurality of bus slaves S. The control circuit 30 controls serial transfer between the bus master M and the bus slave S, and is connected to the bus master M.

バスマスタＭとバススレイブＳとの間のシリアル転送における遅延値は、バススレイブＳごとに相違している。この遅延値の相違に対応するために、コントロール回路３０および遅延値保持回路３１が設けられている。コントロール回路３０は、低速転送モードによって、バススレイブＳの送信回路Ｓ１に設定べき遅延値をバスマスタＭの送信回路Ｍ１に転送するように構成されている。その後、バスマスタＭの送信回路Ｍ１は、その遅延値をバススレイブＳの受信回路Ｓ２へ送信するように構成されている。 The delay value in the serial transfer between the bus master M and the bus slave S is different for each bus slave S. In order to cope with this difference in delay value, a control circuit 30 and a delay value holding circuit 31 are provided. The control circuit 30 is configured to transfer a delay value to be set to the transmission circuit S1 of the bus slave S to the transmission circuit M1 of the bus master M in the low-speed transfer mode. Thereafter, the transmission circuit M1 of the bus master M is configured to transmit the delay value to the reception circuit S2 of the bus slave S.

図１７（ｂ）に示すように、バスマスタＭとバススレイブＳが単独で接続されているものでもかまわない。 As shown in FIG. 17B, the bus master M and the bus slave S may be connected independently.

バスマスタＭの送信回路Ｍ１は、図１８（ａ）または図１８（ｂ）のような遅延調整回路３２を持つものとする。この遅延調整回路３２は、遅延時間が互いに異なる複数の遅延素子ｄ₁，ｄ₂，ｄ₃の並列接続と遅延セレクタ９とで構成され、出力バッファ３の前段に挿入されている。 The transmission circuit M1 of the bus master M is assumed to have a delay adjustment circuit 32 as shown in FIG. 18 (a) or 18 (b). The delay adjustment circuit 32 includes a plurality of delay elements d ₁ , d ₂ , d _{3 having} different delay times connected in parallel and a delay selector 9, and is inserted in the preceding stage of the output buffer 3.

これから送受信を行おうとする相手側のバススレイブＳがどれであるかは、あらかじめ知ることができる。これに応じて、遅延値保持回路３１から対応する遅延素子を選択するように遅延セレクタ９に選択信号が与えられる。これにより、複数の遅延素子ｄ₁，ｄ₂，ｄ₃のうちから最適の遅延素子が選択される。 It is possible to know in advance which bus slave S of the other party to be transmitted / received is. In response to this, a selection signal is given to the delay selector 9 so as to select the corresponding delay element from the delay value holding circuit 31. As a result, the optimum delay element is selected from the plurality of delay elements d ₁ , d ₂ and d ₃ .

次に、図１９のフローチャートを用いてバスマスタＭとバススレイブＳとの間の遅延値の設定について説明する。 Next, setting of a delay value between the bus master M and the bus slave S will be described with reference to the flowchart of FIG.

ステップｎ１において、クロック転送速度選択信号ＳＳ′を低速転送モードに設定し、低速シリアル転送を用いてコントロール回路３０からバススレイブＳの送信回路Ｓ１に設定べき遅延値をバスマスタＭの送信回路Ｍ１に転送し、その後、バスマスタＭの送信回路Ｍ１からバススレイブＳの受信回路Ｓ２へ遅延値を送信する。このときの遅延値は、これから送受信を行おうとするバススレイブＳがどれであるかに応じて決められる。また、遅延値ととも通信テストで用いるテストパターンも低速シリアル転送を用いてバススレイブＳに送信する。この低速のシリアル転送は、バスマスタＭとバススレイブＳ間に存在する遅延時間の差を十分吸収できるものとする。 In step n1, the clock transfer speed selection signal SS ′ is set to the low speed transfer mode, and the delay value to be set in the transmission circuit S1 of the bus slave S is transferred from the control circuit 30 to the transmission circuit M1 of the bus master M using the low speed serial transfer. Thereafter, the delay value is transmitted from the transmission circuit M1 of the bus master M to the reception circuit S2 of the bus slave S. The delay value at this time is determined according to which bus slave S is to be transmitted / received. Also, the test pattern used in the communication test together with the delay value is transmitted to the bus slave S using low-speed serial transfer. This low-speed serial transfer can sufficiently absorb the difference in delay time existing between the bus master M and the bus slave S.

次いでステップｎ２において、バススレイブＳは受信した遅延値を遅延値保持回路３１へ設定し、設定した遅延値をもとにバススレイブＳの送信回路Ｓ１に接続されている遅延調整回路３２を設定する。 Next, in step n2, the bus slave S sets the received delay value in the delay value holding circuit 31, and sets the delay adjustment circuit 32 connected to the transmission circuit S1 of the bus slave S based on the set delay value. .

遅延値設定後、ステップｎ３において、バススレイブＳの送信回路Ｓ１およびバスマスタＭの受信回路Ｍ２を通常転送モードに設定する。そして、バススレイブＳの送信回路Ｓ１からテストパターンをバスマスタＭの受信回路Ｍ２に送信する。このときのテストパターンは、ステップｎ１でバススレイブＳの受信回路Ｓ２が受信したものと同じである。 After setting the delay value, in step n3, the transmission circuit S1 of the bus slave S and the reception circuit M2 of the bus master M are set to the normal transfer mode. Then, the test pattern is transmitted from the transmission circuit S1 of the bus slave S to the reception circuit M2 of the bus master M. The test pattern at this time is the same as that received by the receiving circuit S2 of the bus slave S at step n1.

次いでステップｎ４において、コントロール回路３０において送受信のテストパターンの比較を通じてテストパターンが正確に送信されたか確認する。ここで、テストパターンが正確に送信されていなければ、再度、コントロール回路３０で生成した遅延情報を、バスマスタＭの送信回路Ｍ１からバススレイブＳの送信回路Ｓ１に送信する。 Next, at step n4, the control circuit 30 confirms whether the test pattern is correctly transmitted through comparison of the transmitted and received test patterns. If the test pattern is not transmitted correctly, the delay information generated by the control circuit 30 is transmitted again from the transmission circuit M1 of the bus master M to the transmission circuit S1 of the bus slave S.

テストパターンが正確に送信されたことが確認された後、ステップｎ５において、バスマスタＭの送信回路Ｍ１のクロック転送速度選択信号ＳＳ′を通常転送モードに設定する一方、バススレイブＳのクロック転送速度選択信号ＳＳ′を低速転送モードに設定し、バスマスタＭ自身で遅延値の設定を行う。 After confirming that the test pattern has been transmitted correctly, in step n5, the clock transfer speed selection signal SS ′ of the transmission circuit M1 of the bus master M is set to the normal transfer mode, while the clock transfer speed selection of the bus slave S is selected. The signal SS ′ is set to the low-speed transfer mode, and the delay value is set by the bus master M itself.

バスマスタＭ自身により遅延値を設定後、ステップｎ６において、テストパターンを通常転送モードでバススレイブＳの受信回路Ｓ２に送信する。 After setting the delay value by the bus master M itself, in step n6, the test pattern is transmitted to the receiving circuit S2 of the bus slave S in the normal transfer mode.

次いでステップｎ７において、バススレイブＳの受信回路Ｓ２で受信したテストパターンについて、その転送結果をバススレイブＳから低速転送モードでバスマスタＭに送信する。この結果により、コントロール回路３０は送受信のテストパターンを比較する。正確にテストパターンが送信されていなければ、バスマスタＭの遅延値を再設定し、再度、バススレイブＳに対してテストパターンを送信し、正しく送信されていることが確認されたら遅延値の設定は完了となる。 In step n7, the transfer result of the test pattern received by the reception circuit S2 of the bus slave S is transmitted from the bus slave S to the bus master M in the low-speed transfer mode. Based on this result, the control circuit 30 compares the transmission / reception test patterns. If the test pattern is not transmitted correctly, the delay value of the bus master M is reset, the test pattern is transmitted again to the bus slave S, and if it is confirmed that the test pattern is transmitted correctly, the delay value is set. Completed.

本実施の形態によれば、相手側のバススレイブがどれであるかに応じて最適な遅延値を設定するようにしているので、バスマスタからバススレイブへの遅延差が解消され、該当のバススレイブとの間でのシリアル転送を最も安定した状態で実行できる。 According to the present embodiment, since the optimum delay value is set according to which bus slave of the other party is, the delay difference from the bus master to the bus slave is eliminated, and the corresponding bus slave is Serial transfer to and from can be executed in the most stable state.

（実施の形態１２）
図２０は、本発明の実施の形態１２のシリアル転送システムの概略構成を示すブロック図である。 (Embodiment 12)
FIG. 20 is a block diagram showing a schematic configuration of the serial transfer system according to the twelfth embodiment of the present invention.

このシリアル転送システムは、実施の形態１１のシリアル転送システムと同様の構成となっている。 This serial transfer system has the same configuration as the serial transfer system of the eleventh embodiment.

なお、図２１（ａ）のように、バスマスタＭとバススレイブＳが単独で接続されているものでもかまわない。 Note that the bus master M and the bus slave S may be independently connected as shown in FIG.

次に、動作を説明する。図２１（ｂ）は転送データの形態を示す。 Next, the operation will be described. FIG. 21B shows the form of transfer data.

バスマスタＭからバススレイブＳに送信される転送データは、バススレイブＳを特定するアドレス、処理を指示するコマンド、転送するデータより構成される。 The transfer data transmitted from the bus master M to the bus slave S includes an address for specifying the bus slave S, a command for instructing processing, and data to be transferred.

バススレイブＳからバスマスタＭにデータを返信する際にはアドレス、コマンドは必要でない。そこで、アドレス、コマンドは送信しないようにし、転送時間の削減を図る。アドレス、コマンドを削除した転送データＤ２となる。 When data is returned from the bus slave S to the bus master M, no address or command is required. Therefore, address and command are not transmitted to reduce the transfer time. The transfer data D2 from which the address and command are deleted is obtained.

このとき、バススレイブＳにおいては、受信回路Ｓ２から送信回路Ｓ１へ直接データを転送する。転送データＤ２に受信完了を示すアクノリッジ信号を付加して転送データＤ３を生成し、生成した転送データＤ３をバススレイブＳからバスマスタＭに返信する。アクノリッジ信号は、正常に受信されたときには論理“Ｈ”とし、受信されなかったときには論理“Ｌ”とする。なお、この論理値は逆であってもよい。 At this time, in the bus slave S, data is directly transferred from the receiving circuit S2 to the transmitting circuit S1. An acknowledge signal indicating completion of reception is added to the transfer data D2 to generate transfer data D3, and the generated transfer data D3 is returned from the bus slave S to the bus master M. The acknowledge signal is set to logic “H” when normally received and is set to logic “L” when not received. Note that this logical value may be reversed.

この検査によりバスマスタＭとバススレイブＳとの通信が確立されているかを確認することに利用する。 This check is used to check whether communication between the bus master M and the bus slave S is established.

本実施の形態によれば、バスマスタからバススレイブへの遅延差が影響することなく、低速クロックで遅延値を１つのコントロール回路からそれぞれのバススレイブに送信することになる。 According to the present embodiment, the delay value is transmitted from one control circuit to each bus slave with a low-speed clock without being affected by the delay difference from the bus master to the bus slave.

（実施の形態１３)
図２２（ａ）で示すように、本実施の形態においては、ユーザー設計の機能回路４０を備え、この機能回路４０はバススレイブＳの受信回路Ｓ２および送信回路Ｓ１に接続されている。 (Embodiment 13)
As shown in FIG. 22A, in the present embodiment, a user-designed functional circuit 40 is provided, and this functional circuit 40 is connected to the reception circuit S2 and the transmission circuit S1 of the bus slave S.

図２２（ｂ）を用いて実際の動作を説明する。バスマスタＭからバススレイブＳに対して転送データＤ１が送信される。この転送データＤ１には、メインの情報としてのデータと、機能回路４０を選択するためのアドレスデータと、処理内容を指示するコマンドデータなどが含まれている。バススレイブＳの受信回路Ｓ２は、受信した転送データＤ１を機能回路４０に転送する。機能回路４０は、転送データＤ１からコマンドおよびアドレスの各データを削除した転送データＤ２を生成する。このように削除するのは、バススレイブＳからバスマスタＭへ転送するときにはアドレス、コマンドは必要ないからである。バススレイブＳの送信回路Ｓ１は、転送データＤ２をバススレイブＳの送信回路Ｓ１に送出する。送信回路Ｓ１は、データ付加機能を用いてその転送データＤ２にアクノリッジ信号を付加して転送データＤ３を生成し、バスマスタＭの受信回路Ｍ２に転送する。アクノリッジ信号は、バスマスタＭからバススレイブＳへのデータ転送が正常に行われたことを示すものである。受信回路Ｍ２は、さらに転送データＤ３をコントロール回路３０に転送する。コントロール回路３０は、受信した転送データＤ３中のアクノリッジ信号に基づいてシリアル転送が正常に行われたか否かを判断する。コントロール回路３０は、また、アクノリッジ信号に基づいて機能回路４０の性能を評価する。なお、アクノリッジ信号については、通常は、正常に受信されたときには論理“Ｈ”、受信されなかったときには論理“Ｌ”とする。ただし、その論理“Ｈ”，“Ｌ”を逆転してもかまわない。アクノリッジ信号からアドレス、コマンドを削除しているので、転送時間を削減することができる。 The actual operation will be described with reference to FIG. Transfer data D1 is transmitted from the bus master M to the bus slave S. The transfer data D1 includes data as main information, address data for selecting the functional circuit 40, command data for instructing processing contents, and the like. The receiving circuit S2 of the bus slave S transfers the received transfer data D1 to the functional circuit 40. The functional circuit 40 generates transfer data D2 obtained by deleting each command and address data from the transfer data D1. The reason for deleting in this way is that no address or command is required when transferring from the bus slave S to the bus master M. The transmission circuit S1 of the bus slave S sends the transfer data D2 to the transmission circuit S1 of the bus slave S. The transmission circuit S1 adds an acknowledge signal to the transfer data D2 using the data addition function, generates transfer data D3, and transfers it to the reception circuit M2 of the bus master M. The acknowledge signal indicates that data transfer from the bus master M to the bus slave S has been performed normally. The receiving circuit M2 further transfers the transfer data D3 to the control circuit 30. The control circuit 30 determines whether the serial transfer has been normally performed based on the acknowledge signal in the received transfer data D3. The control circuit 30 also evaluates the performance of the functional circuit 40 based on the acknowledge signal. The acknowledge signal is normally set to logic “H” when normally received, and to logic “L” when not received. However, the logic “H” and “L” may be reversed. Since the address and command are deleted from the acknowledge signal, the transfer time can be reduced.

本実施の形態によれば、バススレイブＳに接続されている機能回路４０の成否を確認することができ、シリアル転送の精度を高めることができる。 According to the present embodiment, the success or failure of the functional circuit 40 connected to the bus slave S can be confirmed, and the accuracy of serial transfer can be improved.

（実施の形態１４）
図２３は、本発明の実施の形態１４のシリアル転送システムの概略構成を示すブロック図である。 (Embodiment 14)
FIG. 23 is a block diagram showing a schematic configuration of the serial transfer system according to the fourteenth embodiment of the present invention.

コントロール回路３０は、テストパターンを生成するテストパターン生成回路３０ａと、テストパターンの比較を行うテストパターン比較回路３０ｂを有している。テストパターンはバスマスタＭからバススレイブＳへのシリアル転送をテストするためのものである。テストパターン比較回路３０ｂは、テストパターン生成回路３０ａが生成したテストパターンとバスマスタＭがバススレイブＳから受信したテストパターンとを比較するものである。 The control circuit 30 includes a test pattern generation circuit 30a that generates a test pattern and a test pattern comparison circuit 30b that compares the test patterns. The test pattern is for testing serial transfer from the bus master M to the bus slave S. The test pattern comparison circuit 30b compares the test pattern generated by the test pattern generation circuit 30a with the test pattern received by the bus master M from the bus slave S.

機能回路４０は、デコーダ５０を介してバススレイブＳに接続されている。デコーダ５０は、アドレスデコーダ５１とコマンドデコーダ５２で構成されている。機能回路４０で処理したデータはセレクタ２３の一方の入力となっている。セレクタ２３は、シリアル転送テスト時に、バススレイブＳの受信回路Ｓ２から送信回路Ｓ１に送られるデータと機能回路４０からのデータとのいずれか一方を選択し、データ保持回路３１ａに送出するように構成されている。データ保持回路３１ａは、保持しているデータをシステムクロックＣＬＫに同期して送信回路Ｓ１へ送出するようになっている。 The functional circuit 40 is connected to the bus slave S via the decoder 50. The decoder 50 includes an address decoder 51 and a command decoder 52. Data processed by the functional circuit 40 is one input of the selector 23. The selector 23 is configured to select either the data sent from the receiving circuit S2 of the bus slave S to the transmitting circuit S1 or the data from the functional circuit 40 and send it to the data holding circuit 31a during the serial transfer test. Has been. The data holding circuit 31a sends the held data to the transmission circuit S1 in synchronization with the system clock CLK.

次に、動作を説明する。 Next, the operation will be described.

コントロール回路３０は、テストパターン生成回路３０ａにおいてテストパターンを生成し、そのテストパターンをバスマスタＭに送出する。バスマスタＭの送信回路Ｍ１は、テストパターンをバススレイブＳにシリアル転送する。バススレイブＳは、受信したテストパターンをデコーダ５０を介して機能回路４０に送出するとともに、セレクタ２３に対して直接に出力する。アドレスデコーダ５１はテストパターン中のアドレスをデコードし、機能回路４０におけるアドレスを指定する。コマンドデコーダ５２は、テストパターンをデコードし機能回路４０に与える。 The control circuit 30 generates a test pattern in the test pattern generation circuit 30 a and sends the test pattern to the bus master M. The transmission circuit M1 of the bus master M serially transfers the test pattern to the bus slave S. The bus slave S sends the received test pattern to the functional circuit 40 via the decoder 50 and outputs it directly to the selector 23. The address decoder 51 decodes an address in the test pattern and designates an address in the functional circuit 40. The command decoder 52 decodes the test pattern and gives it to the functional circuit 40.

セレクタ２３がバススレイブＳを選択したとき、バススレイブＳが受信したデータを一旦、データ保持回路３１ａに格納する。バススレイブＳの送信回路Ｓ１は、システムクロックＣＬＫに同期してデータ保持回路３１ａのデータをバスマスタＭにシリアル転送する。コントロール回路３０は、テストパターン比較回路３０ｂにおいてバスマスタＭの受信回路Ｍ２が受信したデータと自ら生成したテストパターンとを比較し、バスマスタＭとバススレイブＳの通信が正常に確立されているかの検査を行う。すなわち、バスマスタＭからのテストパターンをバススレイブＳで受信すると同時に、再度バスマスタＭへ返送し、コントロール回路３０でテストパターンの比較を行うことによって、シリアル転送をテストする。 When the selector 23 selects the bus slave S, the data received by the bus slave S is temporarily stored in the data holding circuit 31a. The transmission circuit S1 of the bus slave S serially transfers the data in the data holding circuit 31a to the bus master M in synchronization with the system clock CLK. The control circuit 30 compares the data received by the reception circuit M2 of the bus master M with the test pattern generated by the test pattern comparison circuit 30b and checks whether the communication between the bus master M and the bus slave S is normally established. Do. That is, the test pattern from the bus master M is received by the bus slave S, and at the same time, the test pattern is returned to the bus master M and the test circuit is compared by the control circuit 30 to test the serial transfer.

また、セレクタ２３が機能回路４０を選択したとき、機能回路４０でデータ処理されたデータを一旦、データ保持回路３１ａに格納し、バススレイブＳの送信回路Ｓ１は、システムクロックＣＬＫに同期してデータ保持回路３１ａのデータをバスマスタＭにシリアル転送する。コントロール回路３０は、機能回路４０によるデータ処理結果を判断する。 When the selector 23 selects the functional circuit 40, the data processed by the functional circuit 40 is temporarily stored in the data holding circuit 31a, and the transmission circuit S1 of the bus slave S performs data synchronization with the system clock CLK. Data in the holding circuit 31a is serially transferred to the bus master M. The control circuit 30 determines the data processing result by the functional circuit 40.

以上のように、バスマスタＭとバススレイブＳとの通信確立の検査と機能回路４０の性能の検査とを、セレクタ２３での選択変更だけで可能になる。 As described above, the communication establishment test between the bus master M and the bus slave S and the performance test of the functional circuit 40 can be performed only by changing the selection of the selector 23.

（実施の形態１５）
図２４は、本発明の実施の形態１５のシリアル転送システムの概略構成を示すブロック図である。 (Embodiment 15)
FIG. 24 is a block diagram showing a schematic configuration of the serial transfer system according to the fifteenth embodiment of the present invention.

バスマスタＭの送信回路Ｍ１およびバススレイブＳの送信回路Ｓ１には決められたテストパターンを保持しているテストパターン保持回路３３，３４が接続されている。バスマスタＭおよびバススレイブＳにはシリアル受信回路に保持されているテストパターンと転送後のテストパターンを比較するテストパターン比較回路３５，３６が接続されている。 Test pattern holding circuits 33 and 34 holding a predetermined test pattern are connected to the transmission circuit M1 of the bus master M and the transmission circuit S1 of the bus slave S. Connected to the bus master M and the bus slave S are test pattern comparison circuits 35 and 36 for comparing the test pattern held in the serial reception circuit with the test pattern after transfer.

次に、動作を説明する。図２５のフローチャートに従って説明する。 Next, the operation will be described. This will be described with reference to the flowchart of FIG.

ステップｎ１１において、低速転送モードにおいて、バスマスタＭからバススレイブＳに対しコマンドを発行する。このコマンドには、バススレイブＳからバスマスタＭに送信を求めるテストパターンの種類を指定する命令が含まれる。コマンドをバススレイブＳの受信回路Ｓ２が受信し、コマンドデコーダでコマンドを解析する。 In step n11, a command is issued from the bus master M to the bus slave S in the low-speed transfer mode. This command includes an instruction for designating the type of test pattern to be transmitted from the bus slave S to the bus master M. The reception circuit S2 of the bus slave S receives the command, and the command decoder analyzes the command.

次いでステップｎ１２において、バススレイブＳから送信すべきテストパターンを決定する。 Next, in step n12, a test pattern to be transmitted from the bus slave S is determined.

次いでステップｎ１３において、そのテストパターンを通常転送モード（高速）でバスマスタＭに送信する。 Next, in step n13, the test pattern is transmitted to the bus master M in the normal transfer mode (high speed).

次いでステップｎ１４において、バスマスタＭでは受信したデータを比較し、正しく転送できたかを確認する。 Next, at step n14, the bus master M compares the received data and confirms whether or not the transfer was successful.

以上で、バススレイブＳからバスマスタＭへの転送のテストが終了する。次に、バスマスタＭからバススレイブＳへの転送のテストを開始する。 Thus, the transfer test from the bus slave S to the bus master M is completed. Next, a test for transfer from the bus master M to the bus slave S is started.

次いでステップｎ１５において、低速転送モードにおいて、バスマスタＭからバススレイブＳに対してどのようなデータが送信されたかを知らせる信号を送信する。 Next, in step n15, a signal notifying what data is transmitted from the bus master M to the bus slave S is transmitted in the low-speed transfer mode.

次いでステップｎ１６において、バスマスタＭの送信回路Ｍ１から決められたテストパターンをバススレイブＳに通常転送モードで送信する。 Next, in step n16, the test pattern determined from the transmission circuit M1 of the bus master M is transmitted to the bus slave S in the normal transfer mode.

次いでステップｎ１７において、バススレイブＳの受信回路Ｓ２は双方のテストパターンの比較を行い、シリアル転送が正確に実行されたかを確認し、確認後はアクノリッジ信号を用いて結果をバスマスタＭへ送信する。 Next, at step n17, the receiving circuit S2 of the bus slave S compares both test patterns, confirms whether the serial transfer has been executed correctly, and transmits the result to the bus master M using the acknowledge signal after confirmation.

図２６は、保持されているテストパターンの種類を示す。すべて論理“Ｈ”、すべて論理“Ｌ”、論理“Ｈ”から論理“Ｌ”、論理“Ｌ”から論理“Ｈ”のパターンなどがある。これはコマンドの単純化、テストパターン設定時においての設定ミス防止などのためである。ただし、テストパターンは複雑なものでもかまわない。 FIG. 26 shows the types of test patterns being held. There are all logic “H”, all logic “L”, logic “H” to logic “L”, logic “L” to logic “H” patterns, and the like. This is for simplification of commands and prevention of setting mistakes when setting test patterns. However, the test pattern may be complex.

本実施の形態によれば、上述のシリアル転送に正確に対応することができる。 According to the present embodiment, it is possible to accurately cope with the serial transfer described above.

（実施の形態１６）
バスマスタＭとバススレイブＳのシリアル転送においては、意図して１システムクロック以内にシリアル転送が終了するように設計していたとしても、バススレイブＳが大きく離れていると、配線遅延などにより１システムクロック以内に終了しない可能性がある。また、プロセスばらつきや温度などの影響によりシリアル転送が遅延してしまい、１システムクロック以内に終了しない可能性がある。また、大量のデータを転送する場合には１システムクロック以上で送信することもある。そこで、バスマスタＭとバススレイブＳ間のシリアル転送に要するシステムクロック幅いわゆるレイテンシを検査する必要がある。これに対応するのが本発明の実施の形態１６である。 (Embodiment 16)
In the serial transfer between the bus master M and the bus slave S, even if the serial transfer is intentionally completed within one system clock, if the bus slave S is far away, one system is caused by a wiring delay or the like. It may not finish within the clock. In addition, serial transfer may be delayed due to process variations, temperature, and the like, and may not be completed within one system clock. In addition, when transferring a large amount of data, it may be transmitted with one system clock or more. Therefore, it is necessary to inspect the system clock width so-called latency required for serial transfer between the bus master M and the bus slave S. This corresponds to the sixteenth embodiment of the present invention.

図２７（ａ）は、本発明の実施の形態１６のシリアル転送システムの概略構成を示すブロック図、図２７（ｂ）は本実施の形態のレイテンシの検査の手順を示すフローチャートである。 FIG. 27A is a block diagram showing a schematic configuration of the serial transfer system according to the sixteenth embodiment of the present invention, and FIG. 27B is a flowchart showing a latency inspection procedure according to the present embodiment.

ステップｎ２１において、コントロール回路３０はバスマスタＭを制御し、低速転送モードで、設計者が意図しているレイテンシを送信回路Ｍ１からバススレイブＳへ送信させる。バススレイブＳの受信回路Ｓ２は受信したレイテンシの設定を行う。 In step n21, the control circuit 30 controls the bus master M to transmit the latency intended by the designer from the transmission circuit M1 to the bus slave S in the low-speed transfer mode. The receiving circuit S2 of the bus slave S sets the received latency.

次いでステップｎ２２およびステップｎ２３において、バスマスタＭからバススレイブＳへテストパターンのデータ転送を連続して２回行う。もし、データ転送の回数が１回であると、意図したレイテンシを超えていたとしても、バススレイブＳの受信回路Ｓ２はレイテンシに関係なく転送データの受信完了を検出してしまい、異常検出が行われない。この不都合を避けるために、データ転送を２回行う。 Next, in step n22 and step n23, the test pattern data is transferred from the bus master M to the bus slave S twice in succession. If the number of data transfers is one, even if the intended latency is exceeded, the reception circuit S2 of the bus slave S detects the completion of reception of the transfer data regardless of the latency, and an abnormality is detected. I will not. In order to avoid this inconvenience, data transfer is performed twice.

次いでステップｎ２４において、バススレイブＳの受信回路Ｓ２ではシリアル転送完了信号が設定したレイテンシ以内に観測できるかを判定し、観測できたときはアクノリッジ信号を用いてレイテンシ内にシリアル転送が完了したことをコントロール回路３０へ送信する。 Next, at step n24, the receiving circuit S2 of the bus slave S determines whether the serial transfer completion signal can be observed within the set latency, and if it can be observed, the acknowledge signal is used to confirm that the serial transfer has been completed within the latency. Transmit to the control circuit 30.

次いでステップｎ２５およびステップｎ２６において、バススレイブＳからバスマスタＭへデータ転送を連続して２回行う。 Next, in step n25 and step n26, data transfer from the bus slave S to the bus master M is performed twice in succession.

次いでステップｎ２７において、バスマスタＭの受信回路Ｍ２ではシリアル転送完了信号が設定したレイテンシ以内に観測できるかを判定し、観測できたときはアクノリッジ信号を用いてレイテンシ内にシリアル転送が完了したことをコントロール回路３０へ送信する。 Next, at step n27, the receiving circuit M2 of the bus master M determines whether or not the serial transfer completion signal can be observed within the set latency, and if it can be observed, the acknowledge signal is used to control the completion of the serial transfer within the latency. Transmit to circuit 30.

本実施の形態によれば、レイテンシが適切か否かの判定を通じて、データ転送をより高精度なものにすることができる。 According to the present embodiment, data transfer can be made with higher accuracy through determination of whether or not the latency is appropriate.

（実施の形態１７）
図２８（ａ）は本発明の実施の形態１７の概略構成を示すブロック図である。バススレイブＳの受信回路Ｓ２に受信完了モニター回路および初期状態自動復帰回路を接続されている。 (Embodiment 17)
FIG. 28A is a block diagram showing a schematic configuration of the seventeenth embodiment of the present invention. A reception completion monitor circuit and an initial state automatic return circuit are connected to the reception circuit S2 of the bus slave S.

バスマスタＭとバススレイブＳのシリアル転送のレイテンシ以内に終了しないシリアル転送システムにおいて、レイテンシの検査を以下のような手順で行う。 In a serial transfer system that does not end within the serial transfer latency of the bus master M and the bus slave S, the latency check is performed in the following procedure.

このレイテンシの検査は図２８（ｂ）で示すような手順で行う。 This latency inspection is performed according to the procedure shown in FIG.

ステップｎ３１において、コントロール回路３０はバスマスタＭを制御し、低速転送モードで、設計者が意図しているレイテンシを送信回路Ｍ１からバススレイブＳへ送信させる。バススレイブＳの受信回路Ｓ２は受信したレイテンシの設定を行う。 In step n31, the control circuit 30 controls the bus master M to transmit the latency intended by the designer from the transmission circuit M1 to the bus slave S in the low-speed transfer mode. The receiving circuit S2 of the bus slave S sets the received latency.

次いでステップｎ３２およびステップｎ３３において、バスマスタＭからバススレイブＳへテストパターンのデータ転送を連続して２回行う。データ転送を２回行う理由は上記のとおりである。 Next, in step n32 and step n33, test pattern data transfer from the bus master M to the bus slave S is performed twice in succession. The reason for performing the data transfer twice is as described above.

次いでステップｎ３４において、バススレイブＳの受信回路Ｓ２ではシリアル転送完了信号が設定したレイテンシ以内に観測できるかを判定し、観測できなかったときはアクノリッジ信号を用いてＮＧをコントロール回路３０へ送信し、レイテンシの再設定、再テストの要求を行う。 Next, in step n34, the receiving circuit S2 of the bus slave S determines whether the serial transfer completion signal can be observed within the set latency, and if not, transmits NG to the control circuit 30 using the acknowledge signal, Requests reset latency and retest.

次いでステップｎ３５において、バススレイブＳの受信回路Ｓ２をリセットし初期状態へ復帰させる。 Next, at step n35, the receiving circuit S2 of the bus slave S is reset and returned to the initial state.

次いでステップｎ３６において、コントロール回路３０は前回のレイテンシ以上の値のレイテンシを再度バススレイブＳに送信し、レイテンシのテストを繰り返す。 Next, at step n36, the control circuit 30 transmits again a latency value equal to or higher than the previous latency to the bus slave S, and repeats the latency test.

本実施の形態によれば、レイテンシが不適正なときのバススレイブのリセットとレイテンシの再設定における再テストにより、データ転送をより高精度なものにすることができる。 According to the present embodiment, data transfer can be performed with higher accuracy by resetting the bus slave when the latency is inappropriate and retesting in the resetting of the latency.

（実施の形態１８）
図２９は、本発明の実施の形態１８のシリアル転送システムの概略構成を示すブロック図である。本実施の形態は、クロックカウンタを用いてレイテンシを検査するものである。 (Embodiment 18)
FIG. 29 is a block diagram showing a schematic configuration of the serial transfer system according to the eighteenth embodiment of the present invention. In the present embodiment, latency is inspected using a clock counter.

バスマスタＭとバススレイブＳに共通のクロックカウンタ６０が接続されている。バススレイブＳとバスマスタＭは同じシステムクロックＣＬＫで動作するものとする。 A common clock counter 60 is connected to the bus master M and the bus slave S. It is assumed that the bus slave S and the bus master M operate with the same system clock CLK.

バスマスタＭは、クロックカウンタ６０による現在のカウント値を転送データとしてバススレイブＳに送信する。バススレイブＳは受信したカウント値を比較回路６１に転送する。比較回路６１は、転送されてきたカウント値をクロックカウンタ６０の現在のカウント値と比較し、差分値を検出する。その差分値がレイテンシとなる。バススレイブＳは、そのレイテンシを転送データとして送信回路Ｓ１からバスマスタＭへ送信し、コントロール回路３０は、クロックカウンタ６０の現在のカウント値を確認し、受信したカウント値との差分をレイテンシとして、レイテンシの適格性を判定する。 The bus master M transmits the current count value by the clock counter 60 to the bus slave S as transfer data. The bus slave S transfers the received count value to the comparison circuit 61. The comparison circuit 61 compares the transferred count value with the current count value of the clock counter 60 and detects a difference value. The difference value becomes the latency. The bus slave S transmits the latency as transfer data from the transmission circuit S1 to the bus master M, and the control circuit 30 checks the current count value of the clock counter 60, and uses the difference from the received count value as the latency to determine the latency. Determine eligibility.

本実施の形態によれば、クロックカウンタを利用してレイテンシを判定するので、データ転送をより高精度なものにすることができる。 According to the present embodiment, since latency is determined using a clock counter, data transfer can be performed with higher accuracy.

本発明は、ゲート規模や配線リソースの削減の効果を有し、システムＬＳＩ内部の回路間での高速シリアル転送等の技術として有用である。 The present invention has an effect of reducing the gate scale and wiring resources, and is useful as a technique such as high-speed serial transfer between circuits in the system LSI.

（ａ）は本発明の実施の形態１のシリアルデータ転送装置の構成を示す回路図、（ｂ）はその通常転送モード時の動作を説明するタイミングチャート(A) is a circuit diagram showing the configuration of the serial data transfer apparatus according to the first embodiment of the present invention, (b) is a timing chart for explaining the operation in the normal transfer mode. 本発明の実施の形態１のシリアルデータ転送装置の低速転送モード時の動作を説明するタイミングチャートTiming chart for explaining the operation in the low-speed transfer mode of the serial data transfer apparatus according to the first embodiment of the present invention. （ａ）は本発明の実施の形態２のシリアルデータ転送装置の構成を示す回路図、（ｂ）はその通常転送モード時の動作を説明するタイミングチャート(A) is a circuit diagram showing the configuration of the serial data transfer apparatus according to the second embodiment of the present invention, and (b) is a timing chart for explaining the operation in the normal transfer mode. 本発明の実施の形態２のシリアルデータ転送装置の低速転送モード時の動作を説明するタイミングチャートTiming chart for explaining the operation in the low-speed transfer mode of the serial data transfer apparatus according to the second embodiment of the present invention. 本発明の実施の形態３のシリアルデータ転送装置の構成を示す回路図Circuit diagram showing a configuration of a serial data transfer apparatus according to a third embodiment of the present invention. 本発明の実施の形態３のシリアルデータ転送装置の低速転送モード時の動作を説明するタイミングチャートTiming chart for explaining the operation in the low-speed transfer mode of the serial data transfer apparatus according to the third embodiment of the present invention. 本発明の実施の形態４のシリアルデータ転送装置の構成を示す回路図A circuit diagram showing composition of a serial data transfer device of a 4th embodiment of the present invention. 本発明の実施の形態４のシリアルデータ転送装置の低速転送モード時の動作を説明するタイミングチャートTiming chart for explaining the operation in the low-speed transfer mode of the serial data transfer apparatus according to the fourth embodiment of the present invention. （ａ）は本発明の実施の形態５のシリアルクロック転送装置の構成を示す回路図、（ｂ）はその通常転送モード時の動作を説明するタイミングチャート(A) is a circuit diagram showing the configuration of the serial clock transfer device according to the fifth embodiment of the present invention, and (b) is a timing chart for explaining the operation in the normal transfer mode. 本発明の実施の形態５のシリアルクロック転送装置の低速転送モード時の動作を説明するタイミングチャートTiming chart for explaining the operation in the low-speed transfer mode of the serial clock transfer device according to the fifth embodiment of the present invention. （ａ）は本発明の実施の形態６のシリアルクロック転送装置の構成を示す回路図、（ｂ）はその通常転送モード時の動作を説明するタイミングチャート(A) is a circuit diagram showing the configuration of the serial clock transfer device according to the sixth embodiment of the present invention, and (b) is a timing chart for explaining the operation in the normal transfer mode. 本発明の実施の形態６のシリアルクロック転送装置の低速転送モード時の動作を説明するタイミングチャートTiming chart for explaining the operation in the low-speed transfer mode of the serial clock transfer apparatus according to the sixth embodiment of the present invention. （ａ）は本発明の実施の形態７のシリアルクロック転送装置の構成を示す回路図、（ｂ）はその低速転送モード時の動作を説明するタイミングチャート(A) is a circuit diagram showing the configuration of the serial clock transfer device according to the seventh embodiment of the present invention, and (b) is a timing chart for explaining the operation in the low-speed transfer mode. （ａ）は本発明の実施の形態８のシリアルクロック転送装置の構成を示す回路図、（ｂ）はその低速転送モード時の動作を説明するタイミングチャート(A) is a circuit diagram showing the configuration of the serial clock transfer device according to the eighth embodiment of the present invention, and (b) is a timing chart for explaining the operation in the low-speed transfer mode. （ａ）は本発明の実施の形態９のシリアルクロック転送装置の構成を示す回路図、（ｂ）はその低速転送モード時の動作を説明するタイミングチャート(A) is a circuit diagram showing the configuration of the serial clock transfer device according to the ninth embodiment of the present invention, and (b) is a timing chart for explaining the operation in the low-speed transfer mode. （ａ）は本発明の実施の形態１０のシリアルクロック転送装置の構成を示す回路図、（ｂ）はその低速転送モード時の動作を説明するタイミングチャート(A) is a circuit diagram showing the configuration of the serial clock transfer device according to the tenth embodiment of the present invention, and (b) is a timing chart for explaining the operation in the low-speed transfer mode. （ａ）は本発明の実施の形態１１のシリアル転送システムの構成を示す回路図、（ｂ）はその別態様の構成を示す回路図(A) is a circuit diagram which shows the structure of the serial transfer system of Embodiment 11 of this invention, (b) is a circuit diagram which shows the structure of the another aspect. （ａ），（ｂ）は本発明の実施の形態１１のシリアル転送システムにおけるシリアル送信回路の構成を示す回路図(A), (b) is a circuit diagram which shows the structure of the serial transmission circuit in the serial transfer system of Embodiment 11 of this invention. 本発明の実施の形態１１のシリアル転送システムの動作を説明するフローチャートFlowchart for explaining the operation of the serial transfer system according to the eleventh embodiment of the present invention. 本発明の実施の形態１２のシリアル転送システムの構成を示すブロック図A block diagram showing a configuration of a serial transfer system according to a twelfth embodiment of the present invention. （ａ）は本発明の実施の形態１２のシリアル転送システムの別態様の構成を示すブロック図、（ｂ）は転送データの形態の説明図(A) is a block diagram showing a configuration of another aspect of the serial transfer system according to the twelfth embodiment of the present invention, and (b) is an explanatory diagram of a transfer data form （ａ）は本発明の実施の形態１３のシリアル転送システムの構成を示すブロック図、（ｂ）は転送データの説明図(A) is a block diagram showing a configuration of a serial transfer system according to a thirteenth embodiment of the present invention, and (b) is an explanatory diagram of transfer data. 本発明の実施の形態１４のシリアル転送システムの構成を示すブロック図Block diagram showing a configuration of a serial transfer system according to a fourteenth embodiment of the present invention. 本発明の実施の形態１５のシリアル転送システムの構成を示すブロック図Block diagram showing the configuration of the serial transfer system according to the fifteenth embodiment of the present invention. 本発明の実施の形態１５のシリアル転送システムの動作を示すフローチャートThe flowchart which shows the operation | movement of the serial transfer system of Embodiment 15 of this invention. 本発明の実施の形態１５のシリアル転送システムにおいて保持されているテストパターンの種類の説明図Explanatory drawing of the types of test patterns held in the serial transfer system according to the fifteenth embodiment of the present invention （ａ）は、本発明の実施の形態１６のシリアル転送システムの構成を示すブロック図、（ｂ）は実施の形態１６のレイテンシの検査の手順を示すフローチャート(A) is a block diagram showing a configuration of a serial transfer system according to a sixteenth embodiment of the present invention, and (b) is a flowchart showing a procedure of latency inspection according to the sixteenth embodiment. （ａ）は、本発明の実施の形態１７のシリアル転送システムの構成を示すブロック図、（ｂ）は実施の形態１７のレイテンシの検査の手順を示すフローチャート(A) is a block diagram showing a configuration of a serial transfer system according to a seventeenth embodiment of the present invention, and (b) is a flowchart showing a procedure for checking a latency according to the seventeenth embodiment. 本発明の実施の形態１８のシリアル転送システムの構成を示すブロック図A block diagram showing a configuration of a serial transfer system according to an eighteenth embodiment of the present invention. 従来の技術におけるシリアルデータ転送装置の構成を示す回路図、（ｂ）はその動作を説明するタイミングチャートThe circuit diagram which shows the structure of the serial data transfer apparatus in a prior art, (b) is a timing chart explaining the operation | movement 先行技術におけるシリアルデータ転送装置の構成を示す回路図、（ｂ）はその動作を説明するタイミングチャートThe circuit diagram which shows the structure of the serial data transfer apparatus in a prior art, (b) is a timing chart explaining the operation | movement

Explanation of symbols

１送信用のデータバス
２フリップフロップ
３出力バッファ
４ａ〜４ｅ、４Ａ〜４Ｅセレクタ
４ｆ，４Ｆ転送ゲートセレクタ
４ｇ〜４ｋ転送データ選択セレクタ
４ｍ転送データ低速化セレクタ
４Ｇ〜４Ｋ，４Ｍクロック選択セレクタ
４Ｌクロック低速化セレクタ
５ａ〜５ｅ、５Ａ〜５Ｅバッファ
６ａ〜６ｅ、６Ａ〜６Ｆラッチ（データ保持回路）
７パラレル-シリアル変換回路
８出力バッファ
９遅延セレクタ
１０データのシリアル送信回路
２０転送同期クロックのシリアル送信回路
２１分周回路
２２クロックゲート回路
３０コントロール回路
３０ａテストパターン生成回路
３０ｂ，３５，３６テストパターン比較回路
３１遅延値保持回路
３１ａデータ保持回路
３２遅延調整回路
３３，３４テストパターン保持回路
４０機能回路
５０デコーダ
５１アドレスデコーダ
５２コマンドデコーダ
６０クロックカウンタ
ＣＬＫシステムクロック
ＣＳＳクロック遷移制御信号
ＤＳデータセット信号
ｄ₁，ｄ₂，ｄ₃ 遅延素子
ＦＢＳデータ選択信号
ＧＳゲーテッドコントロール信号
Ｍバスマスタ
Ｓバススレイブ
Ｓｉ転送開始指令信号
Ｓsen，Ｓsen′ 送信イネーブル信号
Ｓout シリアル転送データ
Ｓclk 転送同期クロック
Ｓren 転送同期クロック
ＳＳデータ転送速度選択信号

DESCRIPTION OF SYMBOLS 1 Data bus for transmission 2 Flip-flop 3 Output buffer 4a-4e 4A-4E Selector 4f, 4F Transfer gate selector 4g-4k Transfer data selection selector 4m Transfer data slowdown selector 4G-4K, 4M Clock selection selector 4L Clock low speed Selectors 5a to 5e, 5A to 5E buffers 6a to 6e, 6A to 6F Latch (data holding circuit)
7 Parallel-serial conversion circuit 8 Output buffer 9 Delay selector 10 Data serial transmission circuit 20 Transfer synchronous clock serial transmission circuit 21 Dividing circuit 22 Clock gate circuit 30 Control circuit 30a Test pattern generation circuit 30b, 35, 36 Test pattern comparison Circuit 31 Delay value holding circuit 31a Data holding circuit 32 Delay adjustment circuit 33, 34 Test pattern holding circuit 40 Functional circuit 50 Decoder 51 Address decoder 52 Command decoder 60 Clock counter CLK System clock CSS Clock transition control signal DS Data set signal d ₁ , d _2, d ₃ delay elements FBS data selection signal GS gated control signal M master S bus slave Si transfer start command signal Ssen, Ssen 'transmission enable signal Sout serial transfer data Sclk transfer synchronization clock Sren transfer synchronization clock SS data rate selection signal

Claims

One input of each of the plurality of selectors is individually connected to each line of the data bus in the arrangement order of the transfer bits, and the other input is connected to the output of the other selector in the arrangement order,
A parallel-serial conversion circuit that generates low-speed transfer data from the data bus is connected to the input of the selector at the front stage,
A transfer gate is connected to the output of the final stage selector,
By asserting a transmission enable signal, the plurality of selectors and the transfer gate are connected in series, and transfer data from the data bus is transferred between adjacent selectors in the normal selection state of the data transfer speed, depending on the inter-selector delay time. In addition to transferring serially using a delay action, low-speed transfer data from the parallel-serial conversion circuit is transferred serially with a transition time longer than the inter-selector delay time in a low-speed selection state of the data transfer speed. Configured serial data transfer device.

One input of each of the plurality of selectors is individually connected to each line of the data bus in the arrangement order of the transfer bits, and the other input is connected to the output of the other selector via the data holding circuit in the arrangement order.
A parallel-serial conversion circuit that generates low-speed transfer data from the data bus is connected to the input of the selector at the front stage,
A transfer gate is connected to the output of the final stage selector,
A selector that connects the plurality of selectors, the data holding circuit, and the transfer gate in series by asserting a transmission enable signal, and that transfers data from the data bus between adjacent selectors in a normal selection state of data transfer speed The serial transfer is performed using the delay action caused by the delay time, and the low-speed transfer data from the parallel-serial conversion circuit is serially transmitted with a transition time longer than the inter-selector delay time in the low-speed selection state of the data transfer speed. A serial data transfer device configured to transfer.

A transfer data speed-down selector that is connected to a data bus and generates low-speed transfer data from the data bus;
A transfer data selection selector that selects transfer data of the data bus in a normal selection state of a data transfer rate, and selects the low-speed transfer data from the transfer data slowdown selector in a low-speed selection state of the data transfer rate;
One input of each of the plurality of selectors is individually connected to the output of the transfer data selection selector in the order of transfer bits, and the other input is connected to the output of the other selector in the order of arrangement,
A transfer gate is connected to the output of the final stage selector,
The plurality of selectors and the transfer gate are connected in series by asserting the transmission enable signal, and transfer data from the data bus exists between adjacent selectors in a normal selection state of the data transfer speed. Transfers serially using a delay effect by time, and serially transfers low-speed transfer data from the transfer data slowdown selector with a transition time longer than the inter-selector delay time in the low-speed selection state of the data transfer rate Serial data transfer device configured as described above.

A transfer data speed-down selector that is connected to a data bus and generates low-speed transfer data from the data bus;
A transfer data selection selector that selects transfer data of the data bus in a normal selection state of a data transfer rate, and selects the low-speed transfer data from the transfer data slowdown selector in a low-speed selection state of the data transfer rate;
One input of each of the plurality of selectors is individually connected to the output of the transfer data selection selector in the order of the transfer bits, and the other input is connected to the output of the other selector via the data holding circuit in the order of arrangement. ,
A transfer gate is connected to the output of the final stage selector,
By asserting the transmission enable signal, the plurality of selectors, the data holding circuit and the transfer gate are connected in series, and the transfer data from the data bus exists between adjacent selectors in the normal selection state of the data transfer speed. The data is transferred serially using the delay action caused by the inter-selector delay time, and the low-speed transfer data from the low-speed transfer data selector is selected with a transition time longer than the inter-selector delay time in the low-speed selection state of the data transfer speed. A serial data transfer device configured to transfer serially.

Clock that selects data whose logic is alternated in the unit transfer period in the normal selection state of the clock transfer rate, and selects data that has the same logic for a transition time longer than the data in which the logic is alternated in the low-speed selection state of the clock transfer rate Have a selector,
One input of each of the plurality of selectors is individually connected to the output of the clock selection selector in the order of transfer bits, and the other input is connected to the output of the other selector in the order of arrangement,
A transfer gate is connected to the output of the final stage selector,
By asserting a transmission enable signal, the plurality of selectors and the transfer gate are connected in series, and data in which the logic from the clock selection selector alternates in the normal selection state of the clock transfer speed is adjacent as a transfer synchronization clock. Transfers serially using the delay action caused by the inter-selector delay time existing between the selectors to be transferred, and transfers the data having the same logic for the longer transition time from the clock selection selector in the low-speed selection state of the clock transfer speed. A serial clock transfer device configured to transfer serially as a synchronous clock with a transition time longer than the delay time between the selectors.

Clock that selects data whose logic is alternated in the unit transfer period in the normal selection state of the clock transfer rate, and selects data that has the same logic for a transition time longer than the data in which the logic is alternated in the low-speed selection state of the clock transfer rate Have a selector,
Each input of the plurality of selectors is individually connected to the output of the clock selection selector in the order of transfer bits, and the other input is connected to the output of the other selector via the data holding circuit in the order of arrangement,
A transfer gate is connected to the output of the final stage selector,
By asserting a transmission enable signal, the plurality of selectors, the data holding circuit and the transfer gate are connected in series, and the data from the clock selection selector is transferred in the normal selection state of the clock transfer speed. As a synchronous clock, serial transfer is performed using a delay action due to the delay time between selectors existing between adjacent selectors, and the same logic as the longer transition time from the clock selection selector in the low-speed selection state of the clock transfer speed. A serial clock transfer device configured to serially transfer the data as a transfer synchronization clock with a transition time longer than the delay time between the selectors.

Clock that selects data whose logic is alternated in the unit transfer period in the normal selection state of the clock transfer rate, and selects data that has the same logic for a transition time longer than the data in which the logic is alternated in the low-speed selection state of the clock transfer rate Have a selector,
One input of each of the plurality of selectors is individually connected to the output of the clock selection selector in the order of transfer bits, and the other input is connected to the output of the other selector in the order of arrangement,
A divider circuit that generates a low-speed clock obtained by dividing the system clock is connected to the input of the selector at the front stage,
A transfer gate is connected to the output of the final stage selector,
By asserting a transmission enable signal, the plurality of selectors and the transfer gate are connected in series, and data in which the logic from the clock selection selector alternates in the normal selection state of the clock transfer speed is adjacent as a transfer synchronization clock. The delay between the selectors is transferred serially using the delay action caused by the inter-selector delay time, and the low-speed clock from the frequency divider circuit is used as the transfer synchronization clock in the low-speed selection state of the clock transfer speed. A serial clock transfer device configured to transfer serially with a transition time longer than time.

Clock that selects data whose logic is alternated in the unit transfer period in the normal selection state of the clock transfer rate, and selects data that has the same logic for a transition time longer than the data in which the logic is alternated in the low-speed selection state of the clock transfer rate Have a selector,
Each input of the plurality of selectors is individually connected to the output of the clock selection selector in the order of transfer bits, and the other input is connected to the output of the other selector via the data holding circuit in the order of arrangement,
A divider circuit that generates a low-speed clock obtained by dividing the system clock is connected to the input of the selector at the front stage,
A transfer gate is connected to the output of the final stage selector,
By asserting a transmission enable signal, the plurality of selectors, the data holding circuit and the transfer gate are connected in series, and the data from the clock selection selector is transferred in the normal selection state of the clock transfer speed. As a synchronous clock, serial transfer is performed using a delay action caused by an inter-selector delay time existing between adjacent selectors, and the low-speed clock from the frequency divider circuit is used as a transfer synchronous clock in the low-speed selection state of the clock transfer speed. A serial clock transfer device configured to transfer serially with a transition time longer than the delay time between the selectors.

A clock selection selector that selects data in which logic is alternated in a unit transfer period in a normal selection state of the clock transfer speed and selects data of the same logic in each line of the data bus in a low-speed selection state of the clock transfer speed;
One input of each of the plurality of selectors is individually connected to the output of the clock selection selector in the order of transfer bits, and the other input is connected to the output of the other selector in the order of arrangement,
A transfer gate is connected to the output of the final stage selector,
By asserting a transmission enable signal, the plurality of selectors and the transfer gate are connected in series, and data in which the logic from the clock selection selector alternates in the normal selection state of the clock transfer speed is adjacent as a transfer synchronization clock. The data is transferred serially using the delay action caused by the inter-selector delay time existing between the selectors, and the data that is the same logic in each line of the data bus from the clock selection selector in the low-speed selection state of the clock transfer speed A serial clock transfer device configured to transfer serially as a transfer synchronization clock with a transition time longer than the delay time between the selectors.

A clock selection selector that selects data in which logic is alternated in a unit transfer period in a normal selection state of the clock transfer speed and selects data of the same logic in each line of the data bus in a low-speed selection state of the clock transfer speed;
Each input of the plurality of selectors is individually connected to the output of the clock selection selector in the order of transfer bits, and the other input is connected to the output of the other selector via the data holding circuit in the order of arrangement,
A transfer gate is connected to the output of the final stage selector,
By asserting a transmission enable signal, the plurality of selectors, the data holding circuit and the transfer gate are connected in series, and the data from the clock selection selector is transferred in the normal selection state of the clock transfer speed. As a synchronous clock, serial transfer is performed using a delay action due to the delay time between selectors existing between adjacent selectors, and each line of the data bus from the clock selection selector is the same in a low-speed selection state of the clock transfer speed. A serial clock transfer device configured to serially transfer logic data as a transfer synchronization clock with a transition time longer than the delay time between the selectors.

A serial transfer system comprising a bus master and a plurality of bus slaves having different delay times from the bus master,
The bus master includes a serial data transfer device according to any one of claims 1 to 4, a serial clock transfer device according to any one of claims 5 to 10, and a delay capable of selecting and setting a plurality of delay values. Adjustment circuit,
The bus slave is configured to receive the transfer data using the transfer synchronization clock with respect to the transfer data and the transfer synchronization clock generated and transmitted by the bus master, and holds the transmitted delay value. A delay value holding circuit;
The delay value is directly or indirectly transmitted to the bus slave, and the pass / fail judgment of the delay value based on transmission / reception of a test pattern between the bus master and the bus slave is performed, and the bus master A serial transfer system comprising: a control circuit for setting the delay value with a good determination result in a delay adjustment circuit.

A serial transfer system comprising a bus master, a bus slave, and a control circuit for controlling serial transfer of transfer data from the bus master to the bus slave,
The bus master is composed of any one of the serial data transfer devices according to claims 1 to 4 and any one of the serial clock transfer devices according to claims 5 to 10.
The bus slave receives the transfer data using the transfer synchronization clock with respect to the transfer data generated and transmitted by the bus master and the transfer synchronization clock, and transmits an acknowledge signal indicating completion of reception of the transfer data to the transfer data. It is configured to add and reply to the bus master,
The serial transfer system, wherein the control circuit is configured to confirm completion of transmission of the transfer data based on the acknowledge signal included in the transfer data received by the bus master from the bus slave.

A serial transfer system comprising a bus master, a bus slave, a control circuit for controlling serial transfer of transfer data from the bus master to the bus slave, and a functional circuit connected to the bus slave,
The bus master is composed of any one of the serial data transfer devices according to claims 1 to 4 and any one of the serial clock transfer devices according to claims 5 to 10.
The bus slave is configured to receive the transfer data using the transfer synchronization clock with respect to the transfer data generated and transmitted by the bus master and the transfer synchronization clock, and transfer the received transfer data to the functional circuit. And
The functional circuit performs a predetermined process on the transfer data and transfers it to the bus slave.
The bus slave is configured to add an acknowledge signal indicating completion of processing to the transfer data received from the functional circuit and send it back to the bus master,
The serial transfer system, wherein the control circuit is configured to confirm completion of transmission of the transfer data based on the acknowledge signal included in the transfer data received by the bus master from the bus slave.

The control circuit includes a test pattern generation circuit that generates a test pattern, and a test pattern comparison circuit that compares the test pattern generated by the test pattern generation circuit with a test pattern received by the bus master from the bus slave. The serial transfer system according to claim 13.

A serial transfer system comprising a bus master, a bus slave, and a control circuit for controlling serial transfer of transfer data from the bus master to the bus slave,
The bus master includes the serial data transfer device according to any one of claims 1 to 4, and the serial clock transfer device according to any one of claims 5 to 10.
The bus slave is configured to receive the transfer data using the transfer synchronization clock for the transfer data and the transfer synchronization clock generated and transmitted by the bus master,
The control circuit includes a test pattern holding circuit that holds a test pattern, and a test pattern comparison circuit that compares the test pattern by the test pattern holding circuit with the received test pattern,
A serial transfer system in which such a control circuit is provided on each of the bus master side and the bus slave side.

12. The control circuit performs data transfer from the bus master to the bus slave and data transfer from the bus slave to the bus master a plurality of times in succession with the same test pattern, and determines whether the data has been received with a predetermined latency. The serial transfer system according to claim 15.

The serial transfer system according to claim 16, wherein when the control circuit is not qualified in determining whether the signal is received with the predetermined latency, the bus slave is reset and a test with another latency is repeated.

And a clock counter to which the bus master and the bus slave are connected together,
18. The serial transfer system according to claim 16, wherein the control circuit checks the latency using a count value obtained by the clock counter.