JP2006222952A - Multi-threshold cmos system, and method for controlling respective blocks - Google Patents

Multi-threshold cmos system, and method for controlling respective blocks Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a MTCMOS system and method for controlling respective blocks. <P>SOLUTION: The MTCMOS system and method individually controls the state of the respective blocks. Each blocks includes a logic circuit, having a logic transistor and a control transistor connected in between a power line connected to one of ground voltage and supply voltage and the logic circuit. The control transistor has threshold higher than that of the logic transistor. The blocks are controlled by generating an individual blcok on/off (BLOCK_ON/OFF) signal for each block, generating an individual control signal, in response to the individual block on/off (BLOCK_ON/OFF) signal, supplying the individual control signal to the control transistor and controlling voltage supply to the logic circuit within each block, based on the individual control signal. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明はMTCMOS(Multi−Threshold Complementray Metal−Oxide−Silicon)に係り、具体的には、MTCMOSシステム及び各ブロックの制御方法に関する。   The present invention relates to an MTCMOS (Multi-Threshold Complementary Metal-Oxide-Silicon), and more particularly to an MTCMOS system and a control method for each block.

半導体装置が高集積化されることにより、低電力消費に対する要求が増加されてきた。集積回路で電力消費を減少させる方法の一つとしては、供給電圧を減少させることである。しかし、供給電圧を減少させることは集積回路内のトランジスタの速度を低下させる。それにより、トランジスタのしきい値電圧(Vth)が減少する。しかし、しきい値電圧が減少すると、トランジスタの漏洩電流が増加し、半導体装置が待機モード(standby mode)にあるとき、電力消費が増加する。これは待機モードと活性モードとの比(待機活性比)が高い装置、即ち、漏洩電流が全体的なバッテリ寿命の支配要因となるモバイルやポータブル装置で特に重要である。   As semiconductor devices are highly integrated, demands for low power consumption have increased. One way to reduce power consumption in an integrated circuit is to reduce the supply voltage. However, reducing the supply voltage reduces the speed of the transistors in the integrated circuit. Thereby, the threshold voltage (Vth) of the transistor decreases. However, when the threshold voltage is decreased, the leakage current of the transistor is increased, and the power consumption is increased when the semiconductor device is in a standby mode. This is particularly important for devices with a high ratio of standby mode to active mode (standby activity ratio), i.e. mobile and portable devices where leakage current is the dominant factor in overall battery life.

この問題を解決するための一つの方法は、高いしきい値電圧と低いしきい値電圧のトランジスタを全部使用するMTCMOSを使用することである。具体的に、MTCMOSシステムは高い動作速度ではゲートを設置するために低いしきい値電圧を使用し、低い動作速度では仮想ゲートを形成するために高いしきい値電圧を使用して待機モードで漏洩電流を抑制する。即ち、低いしきい値電圧トランジスタが論理演算に使用され、高いしきい値電圧トランジスタは電源電圧及び/またはアース電圧を提供するために使用される。   One way to solve this problem is to use MTCMOS, which uses all transistors with high and low threshold voltages. Specifically, MTCMOS systems use a low threshold voltage to place the gate at high operating speeds and leak in standby mode using a high threshold voltage to form a virtual gate at low operating speeds. Suppresses current. That is, a low threshold voltage transistor is used for logic operations, and a high threshold voltage transistor is used to provide a power supply voltage and / or a ground voltage.

活性モードでは高いしきい値電圧トランジスタが電源電圧を論理ゲートに提供するためにターンオンされ、低いしきい値電圧トランジスタが高速で動作する。待機モードでは高いしきい値電圧トランジスタが低いしきい値電圧トランジスタをオフするためにターンオフされ、低いしきい値電圧トランジスタを通じて漏洩電流を減少させるか、なくすことになる。   In the active mode, the high threshold voltage transistor is turned on to provide the power supply voltage to the logic gate, and the low threshold voltage transistor operates at high speed. In standby mode, the high threshold voltage transistor is turned off to turn off the low threshold voltage transistor, reducing or eliminating leakage current through the low threshold voltage transistor.

図1は従来のMTCMOSシステム100を示すブロック図である。MTCMOSシステム100はパワーマネージャ10、MTCMOSコントローラ20及びMTCMOS設計領域30を含む。MTCMOS設計領域30は複数のブロックからなる。各ブロックはフリップフロップ(F/F、32)、ロジックブロック34、MOSスイッチ36及び機能ブロック38を含む。MOSスイッチ36はロジックブロック34より高いしきい値電圧を有する。フリップフロップ32とロジックブロック34とは電源電圧(VDD)と仮想アース(VGND)との間に連結される。MOSスイッチ36はアース電圧(GND)と仮想アース(VGND)との間に連結される。   FIG. 1 is a block diagram illustrating a conventional MTCMOS system 100. The MTCMOS system 100 includes a power manager 10, an MTCMOS controller 20, and an MTCMOS design area 30. The MTCMOS design area 30 is composed of a plurality of blocks. Each block includes a flip-flop (F / F, 32), a logic block 34, a MOS switch 36, and a functional block 38. MOS switch 36 has a higher threshold voltage than logic block 34. The flip-flop 32 and the logic block 34 are connected between a power supply voltage (VDD) and a virtual ground (VGND). The MOS switch 36 is connected between a ground voltage (GND) and a virtual ground (VGND).

活性モードで、MOSスイッチ36はターンオンされ電源電圧やアース電圧をロジックブロック34に提供する。待機モード状態でMOSスイッチ36はターンオフされロジックブロック34に電源電圧(VDD)及び/アース電圧(GND)が供給されることを遮断し、ロジックブロック34の漏洩電流を減少しシステムの電力消費を減少させる。   In the active mode, the MOS switch 36 is turned on to provide a power supply voltage and a ground voltage to the logic block 34. In the standby mode, the MOS switch 36 is turned off to block the supply of the power supply voltage (VDD) and / or ground voltage (GND) to the logic block 34, thereby reducing the leakage current of the logic block 34 and reducing the power consumption of the system. Let

システムが待機モードに進入すると、パワーマネージャ10は停止信号(STOP)をMTCMOSコントローラ20とMTCMOS設計領域30とにそれぞれ伝送し、クロック信号は伝送しない。停止信号(STOP)に応答して、MTCMOSコントローラ20はMOSスイッチ36を制御する信号(SC)とフリップフロップ32を制御する反転制御信号(SCB)とを出力する。電源電圧(VDD)が遮断されると仮想アース電圧(VGND)レベルがフローティング状態になる。ロジックブロック34に貯蔵されたデータの損失を防止するために、制御信号(SC)に応答してMOSスイッチ36をオフする前に反転制御信号(SCB)に応答してデータをフリップフロップ32に貯蔵する。多くのシステムで、例えば、モバイルシステムでは典型的に一部機能のみが活性化され、残りの機能は非活性化状態に留まるようになる。しかし、従来のMTCMOSシステムは全体システムが作動しないときのみ待機モードに入る。従って、従来のMTCMOSシステムは一定のブロックのみが活性化される必要があるときに個別的なブロックを制御することができず、電力消費を減少させることができない。   When the system enters the standby mode, the power manager 10 transmits a stop signal (STOP) to the MTCMOS controller 20 and the MTCMOS design area 30, respectively, and does not transmit a clock signal. In response to the stop signal (STOP), the MTCMOS controller 20 outputs a signal (SC) for controlling the MOS switch 36 and an inversion control signal (SCB) for controlling the flip-flop 32. When the power supply voltage (VDD) is cut off, the virtual ground voltage (VGND) level becomes a floating state. In order to prevent loss of data stored in the logic block 34, data is stored in the flip-flop 32 in response to the inversion control signal (SCB) before turning off the MOS switch 36 in response to the control signal (SC). To do. In many systems, for example, in mobile systems, only some functions are typically activated and the remaining functions remain deactivated. However, the conventional MTCMOS system enters the standby mode only when the entire system is not operating. Thus, conventional MTCMOS systems cannot control individual blocks when only certain blocks need to be activated, and cannot reduce power consumption.

従って、本発明の一目的は、複数の機能ブロックをそれぞれ制御することができるMTCMOSシステムとその方法とを提供することにある。   Accordingly, an object of the present invention is to provide an MTCMOS system and method capable of controlling a plurality of functional blocks.

本発明の他の目的は特定の機能のみが実施されるとき電力消費を減少させることができるMTCMOSシステムとその方法とを提供することにある。   It is another object of the present invention to provide an MTCMOS system and method that can reduce power consumption when only certain functions are performed.

本発明のさらにまた他の目的は各ブロック間で発生するフローティング状態を防止する回路を提供することにある。   Still another object of the present invention is to provide a circuit for preventing a floating state generated between blocks.

本発明による少なくとも一つ以上の特徴と長所は複数のブロックを制御する方法を提供することにある。各ブロックはロジックトランジスタを具備したロジック回路、及び電源に連結された電力線とロジック回路との間に連結されたコントロールトランジスタからなるが、コントロールトランジスタはロジックトランジスタより高いしきい値電圧を有している。ブロックを制御する方法は各ブロックに対する個別的なブロックオン/オフ信号を生成する段階、個別的ブロックオン/オフ信号に応答して個別的に制御信号を生成する段階、コントロールトランジスタに個別的制御信号を提供する段階、及び個別的制御信号に対応する各ブロック内のロジック回路に提供される電圧を制御する段階を含む。   At least one of the features and advantages of the present invention is to provide a method for controlling a plurality of blocks. Each block includes a logic circuit including a logic transistor and a control transistor connected between a power line connected to a power source and the logic circuit, and the control transistor has a higher threshold voltage than the logic transistor. . The method of controlling a block includes generating individual block on / off signals for each block, individually generating control signals in response to individual block on / off signals, and individual control signals for control transistors. And controlling the voltage provided to the logic circuit in each block corresponding to the individual control signal.

前記制御方法は、各ブロック別にブロックがオン状態のときロジック回路の出力をバッファリングする段階及び反転された個別的制御信号に対応するバッファリングを制御する段階をさらに含む。前記制御方法はブロックがターンオンされようとするとき、個別的制御信号に比べて反転された個別的制御信号を遅延させる段階とブロックがターンオフされようとするとき、個別的制御信号に比べて反転された個別的制御信号を遅延させる段階をさらに含むことができる。
個別的制御信号を出力する前に、制御方法は個別的ブロックオン/オフ信号に応答して対応する所定のブロックに要請信号を送る段階と対応するブロックが個別的制御信号を受ける準備ができているとき対応するブロックからの応答信号を送る段階を含む。制御方法は応答信号に応じてブロック選択信号を生成する段階とブロック選択信号に応じて前記個別的制御信号生成を制御する段階とをさらに含むことができる。
The control method further includes buffering the output of the logic circuit when each block is in an ON state and controlling buffering corresponding to the inverted individual control signal. The control method includes delaying an individual control signal that is inverted compared to the individual control signal when the block is turned on and inverted compared to the individual control signal when the block is turned off. The method may further include delaying the individual control signal.
Before outputting the individual control signal, the control method sends a request signal to the corresponding predetermined block in response to the individual block on / off signal and the corresponding block is ready to receive the individual control signal. Sending a response signal from the corresponding block when it is. The control method may further include generating a block selection signal according to the response signal and controlling the individual control signal generation according to the block selection signal.

個別的制御信号を供給する段階はウェークアップイベントに該当する。   The step of supplying individual control signals corresponds to a wake-up event.

前記制御方法は、所定のブロックがオフ状態にあるとき、ブロックからの漏洩電流が他のブロックに影響を及ばすことを防ぐ段階をさらに含むことができる。前記制御方法はブロックがオフ状態にあるときブロックのロジック回路の出力をバスホルダに提供する段階をさらに含むことができる。ロジックブロックの出力を提供する段階は反転された個別的制御信号によって制御される。   The control method may further include preventing leakage current from the block from affecting other blocks when the predetermined block is in an off state. The control method may further include providing an output of the logic circuit of the block to the bus holder when the block is in an off state. The step of providing the output of the logic block is controlled by an inverted individual control signal.

本発明の少なくとも一つ以上の特徴と長所は複数個のブロックからなるシステムを提供することにあるが、各ブロックはロジックトランジスタ、及びアースと電源のうち一箇所に連結されたパワーラインとロジック回路との間に連結されたコントロールトランジスタを具備するロジック回路を含む。前記システムは各ブロックに対する個別的ブロックオン/オフ信号(BLOCK_ON/OFF)を出力するパワーマネージャ及び各ブロックに対する個別的ブロックオン/オフ信号を受信してロジック回路に供給される電圧を調節するためにそのブロックにあるコントロールトランジスタに個別的制御信号を出力するコントロール回路を含む。   At least one of the features and advantages of the present invention is to provide a system composed of a plurality of blocks. Each block is a logic transistor, and a power line and a logic circuit connected to one of a ground and a power source. And a logic circuit including a control transistor coupled between the first and second transistors. The system outputs a separate block on / off signal (BLOCK_ON / OFF) for each block and receives a separate block on / off signal for each block and adjusts a voltage supplied to the logic circuit. A control circuit for outputting individual control signals to the control transistors in the block is included.

各ブロックはロジック回路と並行に設置されたバッファを具備することができ、コントロール回路はバッファに反転された個別的制御信号をさらに出力する。前記システムはブロックがターンオンされようとするとき個別的制御信号に比べて反転された個別的制御信号を遅延させるための第1遅延部と、ブロックがターンオフされようとするとき反転された個別的制御信号に比べて個別的制御信号を遅延させる第2遅延部をさらに含むことができる。   Each block may include a buffer disposed in parallel with the logic circuit, and the control circuit further outputs an individual control signal inverted to the buffer. The system includes a first delay for delaying an individual control signal that is inverted compared to an individual control signal when the block is about to be turned on, and an individual control that is inverted when the block is about to be turned off. A second delay unit that delays the individual control signal compared to the signal may be further included.

前記制御回路は、個別的制御信号を出力する前に、個別的ブロックオン/オフ信号に応答して対応する所定のブロックに要請信号をさらに出力することができ、各ブロックは個別的制御信号を受ける準備ができているときには応答信号を送る。前記制御回路は前記パワーマネージャからの個別的ブロックオン/オフ信号を受信するとそれに対応するブロックに要請信号を送り、対応するブロックからの応答信号を受信するとブロック選択信号を出力するブロックコントローラとブロック選択信号を受信するとそれによる前記個別的制御信号を出力する状態(ステイツ)コントローラとを含むことができる。   The control circuit may further output a request signal to a corresponding predetermined block in response to an individual block on / off signal before outputting the individual control signal, and each block may output an individual control signal. Send response signal when ready to receive. The control circuit sends a request signal to a corresponding block when receiving an individual block on / off signal from the power manager, and outputs a block selection signal when receiving a response signal from the corresponding block and a block selection And a state controller that outputs the individual control signal when receiving a signal.

コントロール回路は、個別的制御信号の出力の後、ウェークアップイベントとウェークアップ信号とに応答して個別的制御信号をパワーマネージャに出力する。   After outputting the individual control signal, the control circuit outputs the individual control signal to the power manager in response to the wakeup event and the wakeup signal.

前記システムは、所定のブロックと関連されたフローティング防止回路を含むことができる。フローティング防止回路はコントロール回路から反転された個別的制御信号とそれに対応する所定のブロックのロジック回路の出力を受信して反転された個別的制御信号によってロジック回路の出力を出力するトリ−ステイトバッファ(tri-state buffer)と、トリ−ステイトバッファの出力を受信するバスホルダとを含むことができる。前記システムは隣接したブロックの間に一対のフローティング防止回路を含むことができる。   The system can include a floating prevention circuit associated with a given block. The floating prevention circuit receives the individual control signal inverted from the control circuit and the output of the logic circuit of a predetermined block corresponding thereto, and outputs the output of the logic circuit according to the inverted individual control signal ( tri-state buffer) and a bus holder that receives the output of the tri-state buffer. The system can include a pair of anti-floating circuits between adjacent blocks.

本発明による少なくとも一つの以上の特徴と長所は、第1ブロックと第2ブロックを保護するシステムを提供することにある。このとき、各ブロックは個別的に制御されるオン/オフ状態を具備するロジック回路を含み、前記システムは第1ブロックと第2ブロックとの間に位置し、前記システムは第1ブロックのロジック回路の第1出力と第1ブロックに該当する第1反転された制御信号を受信し、前記第1反転された制御信号に応じて第1出力を出力する第1トリ−ステイトバッファ、第2ブロックのロジック回路の第2出力と第2ブロックに該当する第2反転された制御信号とを受信し、第2反転された制御信号に応じて第2出力を出力する第2トリ−ステイトバッファ、及び第2トリ−ステイトバッファの出力を受信する第2バスホルダを含むことができる。   At least one or more features and advantages according to the present invention are to provide a system for protecting the first block and the second block. In this case, each block includes a logic circuit having an on / off state controlled individually, the system is located between the first block and the second block, and the system is a logic circuit of the first block. A first tri-state buffer for receiving a first output of the first block and a first inverted control signal corresponding to the first block and outputting a first output in response to the first inverted control signal; A second tri-state buffer for receiving a second output of the logic circuit and a second inverted control signal corresponding to the second block and outputting a second output in response to the second inverted control signal; A second bus holder may be included for receiving the output of the two tri-state buffer.

以下、図面を参照して本発明の望ましい一実施例をより詳細に説明する。   Hereinafter, a preferred embodiment of the present invention will be described in detail with reference to the drawings.

図2は本発明の一実施例によるMTCMOSシステム200を示すブロック図である。MTCMOSシステム200はパワーマネージャ220、ブロックコントローラ240とステイトコントローラ260とを具備したMTCMOSコントローラブロック250、及び複数個のブロック210−iを具備するMTCMOS設計領域210を含む。   FIG. 2 is a block diagram illustrating an MTCMOS system 200 according to one embodiment of the present invention. The MTCMOS system 200 includes a power manager 220, an MTCMOS controller block 250 having a block controller 240 and a state controller 260, and an MTCMOS design area 210 having a plurality of blocks 210-i.

図3に示すように、各ブロック210−iはフリップフロップ211、ロジック回路215、MOSスイッチ217及び機能ブロック219を含む。MOSスイッチ217はロジック回路215より高いしきい値電圧を有する。フリップフロップ211とロジック回路215とは電源電圧(VDD)と仮想アース電圧(VGND)との間に連結される。MOSスイッチ217はアース電圧(GND)と仮想アース電圧(VGND)との間に連結される。   As shown in FIG. 3, each block 210-i includes a flip-flop 211, a logic circuit 215, a MOS switch 217, and a functional block 219. MOS switch 217 has a higher threshold voltage than logic circuit 215. The flip-flop 211 and the logic circuit 215 are connected between a power supply voltage (VDD) and a virtual ground voltage (VGND). The MOS switch 217 is connected between the ground voltage (GND) and the virtual ground voltage (VGND).

ウェークアップイベント(WAKE_UP_EVENT)に応答して、ステイトコントローラ260は制御されるべきそれぞれのブロックの数と、ウェークアップ信号(WAKE_UP)とによって制御信号(SC)と反転された制御信号(SCB)とを生成する。図2に示された具体的な例で、各ブロック(210−i)は個別的に制御される。従って、制御信号(SC)と反転された制御信号(SCB)の数はそれぞれブロックの数nと同一である。   In response to the wake-up event (WAKE_UP_EVENT), the state controller 260 generates a control signal (SC) and an inverted control signal (SCB) according to the number of blocks to be controlled and the wake-up signal (WAKE_UP). . In the specific example shown in FIG. 2, each block (210-i) is controlled individually. Therefore, the number of control signals (SC) and inverted control signals (SCB) is the same as the number of blocks n.

パワーマネージャ220は停止信号(STOP)、ステイトコントローラ260に出力される複数個のクロック信号(CLK1−n)及びブロックコントローラ240に出力される個別的ブロックオン/オフ信号(BLOCKi_ON/OFF)を生成し、ステイトコントローラ260からウェークアップ信号(WAKE_UP)を受信する。ブロックコントローラ240はブロックオン/オフ信号に応答して対応するブロックに要請信号(X_reqi)を送る。対応する所定のブロック210−iは一旦所定のブロック210−iが電流動作を終えると、ブロックコントローラに応答信号(X−acki)を送る。ブロックコントローラ240はブロックから受信された応答信号(X_ack)に応答してブロック選択信号(MT_SELi)をステイトコントローラ260に送る。ステイトコントローラ260はブロック選択信号(MT_SELi)に対応する制御信号に基づいて特定のブロック210−iに電源電圧を供給するか遮断する。   The power manager 220 generates a stop signal (STOP), a plurality of clock signals (CLK1-n) output to the state controller 260, and an individual block on / off signal (BLOCKi_ON / OFF) output to the block controller 240. The wake-up signal (WAKE_UP) is received from the state controller 260. The block controller 240 sends a request signal (X_reqi) to the corresponding block in response to the block on / off signal. The corresponding predetermined block 210-i sends a response signal (X-acki) to the block controller once the predetermined block 210-i finishes the current operation. The block controller 240 sends a block selection signal (MT_SELi) to the state controller 260 in response to the response signal (X_ack) received from the block. The state controller 260 supplies or cuts off the power supply voltage to the specific block 210-i based on a control signal corresponding to the block selection signal (MT_SELi).

所定の特定ブロック210−iを非活性化するために、パワーマネージャ220はステイトコントローラ260に停止信号(STOP)を出力し、ステイトコントローラ260はブロックコントローラ240からのブロック選択信号(MT_SELi)に応答して対応する所定のブロック210−iに制御信号(SCi)及び反転された制御信号(SCBi)を送る。MOSスイッチ217が制御信号(SCi)に応答してターンオフされ、仮想アース電圧(VGND)はフローティング状態になり、ロジック回路215に貯蔵されたデータは失なわれる。従って、データはMOSスイッチ217をターンオフする前に反転制御信号(SCBi)に応答してフリップフロップ211に貯蔵される。即ち、反転制御信号(SCBi)は制御信号SCiがロジックハイに変わる前にロジックローに変わる。   In order to deactivate the specific block 210-i, the power manager 220 outputs a stop signal (STOP) to the state controller 260, and the state controller 260 responds to the block selection signal (MT_SELi) from the block controller 240. Then, the control signal (SCi) and the inverted control signal (SCBi) are sent to the corresponding predetermined block 210-i. The MOS switch 217 is turned off in response to the control signal (SCi), the virtual ground voltage (VGND) is in a floating state, and the data stored in the logic circuit 215 is lost. Accordingly, the data is stored in the flip-flop 211 in response to the inversion control signal (SCBi) before the MOS switch 217 is turned off. That is, the inversion control signal (SCBi) changes to logic low before the control signal SCi changes to logic high.

特定ブロック210−iを活性化させるために、ステイトコントローラ260はパワーマネージャ220にウェークアップ信号を出力し、制御信号(SCi)と反転制御信号(SCBi)とをブロック選択信号(MT_SELi)に応答するブロックに送る。従って、MTCMOSシステム200は幾つかの機能のみが利用されているときも電力消費を減少させることができる。   In order to activate the specific block 210-i, the state controller 260 outputs a wakeup signal to the power manager 220, and responds to the block selection signal (MT_SELi) with the control signal (SCi) and the inverted control signal (SCBi). Send to. Accordingly, the MTCMOS system 200 can reduce power consumption even when only some functions are utilized.

図4にはブロックコントローラ240の具体的な実施例が示されている。図4に示すように、ブロックコントローラ240は複数個のブロック選択信号生成部241を含む。各ブロック選択信号生成部241は第1ANDゲート242と第2ANDゲート244とを含む。第1ANDゲート242はイネイブル信号(EN)とブロックオン/オフ信号(BLOCK_ON/OFF)とのAND演算を実施する。第2ANDゲート244は応答信号(X_acki)とブロックオン/オフ信号(BLOCKi_ON/OFF)とのAND演算を実施する。ANDゲート242は対応するブロックが活性化されようとするとき要請信号(X_reqi)を対応するブロックに出力する。   FIG. 4 shows a specific embodiment of the block controller 240. As shown in FIG. 4, the block controller 240 includes a plurality of block selection signal generators 241. Each block selection signal generator 241 includes a first AND gate 242 and a second AND gate 244. The first AND gate 242 performs an AND operation on the enable signal (EN) and the block on / off signal (BLOCK_ON / OFF). The second AND gate 244 performs an AND operation on the response signal (X_acki) and the block on / off signal (BLOCKi_ON / OFF). The AND gate 242 outputs a request signal (X_reqi) to the corresponding block when the corresponding block is to be activated.

図5に示すように、所定のブロックが非活性化になるためには、ブロックオン/オフ信号(BLOCi_ON/OFF)がロジックハイになり、要請信号(X_reqi)がロジックハイになり、所定ブロックが現在実施中の動作を完了する時間(TD1)が過ぎた後、応答信号(X_acki)がロジックハイになり、応答信号(X−acki)に応答してブロック選択信号(MT_SELi)がロジックハイになり、MOSスイッチ217をターンオフするために制御信号(SCi)がロジックハイとなる。所定のブロックが活性化されるためには、まず、ブロックオン/オフ信号(BLOCKi_ON/OFF)がロジックローになり、特定のブロックに対する要請信号(X_reqi)、応答信号(X_acki)及びブロック選択信号(MT_SELi)が順次にロジックローになり、ブロックオン/オフ信号(BLOCKi_ON/OFF)がロジックローになった後所定の時間(TD2)が経過した後、制御信号(SCi)がロジックローになる。   As shown in FIG. 5, in order to inactivate a predetermined block, the block on / off signal (BLOCi_ON / OFF) becomes logic high, the request signal (X_reqi) becomes logic high, and the predetermined block becomes After the time (TD1) for completing the operation currently being performed, the response signal (X_acchi) becomes logic high, and the block selection signal (MT_SELi) becomes logic high in response to the response signal (X-acchi). In order to turn off the MOS switch 217, the control signal (SCi) becomes logic high. In order to activate a predetermined block, first, a block on / off signal (BLOCKi_ON / OFF) becomes a logic low, a request signal (X_reqi), a response signal (X_acki), and a block selection signal (X MT_SELi) sequentially becomes logic low, and after a predetermined time (TD2) elapses after the block on / off signal (BLOCKi_ON / OFF) becomes logic low, the control signal (SCi) becomes logic low.

ステイトコントローラ260の具体的な実施例が図6に示されている。ステイトコントローラ260は複数個のANDゲート261、263、265、267、281−1、...、281−n、285−1、...、285−n、NANDゲート269、複数個の遅延回路271〜274及びインバータ276を含む。   A specific embodiment of the state controller 260 is shown in FIG. The state controller 260 includes a plurality of AND gates 261, 263, 265, 267, 281-1,. . . , 281-n, 285-1,. . . 285-n, a NAND gate 269, a plurality of delay circuits 271 to 274, and an inverter 276.

停止信号(STOP)はパワーマネージャ220からステイトコントローラ260に入力される。第1ANDゲート261は停止信号と第1遅延出力を有する停止信号とを受信する。第1遅延出力を有する停止信号はまた、第2遅延回路272に出力される。第2ANDゲート263は第1遅延出力を有する停止信号と第2遅延出力を有する停止信号とを受信する。   The stop signal (STOP) is input from the power manager 220 to the state controller 260. The first AND gate 261 receives a stop signal and a stop signal having a first delayed output. The stop signal having the first delay output is also output to the second delay circuit 272. The second AND gate 263 receives a stop signal having a first delayed output and a stop signal having a second delayed output.

ウェークアップイベント(WE)を指示する信号が外部からステイトコントローラ260に入力される。インバータ276はウェークアップイベント信号(WE)を受信してその反転された信号(IWE)を第3遅延回路273に出力する。第3遅延出力を有する反転ウェークアップイベント信号(IWE)が第4遅延回路274に出力される。第3ANDゲート265は、第3遅延を有する反転ウェークアップイベント信号(IWE)と第4遅延出力を有する反転目覚めイベント信号(IWE)とを受信する。   A signal instructing a wake-up event (WE) is input to the state controller 260 from the outside. The inverter 276 receives the wakeup event signal (WE) and outputs the inverted signal (IWE) to the third delay circuit 273. An inverted wakeup event signal (IWE) having a third delay output is output to the fourth delay circuit 274. The third AND gate 265 receives an inverted wakeup event signal (IWE) having a third delay and an inverted wakeup event signal (IWE) having a fourth delayed output.

第4ANDゲート267は第3遅延を有する反転ウェークアップ信号(IWE)と第1ANDゲート261の出力とを受信する。第4ANDゲート267の出力は反転制御信号(SCB)である。NANDゲート269はウェークアップイベント信号(WE)とANDゲート263の出力とを受信する。NANDゲート269の出力は制御信号(SC)である。   The fourth AND gate 267 receives the inverted wakeup signal (IWE) having the third delay and the output of the first AND gate 261. The output of the fourth AND gate 267 is an inversion control signal (SCB). NAND gate 269 receives the wakeup event signal (WE) and the output of AND gate 263. The output of the NAND gate 269 is a control signal (SC).

281−1から281−nまでのANDゲートはそれぞれブロックコントローラ250の出力である各ブロックに対するブロック選択信号(MT_SELi)と各ブロックに対する反転制御信号(SCi)を決定する制御信号(SC)とを受信する。   The AND gates 281-1 to 281-n receive the block selection signal (MT_SELi) for each block and the control signal (SC) for determining the inversion control signal (SCi) for each block, which are the outputs of the block controller 250, respectively. To do.

図7に示すように、例えば、第1ブロック210−1が待機モードに入ろうとすると、T1時間にウェークアップイベント信号(WE)はローであり、停止信号(STOP)はハイである。反転制御信号(SCB1)はT2にハイになり制御信号(SC1)はT3にローになる。例えば、第1ブロック210−1が活性化されようとすると、T5でウェークアップイベント信号(WE)がハイになり、制御信号(SC1)がT6にハイになり反転制御信号(SCB1)はT7にローになる。ウェークアップイベント信号(WE)と停止信号(STOP)とはすべてT8でローになる。   As shown in FIG. 7, for example, if the first block 210-1 attempts to enter the standby mode, the wakeup event signal (WE) is low and the stop signal (STOP) is high at time T1. The inversion control signal (SCB1) goes high at T2, and the control signal (SC1) goes low at T3. For example, if the first block 210-1 is activated, the wakeup event signal (WE) goes high at T5, the control signal (SC1) goes high at T6, and the inverted control signal (SCB1) goes low at T7. become. The wakeup event signal (WE) and stop signal (STOP) all go low at T8.

従って、例えば、第1ブロック210−1が非活性化されようとすると、反転制御信号(SCB1)と制御信号(SC1)に対する状態変化の間に第1遅延回路271と第2遅延回路272とを使用した所定の時間遅延(TD3)が存在し、MOSスイッチ217がターンオフされる前にロジック回路215−1のデータがフリップフロップ211−1に貯蔵される。例えば、第1ブロック210−1が活性化されようとすると、制御信号(SC1)と反転制御信号(SCB1)に対する状態変換の間に所定の時間遅延(TD4)が存在し、MOSスイッチ217がターンオンされ、フリップフロップ211−1に貯蔵されたデータがロジック回路215−1に再貯蔵される。   Therefore, for example, if the first block 210-1 is to be deactivated, the first delay circuit 271 and the second delay circuit 272 are switched between the state change with respect to the inversion control signal (SCB1) and the control signal (SC1). There is a predetermined time delay (TD3) used, and the data of the logic circuit 215-1 is stored in the flip-flop 211-1 before the MOS switch 217 is turned off. For example, when the first block 210-1 is to be activated, a predetermined time delay (TD4) exists between the state changes for the control signal (SC1) and the inverted control signal (SCB1), and the MOS switch 217 is turned on. The data stored in the flip-flop 211-1 is re-stored in the logic circuit 215-1.

一対のフローティング防止回路がブロックの間に提供される。図8に示すように、第1フローティング防止回路830はトリ−ステイトバッファ810とバスホルダ820とを含む。第2フローティング防止回路840はトリ−ステイトバッファ822とバスホルダ812とを含むことができる。第1フローティング防止回路830で、バスホルダ820は第1ブロック210−1から以前データを貯蔵し、トリ−ステイトバッファ810は反転制御信号(SCB1)によって第1ブロック210−1と第2ブロック210−2との間の電流の流れを調節する。第2フローティング防止回路840で、バスホルダ822は第2ブロック210−2からの以前データを貯蔵し、トリ−ステイトバッファ822は反転制御信号(SCB2)によって第1ブロック210−1と第2ブロック210−2との間の電流の流れを調節する。   A pair of anti-floating circuits are provided between the blocks. As shown in FIG. 8, the first floating prevention circuit 830 includes a tri-state buffer 810 and a bus holder 820. The second floating prevention circuit 840 may include a tri-state buffer 822 and a bus holder 812. In the first floating prevention circuit 830, the bus holder 820 stores the previous data from the first block 210-1, and the tri-state buffer 810 receives the first block 210-1 and the second block 210-2 according to an inversion control signal (SCB1). To regulate the current flow between. In the second floating prevention circuit 840, the bus holder 822 stores the previous data from the second block 210-2, and the tri-state buffer 822 receives the first block 210-1 and the second block 210- according to the inversion control signal (SCB2). 2 to adjust the current flow between.

従って、各トリ−ステイトバッファはコントローラ回路から反転された個別的制御信号と対応する所定のブロックのロジック回路の出力を受信して反転された個別的制御信号によって相応するバスホルダにロジック回路の出力を出力する。第1ブロック210−1が待機モードで、第2ブロック210−2が活性モードにあるときトリ−ステイトバッファ810は高インピーダンス状態となり第1ブロック210−1から第2ブロック210−2への電流経路が切れてしまい、データはバスホルダ820に貯蔵され、第1ブロック210−1のフロートされた仮想アース電圧(VGND)に起因した漏洩電流は防止される。   Accordingly, each tri-state buffer receives the inverted individual control signal from the controller circuit and the output of the logic circuit corresponding to the predetermined block, and outputs the output of the logic circuit to the corresponding bus holder by the inverted individual control signal. Output. When the first block 210-1 is in the standby mode and the second block 210-2 is in the active mode, the tri-state buffer 810 is in a high impedance state and the current path from the first block 210-1 to the second block 210-2. The data is stored in the bus holder 820, and the leakage current due to the floating virtual ground voltage (VGND) of the first block 210-1 is prevented.

本発明の他の実施例によるMTCMOSシステム900が図9に示されている。MTCOMSシステム900はブロックコントローラ240とステイトコントローラ250をブロック選択信号(MT_SEL)を使用せず、それぞれの該当ブロックから受信された応答信号(X_ack)に応答して制御信号(SC、SCB)を生成するMTCMOSコントローラ回路950に代替する。特に、MTCMOSコントローラ950は特定ブロックに対してパワーマネージャ220からのブロックオン/オフ信号(BLOCK_ON/OFF)に応答して対応する所定のブロックに要請信号(X_req)を送る。対応するブロックは電流動作を終えるとMTCMOSコントローラ回路に応答信号(X_ack)を送る。MTCMOSコントローラ回路は前述した実施例でブロック選択信号(MT_SEL)に応答したのとは異なり、応答信号(X_ack)に応答してそれぞれのブロックに制御信号(SC)と反転制御信号(SCB)とを送る。それ以外は、MTCMOSコントローラ回路の動作は前述した実施例と同一である。   An MTCMOS system 900 according to another embodiment of the present invention is shown in FIG. The MTCOMS system 900 does not use the block controller 240 and the state controller 250 for the block selection signal (MT_SEL), but generates control signals (SC, SCB) in response to the response signals (X_ack) received from the corresponding blocks. The MTCMOS controller circuit 950 is substituted. In particular, the MTCMOS controller 950 sends a request signal (X_req) to a specific block in response to a block on / off signal (BLOCK_ON / OFF) from the power manager 220. When the corresponding block finishes the current operation, it sends a response signal (X_ack) to the MTCMOS controller circuit. Unlike the case where the MTCMOS controller circuit responds to the block selection signal (MT_SEL) in the embodiment described above, the control signal (SC) and the inverted control signal (SCB) are sent to each block in response to the response signal (X_ack). send. Otherwise, the operation of the MTCMOS controller circuit is the same as that of the above-described embodiment.

本発明によるMTCMOSコシステムは、それぞれのブロックを分離してコントロールすることで電力消費を減少させることができる。今まで使用してきたように、ブロックという単語は一つの機能ブロック以上を含むことができる。本発明の実施例がハードウェアの実現と関連されて記述されているが、本発明の工程はソフトウェア的に実現でき、即ち、機械に接近可能な媒体を有する構造物によって実現することができる。 The MTCMOS co-system according to the present invention can reduce power consumption by controlling each block separately. As used so far, the word block can contain more than one functional block. Although embodiments of the present invention have been described in connection with a hardware implementation, the processes of the present invention can be implemented in software, i.e., a structure having a machine accessible medium.

以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明を修正または変更できる。   The present invention has been described in detail with reference to the embodiments. However, the present invention is not limited to this, and any person having ordinary knowledge in the technical field to which the present invention belongs can be used without departing from the spirit and spirit of the present invention. The present invention can be modified or changed.

従来のMTCMOSシステムを示すブロック図である。It is a block diagram which shows the conventional MTCMOS system. 本発明の一実施例によるMTCMOSシステムを示すブロック図である。1 is a block diagram illustrating an MTCMOS system according to an embodiment of the present invention. 本発明の一実施例による図2のMTCMOS設計領域に含まれた一つのブロックの具体的なブロック図である。FIG. 3 is a detailed block diagram of one block included in the MTCMOS design region of FIG. 2 according to an embodiment of the present invention. 本発明の一実施例による図2のブロックコントローラの概念図である。FIG. 3 is a conceptual diagram of the block controller of FIG. 2 according to an embodiment of the present invention. 本発明の一実施例による図4のブロックコントローラのタイミング図である。FIG. 5 is a timing diagram of the block controller of FIG. 4 according to one embodiment of the present invention. 本発明の一実施例による図2のMTCMOSコントローラの概念図である。FIG. 3 is a conceptual diagram of the MTCMOS controller of FIG. 2 according to an embodiment of the present invention. 本発明の一実施例による図6のMTCMOSコントローラのタイミング図である。FIG. 7 is a timing diagram of the MTCMOS controller of FIG. 6 according to one embodiment of the present invention. 本発明の一実施例によるブロック間のフローティング防止機能を示すためのブロック図である。FIG. 3 is a block diagram illustrating a function for preventing floating between blocks according to an exemplary embodiment of the present invention. 本発明の他の実施例によるMTCMOSシステムのブロック図である。FIG. 6 is a block diagram of an MTCMOS system according to another embodiment of the present invention.

符号の説明Explanation of symbols

200 MTCMOSシステム
210−i ブロック
211 フリップフロップ
215 ロジック回路
217 MOSスイッチ217
219 機能ブロック
220 パワーマネージャ
240 ブロックコントローラ
241 ブロック選択信号生成部
242 第1ANDゲート
244 第2ANDゲート
250 MTCMOSコントローラブロック
260 ステイトコントローラ
276 インバータ
VDD 電源電圧
VGND 仮想アース電圧
200 MTCMOS system 210-i block 211 flip-flop 215 logic circuit 217 MOS switch 217
219 Function block 220 Power manager 240 Block controller 241 Block selection signal generator 242 First AND gate 244 Second AND gate 250 MTCMOS controller block 260 State controller 276 Inverter VDD Power supply voltage VGND Virtual ground voltage

Claims (20)

複数個のブロックを制御する方法において、
各ブロックはロジックトランジスタを有するロジック回路、及びアース電圧と供給電圧のうちのいずれかに連結されたパワーラインと前記ロジック回路との間に連結されたコントロールトランジスタを含み、前記コントロールトランジスタは前記ロジックトランジスタよりさらに高いしきい値電圧を有し、
各ブロックに対する個別的ブロックオン/オフ信号を生成する段階と、
前記個別的ブロックオン/オフ信号に応答して個別的コントロール信号を生成する段階と、
前記個別的コントロール信号を各ブロック内にある前記コントロールトランジスタに供給する段階と、
前記個別的コントロール信号に応じて各ブロック内にある前記ロジック回路に供給された電圧を調節する段階と、
を含むことを特徴とする複数個のブロックを制御する方法。
In a method for controlling a plurality of blocks,
Each block includes a logic circuit having a logic transistor, and a control transistor connected between a power line connected to one of a ground voltage and a supply voltage and the logic circuit, and the control transistor is the logic transistor. Has an even higher threshold voltage,
Generating a separate block on / off signal for each block;
Generating an individual control signal in response to the individual block on / off signal;
Supplying the individual control signals to the control transistors in each block;
Adjusting a voltage supplied to the logic circuit in each block in response to the individual control signal;
A method for controlling a plurality of blocks.
各ブロックに対して、前記ブロックがオン状態にあるとき前記ロジック回路の出力をバッファリングする段階と、
反転された個別的制御信号によってバッファリングを制御する段階とをさらに含むことを特徴とする請求項1記載の複数個のブロックを制御する方法。
For each block, buffering the output of the logic circuit when the block is in an on state;
2. The method of controlling a plurality of blocks of claim 1, further comprising the step of controlling buffering with an inverted individual control signal.
前記ブロックがターンオンされようとするとき、前記個別的制御信号に比べて反転された個別的制御信号を遅延させる段階と、
前記ブロックがターンオフされようとするとき、前記反転された個別的制御信号に比べて前記個別的制御信号を遅延させる段階と、
をさらに含むことを特徴とする請求項1記載の複数個のブロックを制御する方法。
Delaying an individual control signal inverted relative to the individual control signal when the block is about to be turned on;
Delaying the individual control signal relative to the inverted individual control signal when the block is about to be turned off;
The method of controlling a plurality of blocks according to claim 1, further comprising:
前記個別的ブロックオン/オフ信号に応じて対応する所定のブロックに要請信号を送る段階と、
前記個別的コントロール信号を受信する準備ができたとき、前記対応するブロックから応答信号を送る段階と、を前記個別的制御信号を出力する前にさらに含むことを特徴とする請求項1記載の複数個のブロックを制御する方法。
Sending a request signal to a predetermined block corresponding to the individual block on / off signal;
The plurality of claim 1, further comprising: sending a response signal from the corresponding block when ready to receive the individual control signal before outputting the individual control signal. How to control a block.
前記応答信号によってブロック選択信号を生成する段階と、
前記ブロック選択信号に基づいて前記個別的制御信号の生成を制御する段階と、をさらに含むことを特徴とする請求項4記載の複数個のブロックを制御する方法。
Generating a block selection signal according to the response signal;
5. The method of controlling a plurality of blocks according to claim 4, further comprising: controlling generation of the individual control signal based on the block selection signal.
前記個別的制御信号を提供する段階は、ウェークアップイベント(wake up event)に応答することを特徴とする請求項1記載の複数個のブロックを制御する方法。   The method of claim 1, wherein providing the individual control signal is responsive to a wake up event. 前記ブロックがオフ状態にあるとき、前記ブロックが他のブロックに影響を及ばすことを防止する段階をさらに含むことを特徴とする請求項1記載の複数個のブロックを制御する方法。   The method of claim 1, further comprising preventing the block from affecting other blocks when the block is in an off state. 前記ブロックがオフ状態にあるとき、前記ロジック回路の出力をバスホルダに提供する段階をさらに含むことを特徴とする請求項1記載の複数個のブロックを制御する方法。   The method of claim 1, further comprising providing an output of the logic circuit to a bus holder when the block is in an off state. 反転された個別的制御信号によって、前記ロジック回路の出力の提供を制御する段階をさらに含むことを特徴とする請求項8記載の複数個のブロックを制御する方法。   9. The method of controlling a plurality of blocks according to claim 8, further comprising the step of controlling the provision of the output of the logic circuit according to an inverted individual control signal. 各ブロックはロジックトランジスタを有するロジック回路、及びアース電圧と供給電圧のうちのいずれかに連結されたパワーラインと前記ロジック回路との間に連結されたコントロールトランジスタを含み、前記コントロールトランジスタは前記ロジックトランジスタよりさらに高いしきい値電圧を有する複数個のブロックと、
各ブロックに対する個別的ブロックオン/オフ信号を出力するためのパワーマネージャと、
各ブロックに対する個別的ブロックオン/オフ信号を受信し前記ロジック回路に対する電圧供給を制御するためにそのブロックにある前記コントロールトランジスタに個別的に制御信号を出力するコントロール回路と、
を含むことを特徴とするシステム。
Each block includes a logic circuit having a logic transistor, and a control transistor connected between a power line connected to one of a ground voltage and a supply voltage and the logic circuit, and the control transistor is the logic transistor. A plurality of blocks having even higher threshold voltages;
A power manager to output individual block on / off signals for each block;
A control circuit that individually receives a block on / off signal for each block and outputs a control signal individually to the control transistor in the block to control voltage supply to the logic circuit;
A system characterized by including.
各ブロックは、前記ロジック回路と並列であるバッファをさらに含み、前記コントロール回路は前記バッファに反転された個別的制御信号をさらに出力することを特徴とする請求項10記載のシステム。   11. The system of claim 10, wherein each block further includes a buffer in parallel with the logic circuit, and the control circuit further outputs an individual control signal inverted to the buffer. 前記ブロックがターンオンされようとするとき、前記個別的制御信号に比べて前記反転された個別的制御信号を遅延させるための第1遅延部と、
前記ブロックがターンオフされようとするとき、前記反転された個別的制御信号に比べて個別的制御信号を遅延させるための第2遅延部と、をさらに含むことを特徴とする請求項11記載のシステム。
A first delay unit for delaying the inverted individual control signal compared to the individual control signal when the block is to be turned on;
12. The system of claim 11, further comprising a second delay unit for delaying an individual control signal relative to the inverted individual control signal when the block is about to be turned off. .
前記コントロール回路は、前記個別的制御信号を出力する前に、前記個別的ブロックオン/オフ信号に応じて対応するブロックに要請信号をさらに出力し、各ブロックは前記個別的制御信号を受信する準備ができているとき応答信号を送ることを特徴とする請求項10記載のシステム。   The control circuit further outputs a request signal to a corresponding block according to the individual block on / off signal before outputting the individual control signal, and each block is prepared to receive the individual control signal. 11. The system of claim 10, wherein a response signal is sent when a response is made. 前記コントロール回路は、
前記パワーマネージャから前記個別的ブロックオン/オフ信号を受信して前記対応するブロックに前記要請信号を送り、前記対応するブロックから応答信号を受信してブロック選択信号を出力するためのブロックコントローラと、
前記ブロック選択信号を受信して前記ブロック選択信号に基づいて前記個別的コントロール信号を出力するステイトコントローラと、を含むことを特徴とする請求項13記載のシステム。
The control circuit is
A block controller for receiving the individual block on / off signal from the power manager, sending the request signal to the corresponding block, receiving a response signal from the corresponding block, and outputting a block selection signal;
The system according to claim 13, further comprising: a state controller that receives the block selection signal and outputs the individual control signal based on the block selection signal.
前記コントロール回路は、ウェークアップイベントに応答して前記個別的制御信号を出力し、前記個別的制御信号の出力の後前記ウェークアップイベントに応答して前記パワーマネージャにウェークアップ信号をさらに出力することを特徴とする請求項10記載のシステム。   The control circuit outputs the individual control signal in response to a wakeup event, and further outputs a wakeup signal to the power manager in response to the wakeup event after the output of the individual control signal. The system according to claim 10. 前記ブロックと関連されたフローティング防止回路をさらに含むことを特徴とする請求項10記載のシステム。   The system of claim 10, further comprising a floating prevention circuit associated with the block. 前記フローティング防止回路は、
前記コントロール回路から反転された個別的制御信号及び対応するブロックの前記ロジック回路の出力を受信し、前記反転された個別的制御信号に応じて前記ロジック回路の出力を出力するトリ-ステイトバッファと、
前記トリ-ステイトバッファの前記出力を受信するバスホルダと、を含むことを特徴とする請求項16記載のシステム。
The floating prevention circuit is
A tri-state buffer that receives an individual control signal inverted from the control circuit and an output of the logic circuit of a corresponding block, and outputs an output of the logic circuit according to the inverted individual control signal;
The system of claim 16, further comprising: a bus holder that receives the output of the tri-state buffer.
隣接したブロックの間にある一対のフローティング防止回路をさらに含むことを特徴とする請求項10記載のシステム。   The system of claim 10, further comprising a pair of anti-floating circuits between adjacent blocks. それぞれのフローティング防止回路は、
前記コントロール回路から反転された個別的制御信号及び対応するブロックの前記ロジック回路の出力を受信し、前記反転された個別的制御信号に応じて前記ロジック回路の出力を出力するトリ-ステイトバッファと、
前記トリ-ステイトバッファの前記出力を受信するバスホルダと、を含むことを特徴とする請求項18記載のシステム。
Each floating prevention circuit
A tri-state buffer that receives an individual control signal inverted from the control circuit and an output of the logic circuit of a corresponding block, and outputs an output of the logic circuit according to the inverted individual control signal;
19. The system of claim 18, further comprising a bus holder that receives the output of the tri-state buffer.
第1ブロックと第2ブロックとを保護するシステムであって、各ブロックはロジック回路を含み個別的に制御されるオン/オフ状態を有し、前記システムは前記第1ブロックと第2ブロックとの間に位置することを特徴とするシステムにおいて、前記システムは、
前記第1ブロックのロジック回路の第1出力及び前記第1ブロックに対する第1反転制御信号を受信し、前記第1反転制御信号に応じて前記第1出力を出力するための第1トリ-ステイトバッファと、
前記第1トリ-ステイトバッファの前記出力を受信するための第1バスホルダと、
前記第2ブロックのロジック回路の第2出力及び前記第2ブロックに対する第2反転制御信号を受信し、前記第2反転制御信号に応じて前記第2出力を出力するための第2トリ-ステイトバッファと、
前記第2トリ-ステイトバッファの前記出力を受信するための第2バスホルダと、
を含むことを特徴とするシステム。
A system for protecting a first block and a second block, each block including a logic circuit and having an individually controlled on / off state, wherein the system includes a first block and a second block. In a system located between, the system comprises:
A first tri-state buffer for receiving a first output of the logic circuit of the first block and a first inversion control signal for the first block and outputting the first output in response to the first inversion control signal When,
A first bus holder for receiving the output of the first tri-state buffer;
A second tri-state buffer for receiving a second output of the logic circuit of the second block and a second inversion control signal for the second block and outputting the second output in response to the second inversion control signal When,
A second bus holder for receiving the output of the second tri-state buffer;
A system characterized by including.
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