JP2006222548A - Pipeline type a/d converter - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a pipeline type A/D converter capable of carrying out A/D conversion at a further higher speed. <P>SOLUTION: In a first stage A/D conversion section 20<SB>1</SB>, an analog signal inputted to a sample-hold section 10 is also directly inputted to an ADC circuit 21, and the ADC circuit 21 converts the value of the analog signal (analog data) into digital data. A DAC circuit 22 converts the digital data outputted from the ADC circuit 21 into analog data. On the other hand, an S/H circuit 23 holds and outputs the analog data outputted from a sample-hold section 10. A subtraction circuit 24 subtracts the analog data outputted from the DAC circuit 22, from the analog data outputted from the S/H circuit 23, an amplifier circuit 25 amplifies resulting analog data by the subtraction and outputs the amplified analog data to a second stage A/D conversion section. Through the configuration above, the hold operation of the sample-hold section 10 and the A/D conversion operation of the ADC circuit 21 can be carried out within the same period. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、縦続接続された複数段のＡＤ変換部を備えるパイプライン型のアナログ-デジタル変換器に関するものである。   The present invention relates to a pipeline type analog-digital converter including a plurality of cascaded AD converters.

アナログ-デジタル変換器は、入力したアナログ信号をデジタル信号に変換（ＡＤ変換）して、該デジタル信号を出力するものである。その中でも、パイプライン型のアナログ-デジタル変換器は、縦続接続された複数段のＡＤ変換部を備えており、高速にＡＤ変換をすることが可能である（特許文献１参照）。   The analog-digital converter converts an input analog signal into a digital signal (AD conversion) and outputs the digital signal. Among them, the pipeline type analog-digital converter includes a plurality of cascaded AD conversion units, and can perform AD conversion at high speed (see Patent Document 1).

図１０は、従来のパイプライン型アナログ-デジタル変換器１００の機能ブロック図である。この図に示されるように、従来のアナログ-デジタル変換器１００は、サンプルホールド部１１０、Ｎ段のＡＤ変換部１２０１〜１２０Ｎおよび出力部１３０を備える。また、出力部１３０は、Ｎ個のラッチ回路１３１１〜１３１Ｎおよび出力回路１３２を含む。ここで、Ｎは２以上の整数である。Ｎ段のＡＤ変換部１２０１〜１２０Ｎは順に縦続接続されている。 FIG. 10 is a functional block diagram of a conventional pipeline type analog-to-digital converter 100. As shown in this figure, the conventional analog-digital converter 100 includes a sample-and-hold unit 110, N stages of AD converters 120 1 to 120 N, and an output unit 130. The output unit 130 includes N latch circuits 131 1 to 131 N and an output circuit 132. Here, N is an integer of 2 or more. N stages of AD converters 120 1 to 120 N are connected in cascade.

このアナログ-デジタル変換器１００において、サンプルホールド部１１０にアナログ信号が入力すると、そのアナログ信号の値（アナログデータ）がサンプルホールド部１１０によりホールドされ、そのホールドされたアナログデータがサンプルホールド部１１０から初段ＡＤ変換部１２０１へ出力される。 In this analog-to-digital converter 100, when an analog signal is input to the sample hold unit 110, the value of the analog signal (analog data) is held by the sample hold unit 110, and the held analog data is transferred from the sample hold unit 110. The data is output to the first stage AD converter 1201.

初段ＡＤ変換部１２０１では、サンプルホールド部１１０から出力されたアナログデータがデジタルデータに変換されて、該デジタルデータがラッチ回路１３１１へ出力されるとともに、サンプルホールド部１１０から出力されたアナログデータと該デジタルデータとに基づいて当該変換の誤差に応じたアナログデータが第２段のＡＤ変換部１２０２へ出力される。 In the first stage AD conversion unit 120 1, the analog data output from the sample hold unit 110 is converted into digital data, together with the digital data is output to the latch circuit 131 1, analog data output from the sample hold unit 110 analog data corresponding to the error of the conversion on the basis of the said digital data is output to the AD conversion unit 120 2 of the second stage and.

第２段のＡＤ変換部１２０２では、初段ＡＤ変換部１２０１から出力されたアナログデータがデジタルデータに変換されて、該デジタルデータがラッチ回路１３１２へ出力されるとともに、初段ＡＤ変換部１２０１から出力されたアナログデータと該デジタルデータとに基づいて当該変換の誤差に応じたアナログデータが第３段のＡＤ変換部１２０３へ出力される。 In the second-stage AD conversion unit 120 2 , the analog data output from the first-stage AD conversion unit 120 1 is converted into digital data, and the digital data is output to the latch circuit 131 2 and the first-stage AD conversion unit 120. analog data corresponding to the error of the conversion based on the analog data and the digital data output from the 1 is output to the AD converter 120 of the third stage.

ＡＤ変換部１２０３〜１２０Ｎ−１それぞれにおいても、第２段のＡＤ変換部１２０２と同様に動作する。最終段のＡＤ変換部１２０Ｎでは、前段のＡＤ変換部１２０Ｎ−１から出力されたアナログデータがデジタルデータに変換されて、該デジタルデータがラッチ回路１３１Ｎへ出力される。 Also in the AD conversion unit 120 3 to 120 N-1 respectively, it operates in the same manner as the AD conversion unit 120 2 of the second stage. The AD converter 120 N of the last stage, the analog data output from the AD conversion unit 120 N-1 of the preceding stage is converted into digital data, the digital data is output to the latch circuit 131 N.

Ｎ段のＡＤ変換部１２０１〜１２０Ｎは、システムクロックに従ってパイプライン動作をする。そこで、初段ＡＤ変換部１２０１から出力されるデジタルデータは、ラッチ回路１３１１により例えばＮ／２クロックサイクル分の遅延が与えられた後に出力回路１３２に入力される。第２段のＡＤ変換部１２０２から出力されるデジタルデータは、ラッチ回路１３１２により例えば(Ｎ−１)／２クロックサイクル分の遅延が与えられた後に出力回路１３２に入力される。また、最終段のＡＤ変換部１２０Ｎから出力されるデジタルデータは、ラッチ回路１３１Ｎにより例えば１／２クロックサイクル分の遅延が与えられた後に出力回路１３２に入力される。そして、出力回路１３２において、Ｎ個のラッチ回路１３１１〜１３１Ｎにより同期がとられたデジタルデータに基づいて所定の演算を行い、この演算結果であるデジタル信号が最終的に出力される。 The N-stage AD converters 120 1 to 120 N perform a pipeline operation according to the system clock. Therefore, the digital data output from the first-stage AD conversion unit 120 1, a delay of the latch circuit 131 1 for example N / 2 clock cycles are input to the output circuit 132 after a given. Digital data output from the AD conversion unit 120 2 of the second stage, the latch circuit 131 2 example (N-1) / 2 clock cycles of delay is input to the output circuit 132 after a given. The digital data output from the AD conversion unit 120 N in the final stage, the delay of the latch circuit 131 N for example half a clock cycle is input to the output circuit 132 after a given. The output circuit 132 performs a predetermined calculation based on the digital data synchronized by the N latch circuits 131 1 to 131 N , and finally outputs a digital signal as a result of the calculation.

図１１は、従来のパイプライン型アナログ-デジタル変換器１００に含まれる初段ＡＤ変換部１２０１の機能ブロック図である。(Ｎ−１)個のＡＤ変換部１２０１〜１２０Ｎ−１は共通の構成を有しており、ここでは代表して初段ＡＤ変換部１２０１の構成を示す。初段ＡＤ変換部１２０１は、ＡＤＣ回路１２１、ＤＡＣ回路１２２、Ｓ／Ｈ回路１２３、減算回路１２４および増幅回路１２５を含む。ＤＡＣ回路１２２、Ｓ／Ｈ回路１２３、減算回路１２４および増幅回路１２５は、互いに区分され得る別個の回路構成とは必ずしもなってはおらず、１つの回路構成からなる場合もあるので、以下では、これらを纏めてＭＤＡＣ回路１２９と呼ぶ。なお、最終段のＡＤ変換部１２０ＮはＭＤＡＣ回路１２９を含んでいない。図１２は、従来のパイプライン型アナログ-デジタル変換器１００の動作を説明するタイミングチャートである。以下では、アナログ-デジタル変換器１００の動作、特に、初段ＡＤ変換部１２０１の動作について、図１１および図１２を参照しながら説明する。 FIG. 11 is a functional block diagram of the first stage AD conversion unit 1201 included in the conventional pipeline type analog-digital converter 100. The (N−1) AD conversion units 120 1 to 120 N−1 have a common configuration. Here, the configuration of the first stage AD conversion unit 1201 is representatively shown. Stage AD conversion unit 120 1 includes an ADC circuit 121, DAC circuit 122, S / H circuit 123, subtracting circuit 124 and the amplifier circuit 125. The DAC circuit 122, the S / H circuit 123, the subtraction circuit 124, and the amplifier circuit 125 are not necessarily separate circuit configurations that can be separated from each other, and may be configured by one circuit configuration. Are collectively referred to as an MDAC circuit 129. Incidentally, AD conversion unit 120 N in the final stage does not include a MDAC circuit 129. FIG. 12 is a timing chart for explaining the operation of the conventional pipeline type analog-digital converter 100. In the following, an analog - operation of the digital converter 100, in particular, the operation of the first stage AD conversion unit 120 1 will be described with reference to FIGS. 11 and 12.

サンプルホールド部１１０およびＮ段のＡＤ変換部１２０１〜１２０Ｎそれぞれでは、動作が半サイクル毎に切り替わる。すなわち、サンプルホールド部１１０では、或る半サイクル期間にサンプル動作が行われ、続く半サイクル期間にホールド動作が行われる。初段から第(Ｎ−１)段までのＡＤ変換部１２０１〜１２０Ｎ−１それぞれでは、或る半サイクル期間にサンプル動作が行われ、続く半サイクル期間にＡＤ変換動作，ＤＡ変換動作および増幅動作が行われる。また、最終段のＡＤ変換部１２０Ｎでは、或る半サイクル期間にＡＤ変換動作が行われ、続く半サイクル期間にはデジタルデータを保持する。 In each of the sample hold unit 110 and the N-stage AD conversion units 120 1 to 120 N , the operation is switched every half cycle. That is, in the sample hold unit 110, a sample operation is performed during a certain half cycle period, and a hold operation is performed during the subsequent half cycle period. In each of the AD conversion units 120 1 to 120 N−1 from the first stage to the (N−1) th stage, a sample operation is performed during a certain half cycle period, and an AD conversion operation, a DA conversion operation, and an amplification are performed during the subsequent half cycle period. Operation is performed. Further, the AD conversion unit 120 N of the last stage, the AD conversion operation is performed in a certain half cycle, the subsequent half-cycle period for holding the digital data.

或る半サイクル期間Ｔ１にサンプルホールド部１１０によりホールドされて出力されるアナログデータについては、続く半サイクル期間Ｔ２に初段ＡＤ変換部１２０１においてＡＤ変換動作，ＤＡ変換動作および増幅動作が行われる。また、この半サイクル期間Ｔ２に初段ＡＤ変換部１２０１から第２段のＡＤ変換部１２０２へ出力されるアナログデータについては、更に続く半サイクル期間Ｔ３に第２段ＡＤ変換部１２０２においてＡＤ変換動作，ＤＡ変換動作および増幅動作が行われる。 For certain half cycle analog data is hold output to T 1 by the sample-and-hold unit 110, following a half-cycle period T 2 AD conversion operation in the first-stage AD conversion unit 120 1, DA conversion operation and the amplification operation line Is called. Also, this half-cycle period T 2 from the first stage AD conversion unit 120 1 for the second stage of the analog data is output to the AD conversion unit 120 2 also continues half cycle period T second stage in 3 AD conversion unit 120 2 In AD, an AD conversion operation, a DA conversion operation, and an amplification operation are performed.

半サイクル期間Ｔ２における初段ＡＤ変換部１２０１の動作は以下のとおりである。前の半サイクル期間Ｔ１にサンプルホールド部１１０から出力されていたアナログデータはＳ／Ｈ回路１２３によりホールドされる。ここで、Ｓ／Ｈ回路１２３の入力容量は大きいため、サンプリングホールド部１１０の出力が所定の値に安定するまでＴ１の時間が掛かる。サンプリングホールド部１１０の出力が安定した後、半サイクル期間Ｔ２開始のタイミングで、Ｓ／Ｈ回路１２３がサンプリングを開始するとともに、半サイクル期間Ｔ２開始時のサンプリングホールド部１１０の出力をＡＤＣ回路１２１がＡＤ変換する。Ｓ／Ｈ回路１２３がホールドしたアナログデータは減算回路１２４へ出力される。一方、ＡＤＣ回路１２１によりＡＤ変換されたデジタルデータはＤＡＣ回路１２２およびラッチ回路１３１１へ出力される。 Operation of the first-stage AD conversion unit 120 1 in a half cycle period T 2 are as follows. The analog data output from the sample hold unit 110 in the previous half cycle period T 1 is held by the S / H circuit 123. Here, since the input capacitance of the S / H circuit 123 is large, it takes time of T 1 output of sample and hold portion 110 to stabilize at a predetermined value. After the output of the sample and hold portion 110 is stabilized, at the timing of the half cycle period T 2 starts, S / with H circuit 123 starts sampling the output of the half-cycle period T 2 at the start of the sampling hold unit 110 ADC circuit 121 performs AD conversion. The analog data held by the S / H circuit 123 is output to the subtraction circuit 124. On the other hand, digital data AD converted by the ADC circuit 121 is output to the DAC circuit 122 and latch circuit 131 1.

このＡＤＣ回路１２１から出力されるデジタルデータが確定した後に、そのデジタルデータはＤＡＣ回路１２２によりＤＡ変換され、そのＤＡ変換結果であるアナログデータはＤＡＣ回路１２２から減算回路１２４へ出力される。そして、減算回路１２４において、Ｓ／Ｈ回路１２３から出力されるアナログデータから、ＤＡＣ回路１２２から出力されるアナログデータが減算されて、当該減算の結果であるアナログデータが減算回路１２４から出力される。この減算回路１２４から出力されるアナログデータは、増幅回路１２５により増幅された後に第２段のＡＤ変換部１２０２へ出力される。
特開２００３−００８４３９号公報 After the digital data output from the ADC circuit 121 is determined, the digital data is DA-converted by the DAC circuit 122, and the analog data that is the DA conversion result is output from the DAC circuit 122 to the subtraction circuit 124. In the subtraction circuit 124, the analog data output from the DAC circuit 122 is subtracted from the analog data output from the S / H circuit 123, and the analog data that is the result of the subtraction is output from the subtraction circuit 124. . The analog data output from the subtracting circuit 124 is output second stage to the AD conversion unit 120 2 of after being amplified by the amplifier circuit 125.
JP 2003-008439 A

以上のように、アナログ-デジタル変換器は、パイプライン動作することで高速にＡＤ変換をすることができる。しかしながら、更に高速にＡＤ変換をすることができるアナログ-デジタル変換器が求められている。   As described above, the analog-digital converter can perform AD conversion at high speed by performing a pipeline operation. However, an analog-digital converter that can perform AD conversion at higher speed is demanded.

本発明は、上記要求に対応する為になされたものであり、更に高速にＡＤ変換をすることができるパイプライン型アナログ-デジタル変換器を提供することを目的とする。   The present invention has been made to meet the above-described demand, and an object of the present invention is to provide a pipeline type analog-digital converter that can perform AD conversion at a higher speed.

本発明に係るパイプライン型アナログ-デジタル変換器は、(1) アナログ信号を入力し、このアナログ信号の値（アナログデータ）をホールドして、このホールドしたアナログデータを出力するサンプルホールド部と、(2) このサンプルホールド部に入力するアナログ信号を入力し、このアナログ信号の値（アナログデータ）をデジタルデータに変換して該デジタルデータを出力するとともに、サンプルホールド部から出力されるアナログデータと該デジタルデータとに基づいて当該変換の誤差に応じたアナログデータを出力する初段ＡＤ変換部と、(3) この初段ＡＤ変換部から出力されるアナログデータを入力し、このアナログデータをデジタルデータに変換して該デジタルデータを出力する第２段以降のＡＤ変換部と、(4) 初段ＡＤ変換部および第２段以降のＡＤ変換部それぞれから出力されるデジタルデータに基づいて、アナログ信号の入力値に対応する値のデジタル信号を出力する出力部と、を備えることを特徴とする。   A pipeline type analog-digital converter according to the present invention includes: (1) a sample hold unit that inputs an analog signal, holds a value of this analog signal (analog data), and outputs the held analog data; (2) An analog signal to be input to the sample hold unit is input, the value (analog data) of the analog signal is converted into digital data, the digital data is output, and the analog data output from the sample hold unit is A first stage AD converter that outputs analog data corresponding to the conversion error based on the digital data; and (3) inputting the analog data output from the first stage AD converter, and converting the analog data into digital data. A second stage AD converter for converting and outputting the digital data; and (4) first stage AD converter and Based on the digital data output from each second and subsequent stages of the AD converter, characterized in that it comprises an output unit for outputting a digital signal having a value corresponding to the input value of the analog signal.

このパイプライン型アナログ-デジタル変換器において、サンプルホールド部を経由したアナログ信号が初段ＡＤ変換部に入力されるとともに、サンプルホールド部に入力するアナログ信号が直接に初段ＡＤ変換部に入力される。この初段ＡＤ変換部では、サンプルホールド部に入力するアナログ信号の値（アナログデータ）がデジタルデータに変換されて、該デジタルデータが出力部へ出力される。また、初段ＡＤ変換部では、サンプルホールド部から出力されたアナログデータと該デジタルデータとに基づいて当該変換の誤差に応じたアナログデータが第２段のＡＤ変換部へ出力される。第２段以降のＡＤ変換部では、この初段ＡＤ変換部から出力されるアナログデータがデジタルデータに変換されて、該デジタルデータが出力される。そして、出力部では、初段ＡＤ変換部および第２段以降のＡＤ変換部それぞれから出力されるデジタルデータに基づいて、アナログ信号の入力値に対応する値のデジタル信号が出力される。   In this pipeline type analog-digital converter, an analog signal passing through the sample hold unit is input to the first stage AD conversion unit, and an analog signal input to the sample hold unit is directly input to the first stage AD conversion unit. In the first stage AD conversion unit, the value of the analog signal (analog data) input to the sample hold unit is converted into digital data, and the digital data is output to the output unit. In the first stage AD converter, analog data corresponding to the conversion error is output to the second stage AD converter based on the analog data output from the sample hold unit and the digital data. In the AD converters after the second stage, the analog data output from the first stage AD converter is converted into digital data, and the digital data is output. The output unit outputs a digital signal having a value corresponding to the input value of the analog signal based on the digital data output from the first-stage AD conversion unit and the second-stage AD conversion units.

このように本発明では、サンプルホールド部に入力するアナログ信号は初段ＡＤ変換部にも入力し、このアナログ信号の値（アナログデータ）が初段ＡＤ変換部によりデジタルデータに変換される。このようにしたことにより、サンプルホールド部によるホールド動作と初段ＡＤ変換部によるＡＤ変換動作とが同一の期間に行われ、サンプルホールド部によるサンプル動作と初段ＡＤ変換部によるＤＡ変換動作及び増幅動作とが同一の期間に行われ得る。このことから、本発明に係るパイプライン型アナログ-デジタル変換器は、動作サイクル期間を短くすることができるため、高速なＡＤ変換が実現できる。   As described above, in the present invention, the analog signal input to the sample hold unit is also input to the first stage AD conversion unit, and the value of this analog signal (analog data) is converted into digital data by the first stage AD conversion unit. Thus, the hold operation by the sample hold unit and the AD conversion operation by the first stage AD conversion unit are performed in the same period, and the sample operation by the sample hold unit and the DA conversion operation and amplification operation by the first stage AD conversion unit are performed. Can be performed in the same period. Therefore, the pipeline type analog-digital converter according to the present invention can shorten the operation cycle period, and can realize high-speed AD conversion.

本発明では、初段ＡＤ変換部は、(a) サンプルホールド部に入力するアナログ信号を入力し、このアナログ信号の値（アナログデータ）をデジタルデータに変換して該デジタルデータを出力するＡＤＣ回路と、(b) このＡＤＣ回路から出力されるデジタルデータを入力し、このデジタルデータをアナログデータに変換して該アナログデータを出力するＤＡＣ回路と、(c) サンプルホールド部から出力されるアナログデータを入力してホールドし、そのホールドしたアナログデータを出力するＳ／Ｈ回路と、(d) このＳ／Ｈ回路から出力されるアナログデータから、ＤＡＣ回路から出力されるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減算回路と、(e) この減算回路から出力されるアナログデータを増幅して出力する増幅回路と、を含むのが好適である。   In the present invention, the first stage AD conversion unit includes: (a) an ADC circuit that inputs an analog signal to be input to the sample hold unit, converts the value of this analog signal (analog data) into digital data, and outputs the digital data; (B) A DAC circuit that inputs digital data output from the ADC circuit, converts the digital data into analog data and outputs the analog data, and (c) analog data output from the sample hold unit. An S / H circuit that inputs and holds and outputs the held analog data; and (d) the analog data output from the DAC circuit is subtracted from the analog data output from the S / H circuit. (E) The analog data output from the subtraction circuit is amplified and output. An amplifier circuit, it is preferable to include a.

このように構成される初段ＡＤ変換部では、サンプルホールド部に入力するアナログ信号はＡＤＣ回路にも入力して、該アナログ信号の値（アナログデータ）がＡＤＣ回路によりデジタルデータに変換されて、該デジタルデータがＡＤＣ回路から出力される。このＡＤＣ回路から出力されるデジタルデータはＤＡＣ回路によりアナログデータに変換され、該アナログデータがＤＡＣ回路から出力される。サンプルホールド部から出力されるアナログデータはＳ／Ｈ回路によりホールドされ、そのホールドされたアナログデータはＳ／Ｈ回路から出力される。そして、減算回路により、このＳ／Ｈ回路から出力されるアナログデータから、ＤＡＣ回路から出力されるアナログデータが減算されて、当該減算の結果であるアナログデータが増幅回路により増幅されて第２段のＡＤ変換部へ出力される。   In the first stage AD conversion unit configured as described above, the analog signal input to the sample hold unit is also input to the ADC circuit, and the value of the analog signal (analog data) is converted into digital data by the ADC circuit. Digital data is output from the ADC circuit. The digital data output from the ADC circuit is converted into analog data by the DAC circuit, and the analog data is output from the DAC circuit. The analog data output from the sample hold unit is held by the S / H circuit, and the held analog data is output from the S / H circuit. Then, the analog data output from the DAC circuit is subtracted from the analog data output from the S / H circuit by the subtracting circuit, and the analog data that is the result of the subtraction is amplified by the amplifier circuit, and the second stage. To the AD converter.

また、本発明では、入力がシングルエンド信号である場合には、サンプルホールド部は、(a) シングルエンド信号をアナログ信号として入力し、このシングルエンド信号を差動信号に変換して該差動信号を出力するシングル差動変換回路と、(b) このシングル差動変換回路から出力される差動信号を入力し、この差動信号の値（アナログデータ）をホールドして、このホールドしたアナログデータを出力する第１Ｓ／Ｈ回路と、を含むのが好適である。さらに、このとき、初段ＡＤ変換部は、(a) サンプルホールド部に入力するシングルエンド信号をアナログ信号として入力し、このシングルエンド信号の値（アナログデータ）をデジタルデータに変換して該デジタルデータを出力するＡＤＣ回路と、(b) このＡＤＣ回路から出力されるデジタルデータを入力し、このデジタルデータをアナログデータに変換して該アナログデータを出力するＤＡＣ回路と、(c) サンプルホールド部の第１Ｓ／Ｈ回路から出力されるアナログデータを入力してホールドし、そのホールドしたアナログデータを出力する第２Ｓ／Ｈ回路と、(d) この第２Ｓ／Ｈ回路から出力されるアナログデータから、ＤＡＣ回路から出力されるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減算回路と、(e) この減算回路から出力されるアナログデータを増幅して出力する増幅回路と、を含むのが好適である。   In the present invention, when the input is a single-ended signal, the sample-and-hold unit (a) inputs the single-ended signal as an analog signal, converts the single-ended signal into a differential signal, and outputs the differential signal. A single differential converter circuit that outputs a signal, and (b) a differential signal output from this single differential converter circuit is input, the value of this differential signal (analog data) is held, and the held analog signal And a first S / H circuit that outputs data. Further, at this time, the first stage AD conversion unit (a) inputs the single end signal input to the sample hold unit as an analog signal, converts the value (analog data) of the single end signal into digital data, and converts the digital data And (b) a DAC circuit for inputting digital data output from the ADC circuit, converting the digital data into analog data and outputting the analog data, and (c) a sample hold unit. A second S / H circuit for inputting and holding analog data output from the first S / H circuit, and outputting the held analog data; and (d) from the analog data output from the second S / H circuit, A subtracting circuit that subtracts analog data output from the DAC circuit and outputs analog data as a result of the subtraction; and (e) an amplification circuit that amplifies and outputs analog data output from the subtraction circuit.

このように構成されるサンプルホールド部では、シングルエンド信号が上記アナログ信号としてシングル差動変換回路（以下「Ｓ／Ｄ変換回路」という。）に入力し、このＳ／Ｄ変換回路により該シングルエンド信号が差動信号に変換されて該差動信号が出力される。このＳ／Ｄ変換回路から出力される差動信号の値（アナログデータ）は第１Ｓ／Ｈ回路によりホールドされて、このホールドされたアナログデータが第１Ｓ／Ｈ回路から出力される。一方、初段ＡＤＣ変換部では、サンプルホールド部に入力するシングルエンド信号がアナログ信号としてＡＤＣ回路にも入力して、該シングルエンド信号の値（アナログデータ）がＡＤＣ回路によりデジタルデータに変換されて、該デジタルデータがＡＤＣ回路から出力される。このＡＤＣ回路から出力されるデジタルデータはＤＡＣ回路によりアナログデータに変換され、該アナログデータがＤＡＣ回路から出力される。サンプルホールド部の第１Ｓ／Ｈ回路から出力されるアナログデータは第２Ｓ／Ｈ回路によりホールドされ、そのホールドされたアナログデータは第２Ｓ／Ｈ回路から出力される。そして、減算回路により、この第２Ｓ／Ｈ回路から出力されるアナログデータから、ＤＡＣ回路から出力されるアナログデータが減算されて、当該減算の結果であるアナログデータが増幅回路により増幅されて第２段のＡＤ変換部へ出力される。   In the sample and hold unit configured as described above, a single end signal is input as an analog signal to a single differential conversion circuit (hereinafter referred to as “S / D conversion circuit”), and the single end signal is input by the S / D conversion circuit. The signal is converted into a differential signal and the differential signal is output. The value of the differential signal (analog data) output from the S / D conversion circuit is held by the first S / H circuit, and the held analog data is output from the first S / H circuit. On the other hand, in the first stage ADC conversion unit, the single end signal input to the sample hold unit is also input to the ADC circuit as an analog signal, and the value of the single end signal (analog data) is converted into digital data by the ADC circuit. The digital data is output from the ADC circuit. The digital data output from the ADC circuit is converted into analog data by the DAC circuit, and the analog data is output from the DAC circuit. The analog data output from the first S / H circuit of the sample hold unit is held by the second S / H circuit, and the held analog data is output from the second S / H circuit. Then, the analog data output from the DAC circuit is subtracted from the analog data output from the second S / H circuit by the subtracting circuit, and the analog data as a result of the subtraction is amplified by the amplifying circuit to be second. To the AD converter of the stage.

また、本発明では、初段ＡＤ変換部は、(a) サンプルホールド部に入力するアナログ信号を入力し、このアナログ信号の値（アナログデータ）をホールドして、このホールドしたアナログデータを出力する第１Ｓ／Ｈ回路と、(b) この第１Ｓ／Ｈ回路から出力されるアナログデータを入力し、このアナログデータをデジタルデータに変換して該デジタルデータを出力するＡＤＣ回路と、(c) このＡＤＣ回路から出力されるデジタルデータを入力し、このデジタルデータをアナログデータに変換して該アナログデータを出力するＤＡＣ回路と、(d) サンプルホールド部から出力されるアナログデータを入力してホールドし、そのホールドしたアナログデータを出力する第２Ｓ／Ｈ回路と、(e) この第２Ｓ／Ｈ回路から出力されるアナログデータから、ＤＡＣ回路から出力されるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減算回路と、(f) この減算回路から出力されるアナログデータを増幅して出力する増幅回路と、を含むのが好適である。   In the present invention, the first stage AD conversion unit (a) inputs an analog signal to be input to the sample hold unit, holds the value of this analog signal (analog data), and outputs the held analog data. A 1S / H circuit; and (b) an ADC circuit that receives analog data output from the first S / H circuit, converts the analog data into digital data, and outputs the digital data; and (c) the ADC. A DAC circuit that inputs digital data output from the circuit, converts the digital data into analog data and outputs the analog data, and (d) inputs and holds the analog data output from the sample hold unit, From the second S / H circuit that outputs the held analog data, and (e) the analog data output from the second S / H circuit, A subtracting circuit that subtracts analog data output from the AC circuit and outputs analog data that is the result of the subtraction; (f) an amplifier circuit that amplifies and outputs the analog data output from the subtracting circuit; Is preferably included.

このように構成される初段ＡＤ変換部では、サンプルホールド部に入力するアナログ信号は第１Ｓ／Ｈ回路にも入力して、このアナログ信号の値（アナログデータ）が第１Ｓ／Ｈ回路によりホールドされて、このホールドされたアナログデータが第１Ｓ／Ｈ回路から出力される。第１Ｓ／Ｈ回路から出力されたアナログデータはＡＤＣ回路によりデジタルデータに変換されて、該デジタルデータがＡＤＣ回路から出力される。このＡＤＣ回路から出力されるデジタルデータはＤＡＣ回路によりアナログデータに変換され、該アナログデータがＤＡＣ回路から出力される。サンプルホールド部から出力されるアナログデータは第２Ｓ／Ｈ回路によりホールドされ、そのホールドされたアナログデータは第２Ｓ／Ｈ回路から出力される。そして、減算回路により、この第２Ｓ／Ｈ回路から出力されるアナログデータから、ＤＡＣ回路から出力されるアナログデータが減算されて、当該減算の結果であるアナログデータが増幅回路により増幅されて第２段のＡＤ変換部へ出力される。   In the first stage AD converter configured as described above, the analog signal input to the sample hold unit is also input to the first S / H circuit, and the value of this analog signal (analog data) is held by the first S / H circuit. Thus, the held analog data is output from the first S / H circuit. The analog data output from the first S / H circuit is converted into digital data by the ADC circuit, and the digital data is output from the ADC circuit. The digital data output from the ADC circuit is converted into analog data by the DAC circuit, and the analog data is output from the DAC circuit. The analog data output from the sample hold unit is held by the second S / H circuit, and the held analog data is output from the second S / H circuit. Then, the analog data output from the DAC circuit is subtracted from the analog data output from the second S / H circuit by the subtracting circuit, and the analog data as a result of the subtraction is amplified by the amplifying circuit to be second. To the AD converter of the stage.

また、本発明では、サンプルホールド部は、(a) アナログ信号を入力し、このアナログ信号の値（アナログデータ）をホールドして、このホールドしたアナログデータを出力する第１Ｓ／Ｈ回路と、(b) この第１Ｓ／Ｈ回路から出力されるアナログデータを１より大きい増幅率で増幅して出力する第１増幅回路と、を含むのが好適である。さらに、このとき、初段ＡＤ変換部は、(a) サンプルホールド部に入力するアナログ信号を入力し、このアナログ信号の値（アナログデータ）をデジタルデータに変換して該デジタルデータを出力するＡＤＣ回路と、(b) このＡＤＣ回路から出力されるデジタルデータを入力し、このデジタルデータをアナログデータに変換して該アナログデータを出力するＤＡＣ回路と、(c) サンプルホールド部の第１増幅回路から出力されるアナログデータを入力してホールドし、そのホールドしたアナログデータを出力する第２Ｓ／Ｈ回路と、(d) この第２Ｓ／Ｈ回路から出力されるアナログデータから、ＤＡＣ回路から出力されるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減算回路と、(e) この減算回路から出力されるアナログデータを増幅して出力する第２増幅回路と、を含むのが好適である。   In the present invention, the sample hold unit (a) receives an analog signal, holds the value of the analog signal (analog data), and outputs the held analog data; and b) a first amplifier circuit that amplifies the analog data output from the first S / H circuit at an amplification factor greater than 1 and outputs the amplified data. Further, at this time, the first stage AD conversion unit (a) inputs an analog signal to be input to the sample hold unit, converts an analog signal value (analog data) into digital data, and outputs the digital data. And (b) a DAC circuit that inputs digital data output from the ADC circuit, converts the digital data into analog data and outputs the analog data, and (c) a first amplifier circuit of the sample hold unit. A second S / H circuit that inputs and holds the output analog data and outputs the held analog data; and (d) from the analog data output from the second S / H circuit, output from the DAC circuit. A subtracting circuit that subtracts the analog data and outputs the analog data as a result of the subtraction; and (e) an analog signal output from the subtracting circuit. It preferably includes a second amplifier circuit for amplifying and outputting the log data.

このように構成されるサンプルホールド部では、アナログ信号が第１Ｓ／Ｈ回路に入力し、このアナログ信号の値（アナログデータ）が第１Ｓ／Ｈ回路によりホールドされ、このホールドされたアナログデータが第１Ｓ／Ｈ回路から出力される。この第１Ｓ／Ｈ回路から出力されるアナログデータは第１増幅回路により増幅されて出力される。一方、初段ＡＤ変換部では、サンプルホールド部に入力するアナログ信号はＡＤＣ回路にも入力して、該アナログ信号の値（アナログデータ）がＡＤＣ回路によりデジタルデータに変換されて、該デジタルデータがＡＤＣ回路から出力される。このＡＤＣ回路から出力されるデジタルデータはＤＡＣ回路によりアナログデータに変換され、該アナログデータがＤＡＣ回路から出力される。サンプルホールド部の第１増幅回路から出力されるアナログデータは第２Ｓ／Ｈ回路によりホールドされ、そのホールドされたアナログデータは第２Ｓ／Ｈ回路から出力される。そして、減算回路により、この第２Ｓ／Ｈ回路から出力されるアナログデータから、ＤＡＣ回路から出力されるアナログデータが減算されて、当該減算の結果であるアナログデータが増幅回路により増幅されて第２段のＡＤ変換部へ出力される。   In the sample hold unit configured as described above, an analog signal is input to the first S / H circuit, the value of this analog signal (analog data) is held by the first S / H circuit, and the held analog data is stored in the first S / H circuit. Output from 1S / H circuit. The analog data output from the first S / H circuit is amplified by the first amplifier circuit and output. On the other hand, in the first stage AD conversion unit, the analog signal input to the sample hold unit is also input to the ADC circuit, and the value of the analog signal (analog data) is converted into digital data by the ADC circuit. Output from the circuit. The digital data output from the ADC circuit is converted into analog data by the DAC circuit, and the analog data is output from the DAC circuit. The analog data output from the first amplifier circuit of the sample hold unit is held by the second S / H circuit, and the held analog data is output from the second S / H circuit. Then, the analog data output from the DAC circuit is subtracted from the analog data output from the second S / H circuit by the subtracting circuit, and the analog data as a result of the subtraction is amplified by the amplifying circuit to be second. To the AD converter of the stage.

本発明によれば、更に高速にＡＤ変換をすることができる。   According to the present invention, AD conversion can be performed at higher speed.

以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、図面の説明において同一または略同一の要素には同一の符号を付し、重複する説明を省略する。   The best mode for carrying out the present invention will be described below in detail with reference to the accompanying drawings. In the description of the drawings, the same or substantially the same elements are denoted by the same reference numerals, and redundant description is omitted.

（第１実施形態）
先ず、本発明に係るパイプライン型アナログ-デジタル変換器の第１実施形態について説明する。図１は、第１実施形態に係るパイプライン型アナログ-デジタル変換器１の機能ブロック図である。この図に示されるように、本実施形態に係るアナログ-デジタル変換器１は、サンプルホールド部１０、Ｎ段のＡＤ変換部２０１〜２０Ｎおよび出力部３０を備える。また、出力部３０は、Ｎ個のラッチ回路３１１〜３１Ｎおよび出力回路３２を含む。ここで、Ｎは２以上の整数である。Ｎ段のＡＤ変換部２０１〜２０Ｎは順に縦続接続されている。 (First embodiment)
First, a first embodiment of a pipeline type analog-digital converter according to the present invention will be described. FIG. 1 is a functional block diagram of a pipeline type analog-digital converter 1 according to the first embodiment. As shown in this figure, the analog-digital converter 1 according to the present embodiment includes a sample-and-hold unit 10, N-stage AD conversion units 20 1 to 20 N, and an output unit 30. The output unit 30 includes N latch circuits 31 1 to 31 N and an output circuit 32. Here, N is an integer of 2 or more. The N stages of AD converters 20 1 to 20 N are connected in cascade.

サンプルホールド部１０は、アナログ信号を入力し、このアナログ信号の値（アナログデータ）をホールドして、このホールドしたアナログデータを初段ＡＤ変換部２０１へ出力する。 Sample-and-hold unit 10 receives the analog signal, and holds the value of the analog signal (analog data), and outputs the analog data the hold to the first-stage AD conversion unit 20 1.

初段ＡＤ変換部２０１は、サンプルホールド部１０に入力するアナログ信号を入力し、このアナログ信号の値（アナログデータ）をデジタルデータに変換して該デジタルデータをラッチ回路３１１へ出力する。また、初段ＡＤ変換部２０１は、サンプルホールド部１０から出力されるアナログデータと、上記変換で得られた該デジタルデータとに基づいて、当該変換の誤差に応じたアナログデータを第２段のＡＤ変換部２０２へ出力する。 Stage AD conversion unit 20 1 receives the analog signal to be input to the sample hold unit 10, and converts the value of the analog signal (analog data) into digital data and outputs the digital data to the latch circuit 31 1. Also, the first-stage AD conversion unit 20 1 includes an analog data output from the sample hold unit 10, on the basis of the said digital data obtained by the conversion, the analog data corresponding to the error of the conversion of the second stage and outputs it to the AD converter section 20 2.

第２段のＡＤ変換部２０２は、初段ＡＤ変換部２０１から出力されるアナログデータを入力し、このアナログデータをデジタルデータに変換して該デジタルデータをラッチ回路３１１へ出力する。また、第２段のＡＤ変換部２０２は、初段ＡＤ変換部２０１から出力されるアナログデータと、上記変換で得られた該デジタルデータとに基づいて、当該変換の誤差に応じたアナログデータを第３段のＡＤ変換部２０３へ出力する。 AD conversion unit 20 2 of the second stage receives the analog data output from the first stage AD conversion unit 20 1, and outputs the digital data and converts the analog data into digital data to the latch circuit 31 1. The analog data AD converter 20 2 of the second stage, the analog data output from the first-stage AD conversion unit 20 1, on the basis of the said digital data obtained by the conversion, according to the error of the conversion and outputs the to the AD converter 20 3 of the third stage.

一般に、第ｎ段のＡＤ変換部２０ｎは、前段のＡＤ変換部２０ｎ−１から出力されるアナログデータを入力し、このアナログデータをデジタルデータに変換して該デジタルデータをラッチ回路３１ｎへ出力する。また、第ｎ段のＡＤ変換部２０ｎは、前段のＡＤ変換部２０ｎ−１から出力されるアナログデータと、上記変換で得られた該デジタルデータとに基づいて、当該変換の誤差に応じたアナログデータを後段のＡＤ変換部２０ｎ＋１へ出力する。ここで、ｎは、２以上(Ｎ−１)以下の任意の整数である。 In general, the nth AD converter 20 n receives analog data output from the previous AD converter 20 n−1 , converts the analog data into digital data, and the digital data is latched by the latch circuit 31 n. Output to. The n-th stage AD conversion unit 20 n responds to the error of the conversion based on the analog data output from the previous - stage AD conversion unit 20 n−1 and the digital data obtained by the conversion. The analog data is output to the AD conversion unit 20 n + 1 at the subsequent stage. Here, n is an arbitrary integer of 2 or more and (N-1) or less.

最終段のＡＤ変換部２０Ｎは、前段のＡＤ変換部２０Ｎ−１から出力されるアナログデータを入力し、このアナログデータをデジタルデータに変換して該デジタルデータをラッチ回路３１Ｎへ出力する。これらＮ段のＡＤ変換部２０１〜２０Ｎは、システムクロックに従ってパイプライン動作をする。 The AD converter 20 N at the final stage receives the analog data output from the AD converter 20 N−1 at the previous stage, converts the analog data into digital data, and outputs the digital data to the latch circuit 31 N. . These N stages of AD converters 20 1 to 20 N perform a pipeline operation according to the system clock.

出力部３０は、Ｎ段のＡＤ変換部２０１〜２０Ｎそれぞれから出力されるデジタルデータに基づいて、アナログ信号の入力値に対応する値のデジタル信号を出力する。この出力部３０に含まれるラッチ回路３１１は、初段ＡＤ変換部２０１から出力されるデジタルデータに対してＮ／２クロックサイクル分の遅延を与えた後に、そのデジタルデータを出力回路３２へ出力する。一般に、ラッチ回路３１ｎは、第ｎ段のＡＤ変換部２０ｎから出力されるデジタルデータに対して(Ｎ＋１−ｎ)／２クロックサイクル分の遅延を与えた後に、そのデジタルデータを出力回路３２へ出力する（ただし、２≦ｎ≦Ｎ−１）。ラッチ回路３１Ｎは、最終段のＡＤ変換部２０Ｎから出力されるデジタルデータに対して１／２クロックサイクル分の遅延を与えた後に、そのデジタルデータを出力回路３２へ出力する。以上、各ラッチ回路は、ＡＤ変換部から出力されるデジタルデータを最終段のＡＤ変換部２０Ｎから前段のＡＤ変換部ほど１／２クロックずつ加算した遅延を行う例を説明したが、出力回路３２での演算に適切な遅延時間であれば、遅延時間はこの例に限らない。 The output unit 30 outputs a digital signal having a value corresponding to the input value of the analog signal based on the digital data output from each of the N stages of AD conversion units 20 1 to 20 N. Latch circuits 31 1 included in the output unit 30, after giving the N / 2 clock cycles of delay to the digital data output from the first-stage AD conversion unit 20 1, and outputs the digital data to the output circuit 32 To do. In general, the latch circuit 31 n gives a delay of (N + 1−n) / 2 clock cycles to the digital data output from the n-th stage AD converter 20 n, and then outputs the digital data to the output circuit 32. (Where 2 ≦ n ≦ N−1). The latch circuit 31 N gives a delay of ½ clock cycle to the digital data output from the AD converter 20 N at the final stage, and then outputs the digital data to the output circuit 32. Above, each latch circuit has been described an example in which a delay obtained by adding the digital data output from the AD conversion section from the AD conversion section 20 N of the last stage by half a clock as the AD conversion unit of the preceding stage, the output circuit The delay time is not limited to this example as long as the delay time is appropriate for the calculation at 32.

出力回路３２は、Ｎ個のラッチ回路３１１〜３１Ｎにより遅延時間を調整したデジタルデータを入力し、これらのデジタルデータに基づいて所定の演算を行い、この演算結果であるデジタル信号を出力する。この出力回路３２から出力されるデジタル信号は、サンプルホールド部１０に入力するアナログ信号をＡＤ変換した結果のものとなっている。 The output circuit 32 inputs digital data whose delay time is adjusted by the N latch circuits 31 1 to 31 N , performs a predetermined calculation based on the digital data, and outputs a digital signal as a result of the calculation. . The digital signal output from the output circuit 32 is the result of AD conversion of the analog signal input to the sample hold unit 10.

なお、前に図１０に示した従来のアナログ-デジタル変換器１００の構成では、初段ＡＤ変換部１２０１は、サンプルホールド部１１０から出力されるアナログデータをデジタルデータに変換した。これに対して、この図１に示した本実施形態のアナログ-デジタル変換器１の構成では、初段ＡＤ変換部２０１は、サンプルホールド部１０に入力するアナログ信号を直接に入力し、このアナログ信号の値（アナログデータ）をデジタルデータに変換する。 Incidentally, before conventional analog shown in FIG. 10 - In digital converter 100 configuration, the first-stage AD conversion unit 120 1, and converts the analog data output from the sample hold unit 110 into digital data. In contrast, analogs of the present embodiment shown in FIG. 1 - In-digital converter 1 configuration, the first-stage AD conversion unit 20 1 receives the analog signal to be input to the sample hold unit 10 directly, the analog The signal value (analog data) is converted into digital data.

このアナログ-デジタル変換器１において、サンプルホールド部１０にアナログ信号が入力すると、そのアナログ信号の値（アナログデータ）がサンプルホールド部１０によりホールドされ、そのホールドされたアナログデータがサンプルホールド部１０から初段ＡＤ変換部２０１へ出力される。 In this analog-digital converter 1, when an analog signal is input to the sample hold unit 10, the value of the analog signal (analog data) is held by the sample hold unit 10, and the held analog data is received from the sample hold unit 10. It is output to the first stage AD conversion unit 201.

初段ＡＤ変換部２０１には、サンプルホールド部１０によりホールドされて出力されたアナログデータが入力するだけでなく、サンプルホールド部１０に入力するアナログ信号も直接に入力される。この初段ＡＤ変換部２０１では、サンプルホールド部１０に入力するアナログ信号の値（アナログデータ）がデジタルデータに変換されて、該デジタルデータがラッチ回路３１１へ出力される。また、初段ＡＤ変換部２０１では、サンプルホールド部１０から出力されたアナログデータと該デジタルデータとに基づいて当該変換の誤差に応じたアナログデータが第２段のＡＤ変換部２０２へ出力される。 The first stage AD conversion unit 20 1, as well as analog data is input that is output is held by the sample-hold unit 10, an analog signal inputted to the sample hold unit 10 is also input directly. In the first stage AD conversion unit 20 1, the value of the analog signal to be input to the sample-and-hold unit 10 (analog data) is converted into digital data, the digital data is output to the latch circuit 31 1. Further, in the first stage AD conversion unit 20 1, the analog data output from the sample hold unit 10 based on the analog data and the digital data corresponding to the error of the conversion is output second stage to the AD converter 20 2 of The

第２段のＡＤ変換部２０２では、初段ＡＤ変換部２０１から出力されたアナログデータがデジタルデータに変換されて、該デジタルデータがラッチ回路３１２へ出力されるとともに、初段ＡＤ変換部２０１から出力されたアナログデータと該デジタルデータとに基づいて当該変換の誤差に応じたアナログデータが第３段のＡＤ変換部２０３へ出力される。 In the second stage of the AD conversion unit 20 2, the analog data output from the first stage AD conversion unit 20 1 is converted into digital data, together with the digital data is output to the latch circuit 31 2, the first-stage AD conversion unit 20 analog data corresponding to the error of the conversion based on the analog data and the digital data output from the 1 is output to the AD converter 20 3 of the third stage.

一般に、第ｎ段のＡＤ変換部２０ｎでは、前段のＡＤ変換部２０ｎ−１から出力されたアナログデータがデジタルデータに変換されて、該デジタルデータがラッチ回路３１ｎへ出力されるとともに、前段のＡＤ変換部２０ｎ−１から出力されたアナログデータと該デジタルデータとに基づいて当該変換の誤差に応じたアナログデータが後段のＡＤ変換部２０ｎ＋１へ出力される（ただし、２≦ｎ≦Ｎ−１）。 In general, in the n-th stage AD conversion unit 20 n , analog data output from the previous stage AD conversion unit 20 n-1 is converted into digital data, and the digital data is output to the latch circuit 31 n . Based on the analog data output from the preceding AD conversion unit 20 n−1 and the digital data, analog data corresponding to the error of the conversion is output to the subsequent AD conversion unit 20 n + 1 (where 2 ≦ n ≦ N−1).

最終段のＡＤ変換部２０Ｎでは、前段のＡＤ変換部２０Ｎ−１から出力されたアナログデータがデジタルデータに変換されて、該デジタルデータがラッチ回路３１Ｎへ出力される。 In the AD converter 20 N at the final stage, the analog data output from the AD converter 20 N−1 at the previous stage is converted into digital data, and the digital data is output to the latch circuit 31 N.

Ｎ段のＡＤ変換部２０１〜２０Ｎは、システムクロックに従ってパイプライン動作をする。そこで、初段ＡＤ変換部２０１から出力されるデジタルデータは、ラッチ回路３１１により例えばＮ／２クロックサイクル分の遅延が与えられた後に出力回路３２に入力される。第ｎ段のＡＤ変換部２０ｎから出力されるデジタルデータは、ラッチ回路３１ｎにより例えば(Ｎ＋１−ｎ)／２クロックサイクル分の遅延が与えられた後に出力回路３２に入力される（ただし、２≦ｎ≦Ｎ−１）。また、最終段のＡＤ変換部２０Ｎから出力されるデジタルデータは、ラッチ回路３１Ｎにより例えば１／２クロックサイクル分の遅延が与えられた後に出力回路３２に入力される。そして、出力回路３２において、Ｎ個のラッチ回路３１１〜３１Ｎそれぞれから出力されたデジタルデータに基づいて所定の演算を行い、この演算結果であるデジタル信号が最終的に出力される。 The N-stage AD converters 20 1 to 20 N perform a pipeline operation according to the system clock. Therefore, the digital data output from the first-stage AD conversion unit 20 1 is input to the output circuit 32 after the delay of the latch circuit 31 1 for example N / 2 clock cycles is given. The digital data output from the n-th stage AD converter 20 n is input to the output circuit 32 after being given a delay of, for example, (N + 1−n) / 2 clock cycles by the latch circuit 31 n (however, 2 ≦ n ≦ N−1). The digital data output from the AD conversion section 20 N of the last stage is input to the output circuit 32 after the delay of the latch circuit 31 N e.g. half a clock cycle is given. The output circuit 32 performs a predetermined calculation based on the digital data output from each of the N latch circuits 31 1 to 31 N , and finally outputs a digital signal as a result of the calculation.

図２は、第１実施形態に係るパイプライン型アナログ-デジタル変換器１に含まれる初段ＡＤ変換部２０１の機能ブロック図である。この図に示されるように、初段ＡＤ変換部２０１は、ＡＤＣ回路２１、ＤＡＣ回路２２、Ｓ／Ｈ回路２３、減算回路２４および増幅回路２５を含む。ＤＡＣ回路２２、Ｓ／Ｈ回路２３、減算回路２４および増幅回路２５は、互いに区分され得る別個の回路構成とは必ずしもなってはおらず、１つの回路構成からなる場合もあるので、以下では、これらを纏めてＭＤＡＣ回路２９と呼ぶ。なお、第２段から第(Ｎ−１)段までのＡＤ変換部２０２〜２０Ｎ−１それぞれは、前に図１１に示した構成と同様であってもよい。また、最終段のＡＤ変換部２０Ｎは、前に図１１に示した構成のうちＭＤＡＣ回路１２９を含んでいない。 FIG. 2 is a functional block diagram of the first stage AD conversion unit 201 included in the pipeline type analog-digital converter 1 according to the first embodiment. As shown in this figure, the first-stage AD conversion unit 20 1 includes an ADC circuit 21, DAC circuit 22, S / H circuit 23, subtraction circuit 24 and the amplifier circuit 25. The DAC circuit 22, the S / H circuit 23, the subtracting circuit 24, and the amplifier circuit 25 are not necessarily separate circuit configurations that can be separated from each other, and may be composed of one circuit configuration. Are collectively referred to as an MDAC circuit 29. Note that each of the AD conversion units 20 2 to 20 N−1 from the second stage to the (N−1) th stage may have the same configuration as that shown in FIG. Furthermore, AD conversion unit 20 N of the last stage does not include the MDAC circuit 129 of the configuration shown in FIG. 11 before.

ＡＤＣ回路２１は、サンプルホールド部１０に入力するアナログ信号を直接に入力し、このアナログ信号の値（アナログデータ）をデジタルデータに変換して、該デジタルデータをＤＡＣ回路２２およびラッチ回路３１１へ出力する。ＤＡＣ回路２２は、ＡＤＣ回路２１から出力されるデジタルデータを入力し、このデジタルデータをアナログデータに変換して、該アナログデータを減算回路２４へ出力する。Ｓ／Ｈ回路２３は、サンプルホールド部１０によりホールドされて出力されるアナログデータを入力し、このアナログデータをホールドして減算回路２４へ出力する。減算回路２４は、Ｓ／Ｈ回路２３から出力されるアナログデータから、ＤＡＣ回路２２から出力されるアナログデータを減算して、当該減算の結果であるアナログデータを増幅回路２５へ出力する。増幅回路２５は、減算回路２４から出力されるアナログデータを増幅して第２段のＡＤ変換部２０２へ出力する。ＡＤＣ回路２１から出力されるデジタルデータのビット数をｍとすると、増幅回路２５の利得は２ｍである（ただし、ｍは１以上Ｎ未満の整数）。 ADC circuit 21, an analog signal input to the sample-and-hold unit 10 is directly input to, and converts the value of the analog signal (analog data) into digital data, the digital data to the DAC circuit 22 and the latch circuit 31 1 Output. The DAC circuit 22 receives the digital data output from the ADC circuit 21, converts the digital data into analog data, and outputs the analog data to the subtraction circuit 24. The S / H circuit 23 receives analog data held and output by the sample hold unit 10, holds the analog data, and outputs the analog data to the subtraction circuit 24. The subtraction circuit 24 subtracts the analog data output from the DAC circuit 22 from the analog data output from the S / H circuit 23, and outputs the analog data as a result of the subtraction to the amplifier circuit 25. Amplifier circuit 25 amplifies and outputs the analog data output from the subtraction circuit 24 to the second stage of the AD conversion unit 20 2. When the number of bits of digital data output from the ADC circuit 21 is m , the gain of the amplifier circuit 25 is 2 m (where m is an integer greater than or equal to 1 and less than N).

図３は、第１実施形態に係るパイプライン型アナログ-デジタル変換器１の動作を説明するタイミングチャートである。以下では、アナログ-デジタル変換器１の動作、特に、初段ＡＤ変換部２０１の動作について、図２および図３を参照しながら説明する。 FIG. 3 is a timing chart for explaining the operation of the pipeline type analog-digital converter 1 according to the first embodiment. In the following, an analog - operation of the digital converter 1, in particular, the operation of the first stage AD conversion unit 20 1 will be described with reference to FIGS.

サンプルホールド部１０およびＮ段のＡＤ変換部２０１〜２０Ｎそれぞれでは、動作が半サイクル毎に切り替わる。すなわち、サンプルホールド部１０では、或る半サイクル期間にサンプル動作が行われ、続く半サイクル期間にホールド動作が行われる。初段ＡＤ変換部２０１のＡＤＣ回路２１では、或る半サイクル期間にＡＤ変換動作が行われ、続く半サイクル期間にはデジタルデータを保持する。初段ＡＤ変換部２０１のＭＤＡＣ回路２９では、或る半サイクル期間にサンプル動作が行われ、続く半サイクル期間にＤＡ変換動作および増幅動作が行われる。第２段から第(Ｎ−１)段までのＡＤ変換部２０２〜２０Ｎ―１それぞれでは、或る半サイクル期間にサンプル動作が行われ、続く半サイクル期間にＡＤ変換動作，ＤＡ変換動作および増幅動作が行われる。また、最終段のＡＤ変換部２０Ｎでは、或る半サイクル期間にＡＤ変換動作が行われ、続く半サイクル期間にはデジタルデータを保持する。 The AD conversion unit 20 1 to 20 N respectively of the sample and hold unit 10 and the N-stage, the operation is switched every half-cycle. That is, in the sample hold unit 10, the sample operation is performed during a certain half cycle period, and the hold operation is performed during the subsequent half cycle period. In the ADC circuit 21 of the first stage AD conversion unit 201, an AD conversion operation is performed in a certain half cycle period, and digital data is held in a subsequent half cycle period. In the MDAC circuit 29 of the first stage AD conversion unit 201, a sample operation is performed during a certain half cycle period, and a DA conversion operation and an amplification operation are performed during the subsequent half cycle period. In each of the AD conversion units 20 2 to 20 N−1 from the second stage to the (N−1) th stage, a sample operation is performed during a certain half cycle period, and an AD conversion operation and a DA conversion operation are performed during the subsequent half cycle period. And an amplification operation is performed. In addition, in the last stage AD converter 20 N, the AD conversion operation is performed in a certain half cycle, the subsequent half-cycle period for holding the digital data.

或る半サイクル期間Ｔ１にサンプルホールド部１０によりホールドされて出力されているアナログデータについては、同じ半サイクル期間Ｔ１に初段ＡＤ変換部２０１においてＡＤ変換動作が行われ、また、続く半サイクル期間Ｔ２に初段ＡＤ変換部２０１においてＤＡ変換動作および増幅動作が行われる。また、この半サイクル期間Ｔ２に初段ＡＤ変換部２０１から第２段のＡＤ変換部２０２へ出力されるアナログデータについては、更に続く半サイクル期間Ｔ３に第２段ＡＤ変換部２０２においてＡＤ変換動作，ＤＡ変換動作および増幅動作が行われる。 For certain half cycle analog data which is held by the sample-and-hold unit 10 to T 1 is outputted, the AD conversion operation is performed in the same half-cycle period T 1 in the first stage AD conversion unit 20 1, and the subsequent half DA conversion operation and the amplification operation is performed in the first-stage AD conversion unit 20 1 to the cycle period T 2. Also, this half-cycle period T 2 from the first stage AD conversion unit 20 1 for the second stage of the analog data is output to the AD converter 20 2 further continues half cycle period T second stage in 3 AD converter 20 2 In AD, an AD conversion operation, a DA conversion operation, and an amplification operation are performed.

初段ＡＤ変換部２０１の動作は以下のとおりである。サンプルホールド部１０によりホールドされているアナログデータがサンプルホールド部１０から出力されている半サイクル期間Ｔ１に、ＡＤＣ回路２１に直接に入力するアナログ信号の値（アナログデータ）はＡＤＣ回路２１によりＡＤ変換され、そのＡＤ変換結果であるデジタルデータはＤＡＣ回路２２およびラッチ回路３１１へ出力される。 The operation of the first stage AD converter 201 is as follows. During the half cycle period T 1 when the analog data held by the sample hold unit 10 is output from the sample hold unit 10, the value of the analog signal (analog data) that is directly input to the ADC circuit 21 is converted to AD by the ADC circuit 21. is converted, the digital data is its AD conversion result is output to the DAC circuit 22 and the latch circuit 31 1.

続く半サイクル期間Ｔ２に、前の半サイクル期間Ｔ１にサンプルホールド部１０から出力されていたアナログデータはＳ／Ｈ回路２３によりホールドされ、このホールドされたアナログデータはＳ／Ｈ回路２３から減算回路２４へ出力される。また、この半サイクル期間Ｔ２に、前の半サイクル期間Ｔ１にＡＤＣ回路２１から出力されていたデジタルデータはＤＡＣ回路２２によりＤＡ変換され、そのＤＡ変換結果であるアナログデータはＤＡＣ回路２２から減算回路２４へ出力される。さらに、この半サイクル期間Ｔ２に、減算回路２４において、Ｓ／Ｈ回路２３から出力されるアナログデータから、ＤＡＣ回路２２から出力されるアナログデータが減算されて、当該減算の結果であるアナログデータが減算回路２４から出力される。この減算回路２４から出力されるアナログデータは、増幅回路２５により増幅された後に第２段のＡＤ変換部２０２へ出力される。 In the subsequent half cycle period T 2 , the analog data output from the sample hold unit 10 in the previous half cycle period T 1 is held by the S / H circuit 23, and the held analog data is transferred from the S / H circuit 23. It is output to the subtraction circuit 24. In this half cycle period T 2 , the digital data output from the ADC circuit 21 in the previous half cycle period T 1 is DA converted by the DAC circuit 22, and the analog data as the DA conversion result is output from the DAC circuit 22. It is output to the subtraction circuit 24. Further, in this half cycle period T 2 , the subtraction circuit 24 subtracts the analog data output from the DAC circuit 22 from the analog data output from the S / H circuit 23, and the analog data as a result of the subtraction. Is output from the subtraction circuit 24. The analog data output from the subtracting circuit 24 is output second stage to the AD converter 20 2 of after being amplified by the amplifier circuit 25.

以上のように、本実施形態に係るパイプライン型アナログ-デジタル変換器１では、サンプルホールド部１０に入力するアナログ信号は初段ＡＤ変換部２０１に直接に入力し、このアナログ信号の値（アナログデータ）が初段ＡＤ変換部２０１のＡＤＣ回路２１によりデジタルデータに変換される。このようにしたことにより、サンプルホールド部１０によるホールド動作と、初段ＡＤ変換部２０１のＡＤＣ回路２１によるＡＤ変換動作とは、同一の半サイクル期間Ｔ１に行われる。そして、続く半サイクル期間Ｔ２においては、初段ＡＤ変換部２０１のＭＤＡＣ回路２９によるＤＡ変換動作および増幅動作が直ちに行われる。 As described above, in the pipeline type analog-digital converter 1 according to the present embodiment, the analog signal input to the sample hold unit 10 is directly input to the first stage AD conversion unit 201, and the value of this analog signal (analog) Data) is converted into digital data by the ADC circuit 21 of the first- stage AD converter 201. By doing so, the hold operation by the sample hold unit 10 and the AD conversion operation by the ADC circuit 21 of the first stage AD conversion unit 201 are performed in the same half cycle period T 1 . At the subsequent half-cycle period T 2, DA conversion operation and amplification operation by the MDAC circuit 29 of the first-stage AD conversion unit 20 1 is immediately performed.

前に図１２に示した従来のアナログ-デジタル変換器１００の動作では、半サイクル期間Ｔ２において初段ＡＤ変換部１２０１のＡＤＣ回路１２１から出力されるデジタルデータが確定するのを待って初段ＡＤ変換部１２０１のＭＤＡＣ回路１２９の動作が開始されるのに対して、本実施形態に係るアナログ-デジタル変換器１の動作では、半サイクル期間Ｔ２において直ちに初段ＡＤ変換部２０１のＭＤＡＣ回路２９の動作が開始され得る。したがって、本実施形態に係るアナログ-デジタル変換器１では、初段ＡＤ変換部２０１のＭＤＡＣ回路２９の動作に余裕を与えることができる。 Conventional analog shown in FIG. 12 before - in the operation of the digital converter 100, the first stage waiting for the digital data in a half cycle period T 2 output from the first-stage AD conversion unit 120 1 of the ADC circuit 121 is determined AD While the operation of the MDAC circuit 129 of the conversion unit 120 1 is started, in the operation of the analog-digital converter 1 according to the present embodiment, the MDAC circuit of the first stage AD conversion unit 201 is immediately in the half cycle period T 2 . 29 operations may be initiated. Therefore, in the analog-digital converter 1 according to the present embodiment, a margin can be given to the operation of the MDAC circuit 29 of the first stage AD conversion unit 201.

一般に、パイプライン型アナログ-デジタル変換器においては、初段ＡＤ変換部のＭＤＡＣ回路での処理の精度が全体のＡＤ変換精度を決める。ＭＤＡＣ回路は、高い精度の処理を行おうとするほど長い処理時間が掛かる。したがって、初段ＡＤ変換部は、第２段以降の各ＡＤ変換部と比べ、長い処理時間が必要である。このため、初段ＡＤ変換部において必要な動作サイクル期間がパイプライン型アナログ-デジタル変換器全体の動作サイクル期間（すなわち、変換速度）を律速している。本実施形態によれば、初段ＡＤ変換部２０１のＡＤＣ回路２１のＡＤ変換期間とＭＤＡＣ回路２９の処理期間とを異なる動作サイクルで行うことができるので、サイクル期間を短くすることができる。したがって、本実施形態に係るアナログ-デジタル変換器１は、更に高速にＡＤ変換をすることができ、或いは、更に高精度にＡＤ変換をすることができる。 In general, in a pipeline type analog-digital converter, the accuracy of processing in the MDAC circuit of the first stage AD converter determines the overall AD conversion accuracy. The MDAC circuit takes a long processing time to perform high-precision processing. Therefore, the first stage AD conversion unit requires a longer processing time than each AD conversion unit after the second stage. For this reason, the operation cycle period required in the first stage AD conversion unit determines the operation cycle period (that is, the conversion speed) of the entire pipeline type analog-digital converter. According to the present embodiment, since the AD conversion period of the ADC circuit 21 of the first stage AD conversion unit 201 and the processing period of the MDAC circuit 29 can be performed in different operation cycles, the cycle period can be shortened. Therefore, the analog-digital converter 1 according to the present embodiment can perform AD conversion at a higher speed, or can perform AD conversion with higher accuracy.

なお、サンプルホールド部１０および初段ＡＤ変換部２０１それぞれに入力するアナログ信号は、差動信号であるのが好適であるが、シングルエンド信号であってもよい。次に説明する第２実施形態は、入力アナログ信号がシングルエンド信号である場合に好適なものである。 The analog signal input to the respective sample-and-hold unit 10 and the first-stage AD conversion unit 20 1 is suitable in the range of differential signals, may be a single-ended signal. The second embodiment described below is suitable when the input analog signal is a single-ended signal.

（第２実施形態）
次に、本発明に係るパイプライン型アナログ-デジタル変換器の第２実施形態について説明する。第２実施形態に係るパイプライン型アナログ-デジタル変換器の機能ブロック図は、前に図１に示したものと同様である。第１実施形態に係るパイプライン型アナログ-デジタル変換器１と比較すると、この第２実施形態に係るパイプライン型アナログ-デジタル変換器は、サンプルホールド部１０および初段ＡＤ変換部２０１それぞれの構成の点で相違する。 (Second Embodiment)
Next, a second embodiment of the pipeline type analog-digital converter according to the present invention will be described. The functional block diagram of the pipeline type analog-digital converter according to the second embodiment is the same as that shown in FIG. Compared to digital converter 1, a pipeline-type analog according to the second embodiment - - pipelined analog according to the first embodiment digital converter, a sample-hold unit 10 and the first-stage AD converter 20 1 of each structure Is different.

図４は、第２実施形態に係るパイプライン型アナログ-デジタル変換器に含まれるサンプルホールド部１０および初段ＡＤ変換部２０１の機能ブロック図である。第２実施形態におけるサンプルホールド部１０は、Ｓ／Ｈ回路１１およびＳ／Ｄ変換回路１２を含む。また、第２実施形態における初段ＡＤ変換部２０１は、ＡＤＣ回路２１、ＤＡＣ回路２２、Ｓ／Ｈ回路２３、減算回路２４および増幅回路２５を含む。図２に示した構成と比較すると、この第２実施形態における構成は、サンプルホールド部１０がＳ／Ｈ回路１１に加えてＳ／Ｄ変換回路１２を含む点で相違し、また、初段ＡＤ変換部２０１のＡＤＣ回路２１がシングルエンド入力のものである点で相違する。 Figure 4 is a pipelined analog according to the second embodiment - is a functional block diagram of a sample-and-hold unit 10 and the first-stage AD conversion unit 20 1 included in the digital converter. The sample hold unit 10 in the second embodiment includes an S / H circuit 11 and an S / D conversion circuit 12. Also, the first-stage AD conversion unit 20 1 in the second embodiment includes an ADC circuit 21, DAC circuit 22, S / H circuit 23, subtraction circuit 24 and the amplifier circuit 25. Compared with the configuration shown in FIG. 2, the configuration in the second embodiment is different in that the sample hold unit 10 includes an S / D conversion circuit 12 in addition to the S / H circuit 11, and the first stage AD conversion. ADC circuit 21 parts 20 1 is different in that it is intended for single-ended input.

サンプルホールド部１０に含まれるＳ／Ｄ変換回路１２は、シングルエンド信号をアナログ信号として入力し、このシングルエンド信号を差動信号に変換して、該差動信号をＳ／Ｈ回路１１へ出力する。Ｓ／Ｈ回路１１は、このＳ／Ｄ変換回路１２から出力される差動信号を入力し、この差動信号の値（アナログデータ）をホールドして、このホールドしたアナログデータを初段ＡＤ変換部２０１のＳ／Ｈ回路２３へ出力する。Ｓ／Ｈ回路２３は、サンプルホールド部１０のＳ／Ｈ回路１１から出力されるアナログデータを入力し、このアナログデータをホールドして、そのホールドしたアナログデータを減算回路２４へ出力する。また、ＡＤＣ回路２１は、サンプルホールド部１０に入力するシングルエンド信号をアナログ信号として入力し、このシングルエンド信号の値（アナログデータ）をデジタルデータに変換して、該デジタルデータをＤＡＣ回路２２へ出力する。ＤＡＣ回路２２，Ｓ／Ｈ回路２３，減算回路２４および増幅回路２５を含むＭＤＡＣ回路２９は、前の第１実施形態におけるものと同様のものである。 The S / D conversion circuit 12 included in the sample hold unit 10 inputs a single end signal as an analog signal, converts the single end signal into a differential signal, and outputs the differential signal to the S / H circuit 11. To do. The S / H circuit 11 receives the differential signal output from the S / D conversion circuit 12, holds the value (analog data) of the differential signal, and uses the held analog data as the first stage AD conversion unit. and outputs it to 20 1 S / H circuit 23. The S / H circuit 23 receives the analog data output from the S / H circuit 11 of the sample hold unit 10, holds the analog data, and outputs the held analog data to the subtraction circuit 24. Further, the ADC circuit 21 inputs the single end signal input to the sample hold unit 10 as an analog signal, converts the value of this single end signal (analog data) into digital data, and converts the digital data to the DAC circuit 22. Output. The MDAC circuit 29 including the DAC circuit 22, the S / H circuit 23, the subtraction circuit 24, and the amplification circuit 25 is the same as that in the previous first embodiment.

第２実施形態に係るパイプライン型アナログ-デジタル変換器の動作のタイミングチャートは、図３に示されたものと略同様である。ただし、サンプルホールド部１０において、アナログ信号（シングルエンド信号）はＳ／Ｄ変換回路１２により差動信号に変換され、半サイクル期間Ｔ１に、このＳ／Ｄ変換回路１２から出力されるアナログ信号（差動信号）の値（アナログデータ）がＳ／Ｈ回路１１によりホールドされて、このホールドされたアナログ信号がＳ／Ｈ回路１１からＳ／Ｈ回路２３へ出力される。また、同じ半サイクル期間Ｔ１に、Ｓ／Ｈ回路１１によりホールドされて出力されている差動信号の値（アナログデータ）に対応するシングルエンド信号の値（アナログデータ）が初段ＡＤ変換部２０１によりＡＤ変換される。 The timing chart of the operation of the pipeline type analog-digital converter according to the second embodiment is substantially the same as that shown in FIG. However, the sample-hold unit 10, an analog signal (single-ended signal) is converted into differential signals by S / D conversion circuit 12, the half-cycle period T 1, the analog signal output from the S / D conversion circuit 12 The value (analog data) of (differential signal) is held by the S / H circuit 11, and the held analog signal is output from the S / H circuit 11 to the S / H circuit 23. Further, in the same half cycle period T 1 , the value of the single end signal (analog data) corresponding to the value of the differential signal (analog data) held and output by the S / H circuit 11 is converted into the first stage AD converter 20. 1 is AD converted.

第２実施形態に係るパイプライン型アナログ-デジタル変換器は、前の第１実施形態に係るパイプライン型アナログ-デジタル変換器１が奏する効果と同様の効果を奏することができる。加えて、第２実施形態に係るパイプライン型アナログ-デジタル変換器は、初段ＡＤ変換部２０１のＡＤＣ回路２１がシングルエンド入力であることから、簡易な構成とすることができる。また、ＡＤＣ回路２１は、サンプルホールド部１０から出力されるアナログデータを入力しないことから、このアナログデータのコモンモードレベルの変動の影響を受けることなく、高精度にＡＤ変換をすることができる。 The pipeline type analog-to-digital converter according to the second embodiment can achieve the same effect as the effect of the pipeline type analog-to-digital converter 1 according to the previous first embodiment. In addition, pipelined analog according to the second embodiment - digital converter, since the first-stage AD conversion unit 20 1 of the ADC circuit 21 is a single-ended input, it can be a simple configuration. Further, since the ADC circuit 21 does not receive the analog data output from the sample hold unit 10, it can perform AD conversion with high accuracy without being affected by the fluctuation of the common mode level of the analog data.

（第３実施形態）
次に、本発明に係るパイプライン型アナログ-デジタル変換器の第３実施形態について説明する。第３実施形態に係るパイプライン型アナログ-デジタル変換器の機能ブロック図は、前に図１に示したものと同様である。前の第１実施形態に係るパイプライン型アナログ-デジタル変換器１と比較すると、この第３実施形態に係るパイプライン型アナログ-デジタル変換器は、初段ＡＤ変換部２０１の構成の点で相違する。 (Third embodiment)
Next, a third embodiment of the pipeline type analog-digital converter according to the present invention will be described. The functional block diagram of the pipeline type analog-digital converter according to the third embodiment is the same as that shown in FIG. Compared with the pipeline type analog-digital converter 1 according to the first embodiment, the pipeline type analog-digital converter according to the third embodiment is different in the configuration of the first stage AD conversion unit 201. To do.

図５は、第３実施形態に係るパイプライン型アナログ-デジタル変換器に含まれる初段ＡＤ変換部２０１の機能ブロック図である。第３実施形態における初段ＡＤ変換部２０１は、ＡＤＣ回路２１、ＤＡＣ回路２２、Ｓ／Ｈ回路２３、減算回路２４、増幅回路２５およびＳ／Ｈ回路２６を含む。前に図２に示した構成と比較すると、この第３実施形態における構成は、初段ＡＤ変換部２０１が更にＳ／Ｈ回路２６を含む点で相違する。 FIG. 5 is a functional block diagram of the first stage AD conversion unit 201 included in the pipeline type analog-digital converter according to the third embodiment. Stage AD conversion unit 20 1 in the third embodiment includes an ADC circuit 21, DAC circuit 22, the S / H circuit 23, subtraction circuit 24, the amplifier circuit 25 and the S / H circuit 26. Compared to the configuration shown in FIG. 2 before the configuration of the third embodiment, the first-stage AD conversion unit 20 1 is different in that it further comprises a S / H circuit 26.

Ｓ／Ｈ回路２６は、サンプルホールド部１０に入力するアナログ信号を入力し、このアナログ信号の値（アナログデータ）をホールドして、このホールドしたアナログデータをＡＤＣ回路２１へ出力する。ＡＤＣ回路２１は、Ｓ／Ｈ回路２６から出力されるアナログデータを入力し、このアナログデータをデジタルデータに変換して、該デジタルデータをＤＡＣ回路２２へ出力する。ＤＡＣ回路２２，Ｓ／Ｈ回路２３，減算回路２４および増幅回路２５を含むＭＤＡＣ回路２９は、前の第１実施形態におけるものと同様のものである。   The S / H circuit 26 receives an analog signal to be input to the sample hold unit 10, holds the value of this analog signal (analog data), and outputs the held analog data to the ADC circuit 21. The ADC circuit 21 receives analog data output from the S / H circuit 26, converts the analog data into digital data, and outputs the digital data to the DAC circuit 22. The MDAC circuit 29 including the DAC circuit 22, the S / H circuit 23, the subtraction circuit 24, and the amplification circuit 25 is the same as that in the previous first embodiment.

図６は、第３実施形態に係るパイプライン型アナログ-デジタル変換器の動作を説明するタイミングチャートである。以下では、アナログ-デジタル変換器の動作、特に、初段ＡＤ変換部２０１の動作について、図５および図６を参照しながら説明する。 FIG. 6 is a timing chart for explaining the operation of the pipeline type analog-digital converter according to the third embodiment. In the following, an analog - operation of the digital converter, in particular, the operation of the first stage AD conversion unit 20 1 will be described with reference to FIGS.

サンプルホールド部１０およびＮ段のＡＤ変換部２０１〜２０Ｎそれぞれでは、動作が半サイクル毎に切り替わる。すなわち、サンプルホールド部１０および初段ＡＤ変換部２０１のＳ／Ｈ回路２６では、或る半サイクル期間にサンプル動作が行われ、続く半サイクル期間にホールド動作が行われる。初段ＡＤ変換部２０１のＡＤＣ回路２１では、或る半サイクル期間にＡＤ変換動作が行われ、続く半サイクル期間にはデジタルデータを保持する。初段ＡＤ変換部２０１のＭＤＡＣ回路２９では、或る半サイクル期間にサンプル動作が行われ、続く半サイクル期間にＤＡ変換動作および増幅動作が行われる。第２段から第(Ｎ−１)段までのＡＤ変換部２０２〜２０Ｎ―１それぞれでは、或る半サイクル期間にサンプル動作が行われ、続く半サイクル期間にＡＤ変換動作，ＤＡ変換動作および増幅動作が行われる。また、最終段のＡＤ変換部２０Ｎでは、或る半サイクル期間にＡＤ変換動作が行われ、続く半サイクル期間にはデジタルデータを保持する。 The AD conversion unit 20 1 to 20 N respectively of the sample and hold unit 10 and the N-stage, the operation is switched every half-cycle. That is, in the sample hold unit 10 and the first-stage AD conversion unit 20 1 of the S / H circuit 26, the sample operation is performed on one half cycle, the hold operation is performed in the subsequent half-cycle period. In the ADC circuit 21 of the first stage AD conversion unit 201, an AD conversion operation is performed in a certain half cycle period, and digital data is held in a subsequent half cycle period. In the MDAC circuit 29 of the first stage AD conversion unit 201, a sample operation is performed during a certain half cycle period, and a DA conversion operation and an amplification operation are performed during the subsequent half cycle period. In each of the AD conversion units 20 2 to 20 N−1 from the second stage to the (N−1) th stage, a sample operation is performed during a certain half cycle period, and an AD conversion operation and a DA conversion operation are performed during the subsequent half cycle period. And an amplification operation is performed. In addition, in the last stage AD converter 20 N, the AD conversion operation is performed in a certain half cycle, the subsequent half-cycle period for holding the digital data.

或る半サイクル期間Ｔ１にサンプルホールド部１０によりホールドされて出力されるアナログデータと、この期間Ｔ１に初段ＡＤ変換部２０１のＳ／Ｈ回路２６によりホールドされて出力されるアナログデータとは、互いに同等のものである。この半サイクル期間Ｔ１に、このホールドされて出力されているアナログデータについて、同じ半サイクル期間Ｔ１に初段ＡＤ変換部２０１においてＡＤ変換動作が行われ、また、続く半サイクル期間Ｔ２に初段ＡＤ変換部２０１においてＤＡ変換動作および増幅動作が行われる。また、この半サイクル期間Ｔ２に初段ＡＤ変換部２０１から第２段のＡＤ変換部２０２へ出力されるアナログデータについては、更に続く半サイクル期間Ｔ３に第２段ＡＤ変換部２０２においてＡＤ変換動作，ＤＡ変換動作および増幅動作が行われる。 Analog data output is held in a certain half cycle period T 1 by the sample-hold unit 10, an analog data output is held by the S / H circuit 26 of the first-stage AD conversion unit 20 1 in the period T 1 Are equivalent to each other. This half-cycle period T 1, the analog data output is the hold same in a half cycle period T 1 in the first stage AD conversion unit 20 1 AD conversion operation is performed, also in the subsequent half-cycle period T 2 DA conversion operation and the amplification operation is performed in the first-stage AD conversion unit 20 1. Also, this half-cycle period T 2 from the first stage AD conversion unit 20 1 for the second stage of the analog data is output to the AD converter 20 2 further continues half cycle period T second stage in 3 AD converter 20 2 In AD, an AD conversion operation, a DA conversion operation, and an amplification operation are performed.

初段ＡＤ変換部２０１の動作は以下のとおりである。サンプルホールド部１０によりホールドされているアナログデータがサンプルホールド部１０から出力されている半サイクル期間Ｔ１に、同じアナログデータが初段ＡＤ変換部２０１のＳ／Ｈ回路２６によりホールドされて出力されている。ここで、ＡＤＣ回路２１の入力容量はＳ／Ｈ回路２３の入力容量と比べて小さいため、Ｓ／Ｈ回路２６の出力値は半サイクル期間Ｔ１に比べ早く安定する。したがって、ＡＤＣ回路２１は半サイクル期間Ｔ１中にＡＤ変換動作を開始し且つ完了することができる。ＡＤＣ回路２１から出力されるデジタルデータはＤＡＣ回路２２およびラッチ回路３１１へ入力される。 The operation of the first stage AD converter 201 is as follows. The half-cycle period T 1 the analog data being held are outputted from the sample hold unit 10 by the sample-hold unit 10 is output the same analog data is held by the S / H circuit 26 of the first-stage AD conversion unit 20 1 ing. Here, the input capacitance of the ADC circuit 21 is smaller than the input capacitance of the S / H circuit 23, the output value of the S / H circuit 26 is faster stabilized compared with the half-cycle period T 1. Thus, ADC circuit 21 can be completed and starts AD conversion operation during a half cycle period T 1. Digital data output from the ADC circuit 21 is input to the DAC circuit 22 and the latch circuit 31 1.

続く半サイクル期間Ｔ２に、前の半サイクル期間Ｔ１にサンプルホールド部１０から出力されていたアナログデータはＳ／Ｈ回路２３によりホールドされ、このホールドされたアナログデータはＳ／Ｈ回路２３から減算回路２４へ出力される。また、この半サイクル期間Ｔ２に、前の半サイクル期間Ｔ１にＡＤＣ回路２１から出力されていたデジタルデータはＤＡＣ回路２２によりＤＡ変換され、そのＤＡ変換結果であるアナログデータはＤＡＣ回路２２から減算回路２４へ出力される。さらに、この半サイクル期間Ｔ２に、減算回路２４において、Ｓ／Ｈ回路２３から出力されるアナログデータから、ＤＡＣ回路２２から出力されるアナログデータが減算されて、当該減算の結果であるアナログデータが減算回路２４から出力される。この減算回路２４から出力されるアナログデータは、増幅回路２５により増幅された後に第２段のＡＤ変換部２０２へ出力される。 In the subsequent half cycle period T 2 , the analog data output from the sample hold unit 10 in the previous half cycle period T 1 is held by the S / H circuit 23, and the held analog data is transferred from the S / H circuit 23. It is output to the subtraction circuit 24. In this half cycle period T 2 , the digital data output from the ADC circuit 21 in the previous half cycle period T 1 is DA converted by the DAC circuit 22, and the analog data as the DA conversion result is output from the DAC circuit 22. It is output to the subtraction circuit 24. Further, in this half cycle period T 2 , the subtraction circuit 24 subtracts the analog data output from the DAC circuit 22 from the analog data output from the S / H circuit 23, and the analog data as a result of the subtraction. Is output from the subtraction circuit 24. The analog data output from the subtracting circuit 24 is output second stage to the AD converter 20 2 of after being amplified by the amplifier circuit 25.

以上のように、本実施形態に係るパイプライン型アナログ-デジタル変換器では、前の第１実施形態に係るパイプライン型アナログ-デジタル変換器１が奏する効果と同様の効果を奏することができる。加えて、第３実施形態に係るパイプライン型アナログ-デジタル変換器は、半サイクル期間Ｔ１においてサンプルホールド部１０および初段ＡＤ変換部２０１のＳ／Ｈ回路２６が同じアナログデータをホールドして出力するので、入力するアナログ信号の時間的変化が速い場合であっても、高精度にＡＤ変換をすることができる。 As described above, the pipeline type analog-to-digital converter according to the present embodiment can achieve the same effects as the effects produced by the pipeline type analog-to-digital converter 1 according to the first embodiment. In addition, pipelined analog according to the third embodiment - digital converter, a sample-hold unit 10 and the first-stage AD conversion unit 20 1 of the S / H circuit 26 in a half cycle period T 1 is to hold the same analog data Since the data is output, AD conversion can be performed with high accuracy even when the time change of the input analog signal is fast.

（第４実施形態）
次に、本発明に係るパイプライン型アナログ-デジタル変換器の第４実施形態について説明する。第４実施形態に係るパイプライン型アナログ-デジタル変換器の機能ブロック図は、前に図１に示したものと同様である。前の第１実施形態に係るパイプライン型アナログ-デジタル変換器１と比較すると、この第４実施形態に係るパイプライン型アナログ-デジタル変換器は、サンプルホールド部１０および初段ＡＤ変換部２０１それぞれの構成の点で相違する。 (Fourth embodiment)
Next, a fourth embodiment of the pipeline type analog-digital converter according to the present invention will be described. The functional block diagram of the pipeline type analog-digital converter according to the fourth embodiment is the same as that shown in FIG. Pipelined analog according to the previous first embodiment - when compared to digital converter 1, a pipeline-type analog according to the fourth embodiment - digital converter, a sample-hold unit 10 and the first-stage AD conversion unit 20 1, respectively It differs in the point of the configuration.

図７は、第４実施形態に係るパイプライン型アナログ-デジタル変換器に含まれるサンプルホールド部１０および初段ＡＤ変換部２０１の機能ブロック図である。第４実施形態におけるサンプルホールド部１０は、Ｓ／Ｈ回路１１および増幅回路１３を含む。また、第４実施形態における初段ＡＤ変換部２０１は、ＡＤＣ回路２１、ＤＡＣ回路２２、Ｓ／Ｈ回路２３、減算回路２４および増幅回路２５を含む。前に図２に示した構成と比較すると、この第４実施形態における構成は、サンプルホールド部１０がＳ／Ｈ回路１１に加えて増幅回路１３を含む点で相違し、また、初段ＡＤ変換部２０１の増幅回路２５の利得が相違する。 Figure 7 is a pipelined analog according to a fourth embodiment - is a functional block diagram of a sample-and-hold unit 10 and the first-stage AD conversion unit 20 1 included in the digital converter. The sample hold unit 10 in the fourth embodiment includes an S / H circuit 11 and an amplifier circuit 13. Also, the first-stage AD conversion unit 20 1 in the fourth embodiment includes an ADC circuit 21, DAC circuit 22, S / H circuit 23, subtraction circuit 24 and the amplifier circuit 25. Compared with the configuration shown in FIG. 2 previously, the configuration in the fourth embodiment is different in that the sample hold unit 10 includes an amplifier circuit 13 in addition to the S / H circuit 11, and the first stage AD conversion unit. gain of the amplifier circuit 25 of the 20 1 are different.

サンプルホールド部１０に含まれるＳ／Ｈ回路１１は、アナログ信号を入力し、このアナログ信号の値（アナログデータ）をホールドして、このホールドしたアナログデータを増幅回路１３へ出力する。増幅回路１３は、このＳ／Ｈ回路１１から出力されるアナログデータを増幅して、その増幅後のアナログデータを初段ＡＤ変換部２０１のＳ／Ｈ回路２３へ出力する。Ｓ／Ｈ回路２３は、サンプルホールド部１０の増幅回路１３から出力されるアナログデータを入力してホールドし、そのホールドしたアナログデータを減算回路２４へ出力する。 The S / H circuit 11 included in the sample hold unit 10 inputs an analog signal, holds the value of this analog signal (analog data), and outputs the held analog data to the amplifier circuit 13. Amplifier circuit 13 amplifies the analog data output from the S / H circuit 11, and outputs the analog data after the amplification to the first stage AD converter 20 1 of the S / H circuit 23. The S / H circuit 23 receives and holds the analog data output from the amplifier circuit 13 of the sample hold unit 10, and outputs the held analog data to the subtraction circuit 24.

ＡＤＣ回路２１は、前の第１実施形態におけるものと同様のものである。また、ＤＡＣ回路２２，Ｓ／Ｈ回路２３，減算回路２４および増幅回路２５を含むＭＤＡＣ回路２９は、前の第１実施形態におけるものと略同様のものである。ただし、サンプルホールド部１０の増幅回路１３の利得を１より大きいものとすることにより、初段ＡＤ変換部２０１の増幅回路２５の利得を第１実施形態の場合より小さくすることができる。 The ADC circuit 21 is the same as that in the previous first embodiment. The MDAC circuit 29 including the DAC circuit 22, the S / H circuit 23, the subtraction circuit 24, and the amplification circuit 25 is substantially the same as that in the first embodiment. However, by making the gain of the amplifier circuit 13 of the sample-and-hold unit 10 larger than 1 , the gain of the amplifier circuit 25 of the first stage AD conversion unit 201 can be made smaller than in the first embodiment.

すなわち、ＡＤＣ回路２１から出力されるデジタルデータのビット数をｍとすると、前の第１実施形態では増幅回路２５の利得は２ｍであるが、これに対して、この第４実施形態では、増幅回路１３の利得Ｇ１と増幅回路２５の利得Ｇ２との積（Ｇ１Ｇ２）が２ｍであればよいので、増幅回路１３の利得Ｇ１が１より大きければ、増幅回路２５の利得Ｇ２は２ｍより小さくすることができる。例えば、ＡＤＣ回路２１から出力されるデジタルデータが２ビットであれば、前の第１実施形態では増幅回路２５の利得を４とする必要があるのに対して、この第４実施形態では増幅回路１３および増幅回路２５それぞれの利得を２とすることができる。 That is, assuming that the number of bits of digital data output from the ADC circuit 21 is m , the gain of the amplifier circuit 25 is 2 m in the previous first embodiment, whereas in the fourth embodiment, since the product of the gain G 2 of gain G 1 and the amplifier circuit 25 of the amplifier 13 (G 1 G 2) may if 2 m, if the gain G 1 of the amplifier circuit 13 is greater than 1, the amplifier circuit 25 gain G 2 is capable of less than 2 m. For example, if the digital data output from the ADC circuit 21 is 2 bits, the gain of the amplifier circuit 25 needs to be 4 in the previous first embodiment, whereas the amplifier circuit in this fourth embodiment 13 and the amplifier circuit 25 can each have a gain of 2.

第４実施形態に係るパイプライン型アナログ-デジタル変換器は、前の第１実施形態に係るパイプライン型アナログ-デジタル変換器１が奏する効果と同様の効果を奏することができる。加えて、第４実施形態に係るパイプライン型アナログ-デジタル変換器は、初段ＡＤ変換部２０１の増幅回路２５の利得を小さくすることができることから、ＭＤＡＣ回路２９の出力が安定するまでに要する時間が短縮されて、更に高速にＡＤ変換をすることができる。 The pipeline type analog-to-digital converter according to the fourth embodiment can achieve the same effect as the effect of the pipeline type analog-to-digital converter 1 according to the previous first embodiment. In addition, the pipeline type analog-digital converter according to the fourth embodiment can reduce the gain of the amplifier circuit 25 of the first stage AD conversion unit 201, and thus is required until the output of the MDAC circuit 29 is stabilized. Time is shortened and AD conversion can be performed at higher speed.

（第５実施形態）
次に、本発明に係るパイプライン型アナログ-デジタル変換器の第５実施形態について説明する。第５実施形態に係るパイプライン型アナログ-デジタル変換器の機能ブロック図は、前に図１に示したものと同様である。前の第１実施形態に係るパイプライン型アナログ-デジタル変換器１と比較すると、この第５実施形態に係るパイプライン型アナログ-デジタル変換器は、サンプルホールド部１０および初段ＡＤ変換部２０１それぞれの構成の点で相違する。 (Fifth embodiment)
Next, a fifth embodiment of the pipeline type analog-digital converter according to the present invention will be described. The functional block diagram of the pipeline type analog-digital converter according to the fifth embodiment is the same as that shown in FIG. Pipelined analog according to the previous first embodiment - when compared to digital converter 1, a pipeline-type analog according to the fifth embodiment - digital converter, a sample-hold unit 10 and the first-stage AD conversion unit 20 1, respectively It differs in the point of the configuration.

図８は、第５実施形態に係るパイプライン型アナログ-デジタル変換器に含まれるサンプルホールド部１０および初段ＡＤ変換部２０１の機能ブロック図である。第５実施形態におけるサンプルホールド部１０は、Ｓ／Ｈ回路１１、Ｓ／Ｄ変換回路１２および増幅回路１３を含む。また、第５実施形態における初段ＡＤ変換部２０１は、ＡＤＣ回路２１、ＤＡＣ回路２２、Ｓ／Ｈ回路２３、減算回路２４および増幅回路２５を含む。前に図２に示した構成と比較すると、この第５実施形態における構成は、サンプルホールド部１０がＳ／Ｈ回路１１に加えてＳ／Ｄ変換回路１２および増幅回路１３を含む点で相違し、初段ＡＤ変換部２０１のＡＤＣ回路２１がシングルエンド入力のものである点で相違し、また、初段ＡＤ変換部２０１の増幅回路２５の利得が相違する。 Figure 8 is a pipelined analog according to the fifth embodiment - is a functional block diagram of a sample-and-hold unit 10 and the first-stage AD conversion unit 20 1 included in the digital converter. The sample hold unit 10 in the fifth embodiment includes an S / H circuit 11, an S / D conversion circuit 12, and an amplifier circuit 13. Also, the first-stage AD conversion unit 20 1 in the fifth embodiment includes an ADC circuit 21, DAC circuit 22, S / H circuit 23, subtraction circuit 24 and the amplifier circuit 25. Compared with the configuration previously shown in FIG. 2, the configuration in the fifth embodiment is different in that the sample hold unit 10 includes an S / D conversion circuit 12 and an amplification circuit 13 in addition to the S / H circuit 11. , the first stage AD conversion unit 20 1 of the ADC circuit 21 is different in those single-ended input and the gain of the amplifier circuit 25 of the first stage AD conversion unit 20 1 are different.

この第５実施形態における構成は、前の第２実施形態および第４実施形態それぞれにおける構成上の特徴を併せ有するものである。すなわち、この第５実施形態におけるＳ／Ｄ変換回路１２およびＡＤＣ回路２１は、前の第２実施形態におけるものと同様のものである。また、この第５実施形態における増幅回路１３および増幅回路２５は、前の第４実施形態におけるものと同様のものである。したがって、この第５実施形態に係るパイプライン型アナログ-デジタル変換器は、前の第２実施形態および第４実施形態それぞれのパイプライン型アナログ-デジタル変換器の動作を併せた動作を行い、また、これらのイプライン型アナログ-デジタル変換器が奏する効果を併せて奏することができる。   The configuration in the fifth embodiment has both the structural features in the previous second embodiment and the fourth embodiment. That is, the S / D conversion circuit 12 and the ADC circuit 21 in the fifth embodiment are the same as those in the previous second embodiment. Further, the amplifier circuit 13 and the amplifier circuit 25 in the fifth embodiment are the same as those in the previous fourth embodiment. Therefore, the pipeline type analog-to-digital converter according to the fifth embodiment performs an operation combining the operations of the pipeline type analog-to-digital converters of the previous second embodiment and the fourth embodiment, and Thus, the effects produced by these Ypline type analog-to-digital converters can be achieved.

図９は、第５実施形態に係るパイプライン型アナログ-デジタル変換器に含まれるサンプルホールド部１０および初段ＡＤ変換部２０１の回路の一例を示す図である。この図に示されるように、初段ＡＤ変換部２０１のＭＤＡＣ回路２９の回路構成は、ＤＡＣ回路２２、Ｓ／Ｈ回路２３、減算回路２４および増幅回路２５が互いに区分され得る別個のものとはなっていない。また、サンプルホールド部１０の回路構成は、Ｓ／Ｈ回路１１、Ｓ／Ｄ変換回路１２および増幅回路１３が互いに区分され得る別個のものとはなっていない。 Figure 9 is a pipelined analog according to the fifth embodiment - a view showing an example of a circuit of the sample and hold unit 10 and the first-stage AD conversion unit 20 1 included in the digital converter. As shown in this figure, the circuit configuration of the MDAC circuit 29 of the first stage AD conversion unit 201 is different from that in which the DAC circuit 22, the S / H circuit 23, the subtraction circuit 24, and the amplification circuit 25 can be separated from each other. is not. In addition, the circuit configuration of the sample hold unit 10 is not a separate one in which the S / H circuit 11, the S / D conversion circuit 12, and the amplifier circuit 13 can be separated from each other.

第１本実施形態に係るパイプライン型アナログ-デジタル変換器１の機能ブロック図である。It is a functional block diagram of the pipeline type analog-digital converter 1 which concerns on 1st this embodiment. 第１実施形態に係るパイプライン型アナログ-デジタル変換器１に含まれる初段ＡＤ変換部２０１の機能ブロック図である。Pipelined analog according to the first embodiment - it is a functional block diagram of a first-stage AD conversion unit 20 1 included in the digital converter 1. 第１実施形態に係るパイプライン型アナログ-デジタル変換器１の動作を説明するタイミングチャートである。3 is a timing chart for explaining the operation of the pipeline type analog-digital converter 1 according to the first embodiment. 第２実施形態に係るパイプライン型アナログ-デジタル変換器に含まれるサンプルホールド部１０および初段ＡＤ変換部２０１の機能ブロック図である。Pipelined analog according to the second embodiment - it is a functional block diagram of a sample-and-hold unit 10 and the first-stage AD conversion unit 20 1 included in the digital converter. 第３実施形態に係るパイプライン型アナログ-デジタル変換器に含まれる初段ＡＤ変換部２０１の機能ブロック図である。FIG. 10 is a functional block diagram of a first stage AD conversion unit 201 included in a pipeline type analog-digital converter according to a third embodiment. 第３実施形態に係るパイプライン型アナログ-デジタル変換器の動作を説明するタイミングチャートである。It is a timing chart explaining operation | movement of the pipeline type analog-digital converter which concerns on 3rd Embodiment. 第４実施形態に係るパイプライン型アナログ-デジタル変換器に含まれるサンプルホールド部１０および初段ＡＤ変換部２０１の機能ブロック図である。FIG. 10 is a functional block diagram of a sample hold unit 10 and a first stage AD conversion unit 201 included in a pipeline type analog-digital converter according to a fourth embodiment. 第５実施形態に係るパイプライン型アナログ-デジタル変換器に含まれるサンプルホールド部１０および初段ＡＤ変換部２０１の機能ブロック図である。FIG. 10 is a functional block diagram of a sample hold unit 10 and a first stage AD conversion unit 201 included in a pipeline type analog-digital converter according to a fifth embodiment. 第５実施形態に係るパイプライン型アナログ-デジタル変換器に含まれるサンプルホールド部１０および初段ＡＤ変換部２０１の回路の一例を示す図である。It is a diagram illustrating an example of a sample-and-hold unit 10 and the first-stage AD conversion unit 20 1 of the circuit included in the digital converter - pipelined analog according to the fifth embodiment. 従来のパイプライン型アナログ-デジタル変換器１００の機能ブロック図である。2 is a functional block diagram of a conventional pipeline type analog-digital converter 100. FIG. 従来のパイプライン型アナログ-デジタル変換器１００に含まれる初段ＡＤ変換部１２０１の機能ブロック図である。Conventional pipelined analog - is a functional block diagram of a first-stage AD conversion unit 120 1 included in the digital converter 100. 従来のパイプライン型アナログ-デジタル変換器１００の動作を説明するタイミングチャートである。6 is a timing chart for explaining the operation of a conventional pipeline type analog-digital converter 100.

符号の説明Explanation of symbols

１…パイプライン型アナログ-デジタル変換器、１０…サンプルホールド部、１１…Ｓ／Ｈ回路、１２…Ｓ／Ｄ変換回路、１３…増幅回路、２０１〜２０Ｎ…ＡＤ変換部、２１…ＡＤＣ回路、２２…ＤＡＣ回路、２３…Ｓ／Ｈ回路、２４…減算回路、２５…増幅回路、２６…Ｓ／Ｈ回路、２９…ＭＤＡＣ回路、３０…出力部、３１１〜３１Ｎ…ラッチ回路、３２…出力回路。 1 ... pipelined analog - digital converter, 10 ... sample-hold unit, 11 ... S / H circuit, 12 ... S / D conversion circuit, 13 ... amplifier, 20 1 to 20 N ... AD conversion unit, 21 ... ADC Circuit: 22 ... DAC circuit, 23 ... S / H circuit, 24 ... Subtraction circuit, 25 ... Amplification circuit, 26 ... S / H circuit, 29 ... MDAC circuit, 30 ... Output unit, 31 1 to 31 N ... Latch circuit, 32: Output circuit.

Claims (5)

アナログ信号を入力し、このアナログ信号の値（アナログデータ）をホールドして、このホールドしたアナログデータを出力するサンプルホールド部と、
このサンプルホールド部に入力するアナログ信号を入力し、このアナログ信号の値（アナログデータ）をデジタルデータに変換して該デジタルデータを出力するとともに、前記サンプルホールド部から出力されるアナログデータと該デジタルデータとに基づいて当該変換の誤差に応じたアナログデータを出力する初段ＡＤ変換部と、
この初段ＡＤ変換部から出力されるアナログデータを入力し、このアナログデータをデジタルデータに変換して該デジタルデータを出力する第２段以降のＡＤ変換部と、
前記初段ＡＤ変換部および前記第２段以降のＡＤ変換部それぞれから出力されるデジタルデータに基づいて、前記アナログ信号の入力値に対応する値のデジタル信号を出力する出力部と、
を備えることを特徴とするパイプライン型アナログ-デジタル変換器。 A sample hold unit that inputs an analog signal, holds the value of this analog signal (analog data), and outputs the held analog data;
An analog signal to be input to the sample hold unit is input, the value of the analog signal (analog data) is converted into digital data and the digital data is output, and the analog data output from the sample hold unit and the digital A first-stage AD converter that outputs analog data corresponding to the conversion error based on the data;
Input analog data output from the first stage AD converter, convert the analog data into digital data, and output the digital data; second and subsequent AD converters;
An output unit that outputs a digital signal having a value corresponding to an input value of the analog signal, based on digital data output from each of the first-stage AD conversion unit and the second-stage AD conversion unit; and
A pipeline type analog-to-digital converter characterized by comprising: 前記初段ＡＤ変換部が、
前記サンプルホールド部に入力するアナログ信号を入力し、このアナログ信号の値（アナログデータ）をデジタルデータに変換して該デジタルデータを出力するＡＤＣ回路と、
このＡＤＣ回路から出力されるデジタルデータを入力し、このデジタルデータをアナログデータに変換して該アナログデータを出力するＤＡＣ回路と、
前記サンプルホールド部から出力されるアナログデータを入力してホールドし、そのホールドしたアナログデータを出力するＳ／Ｈ回路と、
このＳ／Ｈ回路から出力されるアナログデータから、前記ＤＡＣ回路から出力されるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減算回路と、
この減算回路から出力されるアナログデータを増幅して出力する増幅回路と、
を含むことを特徴とする請求項１記載のパイプライン型アナログ-デジタル変換器。 The first stage AD converter is
An ADC circuit that inputs an analog signal to be input to the sample hold unit, converts the value of the analog signal (analog data) into digital data, and outputs the digital data;
A DAC circuit that inputs digital data output from the ADC circuit, converts the digital data into analog data, and outputs the analog data;
S / H circuit for inputting and holding analog data output from the sample hold unit and outputting the held analog data;
A subtracting circuit that subtracts the analog data output from the DAC circuit from the analog data output from the S / H circuit, and outputs analog data as a result of the subtraction;
An amplifying circuit for amplifying and outputting analog data output from the subtracting circuit;
The pipeline type analog-to-digital converter according to claim 1, comprising: 前記サンプルホールド部が、
シングルエンド信号を前記アナログ信号として入力し、このシングルエンド信号を差動信号に変換して該差動信号を出力するシングル差動変換回路と、
このシングル差動変換回路から出力される差動信号を入力し、この差動信号の値（アナログデータ）をホールドして、このホールドしたアナログデータを出力する第１Ｓ／Ｈ回路と、
を含み、
前記初段ＡＤ変換部が、
前記サンプルホールド部に入力するシングルエンド信号を前記アナログ信号として入力し、このシングルエンド信号の値（アナログデータ）をデジタルデータに変換して該デジタルデータを出力するＡＤＣ回路と、
このＡＤＣ回路から出力されるデジタルデータを入力し、このデジタルデータをアナログデータに変換して該アナログデータを出力するＤＡＣ回路と、
前記サンプルホールド部の前記第１Ｓ／Ｈ回路から出力されるアナログデータを入力してホールドし、そのホールドしたアナログデータを出力する第２Ｓ／Ｈ回路と、
この第２Ｓ／Ｈ回路から出力されるアナログデータから、前記ＤＡＣ回路から出力されるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減算回路と、
この減算回路から出力されるアナログデータを増幅して出力する増幅回路と、
を含む、
ことを特徴とする請求項１記載のパイプライン型アナログ-デジタル変換器。 The sample hold unit is
A single differential conversion circuit that inputs a single-ended signal as the analog signal, converts the single-ended signal into a differential signal, and outputs the differential signal; and
A first S / H circuit that inputs a differential signal output from the single differential conversion circuit, holds a value (analog data) of the differential signal, and outputs the held analog data;
Including
The first stage AD converter is
An ADC circuit that inputs a single-ended signal input to the sample-and-hold unit as the analog signal, converts a value (analog data) of the single-ended signal into digital data, and outputs the digital data;
A DAC circuit that inputs digital data output from the ADC circuit, converts the digital data into analog data, and outputs the analog data;
A second S / H circuit for inputting and holding analog data output from the first S / H circuit of the sample and hold unit, and outputting the held analog data;
A subtracting circuit that subtracts the analog data output from the DAC circuit from the analog data output from the second S / H circuit and outputs analog data as a result of the subtraction;
An amplifying circuit for amplifying and outputting analog data output from the subtracting circuit;
including,
2. The pipeline type analog-digital converter according to claim 1. 前記初段ＡＤ変換部が、
前記サンプルホールド部に入力するアナログ信号を入力し、このアナログ信号の値（アナログデータ）をホールドして、このホールドしたアナログデータを出力する第１Ｓ／Ｈ回路と、
この第１Ｓ／Ｈ回路から出力されるアナログデータを入力し、このアナログデータをデジタルデータに変換して該デジタルデータを出力するＡＤＣ回路と、
このＡＤＣ回路から出力されるデジタルデータを入力し、このデジタルデータをアナログデータに変換して該アナログデータを出力するＤＡＣ回路と、
前記サンプルホールド部から出力されるアナログデータを入力してホールドし、そのホールドしたアナログデータを出力する第２Ｓ／Ｈ回路と、
この第２Ｓ／Ｈ回路から出力されるアナログデータから、前記ＤＡＣ回路から出力されるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減算回路と、
この減算回路から出力されるアナログデータを増幅して出力する増幅回路と、
を含むことを特徴とする請求項１記載のパイプライン型アナログ-デジタル変換器。 The first stage AD converter is
A first S / H circuit for inputting an analog signal to be input to the sample hold unit, holding the value of the analog signal (analog data), and outputting the held analog data;
An ADC circuit that receives analog data output from the first S / H circuit, converts the analog data into digital data, and outputs the digital data;
A DAC circuit that inputs digital data output from the ADC circuit, converts the digital data into analog data, and outputs the analog data;
A second S / H circuit for inputting and holding the analog data output from the sample and hold unit, and outputting the held analog data;
A subtracting circuit that subtracts the analog data output from the DAC circuit from the analog data output from the second S / H circuit and outputs analog data as a result of the subtraction;
An amplifying circuit for amplifying and outputting analog data output from the subtracting circuit;
The pipeline type analog-to-digital converter according to claim 1, comprising: 前記サンプルホールド部が、
アナログ信号を入力し、このアナログ信号の値（アナログデータ）をホールドして、このホールドしたアナログデータを出力する第１Ｓ／Ｈ回路と、
この第１Ｓ／Ｈ回路から出力されるアナログデータを１より大きい増幅率で増幅して出力する第１増幅回路と、
を含み、
前記初段ＡＤ変換部が、
前記サンプルホールド部に入力するアナログ信号を入力し、このアナログ信号の値（アナログデータ）をデジタルデータに変換して該デジタルデータを出力するＡＤＣ回路と、
このＡＤＣ回路から出力されるデジタルデータを入力し、このデジタルデータをアナログデータに変換して該アナログデータを出力するＤＡＣ回路と、
前記サンプルホールド部の前記第１増幅回路から出力されるアナログデータを入力してホールドし、そのホールドしたアナログデータを出力する第２Ｓ／Ｈ回路と、
この第２Ｓ／Ｈ回路から出力されるアナログデータから、前記ＤＡＣ回路から出力されるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減算回路と、
この減算回路から出力されるアナログデータを増幅して出力する第２増幅回路と、
を含む、
ことを特徴とする請求項１記載のパイプライン型アナログ-デジタル変換器。 The sample hold unit is
A first S / H circuit that inputs an analog signal, holds the value of the analog signal (analog data), and outputs the held analog data;
A first amplifier circuit that amplifies the analog data output from the first S / H circuit at an amplification factor greater than 1 and outputs the amplified data;
Including
The first stage AD converter is
An ADC circuit that inputs an analog signal to be input to the sample hold unit, converts the value of the analog signal (analog data) into digital data, and outputs the digital data;
A DAC circuit that inputs digital data output from the ADC circuit, converts the digital data into analog data, and outputs the analog data;
A second S / H circuit for inputting and holding the analog data output from the first amplifier circuit of the sample and hold unit, and outputting the held analog data;
A subtracting circuit that subtracts the analog data output from the DAC circuit from the analog data output from the second S / H circuit and outputs analog data as a result of the subtraction;
A second amplifying circuit for amplifying and outputting analog data output from the subtracting circuit;
including,
2. The pipeline type analog-digital converter according to claim 1.
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