JP2006221105A

JP2006221105A - 入力装置及び入力方法

Info

Publication number: JP2006221105A
Application number: JP2005036781A
Authority: JP
Inventors: Shoichiro Nishimura; 昭一郎西村
Original assignee: Funai Electric Co Ltd
Current assignee: Funai Electric Co Ltd
Priority date: 2005-02-14
Filing date: 2005-02-14
Publication date: 2006-08-24

Abstract

【課題】電子機器に搭載された、アナログ電圧信号が入力されるＡ／Ｄ入力ポートの数が限られたＣＰＵに、当該Ａ／Ｄ入力ポート数よりも多いアナログ電圧信号を入力可能にする電源回路及びプラズマディスプレイを提供することを目的とする。
【解決手段】電子機器２０に設けられるＣＰＵ２３のＡ／Ｄ入力ポートＧ，Ｈに接続される入力装置２４は、電圧が入力される４系統の入力端子Ａ，Ｂ，Ｃ，Ｄと、電圧が出力される２系統の出力端子Ｅ，Ｆと、４系統の前記入力端子を２×２に分けた２入力端子群Ｘ，Ｙ各々に２系統の前記出力端子Ｅ，Ｆの個々を各々割り当て、各入力端子群内の２系統の入力端子における何れか１つを適宜選択し、割り当てた１系統の出力端子間で所望のタイミングで切り換え接続する切換手段２４ｂとから成り、４系統の電圧を、前記入力装置２４を介してＣＰＵ２３の２つのＡ／Ｄ入力ポートＧ，Ｈに適宜並立して入力せしめる。
【選択図】図３

Description

本発明は、電子機器に設けられるＣＰＵのＡ／Ｄ入力ポートに接続される入力装置を備えた電源回路、及び電源回路から供給される電圧値を監視制御を制御するＣＰＵのＡ／Ｄ入力ポートに接続される入力装置を備えたプラズマディスプレイに関する。

近年、半導体技術や電子技術の伸展を背景に、各種電子機器においては高機能化が図られている。こうした高機能化のために、電子機器が有する各種構成回路や部品の数は増加の一途を辿っている。

ところで、この各種構成回路や部品等は、通常、ＣＰＵ（中央演算処理装置）による処理制御が成されることが多い。このため、ＣＰＵにはＡ／Ｄ入力ポートが備えられ、各種構成回路や部品制御するために出力されるアナログの電圧信号を当該Ａ／Ｄ入力ポートより入力し、演算処理を行うことで、制御するようになっている。

ＣＰＵに設けられるこのＡ／Ｄ入力ポートは、廉価な汎用タイプのものであれば、一般に１ＣＰＵあたりで２系統程度を備えることが多い。しかしその一方、搭載される電子機器においては、前記したように、制御を必要とする各種構成回路や部品の数が増加し、これに対応するためのＣＰＵに備えるＡ／Ｄ入力ポート数が足りなくなる場合がある。

こうした場合の対策としては、ＣＰＵを複数搭載し、分散して入力制御を行ったり、或いは備えるＡ／Ｄ入力ポート数の多いタイプの高価なＣＰＵを採用したりすることが一般的だった。しかし、こうした方法は、コストアップに繋がり易いという問題を抱えていた。

一方、特開２００４−１４５８２９号公報（引用文献１）に開示されているように、ＣＰＵに備わる各ポートを適宜、入出力用に切り換えることでポートを有効利用するような構成が知られている。

即ち、引用文献１では、ＣＰＵの一部のポートと入力端子間にＣＰＵからの制御信号で開閉するスイッチ回路を設け、当該スイッチ回路を閉にしたときにはポートを入力用として入力端子からのシリアルデータを入力可能とする一方、スイッチ回路を開にしたときにはポートを出力用として、ポートからの分岐路を経由して出力回路へシリアルデータを出力可能としている。
特開２００４−１４５８２９号公報

しかしながら、こうした引用文献１のような構成では、ＣＰＵのポートをシリアルデータの入力用と出力用とに適宜切り換えることができるだけであるので、前述したアナログ電圧信号を入力するＣＰＵのＡ／Ｄ入力ポート数が不足するという問題を解決することはできなかった。

本発明は、上記課題にかんがみてなされたもので、電子機器に搭載された、アナログ電圧信号が入力されるＡ／Ｄ入力ポートの数が限られたＣＰＵに、当該Ａ／Ｄ入力ポート数よりも多いアナログ電圧信号を入力可能にする電源回路及びプラズマディスプレイを提供することを目的とする。

上記問題を解決する為に請求項１に記載の発明は、電源回路から供給される電圧値を監視制御を制御するＣＰＵのＡ／Ｄ入力ポートに接続される入力装置を備えたプラズマディスプレイであって、当該入力装置は、電圧が入力される４系統の入力端子と、
電圧が出力される２系統の出力端子と、制御信号が入力される制御信号入力端子と、
４系統の前記入力端子を２×２に分けた２入力端子群各々に２系統の前記出力端子の個々を各々割り当て、各入力端子群内の２系統の入力端子における何れか１つを適宜選択し、割り当てた１系統の出力端子のとの間で前記制御信号入力端子から入力された制御信号に基づき、予め定めた所望のタイミングで切り換え接続可能な切換手段とから成るアナログスイッチであり、該アナログスイッチの４系統の入力端子には、入力される４系統の電圧を分圧回路により所定の電圧値に降圧する降圧手段が各々接続され、前記ＣＰＵは、２つのＡ／Ｄ入力ポートと、制御信号が出力される制御信号出力ポートとを有し、４つの被駆動回路を駆動するため電源回路から供給される電圧値を常時監視制御するために、当該電源回路から供給され、前記降圧手段を介して降圧された４系統の電圧を、前記アナログスイッチを介して２つのＡ／Ｄ入力ポートに適宜入力すると同時に、予め定めた所望のタイミングである１０ｍｓ毎に前記アナログスイッチの切換手段を逐次切り換え制御する制御信号を前記制御信号出力ポートからアナログスイッチに出力し、前記アナログスイッチは、ＣＰＵから前記制御信号入力端子に入力される前記制御信号に基づき、前記切換手段を所望のタイミングである１０ｍｓ毎に逐次切り換え、前記２入力端子群内の２系統の入力端子に各々入力される２系統の電圧を、割り当てられた１系統の出力端子を介して前記ＣＰＵの１つのＡ／Ｄ入力ポートに並立して入力することでＡ／Ｄ入力ポートを増設せしめる構成としている。

上記のように構成した請求項１に記載の発明によれば、アナログスイッチの４系統の入力端子の２×２に分けた２入力端子群各々において、２系統の入力端子と、割り当てられた１系統の出力端子との間で、切換手段により１０ｍｓ毎に逐次切換接続制御される。

従って、プラズマディスプレイの電源回路から４つの被駆動回路に供給される４系統の電圧は、降圧後、アナログスイッチを介してＣＰＵの２系統のＡ／Ｄ入力ポートに並立して入力されることになり、Ａ／Ｄ入力ポートが増加する。

請求項２に記載の発明は、電子機器に設けられるＣＰＵのＡ／Ｄ入力ポートに接続される入力装置を備えた電源回路であって、当該入力装置は、電圧が入力される複数の系統の入力端子と、電圧が出力される前記入力端子よりも少ない系統の出力端子と、
制御信号が入力される制御信号入力端子と、複数の系統の前記入力端子を前記出力端子の系統数と同じ端子群数となるように分けて、当該各入力端子群各々に１系統の前記出力端子づつを各々割り当て、各入力端子群内の複数系統の入力端子における何れか１つを適宜選択し、割り当てた１系統の出力端子のとの間で予め定めた所望のタイミングで切り換え接続可能な切換手段とから成るアナログスイッチであり、前記ＣＰＵは電子機器内の電源回路より他の構成回路に入力される電圧の系統数よりも少ないＡ／Ｄ入力ポートと、制御信号が出力される制御信号出力ポートとを有し、前記アナログスイッチを介して当該Ａ／Ｄ入力ポートに電圧を適宜入力すると同時に、予め定めた所望のタイミングで前記アナログスイッチの切換手段を逐次切り換え制御する制御信号を前記制御信号出力ポートからアナログスイッチに出力し、前記アナログスイッチは、ＣＰＵから前記制御信号入力端子に入力される前記制御信号に基づき、前記切換手段を所望のタイミングで逐次切り換え、前記入力端子群内の複数系統の入力端子に各々入力される複数系統の電圧を、割り当てられた１系統の出力端子を介して前記ＣＰＵの１つのＡ／Ｄ入力ポートに並立して入力することでＡ／Ｄ入力ポートを増設せしめる構成としている。

上記のように構成した請求項２に記載の発明によれば、アナログスイッチの複数の系統の入力端子の出力端子の系統数と同じになるように分けた入力端子群各々において、複数の系統の入力端子と、割り当てられた１系統の出力端子との間で、切換手段により所望のタイミングで逐次切換接続制御される。

従って、電子機器の構成回路より制御のために入力される電圧は、アナログスイッチを介してＣＰＵの当該電圧の系統数よりも少ない系統数のＡ／Ｄ入力ポートに並立して入力されることになり、Ａ／Ｄ入力ポートが増加する。。

請求項３に記載の発明は、前記アナログスイッチの複数の系統の入力端子を前記出力端子の系統数と同じ端子群数となるように分けた端子群内の入力端子は２系統、或いは３系統であり、当該２系統、或いは３系統の入力端子と、割り当てられた１系統の出力端子間を、前記切り換え手段により予め定めた所望のタイミングで切り換え接続する構成としている。

上記のように構成した請求項３に記載の発明によれば、前記アナログスイッチにおいて分けられた１入力端子群内の系統数は２系統、或いは３系統であり、当該２系統、或いは３系統の入力端子と、割り当てられた１系統の出力端子間で、請求項２同様、切換手段により所望のタイミングで逐次切換接続制御される。

従って、電子機器の構成回路より制御のために入力される電圧は、アナログスイッチを介してＣＰＵの当該電圧の系統数の１／２、或いは１／３の系統数のＡ／Ｄ入力ポートに並立して入力されることになり、Ａ／Ｄ入力ポートが増加する。

請求項４に記載の発明は、前記アナログスイッチは、電圧が入力される４系統の入力端子と、電圧が出力される２系統の出力端子と、４系統の前記入力端子を２×２に分けた２入力端子群各々に２系統の前記出力端子の個々を各々割り当て、各入力端子群内の２系統の入力端子における何れか１つを適宜選択し、割り当てた１系統の出力端子のとの間で予め定めた所望のタイミングで切り換え接続可能な切換手段とから成り、前記アナログスイッチの４系統の入力端子には、入力される４系統の電圧を分圧回路により所定の電圧値に降圧する降圧手段が各々接続され、前記電子機器はプラズマディスプレイであり、前記ＣＰＵは、前記他の構成回路としての４つの被駆動回路を駆動するため前記プラズマディスプレイ内の電源回路から供給される電圧値を常時監視制御するために、当該電源回路から供給され、前記降圧手段を介して降圧された４系統の電圧を、前記アナログスイッチを介して２つのＡ／Ｄ入力ポートに適宜入力すると同時に、予め定めた所望のタイミングである１０ｍｓ毎に前記アナログスイッチの切換手段を逐次切り換え制御する制御信号を前記制御信号出力ポートからアナログスイッチに出力し、前記アナログスイッチは、ＣＰＵから前記制御信号入力端子に入力される前記制御信号に基づき、前記切換手段を所望のタイミングである１０ｍｓ毎に逐次切り換え、前記入力端子群内の２系統の入力端子に各々入力される２系統の電圧を、割り当てられた１系統の出力端子を介して前記ＣＰＵの１つのＡ／Ｄ入力ポートに並立して入力することでＡ／Ｄ入力ポートを増設せしめる構成としている。

上記のように構成した請求項４に記載の発明によれば、アナログスイッチの４系統の入力端子の２×２に分けた２入力端子群各々において、２系統の入力端子と、割り当てられた１系統の出力端子との間で、切換手段により１０ｍｓ毎に逐次切換接続制御される。

従って、請求項１同様に、プラズマディスプレイの電源回路から４つの制御回路に供給される４系統の電圧は、降圧後、アナログスイッチを介してＣＰＵの２系統のＡ／Ｄ入力ポートに並立して入力されることになり、Ａ／Ｄ入力ポートが増加する。

請求項１或いは請求項５に記載の発明によれば、プラズマディスプレイの電源回路から４つの制御回路に供給される４系統の電圧は、降圧後、アナログスイッチを介してＣＰＵの２系統のＡ／Ｄ入力ポートに並立して入力し得るので、ＣＰＵを複数搭載し、分散して入力制御を行ったり、或いは備えるＡ／Ｄ入力ポート数の多いタイプの高価なＣＰＵを採用したりする必要がなく、低コストで高機能の処理制御を行い得る。

請求項２に記載の発明は、電子機器の構成回路より制御のために入力される電圧は、アナログスイッチを介してＣＰＵの当該電圧の系統数よりも少ない系統数のＡ／Ｄ入力ポートに並立して入力し得るので、ＣＰＵを複数搭載し、分散して入力制御を行ったり、或いは備えるＡ／Ｄ入力ポート数の多いタイプの高価なＣＰＵを採用したりする必要がなく、低コストで高機能の処理制御を行い得る。

請求項３に記載の発明は、電子機器の構成回路より制御のために入力される電圧は、アナログスイッチを介してＣＰＵの当該電圧の系統数の１／２、或いは１／３の系統数のＡ／Ｄ入力ポートに並立して入力し得るので、ＣＰＵを複数搭載し、分散して入力制御を行ったり、或いは備えるＡ／Ｄ入力ポート数の多いタイプの高価なＣＰＵを採用したりする必要がなく、低コストで高機能の処理制御を行い得る。

請求項４に記載の発明は、請求項１同様に、プラズマディスプレイの電源回路から４つの制御回路に供給される４系統の電圧は、降圧後、アナログスイッチを介してＣＰＵの２系統のＡ／Ｄ入力ポートに並立して入力し得るので、ＣＰＵを複数搭載し、分散して入力制御を行ったり、或いは備えるＡ／Ｄ入力ポート数の多いタイプの高価なＣＰＵを採用したりする必要がなく、低コストで高機能の処理制御を行い得る。

以下、本発明を具体化した実施例について説明する。

本実施例では、電子機器がプラズマディスプレイＴＶである場合を例に説明する。図１は、本実施例の入力装置が搭載される電子機器としてのプラズマディスプレイＴＶ（ＰＤＰ）２０を説明するブロック図である。

同図において、プラズマディスプレイＴＶ２０は、アンテナ２０ａからの周波数信号を入力するチューナ部２０ｂを備えている。ＣＰＵ２０ｃに制御された当該チューナ部２０ｂは、例えばシンセサイザ方式のチューナの構成とされ、選局制御信号としてＰＬＬデータ、即ち、ＰＬＬグループにおける可変分周回路の分周比のデータが与えられる。

チューナ部２０ｂからの出力は、ＣＰＵ２０ｃに制御されたクロマＩＣ２０ｄに供給される。クロマＣＩ２０ｄは入力された当該ビデオ信号のデジタル信号への変換処理、映像信号と音声信号の分離、インターレース形式の映像信号のプログレッシブ形式の映像信号への変換等の所定の信号処理を行う。

クロマＩＣ２０ｄで分離された音声信号は、アンプ２０ｅを介して増幅され、スピーカー２０ｆにて音声が出力される。

所定の信号処理が行われた前記画像データはスケーラー２０ｇに入力されて、補間処理が成され、後述するプラズマディスプレイパネル２１ａに表示可能なように画素数が整合される。

フレームメモリ２０ｉは、上記の信号処理、及び補間処理が施された一表示画面（フレーム）毎の映像信号データを一時的に格納するためのものであり、後述する駆動ドライバ２１ｂを介してプラズマディスプレイパネル２１ａに出力、表示される。

プラズマディスプレイパネル２１ａには、図２に示すようにＸ方向電極２１ｂ２とＹ方向電極２１ｂ１とがマトリックス状に設けられ、例えば、WXGA（1366×768ピクセル）の画素を備え、オンまたはオフというように２値的に発光を行う表示装置である。そして、所定の発光回数を輝度重みとして有する所定数（例えば、１０個）のサブフィールドの発光の合計で階調が表現されて、中間調表示を行う。

駆動ドライバ２１ｂは、プラズマディスプレイパネル２１ａにマトリックス状に設けられた前記両電極２１ｂ１，２１ｂ２に、フレームメモリ２０ｉに格納されたフレームデータに応じて発生させたデータパルスを印加し、所定のセルを発光制御する。

尚、駆動ドライバ２１ｂとプラズマディスプレイパネル２１ａとで、プラズマディスプレイパネルモジュール２１が構成される。

又、プラズマディスプレイＴＶ２０には、商用電源であるＡＣ１００Ｖが、後述する構成回路としての各電源回路に供給される。

本実施例におけるプラズマディスプレイＴＶ２０には、図１に示すとおり、主な電源回路としてＶｐｆｃ２２ａ，Ｖｓｕｓ２２ｂ，Ｖａｄｒｅｓｓ２２ｃ，Ｖｓｅｔ２２ｄ，Ｖｓｃａｎ２２ｅ，Ｖｅｒａｓｅ２２ｆ，Ｖａｕｄｉｏ２２ｇ，Ｖｓｔａｎｂｙ２２ｈの８つが設けられている。

Ｖｐｆｃ（パワーファクタコントローラ）２２ａは、後述する通りＶｓｕｓ２２ｂ，及びＶａｄｒｅｓｓ２２ｃの２つの電源回路に所定の電源電圧を調整、供給するための電源回路である。Ｖｓｕｓは、Ｓｕｓｔａｉｎ（維持）回路の電源電圧を調整、供給するための電源回路である。Ｖａｄｒｅｓｓ２２ｃは、後述する通りＡｄｄｒｅｓｓ電源Ｖｓｅｔ２２ｄ，Ｖｓｃａｎ２２ｅ，Ｖｅｒａｓｅ２２ｆの４つの電源回路に所定の電源電圧を調整、供給するための電源回路である。Ｖａｕｄｉｏ２２ｇは、被駆動回路としての前記アンプ２０ｅに所定の電源電圧を調整、供給するための電源回路である。Ｖｓｔａｎｂｙ２２ｈは、被駆動回路としてのＣＰＵ２０ｃに待機状態時に所定の電源電圧を調整、供給するための電源回路である。

Ｖｓｅｔ２２ｄは、駆動回路のＲＥＳＥＴの電源電圧を調整、供給するための電源回路である。Ｖｓｃａｎ２２ｅは、Ｓｃａｎ（走査）回路の電源電圧を調整、供給するための電源回路である。Ｖｅｒａｓｅ２２ｆは、Ｅｒａｓｅ（消去）回路の電源電圧を調整、供給するための電源回路である。

供給されたＡＣ１００Ｖは、まずＶｐｆｃ２２ａ，Ｖａｕｄｉｏ２２ｇ，Ｖｓｔａｎｂｙ２２ｈの３つの電源回路に供給される。

Ｖｐｆｃ２２ａでは、入力されたＡＣ１００Ｖを整流、昇圧してＤＣ＋３８５Ｖの電圧に調整し、Ｖｓｕｓ２２ｂ，及びＶａｄｒｅｓｓ２２ｃの２つの電源回路に供給する。これを受け、Ｖｓｕｓ２２ｂはＤＣ＋２００Ｖに、Ｖａｄｒｅｓｓ２２ｃはＤＣ＋６０Ｖに降圧する。Ｖｓｕｓ２２ｂは、当該ＤＣ＋２００Ｖを上記した所定の被駆動回路に供給する。

Ｖａｄｒｅｓｓ２２ｃでは更に、当該ＤＣ＋？？？ＶをＶｓｅｔ２２ｄ，Ｖｓｃａｎ２２ｅ，Ｖｅｒａｓｅ２２ｆの３つの電源回路に供給する。３つの電源回路Ｖｓｅｔ２２ｄ，Ｖｓｃａｎ２２ｅ，Ｖｅｒａｓｅ２２ｆは供給された当該ＤＣ＋６０Ｖを、各々、ＤＣ＋１０５Ｖ，ＤＣ−２２２Ｖ，ＤＣ＋８５Ｖに降圧し、上記した各所定の被駆動回路に供給する。

一方、Ｖａｕｄｉｏ２２ｇは供給されたＡＣ１００Ｖを整流、降圧してＤＣ＋２１Ｖに調整し、被駆動回路としての前記アンプ２０ｅに供給する。Ｖｓｔａｎｂｙ２２ｈは供給されたＡＣ１００Ｖを整流、降圧してＤＣ＋５Ｖに調整し、被駆動回路としてのＣＰＵ２０ｃに待機状態時に供給する。

ところで、プラズマディスプレイＴＶ２０は、その構造上、駆動時にはプラズマディスプレイパネルモジュール２１に高電圧の印加が必要となる。その結果、前記各被駆動回路に供給される電源電圧値が所望の値に収まっていないと、プラズマディスプレイパネル２１ａ内に設けられる各発光素子が焼損し易い傾向にある。従って、各被駆動回路に供給される電源電圧値が所望の値に正確に収まるように制御する必要があった。

そこで、図３に示すように、第２のＣＰＵ２３により、各被駆動回路に供給される駆動電圧を常時、監視制御している。即ち、本実施例では、前記８つの電源回路のうち、特に重要なＶａｄｒｅｓｓ２２ｃ，Ｖｓｅｔ２２ｄ，Ｖｓｃａｎ２２ｅ，Ｖｅｒａｓｅ２２ｆの４つの電源回路から各々出力される駆動電圧について、後述する降圧手段２５により第２のＣＰＵ２３への入力に適した電圧に適宜降圧した上で、第２のＣＰＵ２３に入力し、当該第２のＣＰＵ２３で各電源回路が出力する駆動電圧が所定の電圧値になっていることを監視制御している。

ところで、前記第２のＣＰＵ２３は、Ａ／Ｄ入力ポートをＧとＨの２つしか備えていない。一方、前述の通り、本実施例において当該第２のＣＰＵ２３で監視制御する必要のある駆動電圧はＶａｄｒｅｓｓ２２ｃ，Ｖｓｅｔ２２ｄ，Ｖｓｃａｎ２２ｅ，Ｖｅｒａｓｅ２２ｆの４系統ある。従って、そのままでは第２のＣＰＵのＡ／Ｄ入力ポートが不足し、入力できない。

このようなＡ／Ｄ入力ポート数よりも多い入力を切り換えて行う、従来より知られている公知技術としては、例えば図４に示すような分圧回路を利用するものがある。この公知技術によれば、各入力の前段に設けられたＲ１〜Ｒ４の抵抗分圧比を予め異なるように設定しておくことで、各スイッチＳＷ１〜ＳＷ３の何れが切り換えられて入力が成されたのかが、その入力電圧値を観ることで推定できる。

しかし、この公知技術では、予め決まった電圧値のＯＮ／ＯＦＦしか入力判別することができず、前述したような電源回路から供給される駆動電圧が所定電圧になっているか否かの監視制御を行うような入力には適用できない。

そこで、本実施例においては、第２のＣＰＵ２３のＡ／Ｄ入力ポートＧ，Ｈと前記降圧手段２５との間に、電源回路が有する入力装置としてのアナログスイッチ２４を介在させることで、ＣＰＵ数を増やしたり、或いはＡ／Ｄ入力ポート数の多い高価なＣＰＵを用いることなく、Ａ／Ｄ入力ポート数よりも多い系統数の監視電圧の並立した入力を可能としている。

即ち、前記アナログスイッチ２４は、電圧が入力される４系統の入力端子Ａ，Ｂ，Ｃ，Ｄと、電圧が出力される２系統の出力端子Ｅ，Ｆと、後述する第２のＣＰＵ２３から入力される制御信号を入力する制御信号入力端子２４ａとを備える。当該入力端子Ａ，Ｂ，Ｃ，Ｄは、入力端子Ａ＆ＢとＣ＆Ｄの２×２に分けられて、前者を第１の入力端子群Ｘ、後者を第２の入力端子群Ｙとして設定され、両入力端子群Ｘ，Ｙ各々に、前記２系統の出力端子Ｅ，Ｆが１つづつ、割り当てられる。

又、アナログスイッチ２４は、４系統の入力端子の前記各入力端子群Ｘ（ｏｒＹ）内の何れか一方の入力端子と、当該各入力端子群Ｘ（ｏｒＹ）に割り当てられた各出力端子Ｅ（ｏｒＦ）との間を適宜、切り換え接続可能な切換手段２４ｂを備えている。当該切換手段２４ｂは前記制御手段入力端子２４ａより入力した第２のＣＰＵ２３からの制御信号に基づき、予め定めた所望のタイミングで切り換えを行う。即ち、入力端子群Ｘにおいては、出力端子Ｅが入力端子Ａ或いはＢの何れか一方に接続されるように切り換える一方、入力端子群Ｙにおいては、出力端子Ｆが入力端子Ｃ或いはＤの何れか一方に接続されるように切り換える。

前記降圧手段２５は、本実施例では分圧回路により構成される。例えば、アナログスイッチのＶｓｅｔから供給される駆動電圧ＤＣ＋１０５Ｖを入力する入力端子Ｄの前段には、図５に示すように、例えば４９０ｋΩ，１０ｋΩの２種類の抵抗が直列に接続されると同時に、両抵抗間が入力端子Ｄに接続され、当該入力端子Ｄに入力される電圧が１／１０の２Ｖ程度となるように降圧、調整される。

尚、本実施例では、例えば電源回路Ｖａｄｒｅｓｓ２２ｃ，Ｖｓｅｔ２２ｄから入力される電源電圧が前記降圧手段２５を介して、各々アナログスイッチ２４の入力端子Ａ，Ｂに、電源回路Ｖｓｃａｎ２２ｅ，Ｖｅｒａｓｅ２２ｆから入力される電源電圧が前記降圧手段２５を介して、各々アナログスイッチ２４の入力端子Ｃ，Ｄに各々接続されている。又、前記入力端子Ａ，Ｂから成る入力端子群Ｘは、出力端子Ｅに割り当てられ、第２のＣＰＵ２３のＡ／Ｄ入力ポートＧに接続される一方、前記入力端子Ｃ，Ｄから成る入力端子群Ｙは、出力端子Ｆに割り当てられ、第２のＣＰＵ２３のＡ／Ｄ入力ポートＨに接続される。

前記第２のＣＰＵ２３は、アナログスイッチ２４の前記切換手段２４ｂを予め定めた所望のタイミングで切り換えるために、制御制御信号を制御信号出力ポート２３ａよりアナログスイッチ２４の制御信号入力端子２４ａに出力する。当該制御信号は、例えば＋５の電圧信号である。又、予め定めた当該所望のタイミングは、本実施例では、例えば１０ｍｓである。

当該第２のＣＰＵ２３がＡ／Ｄ入力ポートＧ，Ｈより入力された電圧信号から異常の有無を判別する際のタイミングは、３回連続して予め設定した電圧の基準範囲を外れた場合としている。これは、一般家庭に供給される商用電源ＡＣ１００Ｖに含まれるノイズを考慮した設定である。

即ち、商用電源には、通常、ノイズが含まれており、それに起因した電圧変動が頻繁に生じ得る。この電圧変動は、多くの場合、約６０ｍｓ未満程度の周期で生じる。従って、アナログスイッチ２４の前記切換手段２４ｂによる切換のタイミングが、１０ｍｓである場合、切換手段２４ｂによる切換によりアナログスイッチ２４の各入力端子群内の２系列の入力端子の何れか一方から他方に切り替わった後に再度、元の入力端子側に戻るのには１０ｍｓ×２＝２０ｍｓ必要となる。従って、前述した商用電源に含まれる６０ｍｓ未満の周期で生じるノイズによる誤異常検出を排除するためには、切換手段２４ｂの１往復２０ｍｓを３回連続した異常検出を真の異常検出とする必要がある。

尚、この誤異常検出を排除するための回数設定は、切換手段２４ｂの切り換えのタイミングの設定時間に応じて、適宜、変更し得る。

図６に、第２のＣＰＵ２３からアナログスイッチ２４の制御信号入力端子２４ａに入力される制御信号と、アナログスイッチ２４の入力端子群Ｘにおける両入力端子Ａ，Ｂの切り換えの各タイミングを説明するタイミングチャートを示す。

同図において、ｍは第２のＣＰＵ２３のＡ／Ｄ入力ポートＧに入力される、Ｖａｄｒｅｓｓ２２ｃからの入力電圧、ｎはＶｓｅｔ２２ｄからの入力電圧、ｐはアナログスイッチ２４の制御信号入力端子２４ａに入力される制御信号を表す。

区間Ｔ１においては、ｐに示すように第２のＣＰＵ２３からの制御信号の入力電圧はＬｏであり、切換手段２４ｂは入力端子Ａと出力端子Ｅとを接続した状態となっており、ｍに示すＶａｄｒｅｓｓ２２ｃからの入力電圧はＨｉとなる一方、ｎに示すＶｓｅｔ２２ｄからの入力電圧はＬｏとなっている。

この状態が１０ｍｓ継続すると区間Ｔ２に移り、ｐに示すように第２のＣＰＵ２３からの制御信号の入力電圧はＨｉに切り替わり、これを受けて切換手段２４ｂは入力端子Ｂと出力端子Ｅとを接続した状態に切り替え、ｍに示すＶａｄｒｅｓｓ２２ｃからの入力電圧はＬｏとなる一方、ｎに示すＶｓｅｔ２２ｄからの入力電圧はＨｉとなる。以降、１０ｍｓ毎に同様の切り換えと入出力状態が繰り返される。

以上に説明したように、本実施例における入力装置においては、プラズマディスプレイＴＶ２０の電源回路から各被駆動回路に供給される駆動電圧の電圧信号を、アナログスイッチ２４を介して、第２のＣＰＵ２３のＡ／Ｄ入力ポートＧ，Ｈに入力するようにしたので、２系統しかない当該Ａ／Ｄ入力ポートＧ，Ｈに、倍の４系統の電圧信号を並立して入力制御することが可能になった。
この結果、ＣＰＵを追加配置したり、Ａ／Ｄ入力ポート数の多い高価なＣＰＵを採用する必要なくＡ／Ｄ入力ポート数を実質的に増設せしめ、低コストで高度な電源電圧制御を行い得る電源回路、及びプラズマディスプレイを提供できる。

尚、本願発明は本実施例の構成に限定されるものではなく、以下に列記する構成について、適宜変更可能である。

１．本実施例におけるアナログスイッチでは、入力端子を４系統、出力端子を２系統とし、当該４系統を２×２の入力端子群に分け、各入力端子群に出力端子を１系統づつ割り当てて、切換手段は各入力端子内の２系統の入力端子を逐次切り換えて、出力端子と適宜接続するようにしているが、この各系統数は一例に過ぎず、限定はされない。

例えば、アナログスイッチの入力端子を６系統、出力端子は２系統とし、当該６系統を３×２の２入力端子群に分け、各入力端子群に出力端子を１系統づつ割り当てて、切換手段は各入力端子群内の３系統の入力端子を逐次切り換えて、出力端子と適宜接続するようにしても良い。

更にこの場合、実施例同様にプラズマディスプレイＴＶに適用するのであれば、アナログスイッチの６系統の入力端子には、Ｖａｄｒｅｓｓ，Ｖｓｅｔ，Ｖｓｃａｎ，Ｖｅｒａｓｅの４系統の他に、例えばＶｐｆｃ，Ｖｓｕｓの２つの電源回路を追加し、各電源回路から出力される電圧信号を入力制御させるようにしても良い。

２．本実施例におけるアナログスイッチでは、２つの入力端子群には、各々にＶａｄｒｅｓｓとＶｓｅｔ、及びＶｓｃａｎとＶｅｒａｓｅを割り付けているが、この組合せに限定はされず、当該４つの電源回路間で変更可能である。

更に、アナログスイッチの入力端子群は、全て同じ系統数である必要は必ずしも無く、例えば、一方の入力端子群では２系統の入力端子間を逐次切り換えるようにする一方、他方の入力端子群では３系統の入力端子間を逐次切り換えるといったように適宜、変更可能しても良い。

３．第２のＣＰＵで監視制御する電源回路は、本実施例におけるＶａｄｒｅｓｓ，Ｖｓｅｔ，Ｖｓｃａｎ，Ｖｅｒａｓｅに限定はされず、他の電源回路に適宜変更可能である。

４．ＣＰＵのＡ／Ｄ入力ポート数は、２系統に限定されず、１系統、或いは３系統以上のＡ／Ｄ入力ポートを有するＣＰＵに適用しても良い。この場合、アナログスイッチの入力端子、及び出力端子も必要に応じて適宜変更する。

５．アナログスイッチに入力する電圧信号は、本実施例におけるような電源電圧に限定はされず、他の各種、制御信号等を入力する場合にも適用可能である。

６．アナログスイッチの切換手段が切り換えるタイミングは、本実施例における１０ｍｓに限定はされず、適宜変更可能である。更に、各入力端子群全てに共通のタイミングである必要は必ずしも無く、例えば一方の入力端子群において切り換えるタイミングは１０ｍｓ、他方の入力端子群において切り換えるタイミングは３０ｍｓというように、異なる設定を行っても良い。更に、同じ端子群内の各入力端子間でも、切り換えるタイミングを異なるようにしても良い。例えば、一方の入力端子側に入力される信号の変動が少ない一方、他方の入力端子側に入力される信号の変動は多いような場合、一方の入力端子側が接続されている時間を短くする一方、他方の入力端子側が接続されている時間をより長くするような切り換えのタイミングに設定する構成が挙げられる。

７．アナログスイッチを適用する電子機器は、本実施例におけるプラズマディスプレイＴＶに限定はされず、他の各種電子機器に適用可能である。

８．アナログスイッチの入力端子前段に接続される降圧手段は、本実施例における分圧回路に限定はされず、降圧可能な他の回路等によっても良い。

９．アナログスイッチの入力端子前段に接続される降圧手段は、入力する電圧が降圧不要な電子機器に適用する場合には、省略可能である。

１０．本実施例に記載されている、アナログスイッチに入力される電圧値、電源回路より供給される電圧値は一例に過ぎず、適宜変更し得る。

電子機器に搭載された、アナログ電圧信号が入力されるＡ／Ｄ入力ポートの数が限られたＣＰＵに、当該Ａ／Ｄ入力ポート数よりも多いアナログ電圧信号を入力可能にする電源回路及びプラズマディスプレイを提供する。

本発明の実施例１を説明するブロック図である。本発明の実施例１を説明するブロック図である。本発明の実施例１を説明するブロック図である。本発明の実施例１を説明する回路図である。本発明の実施例１を説明する回路図である。本発明の実施例１を説明するタイミングチャートである。

符号の説明

２０…プラズマディスプレイとしてのプラズマディスプレイＴＶ
２２ｃ…電源回路としてのＶａｄｒｅｓｓ
２２ｄ…電源回路としてのＶｓｅｔ
２２ｅ…電源回路としてのＶｓｃａｎ
２２ｆ…電源回路としてのＶｅｒａｓｅ
２３…ＣＰＵとしての第２のＣＰＵ
２３ａ…制御信号出力ポート
２４…電源回路が有する入力装置としてのアナログスイッチ
２４ａ…制御信号入力端子
２４ｂ…切換手段
２５…降圧手段
Ａ…４系統の入力端子
Ｂ…４系統の入力端子
Ｃ…４系統の入力端子
Ｄ…４系統の入力端子
Ｅ…２系統の出力端子
Ｆ…２系統の出力端子
Ｇ…Ａ／Ｄ入力ポート
Ｈ…Ａ／Ｄ入力ポート
Ｘ…入力端子群
Ｙ…入力端子群

Claims

電源回路から供給される電圧値を監視制御を制御するＣＰＵのＡ／Ｄ入力ポートに接続される入力装置を備えたプラズマディスプレイであって、
当該入力装置は、
電圧が入力される４系統の入力端子と、
電圧が出力される２系統の出力端子と、
制御信号が入力される制御信号入力端子と、
４系統の前記入力端子を２×２に分けた２入力端子群各々に２系統の前記出力端子の個々を各々割り当て、各入力端子群内の２系統の入力端子における何れか１つを適宜選択し、割り当てた１系統の出力端子のとの間で前記制御信号入力端子から入力された制御信号に基づき、予め定めた所望のタイミングで切り換え接続可能な切換手段とから成るアナログスイッチであり、
該アナログスイッチの４系統の入力端子には、入力される４系統の電圧を分圧回路により所定の電圧値に降圧する降圧手段が各々接続され、
前記ＣＰＵは、２つのＡ／Ｄ入力ポートと、制御信号が出力される制御信号出力ポートとを有し、４つの被駆動回路を駆動するため電源回路から供給される電圧値を常時監視制御するために、当該電源回路から供給され、前記降圧手段を介して降圧された４系統の電圧を、前記アナログスイッチを介して２つのＡ／Ｄ入力ポートに適宜入力すると同時に、予め定めた所望のタイミングである１０ｍｓ毎に前記アナログスイッチの切換手段を逐次切り換え制御する制御信号を前記制御信号出力ポートからアナログスイッチに出力し、
前記アナログスイッチは、ＣＰＵから前記制御信号入力端子に入力される前記制御信号に基づき、前記切換手段を所望のタイミングである１０ｍｓ毎に逐次切り換え、前記２入力端子群内の２系統の入力端子に各々入力される２系統の電圧を、割り当てられた１系統の出力端子を介して前記ＣＰＵの１つのＡ／Ｄ入力ポートに並立して入力することでＡ／Ｄ入力ポートを増設せしめることを特徴とする、プラズマディスプレイ。
電子機器に設けられるＣＰＵのＡ／Ｄ入力ポートに接続される入力装置を備えた電源回路であって、
当該入力装置は、
電圧が入力される複数の系統の入力端子と、
電圧が出力される前記入力端子よりも少ない系統の出力端子と、
制御信号が入力される制御信号入力端子と、
複数の系統の前記入力端子を前記出力端子の系統数と同じ端子群数となるように分けて、当該各入力端子群各々に１系統の前記出力端子づつを各々割り当て、各入力端子群内の複数系統の入力端子における何れか１つを適宜選択し、割り当てた１系統の出力端子のとの間で予め定めた所望のタイミングで切り換え接続可能な切換手段とから成るアナログスイッチであり、
前記ＣＰＵは電子機器内の電源回路より他の構成回路に入力される電圧の系統数よりも少ないＡ／Ｄ入力ポートと、制御信号が出力される制御信号出力ポートとを有し、前記アナログスイッチを介して当該Ａ／Ｄ入力ポートに電圧を適宜入力すると同時に、予め定めた所望のタイミングで前記アナログスイッチの切換手段を逐次切り換え制御する制御信号を前記制御信号出力ポートからアナログスイッチに出力し、
前記アナログスイッチは、ＣＰＵから前記制御信号入力端子に入力される前記制御信号に基づき、前記切換手段を所望のタイミングで逐次切り換え、前記入力端子群内の複数系統の入力端子に各々入力される複数系統の電圧を、割り当てられた１系統の出力端子を介して前記ＣＰＵの１つのＡ／Ｄ入力ポートに並立して入力することでＡ／Ｄ入力ポートを増設せしめることを特徴とする、電源回路。
前記アナログスイッチの複数の系統の入力端子を前記出力端子の系統数と同じ端子群数となるように分けた端子群内の入力端子は２系統、或いは３系統であり、当該２系統、或いは３系統の入力端子と、割り当てられた１系統の出力端子間を、前記切り換え手段により予め定めた所望のタイミングで切り換え接続することを特徴とする、請求項２に記載の電源回路。
前記アナログスイッチは、
電圧が入力される４系統の入力端子と、
電圧が出力される２系統の出力端子と、
４系統の前記入力端子を２×２に分けた２入力端子群各々に２系統の前記出力端子の個々を各々割り当て、各入力端子群内の２系統の入力端子における何れか１つを適宜選択し、割り当てた１系統の出力端子のとの間で予め定めた所望のタイミングで切り換え接続可能な切換手段とから成り、
前記アナログスイッチの４系統の入力端子には、入力される４系統の電圧を分圧回路により所定の電圧値に降圧する降圧手段が各々接続され、
前記電子機器はプラズマディスプレイであり、
前記ＣＰＵは、前記他の構成回路としての４つの被駆動回路を駆動するため前記プラズマディスプレイ内の電源回路から供給される電圧値を常時監視制御するために、当該電源回路から供給され、前記降圧手段を介して降圧された４系統の電圧を、前記アナログスイッチを介して２つのＡ／Ｄ入力ポートに適宜入力すると同時に、予め定めた所望のタイミングである１０ｍｓ毎に前記アナログスイッチの切換手段を逐次切り換え制御する制御信号を前記制御信号出力ポートからアナログスイッチに出力し、
前記アナログスイッチは、ＣＰＵから前記制御信号入力端子に入力される前記制御信号に基づき、前記切換手段を所望のタイミングである１０ｍｓ毎に逐次切り換え、前記入力端子群内の２系統の入力端子に各々入力される２系統の電圧を、割り当てられた１系統の出力端子を介して前記ＣＰＵの１つのＡ／Ｄ入力ポートに並立して入力することでＡ／Ｄ入力ポートを増設せしめることを特徴とする、請求項２或いは請求項３に記載の電源回路。