JP2006216692A - Semiconductor device and its manufacturing method - Google Patents

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哲也 黒澤
Junya Sagara
潤也 相良
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Abstract

<P>PROBLEM TO BE SOLVED: To make a package thin without causing failure. <P>SOLUTION: A plurality of chips 12-1 to 12-3 are stacked on a substrate 11 having external connection electrodes 14-1, 14-2, 14-3 and packaged while being wire bonded. At least one chip stacked on a chip is provided, at positions corresponding to bonding pads 15-2, 15-3 on the rear surface, with overhang portions 17-2, 17-3 having a starting point on the inside of the bonding pad and becoming thinner toward the outer circumference up to the end point reaching the sidewall and forming an air gap for containing the ball bonding portion between the overhang portion and the major surface of a chip 12-1 arranged at a lower stage, and insulation layers 18-2, 18-3 formed to cover the overhang portions and preventing contact of the bonding wire of the chip arranged at a lower stage and a chip arranged at an upper stage. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

この発明は、半導体チップを多段に積層して１つのパッケージに封止する、いわゆるスタックＭＣＰ（マルチチップパッケージ）と呼ばれる半導体装置及びその製造方法に関するもので、更に詳しくは、チップ厚及びパッケージを薄化した製品で、同サイズあるいは下段よりも上段のチップサイズが大きい異種サイズの半導体チップを積層し、ワイヤボンディングによって電気的な接続を行う半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device called a so-called stack MCP (multi-chip package) in which semiconductor chips are stacked in multiple stages and sealed in one package, and more specifically, a method for manufacturing the semiconductor device. The present invention relates to a semiconductor device in which different-sized semiconductor chips having the same size or an upper chip size larger than the lower stage are stacked and electrically connected by wire bonding and a manufacturing method thereof.

従来、チップ厚及びパッケージ厚を薄化したスタックＭＣＰは、例えば特許文献１に記載されているように、次のような工程で形成されている。まず、素子形成の終了した半導体ウェーハの裏面を研削及びエッチングして所望の厚さまで薄くする。次に、上記半導体ウェーハの裏面にエポキシ樹脂等の接着剤やＤＡＦ（ダイアタッチフィルム）を貼り付け、ダイシングを行って個々の半導体チップに切断する。その後、半導体チップを基板等に搭載する。次に、ワイヤボンディングを行って半導体チップと基板上の配線とを電気的に接続する。この半導体チップ上にＤＡＦを介在して半導体チップを積層して搭載し、ワイヤボンディングを行って上記基板上の配線と電気的に接続する。以後は、同じ手順を繰り返し、半導体チップを順次積層し、各チップに対してワイヤボンディングを行う。そして、基板上に積層して搭載した半導体チップを樹脂等のパッケージに封止する。   Conventionally, a stack MCP having a reduced chip thickness and package thickness is formed by the following process as described in Patent Document 1, for example. First, the back surface of the semiconductor wafer on which element formation has been completed is ground and etched to a desired thickness. Next, an adhesive such as an epoxy resin or DAF (die attach film) is attached to the back surface of the semiconductor wafer, and dicing is performed to cut each semiconductor chip. Thereafter, the semiconductor chip is mounted on a substrate or the like. Next, wire bonding is performed to electrically connect the semiconductor chip and the wiring on the substrate. The semiconductor chips are stacked and mounted on the semiconductor chip with DAF interposed therebetween, and are electrically connected to the wiring on the substrate by wire bonding. Thereafter, the same procedure is repeated, semiconductor chips are sequentially stacked, and wire bonding is performed on each chip. Then, the semiconductor chip stacked and mounted on the substrate is sealed in a package such as a resin.

同じサイズの半導体チップ、あるいは下段よりもサイズが大きい半導体チップを積層する際には、ボンディングワイヤが上段の半導体チップの裏面と接触するのを防止するために、下段の半導体チップ上にＤＡＦを介在してスペーサを接着する。このスペーサは、下段の半導体チップよりサイズが小さく、外周部が下段の半導体チップのボンディングパッドの内側に位置し、且つ上段の半導体チップを搭載したときに下段のチップのボンディングワイヤが接触しない空隙を形成できる厚さになっている。そして、上記スペーサ上にＤＡＦを介在して上段の半導体チップを搭載し、ボンディングパッドと基板とのワイヤボンディングを行って電気的な接続を行う。   When stacking semiconductor chips of the same size or larger than the lower level, a DAF is interposed on the lower level semiconductor chip to prevent the bonding wires from coming into contact with the back side of the upper level semiconductor chip. And glue the spacer. This spacer is smaller in size than the lower semiconductor chip, the outer peripheral portion is located inside the bonding pad of the lower semiconductor chip, and when the upper semiconductor chip is mounted, the spacer does not contact the bonding wire of the lower chip. The thickness is such that it can be formed. Then, an upper semiconductor chip is mounted on the spacer with a DAF interposed, and wire bonding between the bonding pad and the substrate is performed for electrical connection.

しかしながら、上記のような構成並びに製造方法では、下記（１）〜（５）のような問題がある。   However, the above configuration and manufacturing method have the following problems (1) to (5).

（１）半導体ウェーハの裏面を研削及びエッチング等により薄くして、所望の厚さまで仕上げた後にＤＡＦを接着した状態で半導体ウェーハをダイシングすると、チップの裏面にチッピングやクラックが多発する。   (1) When the semiconductor wafer is diced with the DAF attached after the back surface of the semiconductor wafer is thinned by grinding and etching and finished to a desired thickness, chipping and cracks frequently occur on the back surface of the chip.

（２）半導体ウェーハを７０μｍ以下の厚さにすると割れ等が発生しやすく取り扱いが難しくなる。また、半導体チップの主表面には保護膜や配線パターンが形成されているのに対し、裏面には何も形成されていないため熱膨張係数の違い等により反りが発生し、厚さが３０μｍでは反り量が数ミリとなる。このため、取り扱いが難しいだけでなく、チップを積層して搭載する際に実施するＴＶカメラ等の光学系を使った位置検出の際に認識エラーとなる。   (2) If the thickness of the semiconductor wafer is 70 μm or less, cracks and the like are likely to occur and handling becomes difficult. In addition, a protective film and a wiring pattern are formed on the main surface of the semiconductor chip, whereas nothing is formed on the back surface, so warpage occurs due to a difference in thermal expansion coefficient, etc., and the thickness is 30 μm. The amount of warpage is several millimeters. For this reason, not only is handling difficult, but a recognition error occurs when detecting a position using an optical system such as a TV camera, which is implemented when stacking and mounting chips.

（３）半導体ウェーハを個片化した後、半導体チップをダイシングテープからピックアップ（剥離）する際にチップクラックが多発する。また、半導体チップが１００μｍより薄くなると、コレットで吸着した時に半導体チップに撓み（曲がり）が発生し、ダイボンディング（接着及び圧着）工程において気泡（ボイド）が入る。   (3) After the semiconductor wafer is separated into pieces, chip cracks frequently occur when the semiconductor chip is picked up (peeled) from the dicing tape. Further, when the semiconductor chip is thinner than 100 μm, the semiconductor chip is bent (bent) when adsorbed by the collet, and bubbles are formed in the die bonding (adhesion and pressure bonding) process.

（４）２段目以降に積層する半導体チップは、ボンディングパッドの下部に剛性物が存在しないことやチップ自体が薄いことにより、ボールボンディング時の加圧によってチップが撓み、ボンディング性の低下、例えば接続不良や接続位置の不良が起こりやすい。更にチップの撓みが大きくなると、下層半導体チップのワイヤ変形やチップクラックが発生する。   (4) The semiconductor chips stacked in the second and subsequent stages are not bonded to the bottom of the bonding pad and the chip itself is thin, so that the chips are deflected by the pressure applied during ball bonding, resulting in a decrease in bonding performance. Connection failure and connection position failure are likely to occur. Further, when the deflection of the chip increases, wire deformation and chip cracks of the lower semiconductor chip occur.

（５）２段目以降に同サイズあるいは下段よりも上段のチップサイズが大きい異種サイズの半導体チップを積層する際には、各半導体チップ間にスペーサとＤＡＦを介在させる必要があり、半導体チップを薄くしてもパッケージ厚を十分に薄化できない。スペーサとＤＡＦを薄くすると、ボンディングワイヤと上段に積層される半導体チップの裏面との短絡やリークが発生しやすくなる。また、樹脂封止時にボンディングワイヤが流れて短絡する恐れもある。   (5) When stacking semiconductor chips of different sizes having the same size or a larger chip size than the lower stage after the second stage, it is necessary to interpose a spacer and a DAF between the semiconductor chips. Even if it is made thin, the package thickness cannot be sufficiently reduced. When the spacer and the DAF are thinned, a short circuit or a leak between the bonding wire and the back surface of the semiconductor chip stacked on the upper stage is likely to occur. Further, there is a possibility that the bonding wire flows and short-circuits during resin sealing.

しかも、スペーサやＤＡＦの材料費に加えて、加工及び接着工程のコスト等が必要になり、コスト増大と生産性の低下を招く。
特開平１０−７０２３２ Moreover, in addition to the material costs of the spacers and DAF, costs for the processing and bonding steps are required, leading to an increase in cost and a decrease in productivity.
JP-A-10-70232

この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、半導体チップのクラックや、下段に配置されている半導体チップのボンディングワイヤが上段のチップ裏面に接触したりリークが発生したりすることによる不良を招くことなくパッケージの薄型化が図れる半導体装置を提供することにある。   The present invention has been made in view of the circumstances as described above, and the object of the present invention is to crack a semiconductor chip, a bonding wire of a semiconductor chip disposed in a lower stage is in contact with a back surface of an upper chip, or a leak. It is an object of the present invention to provide a semiconductor device capable of reducing the thickness of a package without causing a defect due to the occurrence of defects.

また、この発明の他の目的は、製造コストの低減と生産性の向上が図れる半導体装置の製造方法を提供することにある。   Another object of the present invention is to provide a semiconductor device manufacturing method capable of reducing manufacturing cost and improving productivity.

この発明の一態様によると、外部接続電極を有する基板上に複数の半導体チップが積層して搭載され、各半導体チップがワイヤボンディングによって前記基板に実装された半導体装置であって、半導体チップ上に積層された少なくとも１つの半導体チップは、半導体チップの少なくとも一辺に沿って主表面上に配置され、半導体素子に電気的に接続されたボンディングパッドと、前記半導体チップの裏面の前記ボンディングパッドに対応する位置に形成され、前記ボンディングパッドよりも内側に始点を有し、側壁に達する終点まで外周に向かって薄くなるように形成され、下段に配置された半導体チップの主表面との間にボールボンディング部を収容するための空隙を形成するオーバーハング部と、前記オーバーハング部を覆うように形成され、前記下段に配置された半導体チップのボンディングワイヤとの接触を防止する絶縁層とを具備する半導体装置が提供される。   According to one aspect of the present invention, there is provided a semiconductor device in which a plurality of semiconductor chips are stacked and mounted on a substrate having external connection electrodes, and each semiconductor chip is mounted on the substrate by wire bonding. The stacked at least one semiconductor chip is disposed on the main surface along at least one side of the semiconductor chip, and corresponds to the bonding pad electrically connected to the semiconductor element and the bonding pad on the back surface of the semiconductor chip. The ball bonding portion is formed between the main surface of the semiconductor chip formed at a lower position and having a starting point on the inner side of the bonding pad and thinned toward the outer periphery until reaching an end point reaching the side wall. An overhang part that forms a gap for accommodating the gas, and a cover that covers the overhang part Is, the semiconductor device is provided comprising an insulating layer to prevent contact between the bonding wire of the semiconductor chip disposed on the lower stage.

また、この発明の一態様によると、半導体ウェーハの主表面に半導体素子及びこの半導体素子に電気的に接続されたボンディングパッドを形成する工程と、前記半導体ウェーハのダイシングラインまたはチップ分割ラインに沿い、且つ隣接する半導体チップ間のボンディングパッドに対応する位置の裏面側に、前記隣接する半導体チップのボンディングパッド間の領域よりも広い開口部を有する溝を形成する工程と、前記溝内に絶縁層を形成する工程と、前記半導体ウェーハのダイシングラインまたはチップ分割ラインに沿って前記半導体ウェーハを分割し、外周の少なくとも一辺に、前記溝の内壁を利用して、前記ボンディングパッドよりも内側に始点を有し、側壁に達する終点まで外周に向かって薄くなるように形成され、下段に配置された半導体チップの主表面との間にボールボンディング部を収容する空隙を形成するためのオーバーハング部を有する半導体チップを形成する工程と、前記形成したオーバーハング部を有する半導体チップを含む複数の半導体チップを、前記オーバーハング部が下段に配置された半導体チップのボールボンディング部に対応するように積層して搭載し、搭載する毎に各半導体チップの主表面に形成したボンディングパッドと前記基板上の配線とをワイヤボンディングする工程とを具備する半導体装置の製造方法が提供される。   Further, according to one aspect of the present invention, a step of forming a semiconductor element and a bonding pad electrically connected to the semiconductor element on the main surface of the semiconductor wafer, along the dicing line or the chip dividing line of the semiconductor wafer, Forming a groove having an opening wider than a region between the bonding pads of the adjacent semiconductor chips on the back surface side of the position corresponding to the bonding pads between the adjacent semiconductor chips; and an insulating layer in the groove. Forming the semiconductor wafer along a dicing line or a chip dividing line of the semiconductor wafer, and having a starting point on the inner side of the bonding pad on at least one side of the outer periphery using the inner wall of the groove. It is formed so as to become thinner toward the outer periphery until the end point reaching the side wall, and is arranged in the lower stage. Forming a semiconductor chip having an overhang portion for forming a gap for accommodating a ball bonding portion between the main surface of the semiconductor chip and a plurality of semiconductors including the semiconductor chip having the formed overhang portion Chips are stacked and mounted so that the overhang portion corresponds to the ball bonding portion of the semiconductor chip disposed in the lower stage, and a bonding pad formed on the main surface of each semiconductor chip and the substrate are mounted each time the chip is mounted. There is provided a method for manufacturing a semiconductor device comprising a step of wire bonding wires.

この発明によれば、半導体チップのクラックや、下段に配置されている半導体チップのボンディングワイヤが上段のチップ裏面に接触したりリークが発生したりすることによる不良を招くことなくパッケージの薄型化が図れる半導体装置が得られる。   According to this invention, the thickness of the package can be reduced without incurring defects due to cracks in the semiconductor chip or contact of the bonding wires of the semiconductor chip disposed in the lower stage with the back surface of the upper stage or leakage. A semiconductor device can be obtained.

また、製造コストの低減と生産性の向上が図れる半導体装置の製造方法が得られる。   In addition, a semiconductor device manufacturing method capable of reducing manufacturing cost and improving productivity can be obtained.

以下、この発明の実施の形態について図面を参照して説明する。
図１は、この発明の一実施形態に係る半導体装置の断面図である。ここでは、サイズが同じ３つの半導体チップを積層したスタックＭＣＰを例に取って示している。すなわち、基板１１上に、サイズが同じ半導体チップ１２−１，１２−２，１２−３がそれぞれＤＡＦ１３−１，１３−２，１３−３を介在して積層して実装されている。上記基板１１は、例えば多層配線構造になっている。この基板１１のチップ搭載面にはボンディングワイヤが接続される配線が形成され、裏面側にはボールバンプ（ハンダボール）やピン等の外部接続電極（外部端子）１４−１，１４−２，１４−３，…がアレイ状に配置され、いわゆるボールグリッドアレイまたはピングリッドアレイが形成されている。 Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention. Here, a stack MCP in which three semiconductor chips having the same size are stacked is shown as an example. In other words, semiconductor chips 12-1, 12-2, and 12-3 having the same size are stacked and mounted on the substrate 11 with DAFs 13-1, 13-2, and 13-3 interposed therebetween, respectively. The substrate 11 has a multilayer wiring structure, for example. Wiring to which bonding wires are connected is formed on the chip mounting surface of the substrate 11, and external connection electrodes (external terminals) 14-1, 14-2, 14 such as ball bumps (solder balls) and pins are formed on the back surface side. -3, ... are arranged in an array to form a so-called ball grid array or pin grid array.

上記各半導体チップ１２−１，１２−２，１２−３の主表面に形成されたボンディングパッド１５−１，１５−２，１５−３と上記基板１１のチップ搭載面に形成された配線は、ボンディングワイヤ１６−１，１６−２，１６−３で接続されている。上記ボンディングパッド１５−１，１５−２，１５−３は、各半導体チップ１２−１，１２−２，１２−３の主表面に形成された半導体素子と電気的に接続されている。上記基板１１のチップ搭載面に形成された配線は、この基板１１内の多層配線構造を介して外部接続電極１４−１，１４−２，１４−３，…に接続されている。これによって、上記各半導体チップ１２−１，１２−２，１２−３と外部接続電極１４−１，１４−２，１４−３，…とが電気的に接続されている。   The bonding pads 15-1, 15-2, 15-3 formed on the main surfaces of the semiconductor chips 12-1, 12-2, 12-3 and the wiring formed on the chip mounting surface of the substrate 11 are as follows: They are connected by bonding wires 16-1, 16-2, 16-3. The bonding pads 15-1, 15-2, 15-3 are electrically connected to semiconductor elements formed on the main surfaces of the semiconductor chips 12-1, 12-2, 12-3. Wirings formed on the chip mounting surface of the substrate 11 are connected to the external connection electrodes 14-1, 14-2, 14-3,... Via a multilayer wiring structure in the substrate 11. Thus, the semiconductor chips 12-1, 12-2, 12-3 and the external connection electrodes 14-1, 14-2, 14-3,... Are electrically connected.

１段目の半導体チップ１２−１はチップ全体の厚さが均一で且つ薄く形成されている。２段目と３段目の半導体チップ１２−２，１２−３はそれぞれ上記１段目の半導体チップ１２−１より厚く、且つ裏面における下段のチップのボールボンディング部に対向する二辺にオーバーハング部１７−２，１７−３を備えている。このオーバーハング部１７−２，１７−３は、下段に配置された半導体チップの主表面との間にボールボンディング部を収容するための空隙を形成している。上記オーバーハング部１７−２，１７−３は、絶縁層１８−２，１８−３で覆われ、ボンディングワイヤ１６−１，１６−２と上段のチップ１２−２，１２−３の裏面との短絡やリークを防止するようになっている。   The first-stage semiconductor chip 12-1 is formed so that the thickness of the entire chip is uniform and thin. The second and third stage semiconductor chips 12-2 and 12-3 are thicker than the first stage semiconductor chip 12-1 and overhang on the two sides facing the ball bonding portion of the lower chip on the back surface. Parts 17-2 and 17-3. The overhang portions 17-2 and 17-3 form a gap for accommodating the ball bonding portion between the main surfaces of the semiconductor chips arranged in the lower stage. The overhang portions 17-2 and 17-3 are covered with insulating layers 18-2 and 18-3, and the bonding wires 16-1 and 16-2 are connected to the back surfaces of the upper chips 12-2 and 12-3. It is designed to prevent short circuits and leaks.

そして、上記積層した半導体チップ１２−１，１２−２，１２−３、ボンディングワイヤ１６−１，１６−２，１６−３及び基板１１のチップ搭載面が樹脂等からなるパッケージ１０に封止されている。   The stacked semiconductor chips 12-1, 12-2, 12-3, bonding wires 16-1, 16-2, 16-3 and the chip mounting surface of the substrate 11 are sealed in a package 10 made of resin or the like. ing.

図２は、上記図１に示したスタックＭＣＰにおける２段目の半導体チップ１２−２（３段目の半導体チップ１２−３も同様）の断面を模式的に示している。図３は、上記図１に示したスタックＭＣＰにおける１段目と２段目の半導体チップ１２−１，１２−２のボールボンディング部近傍の拡大断面図である。   FIG. 2 schematically shows a cross section of the second-stage semiconductor chip 12-2 (the same applies to the third-stage semiconductor chip 12-3) in the stack MCP shown in FIG. 3 is an enlarged cross-sectional view of the vicinity of the ball bonding portion of the first-stage and second-stage semiconductor chips 12-1 and 12-2 in the stack MCP shown in FIG.

図２に示す如く、半導体チップ１２−２の主表面には半導体素子１９−２が形成され、チップ１２−２の対向する二辺に沿ってワイヤボンディングを行うためのボンディングパッド１５−２Ａ，１５−２Ｂが配列されている。上記半導体チップ１２−２の裏面の上記ボンディングパッド１５−２Ａ，１５−２Ｂに対応する二辺には、オーバーハング部１７−２Ａ，１７−２Ｂが形成されている。このオーバーハング部１７−２Ａ，１７−２Ｂは、外周部から内側に向かってチップ厚が徐々に厚くなるように形成されている。より詳しくは、ボンディングパッド１５−２Ｂ（１５−２Ａ）の中央から距離Δｄ（＝０．０５ｍｍ〜１．３ｍｍ）の位置に始点ＳＰを有し、外周に向かって徐々に薄くなるように形成された曲面であり、終点ＥＰがチップ１２−２の側壁に達している。この例では、上記オーバーハング部１７−２Ａ，１７−２Ｂの曲面は、０．０５ｍｍ〜２．５ｍｍの曲率半径になっている。このオーバーハング部１７−２Ａ，１７−２Ｂの曲面は、ボールボンディング時に印加される圧力による応力の集中を防ぐために粗さが♯２０００より細かいことが好ましく、鏡面仕上げであれば応力の集中を効果的に抑制できる。   As shown in FIG. 2, a semiconductor element 19-2 is formed on the main surface of the semiconductor chip 12-2, and bonding pads 15-2A, 15 for performing wire bonding along two opposing sides of the chip 12-2. -2B is arranged. Overhang portions 17-2A and 17-2B are formed on two sides corresponding to the bonding pads 15-2A and 15-2B on the back surface of the semiconductor chip 12-2. The overhang portions 17-2A and 17-2B are formed so that the chip thickness gradually increases from the outer periphery toward the inside. More specifically, it has a starting point SP at a position of a distance Δd (= 0.05 mm to 1.3 mm) from the center of the bonding pad 15-2B (15-2A), and is formed so as to become gradually thinner toward the outer periphery. The end point EP reaches the side wall of the chip 12-2. In this example, the curved surfaces of the overhang portions 17-2A and 17-2B have a curvature radius of 0.05 mm to 2.5 mm. The curved surfaces of the overhang portions 17-2A and 17-2B preferably have a roughness smaller than # 2000 in order to prevent stress concentration due to pressure applied during ball bonding. Can be suppressed.

図３に示すように、上記オーバーハング部１７−２Ｂ（１７−２Ａ）によって、下段のチップ１２−１の主表面との間にボールボンディング部を収容するための空隙が形成される。ボンディングパッド１５−２Ｂ（１５−２Ａ）へのボールボンディング時の圧力によって異なるが、通常のワイヤボンダでは上記チップ１２−２の側壁の厚さ（エッジ厚）Δｂは１０〜５０μｍ程度が必要であり、チップ１２−２のオーバーハング部の高さは７０μｍ程度必要である。また、チップの外周（終点ＥＰ）から始点ＳＰまでの距離Δａは５ｍｍを超えないことが望ましく、２００μｍ〜１．３ｍｍの範囲が好ましい。   As shown in FIG. 3, the overhang portion 17-2B (17-2A) forms a gap for accommodating the ball bonding portion between the main surface of the lower chip 12-1. Although it depends on the pressure at the time of ball bonding to the bonding pad 15-2B (15-2A), the thickness (edge thickness) Δb of the side wall of the chip 12-2 needs to be about 10 to 50 μm in a normal wire bonder. The height of the overhang portion of the chip 12-2 needs to be about 70 μm. Further, the distance Δa from the outer periphery (end point EP) of the chip to the start point SP is preferably not more than 5 mm, and preferably in the range of 200 μm to 1.3 mm.

次に、上記図１に示したスタックＭＣＰの製造方法について図４（ａ），（ｂ）乃至図１１（ａ），（ｂ）により詳しく説明する。図４（ａ）乃至図１１（ａ）はそれぞれ斜視図であり、図４（ｂ）乃至図１１（ｂ）はそれぞれ図４（ａ）乃至図１１（ａ）の断面図である。   Next, the manufacturing method of the stack MCP shown in FIG. 1 will be described in detail with reference to FIGS. 4 (a), 4 (b) to 11 (a), (b). 4 (a) to 11 (a) are perspective views, and FIGS. 4 (b) to 11 (b) are cross-sectional views of FIGS. 4 (a) to 11 (a), respectively.

まず、周知の製造工程により半導体ウェーハの主表面に半導体素子、及びこの半導体素子と電気的に接続されたボンディングパッドを形成する。   First, a semiconductor element and a bonding pad electrically connected to the semiconductor element are formed on the main surface of the semiconductor wafer by a known manufacturing process.

次に、図４（ａ），（ｂ）に示すように、上記半導体ウェーハ２０の主表面に、ダイシングラインまたはチップ分割ラインに沿ってダイヤモンドブレード２１などにより第１の溝２２−１，２２−２，２２−３，…を形成する（ハーフカットダイシング）。   Next, as shown in FIGS. 4A and 4B, first grooves 22-1 and 22-22 are formed on the main surface of the semiconductor wafer 20 by a diamond blade 21 or the like along a dicing line or a chip dividing line. 2, 22-3, ... are formed (half-cut dicing).

次に、図５（ａ），（ｂ）に示すように、上記半導体ウェーハ２０の主表面にＢＳＧテープ（表面保護テープ）２３を貼り付け、半導体ウェーハ２０の裏面からダイシングラインまたはチップ分割ラインに沿ってダイヤモンドブレード２４により上記オーバーハング部を形成するための第２の溝２５−１，２５−２，…を形成する。この第２の溝２５−１，２５−２，…は、図１２（ａ），（ｂ）に示すように半導体チップ１２の対向する二辺、または図３３（ａ），（ｂ）に示すように半導体チップ１２の対向する四辺に対応する位置に形成する。本実施形態では、四辺に形成する場合を例に取っている。この第２の溝２５−１，２５−２，…は、隣接する半導体チップ間のボンディングパッドに対応する裏面側に、上記隣接する半導体チップのボンディングパッド間の領域よりも広い開口部を有し、少なくとも上記第１の溝２２−１，２２−２，２２−３，…に達する深さまで形成する。   Next, as shown in FIGS. 5A and 5B, a BSG tape (surface protective tape) 23 is attached to the main surface of the semiconductor wafer 20, and the dicing line or chip dividing line is formed from the back surface of the semiconductor wafer 20. Along with this, second grooves 25-1, 25-2,... For forming the overhang portion are formed by the diamond blade 24. The second grooves 25-1, 25-2,... Are shown in two opposite sides of the semiconductor chip 12 as shown in FIGS. 12 (a) and 12 (b) or in FIGS. 33 (a) and 33 (b). In this manner, the semiconductor chip 12 is formed at positions corresponding to the four opposing sides. In this embodiment, the case where it forms on four sides is taken as an example. The second grooves 25-1, 25-2,... Have an opening wider than the area between the bonding pads of the adjacent semiconductor chips on the back side corresponding to the bonding pads between the adjacent semiconductor chips. , At least to a depth reaching the first grooves 22-1, 22-2, 22-3,.

上記第２の溝２５−１，２５−２，…の形成に際しては、例えば図１３に示すように先端部の断面が曲面のブレードを用いる。図１４に示すように、先端部が半径Ｒ（Ｒ＝ＺＺ／２）の半円形であれば幅がＺＺで半径Ｒの曲率を持ったオーバーハング部を形成できる。また、図１５に示すように先端部の断面が円の一部でも同様に曲面のオーバーハング部を形成できる。   In forming the second grooves 25-1, 25-2,..., For example, a blade having a curved cross section at the tip is used as shown in FIG. As shown in FIG. 14, if the tip part is a semicircular shape having a radius R (R = ZZ / 2), an overhang part having a width ZZ and a radius R curvature can be formed. Further, as shown in FIG. 15, a curved overhang portion can be formed in the same manner even if the tip section is a part of a circle.

次に、図６（ａ），（ｂ）に示すように、上記半導体ウェーハ２０の裏面を研削用砥石２６等で研削して所望の厚さに仕上げる。これによって、半導体ウェーハ２０が個片化されて半導体チップ１２，１２，…が形成される。   Next, as shown in FIGS. 6A and 6B, the back surface of the semiconductor wafer 20 is ground to a desired thickness by grinding with a grinding wheel 26 or the like. As a result, the semiconductor wafer 20 is singulated to form semiconductor chips 12, 12,.

上記のようにして形成したオーバーハング部の表面に、図１６に示すように絶縁層１８を形成する。この絶縁層１８としては、例えばシリコン酸化膜や、ポリイミド等の有機材料を用いることができる。また、図１７に示すように、オーバーハング部の表面だけでなく、溝２２−１の側壁（チップ１２の側壁）にも形成することにより、ボンディングワイヤの接触による短絡やリークを効果的に防止できる。   On the surface of the overhang portion formed as described above, an insulating layer 18 is formed as shown in FIG. As the insulating layer 18, for example, an organic material such as a silicon oxide film or polyimide can be used. Further, as shown in FIG. 17, not only on the surface of the overhang portion but also on the side wall of the groove 22-1 (side wall of the chip 12), it is possible to effectively prevent a short circuit and a leak due to contact of the bonding wire. it can.

その後、図７（ａ），（ｂ）に示すように、個片化された半導体チップ１２，１２，…をステージ３１上に載置し、ローラー２９等により裏面にＤＡＦ（接着剤等でも良い）２７及びダイシングテープ２８を貼り付けてウェーハリング３０に装着する。ここでは上記ＤＡＦ２７とダイシングテープ２８が一体型のものを貼り付けているが、個別型のものをそれぞれ貼り付けても構わない。   After that, as shown in FIGS. 7A and 7B, the separated semiconductor chips 12, 12,... Are placed on the stage 31, and DAF (adhesive or the like) may be provided on the back surface by the roller 29 or the like. ) 27 and dicing tape 28 are attached and attached to wafer ring 30. Here, the DAF 27 and the dicing tape 28 are attached as an integral type, but individual types may be attached as well.

そして、図８（ａ），（ｂ）に示すように、表面保護テープ２３を剥がす。   Then, as shown in FIGS. 8A and 8B, the surface protection tape 23 is peeled off.

次に、図９（ａ），（ｂ）に示すように、個片化されたチップ１２，１２，…間の隙間より細い幅のダイヤモンドブレード３２で再度ダイシングしてＤＡＦ２７を切断する。この際、ＤＡＦ２７にポリイミド系の有機材料を用いている場合には、ダイシング時にポリイミドが飛び散って第２の溝２５−１，２５−２，…の内壁に付着する。これによって、チップの積層時にチップ裏面のオーバーハング部と下段のチップのボンディングワイヤが短絡したりリークが発生したりするのをより効果的に防止できる。   Next, as shown in FIGS. 9A and 9B, the DAF 27 is cut by dicing again with a diamond blade 32 having a narrower width than the gap between the separated chips 12, 12,... At this time, when a polyimide organic material is used for the DAF 27, the polyimide scatters during dicing and adheres to the inner walls of the second grooves 25-1, 25-2,. Thereby, it is possible to more effectively prevent the overhang portion on the back surface of the chip and the bonding wires of the lower chip from being short-circuited or leaked during chip stacking.

その後、図１０（ａ），（ｂ）に示すように、ダイシングテープ２８からチップ毎（良品のチップ）に剥がしてピックアップする。このピックアップ工程では、ピックアップニードル３３によってチップ１２毎にダイシングテープ２８の裏面を突き上げ、ダイシングテープ２８を貫通してチップ１２の裏面にニードル（針）を直接接触させ、更に持ち上げて各々のチップ１２をＤＡＦ２７とともにダイシングテープ２８から引き離す。この際、図１８に示すように、ピックアップニードル３３がチップ１２の厚い部分に接触するようにしてダイシングテープ２８から剥離する。引き離したチップ１２の裏面にはＤＡＦ２７が接着されており、この状態でコレット３４と呼ばれるツールでチップ表面を吸着して搬送する。   Thereafter, as shown in FIGS. 10A and 10B, the chips are peeled off from the dicing tape 28 for each chip (good chip) and picked up. In this pick-up step, the back surface of the dicing tape 28 is pushed up for each chip 12 by the pick-up needle 33, the needle (needle) is brought into direct contact with the back surface of the chip 12 through the dicing tape 28, and the chips 12 are lifted up. Pull away from the dicing tape 28 together with the DAF 27. At this time, as shown in FIG. 18, the pickup needle 33 is peeled off from the dicing tape 28 so as to come into contact with the thick part of the chip 12. A DAF 27 is adhered to the rear surface of the detached chip 12, and in this state, the chip surface is adsorbed and conveyed by a tool called a collet 34.

次に、上記コレット３４で搬送したチップ１２を、外部接続電極１４−１，１４−２，１４−３，…を有する基板１１上に積層して搭載し、搭載する毎に各半導体チップの主表面に形成されたボンディングパッドと前記基板１１のチップ搭載面に形成された配線とをワイヤボンディングして電気的に接続することにより多段積層する。   Next, the chip 12 conveyed by the collet 34 is stacked and mounted on the substrate 11 having the external connection electrodes 14-1, 14-2, 14-3,... The bonding pads formed on the surface and the wiring formed on the chip mounting surface of the substrate 11 are wire-bonded and electrically connected to form a multi-layer.

図１１（ａ），（ｂ）では、１段目のチップ１２−１の厚さが一定で且つ薄い場合を例に取っており、ワイヤボンディングされた状態を示している。このチップ１２−１上に上述したような工程で形成した半導体チップ１２−２を、ＤＡＦ２７を介在して積層して搭載した後、ワイヤボンディングを行ってチップ１２−２のボンディングパッドと基板１１のチップ搭載面に形成された配線とを電気的に接続する。チップ１２−２をチップ１２−１上に積層して搭載する際には、オーバーハング部が下段に配置された半導体チップ１２−１のボールボンディング部に対応するように配置して積層する。これによって、下段に配置されたチップ１２−１の主表面との間にボールボンディング部を収容する空隙が形成される。上記チップ１２−２の積層時に、空隙下のＤＡＦ２７が上方向に折曲し、チップ１２−１のボールボンディング部近傍のボンディングワイヤとオーバーハング部との間に介在され、ボンディングワイヤを固定するとともに、このボンディングワイヤとチップ１２−２のオーバーハング部が短絡したりリークが発生したりするのを抑制する。   FIGS. 11A and 11B illustrate an example in which the thickness of the first-stage chip 12-1 is constant and thin, and shows a wire-bonded state. The semiconductor chip 12-2 formed in the above-described process on the chip 12-1 is stacked and mounted via the DAF 27, and then wire bonding is performed to bond the bonding pad of the chip 12-2 and the substrate 11 together. The wiring formed on the chip mounting surface is electrically connected. When the chip 12-2 is stacked and mounted on the chip 12-1, the overhang portion is disposed and stacked so as to correspond to the ball bonding portion of the semiconductor chip 12-1 disposed in the lower stage. As a result, a gap for accommodating the ball bonding portion is formed between the main surface of the chip 12-1 arranged at the lower stage. When the chip 12-2 is stacked, the DAF 27 under the gap is bent upward and is interposed between the bonding wire and the overhanging part in the vicinity of the ball bonding part of the chip 12-1, and fixes the bonding wire. The bonding wire and the overhang portion of the chip 12-2 are prevented from being short-circuited or leaked.

チップ１２−２のワイヤボンディング時には、図１９（ａ），（ｂ），（ｃ）に示すように、キャピラリ３５を使ってチップ１２−２のボンディングパッド１５−２にボールボンディングした後、ボンディングワイヤを延ばしつつキャピラリ３５を基板１１上に移動させ、配線にウェッジボンディングする。上記ボールボンディング時にはボンディングパッド１５−２に加圧するが、この圧力はオーバーハング部１７−２に分散され、チップ１２−２の撓みが小さくなる。   At the time of wire bonding of the chip 12-2, as shown in FIGS. 19A, 19B, and 19C, after bonding to the bonding pad 15-2 of the chip 12-2 using the capillary 35, the bonding wire is used. The capillary 35 is moved onto the substrate 11 while extending the length of the wire, and is wedge bonded to the wiring. During the ball bonding, pressure is applied to the bonding pad 15-2, but this pressure is distributed to the overhang portion 17-2 and the deflection of the chip 12-2 is reduced.

図２０は、上記ボンディング時のチップの撓みのシミュレーション結果を示している。このシミュレーションでは、チップ厚が３０μｍ、５０μｍ、７０μｍの場合における、オーバーハング部に垂直な段差を形成した場合（実線Ｌ１）、曲率半径８５μｍのオーバーハング形状（実線Ｌ２）、及び曲率半径２０００μｍのオーバーハング形状（実線Ｌ３）の撓み量をそれぞれ示している。図２０から明らかなように、オーバーハング部の形状を選択することにより、チップの撓み量を大幅に低減できる。   FIG. 20 shows a simulation result of chip deflection at the time of bonding. In this simulation, when the chip thickness is 30 μm, 50 μm, and 70 μm, a step perpendicular to the overhang portion is formed (solid line L1), an overhang shape with a radius of curvature of 85 μm (solid line L2), and an overhang with a radius of curvature of 2000 μm. The bending amount of the hang shape (solid line L3) is shown. As is clear from FIG. 20, the amount of chip deflection can be greatly reduced by selecting the shape of the overhang portion.

以降は、パッケージ構造に合わせて、複数の半導体チップの積層とワイヤボンディングを繰り返す。   Thereafter, stacking of a plurality of semiconductor chips and wire bonding are repeated according to the package structure.

そして、積層した半導体チップ、ボンディングワイヤ及び基板１１のチップ搭載面を樹脂モールド等で覆ってパッケージ１０を形成する。   Then, the package 10 is formed by covering the semiconductor chip, the bonding wire, and the chip mounting surface of the substrate 11 with a resin mold or the like.

上記のような構成によれば、半導体チップ間にスペーサとＤＡＦを介在させることなく、同サイズあるいは下段よりも上段のチップサイズが大きい異種サイズの半導体チップを積層でき、且つオーバーハング部を覆うように形成した絶縁層によって下段に配置されている半導体チップのボンディングワイヤが上段のチップ裏面に接触するのを防止できるので、パッケージの薄化が図れる。ここで、半導体チップの中央部は、実質的にスペーサ分程度厚くなるが、ＤＡＦ（１０μｍ厚）が不要になるので薄化が図れる。よって、積層するチップの数が多くなると薄型化の効果が顕著になり、パッケージの厚さが同じであればチップの積層段数を増やすことができる。   According to the above configuration, semiconductor chips of different sizes having the same size or a larger chip size than the lower stage can be stacked without interposing a spacer and a DAF between the semiconductor chips, and the overhang portion can be covered. The bonding layer of the semiconductor chip disposed in the lower stage can be prevented from coming into contact with the back surface of the upper chip by the insulating layer formed on the upper layer, so that the package can be thinned. Here, the central portion of the semiconductor chip is substantially thicker than the spacer, but it can be thinned because DAF (10 μm thick) is unnecessary. Therefore, when the number of chips to be stacked increases, the effect of thinning becomes remarkable, and the number of stacked layers of chips can be increased if the package thickness is the same.

また、上記のような製造方法によれば、半導体ウェーハが厚い状態でダイシングし、研削及びエッチングによって半導体ウェーハを分割するので、チップの裏面のチッピングを抑制できる。   Further, according to the manufacturing method as described above, since the semiconductor wafer is diced in a thick state, and the semiconductor wafer is divided by grinding and etching, chipping on the back surface of the chip can be suppressed.

半導体チップは中央部が厚く周辺部が薄いので、全体を薄くする場合に比べて反りを小さくでき、扱いを簡単化できるとともに、チップを搭載する際に実施するＴＶカメラ等の光学系を使った位置検出の際の認識エラーを低減できる。   The semiconductor chip is thick at the center and thin at the periphery, so warpage can be reduced compared to the case where the whole is thin, handling is simplified, and an optical system such as a TV camera used when mounting the chip is used. Recognition errors during position detection can be reduced.

半導体ウェーハを個片化した後、ダイシングテープから半導体チップをピックアップする際に、ピックアップニードルでチップの厚い部分に加圧することによりチップクラックを低減できる。しかも、コレットで吸着した時にも半導体チップの撓み（曲がり）が少なくなり、ダイボンディングのための接着及び圧着工程において気泡が入るのを抑制できる。   After picking up a semiconductor chip from a dicing tape after separating the semiconductor wafer, chip cracks can be reduced by applying pressure to the thick part of the chip with a pick-up needle. In addition, even when adsorbed by the collet, the semiconductor chip is less bent (bent), and bubbles can be prevented from entering in the bonding and pressure bonding process for die bonding.

２段目以降に積層する半導体チップがボールボンディング時の加圧によって撓むのを抑制できるのでボンディング性を向上でき、チップクラックも抑制できる。本発明者等のシミュレーションによると、上述したような条件では、従来に比べて素子曲がりが約４％〜５５％改善できることを確認した。   Since it can suppress that the semiconductor chip laminated | stacked after the 2nd step | paragraph is bent by the pressurization at the time of ball bonding, bondability can be improved and a chip crack can also be suppressed. According to the simulations of the present inventors, it was confirmed that the element bending can be improved by about 4% to 55% as compared with the conventional case under the above-described conditions.

同サイズあるいは下段よりも上段のサイズが大きい異種サイズの半導体チップを積層する際に、スペーサとＤＡＦを介在させる必要がないので、スペーサの材料費やＤＡＦの材料費を削減できるとともに、加工及び接着工程のコスト等も不要になり、コスト低減と生産性の向上が図れる。しかも、半導体チップを薄くしても絶縁層によってボンディングワイヤと上段に積層される半導体チップの裏面との短絡やリークを防止できる。   There is no need to interpose a spacer and DAF when stacking different size semiconductor chips of the same size or larger than the lower stage, so that it is possible to reduce spacer material costs and DAF material costs, as well as processing and bonding Process costs and the like are no longer necessary, and costs can be reduced and productivity can be improved. In addition, even if the semiconductor chip is thinned, it is possible to prevent a short circuit or a leak between the bonding wire and the back surface of the semiconductor chip stacked on the upper layer by the insulating layer.

半導体チップ間の接着面積が小さいこと、チップ自体を厚くできること、及びチップ外周部にオーバーハング部が存在することにより接着剤のチップ主表面への這い上がりがない等の理由により、ＤＡＦに代えて低コストの液状やペースト状の接着剤を用いることもできる。   Instead of DAF due to the fact that the bonding area between semiconductor chips is small, the chip itself can be thickened, and there is no overhanging part on the outer periphery of the chip, so that the adhesive does not crawl up to the main surface of the chip. A low-cost liquid or paste adhesive can also be used.

なお、この発明は上述した実施形態に限らず種々変形して実施可能である。次に、種々の変形例について説明する。   The present invention is not limited to the above-described embodiment, and can be implemented with various modifications. Next, various modifications will be described.

［半導体チップのオーバーハング形状の変形例１，２とその形成方法］
図２１（ａ），（ｂ）及び図２２（ａ），（ｂ）はそれぞれ、半導体チップ１２のオーバーハング形状の他の構成例を示している。図２１（ａ），（ｂ）に示す半導体チップ１２は、始点ＳＰからボンディングパッド１５Ａ，１５Ｂ下に達するまでの領域が曲面で、ボンディングパッド１５Ａ，１５Ｂ下からチップ端部（終端ＥＰ）までが平面になっている。上記曲面の曲率半径Ｒは０．０１ｍｍ〜２．５ｍｍであり、平面の距離Δｅは８０μｍである。すなわち、この半導体チップ１２はオーバーハング部１７Ａ，１７Ｂが曲面と１つの平面の組み合わせになっている。 [Modifications 1 and 2 of Overhang Shape of Semiconductor Chip and Method for Forming them]
FIGS. 21A and 21B and FIGS. 22A and 22B show other configuration examples of the overhang shape of the semiconductor chip 12, respectively. In the semiconductor chip 12 shown in FIGS. 21A and 21B, the region from the start point SP to the bottom of the bonding pads 15A and 15B is a curved surface, and from the bottom of the bonding pads 15A and 15B to the end of the chip (terminal EP). It is flat. The curvature radius R of the curved surface is 0.01 mm to 2.5 mm, and the plane distance Δe is 80 μm. That is, the semiconductor chip 12 has a combination of the overhang portions 17A and 17B of a curved surface and one plane.

図２２（ａ），（ｂ）に示す半導体チップ１２は、始点ＳＰが垂直になっており、この垂直面の途中からボンディングパッド１５Ａ，１５Ｂ下に達するまでの領域が曲面、ボンディングパッド１５Ａ，１５Ｂ下からチップ端部（終端ＥＰ）までが平面になっている。上記曲面の曲率半径は０．０１ｍｍ〜２．５ｍｍであり、垂直と平面の距離Δｅはそれぞれ８０μｍである。すなわち、この半導体チップ１２はオーバーハング部１７Ａ，１７Ｂが曲面と２つの平面の組み合わせになっている。   In the semiconductor chip 12 shown in FIGS. 22A and 22B, the start point SP is vertical, and the region from the middle of the vertical surface to the bottom of the bonding pads 15A and 15B is a curved surface, and the bonding pads 15A and 15B. From the bottom to the tip end (end EP) is a flat surface. The curvature radius of the curved surface is 0.01 mm to 2.5 mm, and the distance Δe between the vertical and the plane is 80 μm. That is, the semiconductor chip 12 has overhang portions 17A and 17B in combination of a curved surface and two planes.

図２３は、上記図２１（ａ），（ｂ）及び図２２（ａ），（ｂ）に示したオーバーハング部１７Ａ，１７Ｂを形成するためのブレード２４の断面形状を示している。図示するように、先端のコーナー部がそれぞれ曲率半径Ｒになっている。このブレード２４における上記曲率半径Ｒの部分を使って溝２５を形成すれば、上記図２１（ａ），（ｂ）に示したようなオーバーハング部１７Ａ，１７Ｂを形成できる。また、上記ブレード２４における上記曲率半径Ｒの部分より深い部分まで使って溝２５を形成すれば、上記図２２（ａ），（ｂ）に示したようなオーバーハング部１７Ａ，１７Ｂを形成できる。   FIG. 23 shows a cross-sectional shape of the blade 24 for forming the overhang portions 17A and 17B shown in FIGS. 21 (a) and 21 (b) and FIGS. 22 (a) and 22 (b). As shown in the figure, the corners of the tip have a radius of curvature R, respectively. If the groove 25 is formed by using the portion of the blade 24 having the radius of curvature R, the overhang portions 17A and 17B as shown in FIGS. 21A and 21B can be formed. Further, if the groove 25 is formed using a portion deeper than the radius of curvature R of the blade 24, the overhang portions 17A and 17B as shown in FIGS. 22A and 22B can be formed.

図２４に示すように、図１３及び図１４に示したような先端部の断面が曲面のブレード２４を用い、矢印で示すように位置をずらして複数回溝２５を形成しても同様な形状のオーバーハング部１７Ａ，１７Ｂを形成できる。   As shown in FIG. 24, the same shape can be obtained even when the groove 25 is formed a plurality of times by using a blade 24 having a curved section at the tip end as shown in FIGS. Overhang portions 17A and 17B can be formed.

図２５及び図２６はそれぞれ、図２４に示したように位置をずらして複数回溝２５を形成してオーバーハング部１７Ａ，１７Ｂを形成した半導体チップ１２の顕微鏡写真である。図２５は、半導体チップの厚さが１９６μｍ、オーバーハング部の始点ＳＰから終点ＥＰまでの距離が５７０μｍ程度、チップの端部の厚さ（エッジ厚）Δｂが３０μｍ程度である。図２６は、半導体チップの厚さが１９６μｍ、オーバーハング部の始点ＳＰから終点ＥＰまでの距離が９００μｍ程度、チップの端部の厚さ（エッジ厚）Δｂが５０μｍ程度である。   FIG. 25 and FIG. 26 are micrographs of the semiconductor chip 12 in which the overhang portions 17A and 17B are formed by shifting the position and forming the groove 25 a plurality of times as shown in FIG. In FIG. 25, the thickness of the semiconductor chip is 196 μm, the distance from the start point SP to the end point EP of the overhang portion is about 570 μm, and the thickness (edge thickness) Δb of the end portion of the chip is about 30 μm. In FIG. 26, the thickness of the semiconductor chip is 196 μm, the distance from the start point SP to the end point EP of the overhang portion is about 900 μm, and the thickness (edge thickness) Δb of the end portion of the chip is about 50 μm.

図２７及び図２８はそれぞれ、種々のサイズのオーバーハング部を形成した半導体チップを積層した状態の顕微鏡写真である。図２７及び図２８において、各半導体チップのオーバーハング部のＢＢＧ（最上段の半導体チップで代表的に示す）は、ボールボンディングを行う部分を示している。オーバーハング部によって下段に配置された半導体チップの主表面との間にボールボンディング部を収容するための十分な空隙を形成できることが分かる。   27 and 28 are photomicrographs in a state where semiconductor chips each having an overhang portion of various sizes are stacked. 27 and 28, BBG (representatively shown by the uppermost semiconductor chip) of the overhang portion of each semiconductor chip indicates a portion where ball bonding is performed. It can be seen that a sufficient gap for accommodating the ball bonding portion can be formed between the main surface of the semiconductor chip disposed in the lower stage by the overhang portion.

なお、上述した実施形態の説明ではサイズが同じか上段にサイズが大きいチップを積層して搭載する場合を例にとって説明した。しかしながら、図２７及び図２８に示すように上段にサイズが小さいチップを積層する場合であっても、上段のチップの外周部が縦の短線で示すボンディング位置よりも内側にないチップを積層し、ワイヤボンディングで接続する場合にも効果が得られる。   In the description of the above-described embodiment, a case where chips having the same size or a large size are stacked and mounted in the upper stage is described as an example. However, even when stacking small chips on the upper stage as shown in FIGS. 27 and 28, the outer peripheral portion of the upper chip is stacked on the inner side of the bonding position indicated by the vertical short line, An effect is also obtained when connecting by wire bonding.

［半導体チップの断面形状の変形例３，４とその形成方法］
図２９（ａ），（ｂ）及び図３０（ａ），（ｂ）はそれぞれ、半導体チップ１２のオーバーハング形状の更に他の構成例を示している。図２９（ａ），（ｂ）に示す半導体チップ１２は、始点ＳＰがチップの主表面に対して垂直な面になっており、垂直面からボンディングパッド１５Ａ，１５Ｂ下に達するまでの領域が傾斜角の大きい平面、ボンディングパッド１５Ａ，１５Ｂ下からチップ端部（終点ＥＰ）までが平面になっている。平面の距離Δｅ１は４０μｍ、平面の距離Δｅ２は６０μｍ、平面の距離Δｅ３は１００μｍである。これらの平面は９０度以上で１８０度以下の角度Δｆ１，Δｆ２で接している。すなわち、この半導体チップ１２のオーバーハング部１７Ａ，１７Ｂは、傾斜角が異なる３つの平面の組み合わせ（複合面）になっている。 [Modifications 3 and 4 of the cross-sectional shape of the semiconductor chip and its forming method]
FIGS. 29A and 29B and FIGS. 30A and 30B show still other configuration examples of the overhang shape of the semiconductor chip 12, respectively. In the semiconductor chip 12 shown in FIGS. 29A and 29B, the start point SP is a surface perpendicular to the main surface of the chip, and the region from the vertical surface to the point below the bonding pads 15A and 15B is inclined. A plane with a large corner, from the bottom of the bonding pads 15A and 15B to the chip end (end point EP), is a plane. The plane distance Δe1 is 40 μm, the plane distance Δe2 is 60 μm, and the plane distance Δe3 is 100 μm. These planes are in contact at angles Δf1 and Δf2 of 90 degrees or more and 180 degrees or less. That is, the overhang portions 17A and 17B of the semiconductor chip 12 are a combination (composite surface) of three planes having different inclination angles.

図３０（ａ），（ｂ）に示す半導体チップは、始点ＳＰがチップの主表面に対して垂直になっており、この垂直面の途中からチップ側壁（終点ＥＰ）に達するまでの領域が一定の傾斜角を持った平面になっている。平面の距離Δｅ１は４０μｍであり、平面の距離Δｅ２は３３０μｍである。これらの平面は９０度以上で１８０度以下の角度Δｆで接している。すなわち、この半導体チップ１２はオーバーハング部１７Ａ，１７Ｂが２つの平面の組み合わせになっている。   In the semiconductor chips shown in FIGS. 30A and 30B, the start point SP is perpendicular to the main surface of the chip, and the region from the middle of this vertical plane to the chip side wall (end point EP) is constant. It is a plane with an inclination angle of. The plane distance Δe1 is 40 μm, and the plane distance Δe2 is 330 μm. These planes are in contact at an angle Δf of 90 degrees or more and 180 degrees or less. That is, the semiconductor chip 12 has the overhang portions 17A and 17B in a combination of two planes.

もちろん、始点ＳＰからチップ側壁（終点ＥＰ）に達するまでの領域が、外周に向かって薄くなるような一定の傾斜角を持った１つの平面でも良い。   Of course, the area from the start point SP to the chip side wall (end point EP) may be a single plane having a certain inclination angle that becomes thinner toward the outer periphery.

図３１は、上記図２９（ａ），（ｂ）に示したオーバーハング部１７Ａ，１７Ｂを形成するためのブレード２４の断面形状を示している。図示するように、先端のコーナー部がそれぞれ角度Δｆ１，Δｆ２に対応する傾斜角を持っている。このブレード２４を使って溝２５を形成すれば、上記図２９（ａ），（ｂ）に示したようなオーバーハング部を形成できる。   FIG. 31 shows a cross-sectional shape of the blade 24 for forming the overhang portions 17A and 17B shown in FIGS. 29 (a) and 29 (b). As shown in the figure, the corners at the tip have inclination angles corresponding to the angles Δf1 and Δf2, respectively. If the groove 25 is formed using this blade 24, an overhang portion as shown in FIGS. 29 (a) and 29 (b) can be formed.

また、上記ブレード２４の傾斜角を破線で示す位置にして角度Δｆに対応する傾斜角を持たせれば、上記図３０（ａ），（ｂ）に示したようなオーバーハング部１７Ａ，１７Ｂを形成できる。   Further, when the blade 24 is inclined at a position indicated by a broken line and has an inclination angle corresponding to the angle Δf, overhang portions 17A and 17B as shown in FIGS. 30A and 30B are formed. it can.

なお、図３２に示すように、コーナー部が傾斜角を持った平面で、先端部が曲面のブレードを用いれば、ボンディングパッド１５Ａ，１５Ｂ下から終点ＥＰまでが曲面のオーバーハング部を形成できる。   As shown in FIG. 32, when a blade having a curved corner portion and a curved tip end portion is used, a curved overhang portion can be formed from the bottom of the bonding pads 15A and 15B to the end point EP.

［オーバーハング部を形成するための溝の形成位置の変形例１］
上述した実施形態では、図１２（ａ），（ｂ）に示したように、半導体ウェーハのダイシングラインまたはチップ分割ラインの一方向に沿って（チップの対向する二辺に沿って）オーバーハング部を形成する場合、及び図３３（ａ），（ｂ）に示したようにチップの四辺に沿ってオーバーハング部を形成する場合について説明した。 [Modification Example 1 of Forming Position of Groove for Forming Overhang Section]
In the embodiment described above, as shown in FIGS. 12A and 12B, the overhang portion is along one direction of the dicing line or chip dividing line of the semiconductor wafer (along two opposite sides of the chip). The case where the overhang portion is formed along the four sides of the chip as shown in FIGS. 33A and 33B has been described.

上記オーバーハング部の形成位置は、必ずしも下段に配置されるチップのボンディングパッドの配置に応じて決定する必要はなく、下段のチップのボンディングパッドがチップの一辺に形成されている場合に図１２（ａ），（ｂ）に示したように対向する二辺に沿って形成したり、一辺、二辺または三辺に形成されている場合に図３３（ａ），（ｂ）に示したように予め半導体ウェーハの全てのダイシングラインまたはチップ分割ラインに沿って（チップの対向する四辺に沿って）オーバーハング部を形成しても良い。   The formation position of the overhang portion does not necessarily have to be determined according to the arrangement of the bonding pads of the chip disposed in the lower stage. When the bonding pads of the lower chip are formed on one side of the chip, FIG. As shown in FIGS. 33A and 33B, when formed along two opposite sides as shown in a) and (b), or formed on one side, two sides, or three sides. An overhang portion may be formed in advance along all dicing lines or chip dividing lines of the semiconductor wafer (along four opposing sides of the chip).

［オーバーハング部を形成するための溝の形成位置の変形例２］
上記オーバーハング部は、図３４（ａ），（ｂ）に示すように、ボンディングワイヤに対応する部分のみを切り欠いて形成しても同様な作用効果が得られる。 [Modification Example 2 of Forming Position of Groove for Forming Overhang Section]
As shown in FIGS. 34 (a) and 34 (b), the overhang portion can be formed by cutting out only the portion corresponding to the bonding wire.

図３４（ａ），（ｂ）ではチップの対向する二辺に沿って切り欠きを形成したが、一辺、三辺または四辺に沿って形成しても良いのは勿論である。   In FIGS. 34A and 34B, the cutouts are formed along two opposite sides of the chip, but it is needless to say that the cutouts may be formed along one side, three sides, or four sides.

次に、図１に示した半導体チップの積層構造の種々の変形例について図３５乃至図４１により説明する。図３５乃至図４１における基本的な構成は図１と同様であるので、ここでは図１に示した構成と異なる部分についてのみ説明する。   Next, various modifications of the laminated structure of the semiconductor chip shown in FIG. 1 will be described with reference to FIGS. Since the basic configuration in FIGS. 35 to 41 is the same as that in FIG. 1, only the portions different from the configuration shown in FIG. 1 will be described here.

［半導体チップの積層構造の変形例１］
図３５は、スタックＭＣＰにおける半導体チップの積層構造の他の構成例を示している。この例では、１段目と２段目の半導体チップ１２−１，１２−２のサイズが同じであり、３段目の半導体チップ１２−３のサイズが、上記半導体チップ１２−１，１２−２よりも大きくなっている。 [Variation 1 of Laminated Structure of Semiconductor Chip]
FIG. 35 shows another configuration example of the stacked structure of the semiconductor chips in the stack MCP. In this example, the size of the first-stage and second-stage semiconductor chips 12-1 and 12-2 is the same, and the size of the third-stage semiconductor chip 12-3 is the same as that of the semiconductor chips 12-1, 12-. It is larger than 2.

［半導体チップの積層構造の変形例２］
図３６に示す例では、１段目と２段目の半導体チップ１２−１，１２−２のサイズが同じであり、３段目の半導体チップ１２−３のサイズが上記チップ１２−１，１２−２よりも小さく、外周がワイヤボンディング部の内側になっている。 [Modification Example 2 of Stacked Structure of Semiconductor Chips]
In the example shown in FIG. 36, the size of the first-stage and second-stage semiconductor chips 12-1, 12-2 is the same, and the size of the third-stage semiconductor chip 12-3 is the above-described chips 12-1, 12. Smaller than -2, and the outer periphery is inside the wire bonding portion.

［半導体チップの積層構造の変形例３］
図３７に示す例では、１段目の半導体チップ１２−１が基板１１にフリップチップ等で表面実装され、このチップ１２−１の裏面上に同じサイズの２段目の半導体チップ１２−２がＤＡＦを介在して搭載されている。このチップ１２−２は、ボンディングワイヤ１６−２によって基板１１のチップ搭載面に形成された配線に接続されている。上記チップ１２−２上には、１段目と２段目の半導体チップ１２−１，１２−２よりサイズが大きい３段目の半導体チップ１２−３のオーバーハング部がチップ１２−２の主表面との間にボールボンディング部を収容するための空隙を形成するように配置され、ＤＡＦを介在して搭載されている。このチップ１２−３は、ボンディングワイヤ１６−３によって基板１１のチップ搭載面に形成された配線に接続されている。上記チップ１２−３上には、４段目の半導体チップ１２−４がＤＡＦを介在して搭載されている。このチップ１２−４のサイズは上記チップ１２−３よりも小さく、外周がワイヤボンディング部の内側になっている。 [Modification 3 of Laminated Structure of Semiconductor Chip]
In the example shown in FIG. 37, the first-stage semiconductor chip 12-1 is surface-mounted on the substrate 11 by a flip chip or the like, and the second-stage semiconductor chip 12-2 of the same size is formed on the back surface of the chip 12-1. It is mounted via DAF. The chip 12-2 is connected to a wiring formed on the chip mounting surface of the substrate 11 by a bonding wire 16-2. On the chip 12-2, the overhang portion of the third-stage semiconductor chip 12-3, which is larger than the first-stage and second-stage semiconductor chips 12-1, 12-2, is the main part of the chip 12-2. It arrange | positions so that the space | gap for accommodating a ball bonding part may be formed between the surfaces, and it mounts | wears through DAF. The chip 12-3 is connected to a wiring formed on the chip mounting surface of the substrate 11 by a bonding wire 16-3. On the chip 12-3, a fourth-stage semiconductor chip 12-4 is mounted with a DAF interposed. The size of the chip 12-4 is smaller than that of the chip 12-3, and the outer periphery is inside the wire bonding portion.

図３７では、１段目のチップ１２−１をフリップチップ方式で基板１１に実装（圧着接合）しているが、サイズ（ボンディングパッドの位置）が同じであれば上段に積層されているチップを下段のチップ上にフリップチップ方式で実装することもできる。   In FIG. 37, the first-stage chip 12-1 is mounted on the substrate 11 by a flip-chip method (crimp bonding). If the size (position of the bonding pad) is the same, the chips stacked in the upper stage are used. It can also be mounted on the lower chip in a flip chip manner.

［半導体チップの積層構造の変形例４］
図３８に示す例では、上記図３７に示した４段目のチップ１２−４上に、５段目の半導体チップ１２−５が更に積層された構成になっている。このチップ１２−５のオーバーハング部は、チップ１２−４の主表面との間にボールボンディング部を収容するための空隙を形成するように配置され、ＤＡＦを介在して搭載されている。そして、このチップ１２−５は、ボンディングワイヤ１６−３によって基板１１のチップ搭載面に形成された配線に接続されている。 [Modification 4 of Laminated Structure of Semiconductor Chip]
In the example shown in FIG. 38, a fifth-stage semiconductor chip 12-5 is further stacked on the fourth-stage chip 12-4 shown in FIG. The overhang portion of the chip 12-5 is disposed so as to form a gap for accommodating the ball bonding portion between the main surface of the chip 12-4 and is mounted via a DAF. And this chip | tip 12-5 is connected to the wiring formed in the chip | tip mounting surface of the board | substrate 11 by the bonding wire 16-3.

［半導体チップの積層構造の変形例５］
図３９に示す例では、上記図１に示したスタックＭＣＰにおいて、チップ１２−１の主表面とチップ１２−２のオーバーハング部との間の空隙を、ポリイミド系やエポキシ系の樹脂からなる絶縁部材３７−１で埋め込んでいる。また、チップ１２−２の主表面とチップ１２−３のオーバーハング部との間の空隙を、ポリイミド系やエポキシ系の樹脂からなる絶縁部材３７−２で埋め込んでいる。 [Variation 5 of Semiconductor Chip Laminated Structure]
In the example shown in FIG. 39, in the stack MCP shown in FIG. 1, the gap between the main surface of the chip 12-1 and the overhang portion of the chip 12-2 is insulated with a polyimide or epoxy resin. It is embedded with the member 37-1. Further, a gap between the main surface of the chip 12-2 and the overhang portion of the chip 12-3 is embedded with an insulating member 37-2 made of a polyimide-based or epoxy-based resin.

上記絶縁部材３７−１，３７−２によって、ボンディング部に水分が侵入するのをより効果的に防止でき、信頼性を向上できる。また、オーバーハング部を予め絶縁部材３７−１で埋め込むことにより、上段のチップのボンディング接合マージンを向上できるので、チップの薄化が可能となる。   The insulating members 37-1 and 37-2 can more effectively prevent moisture from entering the bonding portion and improve reliability. Moreover, since the bonding junction margin of the upper chip can be improved by embedding the overhang portion in advance with the insulating member 37-1, the chip can be thinned.

［半導体チップの積層構造の変形例６］
上記図３９に示した例では、チップ１２−１とチップ１２−２間、チップ１２−２とチップ１２−３間をそれぞれＤＡＦを介在して搭載したが、図４０に示す例ではチップ１２−１の主表面とチップ１２−２のオーバーハング部との間の空隙を埋め込む絶縁部材３７−１と、チップ１２−２の主表面とチップ１２−３のオーバーハング部との間の空隙を埋め込む絶縁部材３７−２で接着して搭載している。 [Modification 6 of Laminated Structure of Semiconductor Chip]
In the example shown in FIG. 39, the DAF is mounted between the chip 12-1 and the chip 12-2 and between the chip 12-2 and the chip 12-3. However, in the example shown in FIG. Insulating member 37-1 that fills the gap between the main surface of 1 and the overhang portion of the chip 12-2, and the gap between the main surface of the chip 12-2 and the overhang portion of the chip 12-3 The insulating member 37-2 is attached and mounted.

このようにＤＡＦに代えて空隙を埋め込む絶縁部材３７−１，３７−２を利用してチップ間を接着しても良い。   In this manner, the chips may be bonded to each other by using the insulating members 37-1 and 37-2 that fill the gap instead of the DAF.

［半導体チップの積層構造の変形例７］
図４１に示す例では、上記図３７に示したスタックＭＣＰにおいて、チップ１２−２の主表面とチップ１２−３のオーバーハング部との間の空隙を、ポリイミド系やエポキシ系の樹脂からなる絶縁部材３７で埋め込んでいる。 [Modification 7 of Laminated Structure of Semiconductor Chip]
In the example shown in FIG. 41, in the stack MCP shown in FIG. 37, the gap between the main surface of the chip 12-2 and the overhang part of the chip 12-3 is insulated with polyimide or epoxy resin. It is embedded with the member 37.

上記絶縁部材３７によって、ボンディング部に水分が侵入するのをより効果的に防止でき、信頼性を向上できる。   The insulating member 37 can more effectively prevent moisture from entering the bonding portion and improve reliability.

なお、図３５、図３６及び図３８に示したような積層構造においても同様に、下段のチップの主表面と上段のチップのオーバーハング部との間に形成される空隙を、ポリイミド系やエポキシ系の樹脂からなる絶縁部材で埋め込んでも良い。   35, 36 and 38, the gap formed between the main surface of the lower chip and the overhang portion of the upper chip is similarly formed by using polyimide or epoxy. It may be embedded with an insulating member made of a resin.

この場合には、図４０に示したように、チップ間の接着に、ＤＡＦに代えて絶縁部材を用いることもできる。   In this case, as shown in FIG. 40, an insulating member can be used instead of DAF for bonding between chips.

次に、製造工程の種々の変形例について説明する。   Next, various modifications of the manufacturing process will be described.

［製造工程の変形例１］
図４２（ａ），（ｂ）乃至図５０（ａ），（ｂ）はそれぞれ、上述したスタックＭＣＰの他の製造工程（変形例１）について説明するためのもので、図４２（ａ）乃至図５０（ａ）はそれぞれ斜視図であり、図４２（ｂ）乃至図５０（ｂ）はそれぞれ図４２（ａ）乃至図５０（ａ）の断面図である。 [Modification 1 of Manufacturing Process]
FIGS. 42 (a), (b) to FIGS. 50 (a), (b) are for explaining another manufacturing process (modified example 1) of the above-described stack MCP, respectively. FIG. 50A is a perspective view, and FIGS. 42B to 50B are cross-sectional views of FIGS. 42A to 50A, respectively.

この変形例１に係る製造工程が前述した図４（ａ），（ｂ）乃至図１１（ａ），（ｂ）に示した方法と異なるのは、図４４（ａ），（ｂ）に示す裏面研削工程で半導体ウェーハの裏面研削を行った後、図４５（ａ），（ｂ）に示すように、研削面をプラズマエッチング、ウェットエッチング、ドライポリッシュ、ガスエッチング、ＣＭＰあるいはバフがけ等によって鏡面加工することにある。図４５（ａ），（ｂ）では、ポリッシング装置３８による鏡面加工工程を代表的に示す。   44 (a) and 44 (b) are different from the method shown in FIGS. 4 (a) and 4 (b) to 11 (a) and 11 (b) in the manufacturing process according to the first modification. After the back surface grinding of the semiconductor wafer in the back surface grinding process, as shown in FIGS. 45A and 45B, the ground surface is mirror-finished by plasma etching, wet etching, dry polishing, gas etching, CMP, buffing, or the like. It is to process. 45 (a) and 45 (b) representatively show a mirror finishing process by the polishing apparatus 38.

他の基本的な製造工程は、図４（ａ），（ｂ）乃至図１１（ａ），（ｂ）に示した方法と同様であるので、同一部分に同じ符号を付してその詳細な説明は省略する。   The other basic manufacturing steps are the same as the methods shown in FIGS. 4A, 4B to 11A, 11B, and the same parts are denoted by the same reference numerals and detailed description thereof is omitted. Description is omitted.

このような製造方法によれば、チップの裏面を平坦化することによってピックアップ時の割れやクラックを低減できる。また、溝２５−１，２５−２，…の内壁を平坦化してボールボンディング時に印加される圧力による応力の集中を防ぐことができる。   According to such a manufacturing method, it is possible to reduce cracks and cracks during pick-up by flattening the back surface of the chip. Further, the inner walls of the grooves 25-1, 25-2,... Can be flattened to prevent stress concentration due to pressure applied during ball bonding.

［製造工程の変形例２］
図５１（ａ），（ｂ）乃至図５８（ａ），（ｂ）はそれぞれ、上述したスタックＭＣＰの他の製造工程（変形例２）について説明するためのもので、図５１（ａ）乃至図５８（ａ）はそれぞれ斜視図であり、図５１（ｂ）乃至図５８（ｂ）はそれぞれ図５１（ａ）乃至図５８（ａ）の断面図である。 [Modification 2 of Manufacturing Process]
FIGS. 51A, 51B to 58A, 58B are diagrams for explaining another manufacturing process (modification 2) of the stack MCP described above. FIGS. 58 (a) is a perspective view, and FIGS. 51 (b) to 58 (b) are cross-sectional views of FIGS. 51 (a) to 58 (a), respectively.

この変形例２に係る製造工程が前述した図４（ａ），（ｂ）乃至図１１（ａ），（ｂ）に示した方法と異なるのは、第２の溝２５−１，２５−２，…の形成工程を半導体ウェーハの裏面研削後に行う点にある。   The manufacturing process according to Modification 2 is different from the method shown in FIGS. 4A, 4B to 11A, 11B described above in that the second grooves 25-1, 25-2 are different. Are formed after the backside grinding of the semiconductor wafer.

他の基本的な製造工程は、図４（ａ），（ｂ）乃至図１１（ａ），（ｂ）に示した方法と同様であるので、同一部分に同じ符号を付してその詳細な説明は省略する。   The other basic manufacturing steps are the same as the methods shown in FIGS. 4A, 4B to 11A, 11B, and the same parts are denoted by the same reference numerals and detailed description thereof is omitted. Description is omitted.

このような製造方法であっても、基本的には図４（ａ），（ｂ）乃至図１１（ａ），（ｂ）に示した方法と同様な作用効果が得られる。   Even with such a manufacturing method, basically the same effects as those shown in FIGS. 4A and 4B to FIGS. 11A and 11B can be obtained.

［製造工程の変形例３］
図５９（ａ），（ｂ）乃至図６７（ａ），（ｂ）はそれぞれ、上述したスタックＭＣＰの他の製造工程（変形例３）について説明するためのもので、図５９（ａ）乃至図６７（ａ）はそれぞれ斜視図であり、図５９（ｂ）乃至図６７（ｂ）はそれぞれ図５９（ａ）乃至図６７（ａ）の断面図である。 [Modification 3 of Manufacturing Process]
FIGS. 59 (a), (b) to 67 (a), (b) are for explaining another manufacturing process (Modification 3) of the above-described stack MCP, respectively. 67 (a) is a perspective view, and FIGS. 59 (b) to 67 (b) are cross-sectional views of FIGS. 59 (a) to 67 (a), respectively.

この変形例３に係る製造工程は、変形例１と２を組み合わせたものであり、第２の溝の形成工程を半導体ウェーハの裏面研削後に行い、その後研削面をプラズマエッチング、ウェットエッチング、ドライポリッシュ、ガスエッチング、ＣＭＰあるいはバフがけ等によって鏡面加工する点にある。図６２（ａ），（ｂ）は、ポリッシング工程を代表的に示す。   The manufacturing process according to Modification 3 is a combination of Modifications 1 and 2, and the second groove formation process is performed after the backside grinding of the semiconductor wafer, and then the ground surface is subjected to plasma etching, wet etching, and dry polishing. Mirror processing is performed by gas etching, CMP, buffing, or the like. FIGS. 62A and 62B representatively show a polishing process.

他の基本的な製造工程は、変形例１，２と同様であるので、同一部分に同じ符号を付してその詳細な説明は省略する。   Since other basic manufacturing processes are the same as those of the first and second modifications, the same parts are denoted by the same reference numerals and detailed description thereof is omitted.

このような製造方法であっても、基本的には図４（ａ），（ｂ）乃至図１１（ａ），（ｂ）に示した方法や変形例１，２と同様な作用効果が得られる。   Even with such a manufacturing method, basically the same effects as the methods shown in FIGS. 4A and 4B to FIGS. 11A and 11B and the first and second modifications are obtained. It is done.

［製造工程の変形例４］
図６８（ａ），（ｂ）乃至図７６（ａ），（ｂ）はそれぞれ、上述したスタックＭＣＰの他の製造工程（変形例４）について説明するためのもので、図６８（ａ）乃至図７６（ａ）はそれぞれ斜視図であり、図６８（ｂ）乃至図７６（ｂ）はそれぞれ図６８（ａ）乃至図７６（ａ）の断面図である。 [Modification 4 of Manufacturing Process]
68 (a), 68 (b) to 76 (a), 76 (b) are for explaining another manufacturing process (Modification 4) of the stack MCP described above. 76 (a) is a perspective view, and FIGS. 68 (b) to 76 (b) are cross-sectional views of FIGS. 68 (a) to 76 (a), respectively.

上述した実施形態並びに変形例１乃至３ではＤＡＦ２７とダイシングテープ２８を同時に半導体ウェーハに貼り付けたのに対し、この変形例４に係る製造工程ではＤＡＦ２７とダイシングテープ２８を別の工程で半導体ウェーハに貼り付けている。   In the embodiment and the first to third modifications described above, the DAF 27 and the dicing tape 28 are simultaneously attached to the semiconductor wafer. In the manufacturing process according to the fourth modification, the DAF 27 and the dicing tape 28 are formed on the semiconductor wafer in separate processes. Paste.

すなわち、まず、周知の製造工程により半導体ウェーハの主表面に半導体素子、及びこの半導体素子に電気的に接続されたボンディングパッドを形成する。   That is, first, a semiconductor element and a bonding pad electrically connected to the semiconductor element are formed on the main surface of the semiconductor wafer by a known manufacturing process.

次に、図６８（ａ），（ｂ）に示すように、上記半導体ウェーハ２０の主表面に、ダイシングラインまたはチップ分割ラインに沿ってダイヤモンドブレード２１などにより第１の溝２２−１，２２−２，２２−３，…を形成する（ハーフカットダイシング）。   Next, as shown in FIGS. 68A and 68B, the first grooves 22-1 and 22-22 are formed on the main surface of the semiconductor wafer 20 by the diamond blade 21 along the dicing line or the chip dividing line. 2, 22-3, ... are formed (half-cut dicing).

次に、図６９（ａ），（ｂ）に示すように、上記半導体ウェーハ２０の主表面にＢＳＧテープ（表面保護テープ）２３を貼り付け、裏面を研削用砥石２６等で研削して所望の厚さに仕上げる。これによって、半導体ウェーハ２０が個片化されて半導体チップ１２，１２，…が形成される。   Next, as shown in FIGS. 69A and 69B, a BSG tape (surface protective tape) 23 is attached to the main surface of the semiconductor wafer 20, and the back surface is ground with a grinding wheel 26 or the like to obtain a desired one. Finish to thickness. As a result, the semiconductor wafer 20 is singulated to form semiconductor chips 12, 12,.

次に、図７０（ａ），（ｂ）に示すように、研削面をプラズマエッチング、ウェットエッチング、ドライポリッシュ、ガスエッチング、ＣＭＰあるいはバフがけ等によって鏡面加工する。図７０（ａ），（ｂ）では、ポリッシング工程を代表的に示す。   Next, as shown in FIGS. 70A and 70B, the ground surface is mirror-finished by plasma etching, wet etching, dry polishing, gas etching, CMP, buffing, or the like. 70A and 70B representatively show the polishing process.

その後、上記ウェーハ２０をステージ３１上に載置し、ローラー２９等により鏡面加工した裏面にＤＡＦ（接着剤等でも良い）２７を貼り付ける。   Thereafter, the wafer 20 is placed on the stage 31, and DAF (adhesive or the like) 27 is attached to the back surface mirror-processed by the roller 29 or the like.

次に、半導体ウェーハ２０の裏面からダイシングラインまたはチップ分割ラインに沿ってブレード２４により上記ＤＡＦ２７を切断し、且つチップの対向する二辺または四辺に沿ってオーバーハング部を形成するための第２の溝２５−１，２５−２，…を形成する（ここでは四辺に形成する場合を示している）。   Next, the DAF 27 is cut by the blade 24 along the dicing line or chip dividing line from the back surface of the semiconductor wafer 20, and a second hung portion is formed for forming two overhang portions along two opposite sides or four sides of the chip. Grooves 25-1, 25-2,... Are formed (here, the case where they are formed on four sides) is formed.

上記のようにして形成したオーバーハング部の表面に、図１６に示したように絶縁層１８を形成する。この絶縁層１８としては、例えばシリコン酸化膜や、ポリイミド等の有機材料を用いることができる。また、図１７に示したように、オーバーハング部の表面だけでなく、チップ１２の側壁にも形成することにより、ボンディングワイヤの接触による短絡やリークの発生を効果的に防止できる。   On the surface of the overhang portion formed as described above, an insulating layer 18 is formed as shown in FIG. As the insulating layer 18, for example, an organic material such as a silicon oxide film or polyimide can be used. Further, as shown in FIG. 17, by forming not only on the surface of the overhang portion but also on the side wall of the chip 12, it is possible to effectively prevent a short circuit and leakage due to contact of the bonding wire.

その後、図７３（ａ），（ｂ）に示すように、ＤＡＦ２７付きの半導体チップ１２，１２，…をステージ３１上に載置し、ローラー２９等によりＤＡＦ２７上にダイシングテープ２８を貼り付けてウェーハリング３０に装着する。   Then, as shown in FIGS. 73A and 73B, the semiconductor chips 12, 12,... With the DAF 27 are placed on the stage 31, and the dicing tape 28 is pasted on the DAF 27 by the rollers 29 and the like. Attach to ring 30.

そして、図７４（ａ），（ｂ）に示すように、表面保護テープ２３を剥がす。   Then, as shown in FIGS. 74A and 74B, the surface protection tape 23 is peeled off.

次に、図７５（ａ），（ｂ）に示すように、ダイシングテープ２８からチップ毎（良品のチップ）に剥がしてピックアップする。このピックアップ工程では、ピックアップニードル３３によってチップ１２毎にダイシングテープ２８の裏面を突き上げ、ダイシングテープ２８を貫通してチップ１２の裏面にニードル（針）を直接接触させ、更に持ち上げて各々のチップ１２をダイシングテープ２８から引き離す。この際、図１８に示したように、ピックアップニードル３３がチップ１２の厚い部分に接触するようにしてダイシングテープ２８から剥離する。引き離したチップ１２の裏面にはＤＡＦ２７が接着されており、この状態でコレット３４でチップ表面を吸着して搬送する。   Next, as shown in FIGS. 75A and 75B, each chip (non-defective chip) is peeled off from the dicing tape 28 and picked up. In this pick-up step, the back surface of the dicing tape 28 is pushed up for each chip 12 by the pick-up needle 33, the needle (needle) is brought into direct contact with the back surface of the chip 12 through the dicing tape 28, and the chips 12 are lifted up. Pull away from the dicing tape 28. At this time, as shown in FIG. 18, the pickup needle 33 is peeled off from the dicing tape 28 so as to come into contact with the thick portion of the chip 12. A DAF 27 is adhered to the back surface of the detached chip 12, and in this state, the chip surface is sucked and conveyed by the collet 34.

次に、上記コレット３４で搬送したチップ１２を、外部接続電極１４−１，１４−２，１４−３，…を有する基板１１上に積層して搭載し、搭載する毎に各半導体チップの主表面に形成された半導体素子と前記基板の配線とをワイヤボンディングして電気的に接続することにより多段積層する。   Next, the chip 12 conveyed by the collet 34 is stacked and mounted on the substrate 11 having the external connection electrodes 14-1, 14-2, 14-3,... The semiconductor element formed on the surface and the wiring on the substrate are wire-bonded and electrically connected to form a multi-layer stack.

図７６（ａ），（ｂ）では、１段目のチップ１２−１の厚さが一定で且つ薄い場合を例に取っており、ワイヤボンディングされた状態を示している。このチップ１２−１上に上述したような工程で形成した半導体チップ１２−２を、ＤＡＦ２７を介在して積層して搭載した後、ワイヤボンディングを行ってチップ１２−２のボンディングパッドと基板１１の表面に形成された配線とを電気的に接続する。チップ１２−２をチップ１２−１上に積層して搭載する際には、オーバーハング部が下段に配置された半導体チップのボールボンディング部に対応するように積層する。これによって、下段に配置されたチップ１２−１の主表面との間にボールボンディング部を収容する空隙が形成される。   FIGS. 76A and 76B show an example in which the thickness of the first-stage chip 12-1 is constant and thin, and shows a wire-bonded state. The semiconductor chip 12-2 formed in the above-described process on the chip 12-1 is stacked and mounted via the DAF 27, and then wire bonding is performed to bond the bonding pad of the chip 12-2 and the substrate 11 together. The wiring formed on the surface is electrically connected. When the chip 12-2 is stacked and mounted on the chip 12-1, the overhanging part is stacked so as to correspond to the ball bonding part of the semiconductor chip arranged in the lower stage. As a result, a gap for accommodating the ball bonding portion is formed between the main surface of the chip 12-1 arranged at the lower stage.

以降は、パッケージ構造に合わせて、複数の半導体チップの積層とワイヤボンディングを繰り返す。   Thereafter, stacking of a plurality of semiconductor chips and wire bonding are repeated according to the package structure.

そして、積層した半導体チップ及びワイヤボンディングの部分を封止樹脂（モールド樹脂等）で覆う（モールドする）。   Then, the laminated semiconductor chip and wire bonding part are covered (molded) with a sealing resin (mold resin or the like).

［製造工程の変形例５］
図７７（ａ），（ｂ）乃至図８５（ａ），（ｂ）はそれぞれ、上述したスタックＭＣＰの他の製造工程（変形例５）について説明するためのもので、図７７（ａ）乃至図８５（ａ）はそれぞれ斜視図であり、図７７（ｂ）乃至図８５（ｂ）はそれぞれ図７７（ａ）乃至図８５（ａ）の断面図である。 [Modification 5 of Manufacturing Process]
77 (a), 77 (b) to 85 (a), 85 (b) are for explaining another manufacturing process (modification 5) of the above-described stack MCP, respectively. 85 (a) is a perspective view, and FIGS. 77 (b) to 85 (b) are cross-sectional views of FIGS. 77 (a) to 85 (a), respectively.

この変形例５に係る製造工程は、図７８（ａ），（ｂ）に示すように、半導体ウェーハの裏面研削時に、研削面が第１の溝２２−１，２２−２，２２−３，…に達しない深さにするものである。よって、ウェーハ２０は、この裏面研削工程では個片化されず、図８１（ａ），（ｂ）に示す工程においてダイシングラインまたはチップ分割ラインに沿って第２の溝２５−１，２５−２，…を形成するときに個片化される。   As shown in FIGS. 78 (a) and 78 (b), in the manufacturing process according to the fifth modification, the grinding surface has first grooves 22-1, 22-2, 22-3, The depth is not reached. Therefore, the wafer 20 is not separated into pieces in this back surface grinding process, and the second grooves 25-1 and 25-2 along the dicing line or the chip dividing line in the process shown in FIGS. 81 (a) and 81 (b). , ... are separated into pieces.

本変形例では、第１の溝２２−１，２２−２，２２−３，…を同じ深さで形成する場合には、第２の溝２５−１，２５−２，…を全てのダイシングラインまたはチップ分割ラインに沿って形成する必要があるので、オーバーハング部はチップの四辺に沿って形成されることになる。   In this modification, when the first grooves 22-1, 22-2, 22-3,... Are formed at the same depth, the second grooves 25-1, 25-2,. Since it is necessary to form along the line or the chip dividing line, the overhang portion is formed along the four sides of the chip.

もちろん、第１の溝２２−１，２２−２，２２−３，…の形成時にオーバーハング部を形成するチップの対向する二辺を浅くし、他の二辺に対応する二辺を深くし、裏面研削時にこの深い二辺に沿った溝に達するようにすれば、第２の溝２５−１，２５−２，…の形成時に半導体ウェーハを個片化して個々のチップを形成できる。   Of course, when forming the first grooves 22-1, 22-2, 22-3,..., The opposite two sides of the chip forming the overhang portion are shallowed and the two sides corresponding to the other two sides are deepened. If the grooves along the two deep sides are reached during back grinding, the semiconductor wafer can be separated into individual chips when the second grooves 25-1, 25-2,... Are formed.

他の基本的な製造工程は、変形例４と同様であるので、同一部分に同じ符号を付してその詳細な説明は省略する。   Since other basic manufacturing steps are the same as those of the fourth modification, the same reference numerals are given to the same portions, and detailed descriptions thereof are omitted.

このような製造方法であっても、基本的には変形例４と同様な作用効果が得られる。   Even with such a manufacturing method, basically the same effects as those of the fourth modification can be obtained.

［製造工程の変形例６］
図８６（ａ），（ｂ）乃至図９２（ａ），（ｂ）はそれぞれ、上述したスタックＭＣＰの他の製造工程（変形例６）について説明するためのもので、図８６（ａ）乃至図９２（ａ）はそれぞれ斜視図であり、図８６（ｂ）乃至図９２（ｂ）はそれぞれ図８６（ａ）乃至図９２（ａ）の断面図である。 [Modification 6 of Manufacturing Process]
86 (a), (b) through FIGS. 92 (a), (b) are for explaining another manufacturing process (modification 6) of the above-described stack MCP, respectively. 92 (a) is a perspective view, and FIGS. 86 (b) to 92 (b) are cross-sectional views of FIGS. 86 (a) to 92 (a), respectively.

この変形例６に係る製造工程が上述した実施形態並びに変形例１乃至５と異なるのは、オーバーハング部を形成するための第２の溝２５−１，２５−２，…を形成した後、ウェーハを個片化するための第１の溝２３−１，２３−２，２３−３，…を形成する点にある。   The manufacturing process according to Modification 6 is different from the above-described embodiment and Modifications 1 to 5 after the formation of the second grooves 25-1, 25-2,. The first grooves 23-1, 23-2, 23-3,... For dividing the wafer into individual pieces are formed.

すなわち、まず、周知の製造工程により半導体ウェーハの主表面に半導体素子、及びこの半導体素子に電気的に接続されたボンディングパッドを形成する。   That is, first, a semiconductor element and a bonding pad electrically connected to the semiconductor element are formed on the main surface of the semiconductor wafer by a known manufacturing process.

次に、図８６（ａ），（ｂ）に示すように、上記半導体ウェーハ２０の裏面を研削用砥石２６等で研削して所望の厚さに仕上げる。   Next, as shown in FIGS. 86A and 86B, the back surface of the semiconductor wafer 20 is ground to a desired thickness by grinding with a grinding wheel 26 or the like.

次に、図８７（ａ），（ｂ）に示すように、上記半導体ウェーハ２０の主表面にＢＳＧテープ（表面保護テープ）２３を貼り付け、研削面をプラズマエッチング、ウェットエッチング、ドライポリッシュ、ガスエッチング、ＣＭＰあるいはバフがけ等によって鏡面加工する。図８７（ａ），（ｂ）では、ポリッシング工程を代表的に示す。   Next, as shown in FIGS. 87 (a) and 87 (b), a BSG tape (surface protective tape) 23 is attached to the main surface of the semiconductor wafer 20, and the ground surface is plasma etched, wet etched, dry polished, gas Mirror finish is performed by etching, CMP, buffing or the like. 87A and 87B representatively show the polishing process.

その後、図８８（ａ），（ｂ）に示すように、ブレード２４により半導体ウェーハ２０の裏面からダイシングラインまたはチップ分割ラインに沿って第２の溝２５−１，２５−２，…を形成する。   Thereafter, as shown in FIGS. 88A and 88B, second grooves 25-1, 25-2,... Are formed from the back surface of the semiconductor wafer 20 along the dicing lines or chip dividing lines by the blade 24. .

上記のようにして形成した第２の溝２５−１，２５−２，…内の表面に、図１６に示したように絶縁層１８を形成する。この絶縁層１８としては、例えばシリコン酸化膜や、ポリイミド等の有機材料を用いることができる。また、図１７に示したように、オーバーハング部の表面だけでなく、チップの側壁にも形成することにより、ボンディングワイヤの接触による短絡したりリークが発生したりするのを効果的に防止できる。   As shown in FIG. 16, the insulating layer 18 is formed on the surface in the second grooves 25-1, 25-2,. As the insulating layer 18, for example, an organic material such as a silicon oxide film or polyimide can be used. Also, as shown in FIG. 17, by forming not only on the surface of the overhang portion but also on the side wall of the chip, it is possible to effectively prevent a short circuit or leakage due to contact of the bonding wire. .

次に、図８９（ａ），（ｂ）に示すように、上記ウェーハ２０をステージ３１上に載置し、ローラー２９等により鏡面加工した裏面にＤＡＦ（接着剤等でも良い）２７及びダイシングテープ２８を貼り付けてウェーハリング３０に装着する。   Next, as shown in FIGS. 89 (a) and 89 (b), the wafer 20 is placed on a stage 31, and DAF (adhesive or the like) 27 and dicing tape are provided on the back surface mirror-processed by a roller 29 or the like. 28 is attached and attached to the wafer ring 30.

その後、図９０（ａ），（ｂ）に示すように、上記半導体ウェーハ２０のダイシングラインまたはチップ分割ラインに沿って、主表面側からダイヤモンドブレード３２等によりダイシングする（フルカットダイシング）。これによって、半導体ウェーハ２０が個片化されて半導体チップ１２，１２，…が形成される。   Thereafter, as shown in FIGS. 90A and 90B, dicing is performed from the main surface side by a diamond blade 32 or the like along the dicing line or chip dividing line of the semiconductor wafer 20 (full cut dicing). As a result, the semiconductor wafer 20 is singulated to form semiconductor chips 12, 12,.

次に、図９１（ａ），（ｂ）に示すように、ダイシングテープ２８からチップ毎（良品のチップ）に剥がしてピックアップする。このピックアップ工程では、ピックアップニードル３３によってチップ１２毎にダイシングテープ２８の裏面を突き上げ、ダイシングテープ２８を貫通してチップ１２の裏面にニードル（針）を直接接触させ、更に持ち上げて各々のチップ１２をダイシングテープ２８から引き離す。この際、図１８に示したように、ピックアップニードル３３がチップ１２の厚い部分に接触するようにしてダイシングテープ２８から剥離する。引き離したチップ１２の裏面にはＤＡＦ２７が接着されており、この状態でコレット３４でチップ表面を吸着して搬送する。   Next, as shown in FIGS. 91A and 91B, each chip (good chip) is peeled off from the dicing tape 28 and picked up. In this pick-up step, the back surface of the dicing tape 28 is pushed up for each chip 12 by the pick-up needle 33, the needle (needle) is brought into direct contact with the back surface of the chip 12 through the dicing tape 28, and the chips 12 are lifted up. Pull away from the dicing tape 28. At this time, as shown in FIG. 18, the pickup needle 33 is peeled off from the dicing tape 28 so as to come into contact with the thick portion of the chip 12. A DAF 27 is adhered to the back surface of the detached chip 12, and in this state, the chip surface is sucked and conveyed by the collet 34.

引き続き、図９２（ａ），（ｂ）に示すように、上記コレット３４で搬送したチップ１２を、外部接続電極１４−１，１４−２，１４−３，…を有する基板１１上に積層して搭載し、搭載する毎に各半導体チップの主表面に形成された半導体素子と前記基板の配線とをワイヤボンディングして電気的に接続することにより多段積層する。   Subsequently, as shown in FIGS. 92A and 92B, the chip 12 conveyed by the collet 34 is laminated on the substrate 11 having the external connection electrodes 14-1, 14-2, 14-3,. Each time the semiconductor chip is mounted, the semiconductor elements formed on the main surface of each semiconductor chip and the wiring of the substrate are wire-bonded and electrically connected to form a multi-layer stack.

図９２（ａ），（ｂ）では、１段目のチップ１２−１の厚さが一定で且つ薄い場合を例に取っており、ワイヤボンディングされた状態を示している。このチップ１２−１上に上述したような工程で形成した半導体チップ１２−２を、ＤＡＦ２７を介在して積層して搭載した後、ワイヤボンディングを行ってチップ１２−２のボンディングパッドと基板１１の表面に形成された配線とを電気的に接続する。チップ１２−２をチップ１２−１上に積層して搭載する際には、オーバーハング部が下段に配置された半導体チップのボールボンディング部に対応するように積層する。これによって、下段に配置されたチップ１２−１の主表面との間にボールボンディング部を収容する空隙が形成される。   92A and 92B show an example in which the thickness of the first-stage chip 12-1 is constant and thin, and shows a wire-bonded state. The semiconductor chip 12-2 formed in the above-described process on the chip 12-1 is stacked and mounted via the DAF 27, and then wire bonding is performed to bond the bonding pad of the chip 12-2 and the substrate 11 together. The wiring formed on the surface is electrically connected. When the chip 12-2 is stacked and mounted on the chip 12-1, the overhanging part is stacked so as to correspond to the ball bonding part of the semiconductor chip arranged in the lower stage. As a result, a gap for accommodating the ball bonding portion is formed between the main surface of the chip 12-1 arranged at the lower stage.

以降は、パッケージ構造に合わせて、複数の半導体チップの積層とワイヤボンディングを繰り返す。   Thereafter, stacking of a plurality of semiconductor chips and wire bonding are repeated according to the package structure.

そして、積層した半導体チップ及びワイヤボンディングの部分を封止樹脂（モールド樹脂等）で覆う（モールドする）。   Then, the laminated semiconductor chip and wire bonding part are covered (molded) with a sealing resin (mold resin or the like).

［製造工程の変形例７］
図９３（ａ），（ｂ）乃至図１００（ａ），（ｂ）はそれぞれ、上述したスタックＭＣＰの他の製造工程（変形例７）について説明するためのもので、図９３（ａ）乃至図１００（ａ）はそれぞれ斜視図であり、図９３（ｂ）乃至図１００（ｂ）はそれぞれ図９３（ａ）乃至図１００（ａ）の断面図である。 [Modification 7 of Manufacturing Process]
93 (a), (b) through FIGS. 100 (a), (b) are for explaining another manufacturing process (modification 7) of the above-described stack MCP, respectively. 100 (a) is a perspective view, and FIGS. 93 (b) to 100 (b) are cross-sectional views of FIGS. 93 (a) to 100 (a), respectively.

この変形例７に係る製造工程は、変形例６と同様であるが、半導体ウェーハの裏面の鏡面加工後にＤＡＦを貼り付ける点が異なっている。   The manufacturing process according to the modified example 7 is the same as that of the modified example 6 except that the DAF is pasted after mirror processing of the back surface of the semiconductor wafer.

すなわち、図９４（ａ），（ｂ）に示すようにウェーハの裏面を鏡面加工した後、図９５（ａ），（ｂ）に示すようにローラー２９等を使ってウェーハ２０の裏面にＤＡＦ２７を貼り付け、図９６（ａ），（ｂ）に示すように第２の溝２５−１，２５−２，…を形成する。その後、図９７（ａ），（ｂ）に示すようにローラー２９等を使ってＤＡＦ２７上にダイシングテープ２８を貼り付け、ウェーハリング３０に装着する。そして、図９８（ａ），（ｂ）に示すようにダイヤモンドブレード３２等を用いてウェーハ２０を個片化して半導体チップ１２を形成する。   That is, after the back surface of the wafer is mirror-finished as shown in FIGS. 94 (a) and 94 (b), the DAF 27 is attached to the back surface of the wafer 20 using a roller 29 or the like as shown in FIGS. 95 (a) and 95 (b). As shown in FIGS. 96A and 96B, the second grooves 25-1, 25-2,... Are formed. Thereafter, as shown in FIGS. 97A and 97B, the dicing tape 28 is attached on the DAF 27 using the roller 29 or the like and mounted on the wafer ring 30. Then, as shown in FIGS. 98A and 98B, the semiconductor chip 12 is formed by dividing the wafer 20 into pieces using a diamond blade 32 or the like.

他の基本的な製造工程は変形例６と同様であるので詳細な説明は省略する。   Since other basic manufacturing steps are the same as those of the modification example 6, detailed description thereof is omitted.

［製造工程の変形例８］
図１０１（ａ），（ｂ）乃至図１０７（ａ），（ｂ）はそれぞれ、上述したスタックＭＣＰの他の製造工程（変形例８）について説明するためのもので、図１０１（ａ）乃至図１０７（ａ）はそれぞれ斜視図であり、図１０１（ｂ）乃至図１０７（ｂ）はそれぞれ図１０１（ａ）乃至図１０７（ａ）の断面図である。 [Modification 8 of Manufacturing Process]
FIGS. 101 (a), (b) to FIGS. 107 (a), (b) are for explaining another manufacturing process (modified example 8) of the above-described stack MCP, respectively. 107 (a) is a perspective view, and FIGS. 101 (b) to 107 (b) are cross-sectional views of FIGS. 101 (a) to 107 (a), respectively.

この変形例８に係る製造工程は、ＤＡＦを使わずにチップ間を接着し、図４０に示したような構造を形成するものである。   In the manufacturing process according to the modified example 8, chips are bonded together without using a DAF to form a structure as shown in FIG.

すなわち、まず、周知の製造工程により半導体ウェーハの主表面に半導体素子、及びこの半導体素子に電気的に接続されたボンディングパッドを形成する。   That is, first, a semiconductor element and a bonding pad electrically connected to the semiconductor element are formed on the main surface of the semiconductor wafer by a known manufacturing process.

次に、図１０１（ａ），（ｂ）に示すように、上記半導体ウェーハ２０の主表面に、ダイシングラインまたはチップ分割ラインに沿ってダイヤモンドブレード２１などにより第１の溝２２−１，２２−２，２２−３，…を形成する（ハーフカットダイシング）。   Next, as shown in FIGS. 101 (a) and 101 (b), first grooves 22-1 and 22-22 are formed on the main surface of the semiconductor wafer 20 by a diamond blade 21 or the like along a dicing line or a chip dividing line. 2, 22-3, ... are formed (half-cut dicing).

次に、図１０２（ａ），（ｂ）に示すように、上記半導体ウェーハ２０の主表面にＢＳＧテープ（表面保護テープ）２３を貼り付け、半導体ウェーハ２０の裏面からダイシングラインまたはチップ分割ラインに沿ってブレード２４により上記オーバーハング部を形成するための第２の溝２５−１，２５−２，…を形成する。この第２の溝２５−１，２５−２，…は、図１２（ａ），（ｂ）に示すように半導体チップ１２の対向する二辺または四辺に対応する位置に形成する。この第２の溝２５−１，２５−２，…は、隣接する半導体チップ間のボンディングパッドに対応する裏面側に、上記隣接する半導体チップのボンディングパッド間の領域よりも広い開口部を有し、少なくとも上記第１の溝２２−１，２２−２，２２−３，…に達する深さまで形成する。   Next, as shown in FIGS. 102A and 102B, a BSG tape (surface protective tape) 23 is attached to the main surface of the semiconductor wafer 20, and the dicing line or chip dividing line is formed from the back surface of the semiconductor wafer 20. A second groove 25-1, 25-2,... For forming the overhang portion is formed by the blade 24 along the same. The second grooves 25-1, 25-2,... Are formed at positions corresponding to the two opposite sides or the four sides of the semiconductor chip 12 as shown in FIGS. The second grooves 25-1, 25-2,... Have an opening wider than the area between the bonding pads of the adjacent semiconductor chips on the back side corresponding to the bonding pads between the adjacent semiconductor chips. , At least to a depth reaching the first grooves 22-1, 22-2, 22-3,.

上記のようにして形成したオーバーハング部の表面に、図１６に示したように絶縁層１８を形成する。この絶縁層１８としては、例えばシリコン酸化膜や、ポリイミド等の有機材料を用いることができる。また、図１７に示したように、オーバーハング部の表面だけでなく、チップ１２の側壁にも形成することにより、ボンディングワイヤの接触による短絡やリークを効果的に防止できる。   On the surface of the overhang portion formed as described above, an insulating layer 18 is formed as shown in FIG. As the insulating layer 18, for example, an organic material such as a silicon oxide film or polyimide can be used. Further, as shown in FIG. 17, by forming not only on the surface of the overhang portion but also on the side wall of the chip 12, it is possible to effectively prevent a short circuit and a leak due to contact of the bonding wire.

次に、図１０３（ａ），（ｂ）に示すように、上記半導体ウェーハ２０の裏面を研削用砥石２６等で研削して所望の厚さに仕上げる。これによって、半導体ウェーハ２０が個片化されて半導体チップ１２，１２，…が形成される。   Next, as shown in FIGS. 103A and 103B, the back surface of the semiconductor wafer 20 is ground with a grinding wheel 26 or the like to finish to a desired thickness. As a result, the semiconductor wafer 20 is singulated to form semiconductor chips 12, 12,.

その後、図１０４（ａ），（ｂ）に示すように、個片化された半導体チップ１２，１２，…をステージ３１上に載置し、ローラー２９等により裏面にダイシングテープ２８を貼り付けてウェーハリング３０に装着する。   Thereafter, as shown in FIGS. 104 (a) and 104 (b), the separated semiconductor chips 12, 12,... Are placed on the stage 31, and the dicing tape 28 is attached to the back surface by a roller 29 or the like. Mounted on the wafer ring 30.

そして、図１０５（ａ），（ｂ）に示すように、表面保護テープ２３を剥がす。   Then, as shown in FIGS. 105A and 105B, the surface protection tape 23 is peeled off.

次に、図１０６（ａ），（ｂ）に示すように、ダイシングテープ２８からチップ毎（良品のチップ）に剥がしてピックアップする。このピックアップ工程では、ピックアップニードル３３によってチップ１２毎にダイシングテープ２８の裏面を突き上げ、ダイシングテープ２８を貫通してチップ１２の裏面にニードル（針）を直接接触させ、更に持ち上げて各々のチップ１２をダイシングテープ２８から引き離す。この際、図１８に示したように、ピックアップニードル３３がチップ１２の厚い部分に接触するようにしてダイシングテープ２８から剥離する。引き離したチップ１２は、コレット３４でチップ表面を吸着して搬送する。   Next, as shown in FIGS. 106 (a) and 106 (b), each chip (non-defective chip) is peeled off from the dicing tape 28 and picked up. In this pick-up step, the back surface of the dicing tape 28 is pushed up for each chip 12 by the pick-up needle 33, the needle (needle) is brought into direct contact with the back surface of the chip 12 through the dicing tape 28, and the chips 12 are lifted up. Pull away from the dicing tape 28. At this time, as shown in FIG. 18, the pickup needle 33 is peeled off from the dicing tape 28 so as to come into contact with the thick portion of the chip 12. The separated chips 12 are conveyed by sucking the chip surface with a collet 34.

次に、上記コレット３４で搬送したチップ１２を、外部接続電極１４−１，１４−２，１４−３，…を有する基板１１上に積層して搭載し、搭載する毎に各半導体チップの主表面に形成された半導体素子と前記基板の配線とをワイヤボンディングして電気的に接続することにより多段積層する。   Next, the chip 12 conveyed by the collet 34 is stacked and mounted on the substrate 11 having the external connection electrodes 14-1, 14-2, 14-3,... The semiconductor element formed on the surface and the wiring on the substrate are wire-bonded and electrically connected to form a multi-layer stack.

図１０７（ａ），（ｂ）では、１段目のチップ１２−１の厚さが一定で且つ薄い場合を例に取っており、ワイヤボンディングされた状態を示している。このチップ１２−１上に樹脂等からなる接着剤（絶縁部材）３７を塗布し、上述したような工程で形成した半導体チップ１２−２を、接着剤３７を介在して積層して搭載した後、ワイヤボンディングを行ってチップ１２−２のボンディングパッドと基板１１の表面に形成された配線とを電気的に接続する。チップ１２−２をチップ１２−１上に積層して搭載する際には、オーバーハング部が下段に配置された半導体チップ１２−１のボールボンディング部に対応するように積層する。この際、チップ１２−１の主表面との間にボールボンディング部を収容する空隙が形成され、この空隙に押し出された接着剤３７が流れ込んでチップ１２−１のワイヤボンディング部とボンディングワイヤが接着剤３７で埋め込まれる。   107A and 107B illustrate an example in which the thickness of the first-stage chip 12-1 is constant and thin, and shows a wire-bonded state. After applying an adhesive (insulating member) 37 made of a resin or the like on the chip 12-1, and mounting the semiconductor chip 12-2 formed by the above-described process with the adhesive 37 interposed therebetween. Then, wire bonding is performed to electrically connect the bonding pads of the chip 12-2 and the wiring formed on the surface of the substrate 11. When the chip 12-2 is stacked and mounted on the chip 12-1, the overhang portion is stacked so as to correspond to the ball bonding portion of the semiconductor chip 12-1 disposed in the lower stage. At this time, a gap for accommodating the ball bonding portion is formed between the main surface of the chip 12-1, and the adhesive 37 extruded into the gap flows to bond the wire bonding portion of the chip 12-1 and the bonding wire. It is embedded with the agent 37.

以降は、パッケージ構造に合わせて、複数の半導体チップの積層とワイヤボンディングを繰り返す。   Thereafter, stacking of a plurality of semiconductor chips and wire bonding are repeated according to the package structure.

そして、積層した半導体チップ及びワイヤボンディングの部分を封止樹脂（モールド樹脂等）で覆う（モールドする）。   Then, the laminated semiconductor chip and wire bonding part are covered (molded) with a sealing resin (mold resin or the like).

［製造工程の変形例９］
図１０８（ａ），（ｂ）乃至図１１６（ａ），（ｂ）はそれぞれ、上述したスタックＭＣＰの他の製造工程（変形例９）について説明するためのもので、図１０８（ａ）乃至図１１６（ａ）はそれぞれ斜視図であり、図１０８（ｂ）乃至図１１６（ｂ）はそれぞれ図１０８（ａ）乃至図１１６（ａ）の断面図である。 [Variation 9 of Manufacturing Process]
108 (a), (b) to 116 (a), (b) are for explaining another manufacturing process (modification 9) of the above-described stack MCP, respectively. 116 (a) is a perspective view, and FIGS. 108 (b) to 116 (b) are cross-sectional views of FIGS. 108 (a) to 116 (a), respectively.

この変形例９に係る製造工程は、基本的には図６８（ａ），（ｂ）乃至図７６（ａ），（ｂ）に示した変形例４と同様であるが、ワイヤボンディング部とボンディングワイヤを接着剤等の絶縁部材３７で直接的に封止する点が異なっている。この製造方法は、図３９に示したような構造を形成するのに好適なものである。   The manufacturing process according to the modified example 9 is basically the same as that of the modified example 4 shown in FIGS. 68 (a) and (b) to FIGS. 76 (a) and (b). The difference is that the wire is directly sealed with an insulating member 37 such as an adhesive. This manufacturing method is suitable for forming the structure as shown in FIG.

図１０８（ａ），（ｂ）乃至図１１６（ａ），（ｂ）において、図６８（ａ），（ｂ）乃至図７６（ａ），（ｂ）と同一構成並びに同一工程には同じ符号を付してその詳細な説明は省略する。   108 (a), (b) through FIG. 116 (a), (b), the same configurations and the same steps as those in FIGS. 68 (a), (b) through 76 (a), (b) are denoted by the same reference numerals. The detailed description is omitted.

すなわち、図１１６（ａ），（ｂ）に示すように、チップ１２−１のワイヤボンディング部に樹脂等からなる接着剤（絶縁部材３７）を塗布し、オーバーハング部が下段に配置された半導体チップ１２−１のボールボンディング部に対応するようにしてチップ１２−２を、ＤＡＦ２７を介在して積層して搭載する。この際、下段に配置されたチップ１２−１の主表面との間にボールボンディング部を収容する空隙が形成され、この空隙に接着剤３７が流れ込んでチップ１２−１のワイヤボンディング部とボンディングワイヤが接着剤で埋め込まれる。その後、ワイヤボンディングを行ってチップ１２−２のボンディングパッドと基板１１の表面に形成された配線とを電気的に接続する。   That is, as shown in FIGS. 116 (a) and 116 (b), a semiconductor in which an adhesive (insulating member 37) made of resin or the like is applied to the wire bonding portion of the chip 12-1 and the overhanging portion is arranged in the lower stage. The chip 12-2 is stacked and mounted via the DAF 27 so as to correspond to the ball bonding portion of the chip 12-1. At this time, a space for accommodating the ball bonding portion is formed between the main surface of the chip 12-1 disposed at the lower stage, and the adhesive 37 flows into the space so that the wire bonding portion of the chip 12-1 and the bonding wire Embedded with adhesive. Thereafter, wire bonding is performed to electrically connect the bonding pads of the chip 12-2 and the wiring formed on the surface of the substrate 11.

［製造工程の変形例１０］
上述した変形例８の製造工程において、図１０３（ａ），（ｂ）の裏面研削工程の後に、チップの裏面にエア抜き用の溝を形成すれば図１０７（ａ），（ｂ）に示したダイボンディング工程においてチップ間に気泡（ボイド）が形成されるのを防止できる。これによって、チップ間の短絡やリークを防止できる。 [Modification 10 of Manufacturing Process]
In the manufacturing process of the above-described modified example 8, if a groove for air bleeding is formed on the back surface of the chip after the back surface grinding process of FIGS. 103 (a) and 103 (b), it is shown in FIGS. 107 (a) and 107 (b). It is possible to prevent bubbles from forming between the chips in the die bonding process. As a result, a short circuit or leakage between chips can be prevented.

また、チップの裏面にエア抜き用の溝を形成するとダイシングテープ２７との接触面積が低下して接着力が弱くなるので、図１０６（ａ），（ｂ）に示したピックアップ工程においてチップのクラックを低減できる。   Further, if an air vent groove is formed on the back surface of the chip, the contact area with the dicing tape 27 is reduced and the adhesive force is weakened. Therefore, in the pick-up process shown in FIGS. Can be reduced.

［製造工程の変形例１１］
なお、上述した実施形態並びに変形例１乃至１０の製造工程では、第１，第２の溝を形成する際にブレード方式を用いたが、レーザ方式（グルーブ及び内部改質）、カッター、エッチング（ＲＩＥ等）及びワイヤスクライブ等を用いても良く、複数の方法を組み合わせることもできる。 [Modification 11 of Manufacturing Process]
In the manufacturing processes of the above-described embodiment and Modifications 1 to 10, the blade method is used when forming the first and second grooves, but the laser method (groove and internal modification), cutter, etching ( RIE etc.) and wire scribe etc. may be used, and a plurality of methods may be combined.

［製造工程の変形例１２］
上述した実施形態並びに変形例１乃至７、９、１０の製造工程におけるＤＡＦには、ポリイミド系及びエポキシ系の樹脂を用いることができる。また、エッチングされない成分の材料でも構わない。 [Modification 12 of Manufacturing Process]
Polyimide-based and epoxy-based resins can be used for the DAF in the above-described embodiment and the manufacturing processes of Modifications 1 to 7, 9, and 10. Moreover, the material of the component which is not etched may be used.

［製造工程の変形例１３］
ＤＡＦをブレード方式で切断する例を示したが、レーザ方式（グルーブ及び内部改質）、カッター、エッチング、ワイヤ、及びスクライブ等を用いて切断することもできる。 [Modification 13 of Manufacturing Process]
Although an example in which DAF is cut by a blade method has been shown, it can also be cut by using a laser method (groove and internal modification), a cutter, etching, a wire, a scribe, or the like.

［製造工程の変形例１４］
ピックアップ工程をピン方式で行う場合を例にとって説明したが、ピンレス方式、超音波方式、及びテープレス方式等の種々の方式が適用できる。 [Modification 14 of Manufacturing Process]
Although the case where the pickup process is performed by the pin method has been described as an example, various methods such as a pinless method, an ultrasonic method, and a tapeless method can be applied.

［製造工程の変形例１５］
ワイヤボンディング方式は、正ボンディング（逆ボンディングライクの正ボンディングを含む）、及び逆ボンディングのいずれにも適用できる。 [Modification 15 of Manufacturing Process]
The wire bonding method can be applied to both normal bonding (including reverse bonding-like normal bonding) and reverse bonding.

［製造工程の変形例１６］
パッケージ１０への封止工程は、上述したモールド（樹脂封止）方式に限らず、液状樹脂を滴下して封止するポッティング方式やフィルム封止方式にも適用できる。 [Modification 16 of Manufacturing Process]
The sealing process to the package 10 is not limited to the mold (resin sealing) method described above, but can be applied to a potting method or a film sealing method in which a liquid resin is dropped and sealed.

次に、ボンディング部とボンディングワイヤを絶縁部材３７で固定並びに封止する種々の製造方法について図１１７（ａ），（ｂ）乃至図１２１（ａ），（ｂ）により説明する。   Next, various manufacturing methods for fixing and sealing the bonding portion and the bonding wire with the insulating member 37 will be described with reference to FIGS. 117 (a), (b) to 121 (a), (b).

［ボールボンディング部を絶縁部材で固定及び封止する工程例１］
図１１７（ａ），（ｂ）は、上述した図１０７（ａ），（ｂ）及び図１１６（ａ），（ｂ）に示したボールボンディング部を絶縁部材３７で固定及び封止する工程例を示している。この図１１７（ａ），（ｂ）に示す工程は、基板１１上に１段目のチップ１２−１を搭載し、ワイヤボンディングして実装した後の状態を示している。チップ１２−１の上記ワイヤボールボンディング部上に、ディスペンサノズル３６から絶縁部材３７、例えば絶縁性の接着剤や封止樹脂を供給している。このチップ１２−１上に上述したような工程で形成した半導体チップ１２−２を積層して搭載した後、ワイヤボンディングを行ってチップ１２−２のボンディングパッドと基板１１の表面に形成された配線とを電気的に接続する。チップ１２−２をチップ１２−１上に積層して搭載する際に、オーバーハング部が下段に配置されたチップ１２−１のボールボンディング部に対応するように積層する。下段に配置されたチップ１２−１の主表面と積層するチップ１２−２のオーバーハング部との間に形成される空隙は上記絶縁部材３７で埋め込まれる。 [Example 1 of fixing and sealing the ball bonding portion with an insulating member]
117 (a) and 117 (b) are process examples in which the ball bonding portion shown in FIGS. 107 (a) and 107 (b) and FIGS. 116 (a) and 116 (b) is fixed and sealed with an insulating member 37. Is shown. 117A and 117B show a state after the first chip 12-1 is mounted on the substrate 11 and mounted by wire bonding. An insulating member 37 such as an insulating adhesive or sealing resin is supplied from the dispenser nozzle 36 onto the wire ball bonding portion of the chip 12-1. The semiconductor chip 12-2 formed in the above-described process is stacked and mounted on the chip 12-1, and then wire bonding is performed to form a wiring formed on the bonding pad of the chip 12-2 and the surface of the substrate 11. And electrically connect. When the chip 12-2 is stacked and mounted on the chip 12-1, the overhanging part is stacked so as to correspond to the ball bonding part of the chip 12-1 disposed in the lower stage. A gap formed between the main surface of the chip 12-1 arranged at the lower stage and the overhang portion of the chip 12-2 to be stacked is filled with the insulating member 37.

［ボールボンディング部を絶縁部材で固定及び封止する工程例２］
上記工程例１では、チップ１２−１の対向する二辺に形成されたボンディング部とボンディングワイヤが形成された領域に絶縁部材を形成したが、図１１８（ａ），（ｂ）に示すようにボールボンディング部とボンディングワイヤが形成されていない領域（四辺に沿って）にも絶縁部材３７を塗布しても良い。 [Example 2 of fixing and sealing the ball bonding portion with an insulating member]
In the above process example 1, the insulating member is formed in the bonding portion formed on the two opposing sides of the chip 12-1 and the region where the bonding wire is formed, but as shown in FIGS. 118 (a) and 118 (b). The insulating member 37 may be applied also to a region (along the four sides) where the ball bonding portion and the bonding wire are not formed.

［ボールボンディング部を絶縁部材で固定及び封止する工程例３］
図１１９（ａ），（ｂ）に示すように、ディスペンサノズル３６からチップ１２−１上に樹脂等の絶縁部材３７を滴下しても良い。この場合には、チップ１２−１上にチップ１２−２を搭載するときにチップ１２−２下から周辺部に押し出された樹脂によってボールボンディング部とボンディングワイヤが埋め込まれる。 [Example 3 of fixing and sealing the ball bonding portion with an insulating member]
119 (a) and 119 (b), an insulating member 37 such as a resin may be dropped from the dispenser nozzle 36 onto the chip 12-1. In this case, when the chip 12-2 is mounted on the chip 12-1, the ball bonding portion and the bonding wire are embedded by the resin pushed out from below the chip 12-2 to the peripheral portion.

［ボールボンディング部を絶縁部材で固定及び封止する工程例４］
図１２０（ａ），（ｂ）に示すように、ディスペンサノズル３６からチップ１２−１上に樹脂等の絶縁部材３７を流し出して表面を覆うように塗布しても良い。この場合にも、チップ１２−１上にチップ１２−２を搭載するときにチップ１２−２下から周辺部に押し出された樹脂によってボールボンディング部とボンディングワイヤが埋め込まれる。 [Example 4 of fixing and sealing the ball bonding portion with an insulating member]
As shown in FIGS. 120A and 120B, an insulating member 37 such as a resin may be poured from the dispenser nozzle 36 onto the chip 12-1 so as to cover the surface. Also in this case, when the chip 12-2 is mounted on the chip 12-1, the ball bonding portion and the bonding wire are embedded by the resin pushed out from below the chip 12-2 to the peripheral portion.

［ボールボンディング部を絶縁部材で固定及び封止する工程例５］
図１２１（ａ）に示すように、チップ１２−２のオーバーハング部に樹脂等の絶縁部材３７を塗布し、図１２１（ｂ）に示すように、チップ１２−１上に搭載するときにボールボンディング部とボンディングワイヤが埋め込まれるようにしても良い。 [Example 5 of fixing and sealing the ball bonding portion with an insulating member]
As shown in FIG. 121 (a), an insulating member 37 such as a resin is applied to the overhang portion of the chip 12-2, and a ball is mounted on the chip 12-1 as shown in FIG. 121 (b). The bonding part and the bonding wire may be embedded.

図１２２及び図１２３はそれぞれ、オーバーハング部を形成した半導体チップを積層し、空隙を絶縁部材で埋め込んだときの顕微鏡写真である。図１２２は絶縁部材として樹脂を用い、図１２３では絶縁部材として絶縁ペーストを用いている。   122 and 123 are photomicrographs when semiconductor chips each having an overhang portion are stacked and the gap is filled with an insulating member. 122 uses resin as the insulating member, and FIG. 123 uses insulating paste as the insulating member.

［ボールボンディング部を絶縁部材で固定及び封止する工程例６］
上述した工程例１乃至５では、一点ノズル方式について説明したが、多点ノズル方式、一点ノズル方式で走査する方式（一筆書き）でも良い。樹脂の入ったトレーに浸漬してチップの裏面に樹脂を付着させることもできる。また、転写方式を採用し、下段のチップの主表面中央部への転写、ボールボンディング部上への転写、チップ中央部とボールボンディング部上への転写等、種々の組み合わせが可能である。 [Example 6 of fixing and sealing the ball bonding portion with an insulating member]
In the above-described process examples 1 to 5, the single-point nozzle method has been described, but a multi-point nozzle method or a method (one-stroke writing) that scans by a single-point nozzle method may be used. The resin can be adhered to the back surface of the chip by dipping in a tray containing the resin. Further, by adopting a transfer system, various combinations such as transfer to the center of the main surface of the lower chip, transfer onto the ball bonding part, transfer onto the chip center and the ball bonding part are possible.

［ボールボンディング部を絶縁部材で固定及び封止する工程例７］
絶縁部材としては、ＤＡＦ材（ダイアタッチフィルム）、絶縁ペースト、アンダーフィル材、液状樹脂、ポッティング樹脂、及びＢステージ樹脂（エポキシ系）等の種々の絶縁タイプの部材が利用できる。 [Example 7 of fixing and sealing the ball bonding portion with an insulating member]
As the insulating member, various insulating type members such as DAF material (die attach film), insulating paste, underfill material, liquid resin, potting resin, and B stage resin (epoxy type) can be used.

従って、この発明の実施態様及び変形例によれば、半導体チップのクラックや、下段に配置されている半導体チップのボンディングワイヤが上段のチップ裏面に接触したりリークが発生したりすることによる不良を招くことなくパッケージの薄型化が図れる半導体装置が得られる。   Therefore, according to the embodiments and modifications of the present invention, defects caused by cracks in the semiconductor chip or when the bonding wires of the semiconductor chip disposed in the lower stage come into contact with the back surface of the upper chip or leaks occur. A semiconductor device in which the package can be thinned without incurring is obtained.

また、スペーサとこのスペーサをチップに接着するためのＤＡＦが不要になるので、製造コストの低減と生産性の向上が図れる半導体装置の製造方法が得られる。   Further, since the spacer and the DAF for bonding the spacer to the chip are not required, a method for manufacturing a semiconductor device that can reduce the manufacturing cost and improve the productivity can be obtained.

以上実施形態と種々の変形例を用いてこの発明の説明を行ったが、この発明は上記各実施形態とその変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態とその変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態とその変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。   Although the present invention has been described using the embodiments and various modifications, the present invention is not limited to the above-described embodiments and modifications, and various modifications can be made without departing from the scope of the invention at the stage of implementation. It is possible to deform to. In addition, the above embodiments and modifications thereof include inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed structural requirements. For example, even if some constituent elements are deleted from all the constituent elements shown in each embodiment and its modifications, at least one of the problems described in the column of problems to be solved by the invention can be solved, and the effects of the invention can be solved. In the case where at least one of the effects described in the column can be obtained, a configuration in which this configuration requirement is deleted can be extracted as an invention.

この発明の一実施形態に係る半導体装置について説明するためのもので、サイズが同じ３つの半導体チップを積層したスタックＭＣＰを例に取って示す断面図。Sectional drawing which takes as an example the stack MCP which laminated | stacked three semiconductor chips with the same size for demonstrating the semiconductor device which concerns on one Embodiment of this invention. 図１に示したスタックＭＣＰにおける２段目の半導体チップの断面を模式的に示す図。The figure which shows typically the cross section of the semiconductor chip of the 2nd step | paragraph in stack MCP shown in FIG. 図１に示したスタックＭＣＰにおける１段目と２段目の半導体チップのボールボンディング部近傍の拡大断面図。FIG. 3 is an enlarged cross-sectional view of the vicinity of a ball bonding portion of the first and second semiconductor chips in the stack MCP shown in FIG. 1. 図１に示したスタックＭＣＰの製造方法について説明するためのもので、第１の工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the manufacturing method of the stack | stuck MCP shown in FIG. 1, and has shown the 1st process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure. 図１に示したスタックＭＣＰの製造方法について説明するためのもので、第２の工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the manufacturing method of stack MCP shown in FIG. 1, and has shown the 2nd process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure. 図１に示したスタックＭＣＰの製造方法について説明するためのもので、第３の工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the manufacturing method of stack MCP shown in FIG. 1, and has shown the 3rd process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure. 図１に示したスタックＭＣＰの製造方法について説明するためのもので、第４の工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the manufacturing method of the stack | stuck MCP shown in FIG. 1, and has shown the 4th process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure. 図１に示したスタックＭＣＰの製造方法について説明するためのもので、第５の工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the manufacturing method of stack MCP shown in FIG. 1, and has shown the 5th process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure. 図１に示したスタックＭＣＰの製造方法について説明するためのもので、第６の工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the manufacturing method of stack MCP shown in FIG. 1, and has shown the 6th process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure. 図１に示したスタックＭＣＰの製造方法について説明するためのもので、第７の工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the manufacturing method of stack MCP shown in FIG. 1, and has shown the 7th process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure. 図１に示したスタックＭＣＰの製造方法について説明するためのもので、第８の工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the manufacturing method of the stack | stuck MCP shown in FIG. 1, and has shown the 8th process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure. 第２の溝の形成位置について説明するためのもので、（ａ）図は半導体ウェーハの平面図、（ｂ）図は半導体チップの斜視図。It is for demonstrating the formation position of a 2nd groove | channel, (a) A figure is a top view of a semiconductor wafer, (b) A figure is a perspective view of a semiconductor chip. 第２の溝の形成工程について説明するためのもので、溝の形成領域の拡大断面図。The expanded sectional view of the formation area of a groove for explaining the formation process of the 2nd groove. 第２の溝を形成するブレードの先端部付近の拡大断面図。The expanded sectional view near the front-end | tip part of the braid | blade which forms a 2nd groove | channel. 第２の溝を形成するブレードの他の例について説明するための先端部付近の拡大断面図。The expanded sectional view near the front-end | tip part for demonstrating the other example of the braid | blade which forms a 2nd groove | channel. 第２の溝によって形成されるオーバーハング部の拡大断面図。The expanded sectional view of the overhang part formed of the 2nd groove. 第２の溝によって形成されるオーバーハング部の他の構成例について説明するための拡大断面図。The expanded sectional view for demonstrating the other structural example of the overhang part formed of the 2nd groove | channel. ピックアップ工程について説明するためのもので、ピックアップ装置におけるピックアップニードル近傍の拡大断面図。FIG. 5 is an enlarged cross-sectional view in the vicinity of a pickup needle in a pickup device for explaining a pickup process. ワイヤボンディング工程について説明するためのもので、（ａ）図は全体の斜視図、（ｂ）図は（ａ）図の断面図、（ｃ）図はボールボンディング部近傍の拡大断面図。It is for demonstrating a wire bonding process, (a) A figure is a perspective view of the whole, (b) A figure is sectional drawing of (a) figure, (c) A figure is an expanded sectional view of a ball bonding part vicinity. ボールボンディング時のチップの撓みのシミュレーション結果を示しており、チップの厚さと撓み量との関係を、オーバーハング部の有無、オーバーハング部の形状が相違する場合を比較して示す図。The figure which shows the simulation result of the bending of the chip | tip at the time of ball | bowl bonding, and shows the relationship between the thickness of a chip | tip and the amount of bending compared with the case where the presence or absence of an overhang part and the shape of an overhang part differ. 半導体チップのオーバーハング形状の他の例について説明するためのもので、（ａ）図は半導体チップの断面図、（ｂ）図はオーバーハング部の拡大断面図。It is for demonstrating the other example of the overhang shape of a semiconductor chip, (a) A figure is sectional drawing of a semiconductor chip, (b) The figure is an expanded sectional view of an overhang part. 半導体チップのオーバーハング形状の更に他の例について説明するためのもので、（ａ）図は半導体チップの断面図、（ｂ）図はオーバーハング部の拡大断面図。It is for demonstrating the further another example of the overhang shape of a semiconductor chip, (a) A figure is sectional drawing of a semiconductor chip, (b) The figure is an expanded sectional view of an overhang part. 第２の溝を形成するブレードの更に他の例について説明するためのもので、ブレードの先端部付近の拡大断面図。The expanded sectional view near the front-end | tip part of a braid | blade for demonstrating the further another example of the braid | blade which forms a 2nd groove | channel. 第２の溝の他の形成工程について説明するためのもので、溝の形成領域の拡大断面図。The expanded sectional view of the formation area of a groove for explaining other formation processes of the 2nd groove. 図２４に示した工程でオーバーハング部を形成した半導体チップにおけるオーバーハング部の顕微鏡写真。FIG. 25 is a photomicrograph of an overhang portion in a semiconductor chip in which an overhang portion is formed in the process shown in FIG. 24. 図２４に示した工程でオーバーハング部を形成した他の半導体チップにおけるオーバーハング部の顕微鏡写真。The microscope picture of the overhanging part in the other semiconductor chip which formed the overhanging part in the process shown in FIG. 種々のサイズのオーバーハング部を形成した半導体チップを積層した状態の顕微鏡写真。Micrographs of stacked semiconductor chips having various sizes of overhang portions. 種々のサイズのオーバーハング部を形成した他の半導体チップを積層した状態の顕微鏡写真。The microscope picture of the state which laminated | stacked the other semiconductor chip which formed the overhang part of various sizes. 半導体チップのオーバーハング形状の別の例について説明するためのもので、（ａ）図は半導体チップの断面図、（ｂ）図はオーバーハング部の拡大断面図。It is for demonstrating another example of the overhang shape of a semiconductor chip, (a) A figure is sectional drawing of a semiconductor chip, (b) The figure is an expanded sectional view of an overhang part. 半導体チップのオーバーハング形状の更に別の例について説明するためのもので、（ａ）図は半導体チップの断面図、（ｂ）図はオーバーハング部の拡大断面図。It is for demonstrating another example of the overhang shape of a semiconductor chip, (a) A figure is sectional drawing of a semiconductor chip, (b) The figure is an expanded sectional view of an overhang part. 第２の溝を形成するブレードの別の例について説明するためのもので、先端部付近の拡大断面図。The expanded sectional view near the tip part for explaining another example of the blade which forms the 2nd slot. 第２の溝を形成するブレードの更に別の例について説明するためのもので、先端部付近の拡大断面図。The expanded sectional view near the front-end | tip part for demonstrating another example of the braid | blade which forms a 2nd groove | channel. 第２の溝の他の形成位置について説明するためのもので、（ａ）図は半導体ウェーハの平面図、（ｂ）図は半導体チップの斜視図。It is for demonstrating the other formation position of a 2nd groove | channel, (a) A figure is a top view of a semiconductor wafer, (b) A figure is a perspective view of a semiconductor chip. 第２の溝の更に他の形成位置について説明するためのもので、（ａ）図は半導体ウェーハの平面図、（ｂ）図は半導体チップの斜視図。It is for demonstrating the other formation position of a 2nd groove | channel, (a) A figure is a top view of a semiconductor wafer, (b) A figure is a perspective view of a semiconductor chip. この発明の他の実施形態に係る半導体装置について説明するためのもので、スタックＭＣＰにおける半導体チップの積層構造の変形例１を示す断面図。Sectional drawing which is for demonstrating the semiconductor device which concerns on other embodiment of this invention, and shows the modification 1 of the laminated structure of the semiconductor chip in stack MCP. この発明の他の実施形態に係る半導体装置について説明するためのもので、スタックＭＣＰにおける半導体チップの積層構造の変形例２を示す断面図。Sectional drawing which is for demonstrating the semiconductor device which concerns on other embodiment of this invention, and shows the modification 2 of the laminated structure of the semiconductor chip in stack MCP. この発明の他の実施形態に係る半導体装置について説明するためのもので、スタックＭＣＰにおける半導体チップの積層構造の変形例３を示す断面図。Sectional drawing which is for demonstrating the semiconductor device which concerns on other embodiment of this invention, and shows the modification 3 of the laminated structure of the semiconductor chip in stack MCP. この発明の他の実施形態に係る半導体装置について説明するためのもので、スタックＭＣＰにおける半導体チップの積層構造の変形例４を示す断面図。Sectional drawing which is for demonstrating the semiconductor device which concerns on other embodiment of this invention, and shows the modification 4 of the laminated structure of the semiconductor chip in stack MCP. この発明の他の実施形態に係る半導体装置について説明するためのもので、スタックＭＣＰにおける半導体チップの積層構造の変形例５を示す断面図。Sectional drawing which is for demonstrating the semiconductor device which concerns on other embodiment of this invention, and shows the modification 5 of the laminated structure of the semiconductor chip in stack MCP. この発明の他の実施形態に係る半導体装置について説明するためのもので、スタックＭＣＰにおける半導体チップの積層構造の変形例６を示す断面図。Sectional drawing which is for demonstrating the semiconductor device which concerns on other embodiment of this invention, and shows the modification 6 of the laminated structure of the semiconductor chip in stack MCP. この発明の他の実施形態に係る半導体装置について説明するためのもので、スタックＭＣＰにおける半導体チップの積層構造の変形例７を示す断面図。Sectional drawing which is for demonstrating the semiconductor device which concerns on other embodiment of this invention, and shows the modification 7 of the laminated structure of the semiconductor chip in stack MCP. スタックＭＣＰの他の製造工程（変形例１）について説明するためのもので、第１の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 1) of stack MCP, and has shown the 1st manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例１）について説明するためのもので、第２の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 1) of stack MCP, and has shown the 2nd manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例１）について説明するためのもので、第３の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 1) of stack MCP, and has shown the 3rd manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例１）について説明するためのもので、第４の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 1) of stack MCP, and has shown the 4th manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例１）について説明するためのもので、第５の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 1) of stack MCP, and has shown the 5th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例１）について説明するためのもので、第６の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 1) of stack MCP, and has shown the 6th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例１）について説明するためのもので、第７の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 1) of stack MCP, and has shown the 7th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例１）について説明するためのもので、第８の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 1) of stack MCP, and has shown the 8th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例１）について説明するためのもので、第９の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 1) of stack MCP, and has shown the 9th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例２）について説明するためのもので、第１の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 2) of stack MCP, and has shown the 1st manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例２）について説明するためのもので、第２の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 2) of stack MCP, and has shown the 2nd manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例２）について説明するためのもので、第３の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 2) of stack MCP, and has shown the 3rd manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例２）について説明するためのもので、第４の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 2) of stack MCP, and has shown the 4th manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例２）について説明するためのもので、第５の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 2) of stack MCP, and has shown the 5th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例２）について説明するためのもので、第６の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 2) of stack MCP, and has shown the 6th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例２）について説明するためのもので、第７の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 2) of stack MCP, and has shown the 7th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例２）について説明するためのもので、第８の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 2) of stack MCP, and has shown the 8th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例３）について説明するためのもので、第１の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 3) of stack MCP, and has shown the 1st manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例３）について説明するためのもので、第２の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 3) of stack MCP, and has shown the 2nd manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例３）について説明するためのもので、第３の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 3) of stack MCP, and has shown the 3rd manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例３）について説明するためのもので、第４の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 3) of stack MCP, and has shown the 4th manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例３）について説明するためのもので、第５の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 3) of stack MCP, and has shown the 5th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例３）について説明するためのもので、第６の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 3) of stack MCP, and has shown the 6th manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例３）について説明するためのもので、第７の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 3) of stack MCP, and has shown the 7th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例３）について説明するためのもので、第８の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 3) of stack MCP, and has shown the 8th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例３）について説明するためのもので、第９の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 3) of stack MCP, and has shown the 9th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例４）について説明するためのもので、第１の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 4) of stack MCP, and has shown the 1st manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例４）について説明するためのもので、第２の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 4) of stack MCP, and has shown the 2nd manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例４）について説明するためのもので、第３の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 4) of stack MCP, and has shown the 3rd manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例４）について説明するためのもので、第４の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 4) of stack MCP, and has shown the 4th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例４）について説明するためのもので、第５の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 4) of stack MCP, and has shown the 5th manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例４）について説明するためのもので、第６の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 4) of stack MCP, and has shown the 6th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例４）について説明するためのもので、第７の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 4) of stack MCP, and has shown the 7th manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例４）について説明するためのもので、第８の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 4) of stack MCP, and has shown the 8th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例４）について説明するためのもので、第９の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 4) of stack MCP, and has shown the 9th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例５）について説明するためのもので、第１の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 5) of stack MCP, and has shown the 1st manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例５）について説明するためのもので、第２の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 5) of stack MCP, and has shown the 2nd manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例５）について説明するためのもので、第３の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 5) of stack MCP, and has shown the 3rd manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例５）について説明するためのもので、第４の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 5) of stack MCP, and has shown the 4th manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例５）について説明するためのもので、第５の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 5) of stack MCP, and has shown the 5th manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例５）について説明するためのもので、第６の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 5) of stack MCP, and has shown the 6th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例５）について説明するためのもので、第７の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 5) of stack MCP, and has shown the 7th manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例５）について説明するためのもので、第８の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 5) of stack MCP, and has shown the 8th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例５）について説明するためのもので、第９の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 5) of stack MCP, and has shown the 9th manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例６）について説明するためのもので、第１の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 6) of stack MCP, and has shown the 1st manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例６）について説明するためのもので、第２の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 6) of stack MCP, and has shown the 2nd manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例６）について説明するためのもので、第３の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 6) of stack MCP, and has shown the 3rd manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例６）について説明するためのもので、第４の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 6) of stack MCP, and has shown the 4th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例６）について説明するためのもので、第５の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 6) of stack MCP, and has shown the 5th manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例６）について説明するためのもので、第６の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 6) of stack MCP, and has shown the 6th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例６）について説明するためのもので、第７の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 6) of stack MCP, and has shown the 7th manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例７）について説明するためのもので、第１の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 7) of stack MCP, and has shown the 1st manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例７）について説明するためのもので、第２の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 7) of stack MCP, and has shown the 2nd manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例７）について説明するためのもので、第３の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 7) of stack MCP, and has shown the 3rd manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例７）について説明するためのもので、第４の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 7) of stack MCP, and has shown the 4th manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例７）について説明するためのもので、第５の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 7) of stack MCP, and has shown the 5th manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例７）について説明するためのもので、第６の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 7) of stack MCP, and has shown the 6th manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例７）について説明するためのもので、第７の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 7) of stack MCP, and has shown the 7th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例７）について説明するためのもので、第８の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 7) of stack MCP, and has shown the 8th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例８）について説明するためのもので、第１の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 8) of stack MCP, and has shown the 1st manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例８）について説明するためのもので、第２の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 8) of stack MCP, and has shown the 2nd manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例８）について説明するためのもので、第３の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 8) of stack MCP, and has shown the 3rd manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例８）について説明するためのもので、第４の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 8) of stack MCP, and has shown the 4th manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例８）について説明するためのもので、第５の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 8) of stack MCP, and has shown the 5th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例８）について説明するためのもので、第６の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 8) of stack MCP, and has shown the 6th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例８）について説明するためのもので、第７の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 8) of stack MCP, and has shown the 7th manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例９）について説明するためのもので、第１の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 9) of stack MCP, and has shown the 1st manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例９）について説明するためのもので、第２の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 9) of stack MCP, and has shown the 2nd manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例９）について説明するためのもので、第３の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 9) of stack MCP, and has shown the 3rd manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例９）について説明するためのもので、第４の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 9) of stack MCP, and has shown the 4th manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . スタックＭＣＰの他の製造工程（変形例９）について説明するためのもので、第５の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 9) of stack MCP, and has shown the 5th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例９）について説明するためのもので、第６の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 9) of stack MCP, and has shown the 6th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例９）について説明するためのもので、第７の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 9) of stack MCP, and has shown the 7th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例９）について説明するためのもので、第８の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 9) of stack MCP, and has shown the 8th manufacturing process, (a) figure is a perspective view, (b) figure is sectional drawing of (a) figure. . スタックＭＣＰの他の製造工程（変形例９）について説明するためのもので、第９の製造工程を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。It is for demonstrating the other manufacturing process (modification 9) of stack MCP, and has shown the 9th manufacturing process, (a) A figure is a perspective view, (b) A figure is sectional drawing of (a) figure . 図１０７（ａ），（ｂ）及び図１１６（ａ），（ｂ）に示したボールボンディング部を絶縁部材で固定及び封止する工程例１を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。107 (a) and 107 (b) and 116 (a) and 116 (b) show a process example 1 for fixing and sealing with an insulating member, and FIG. (B) The figure is sectional drawing of the figure (a). 図１０７（ａ），（ｂ）及び図１１６（ａ），（ｂ）に示したボールボンディング部を絶縁部材で固定及び封止する工程例２を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。107 (a), 107 (b) and 116 (a), 116 (b) show a process example 2 for fixing and sealing with an insulating member, and FIG. (B) The figure is sectional drawing of the figure (a). 図１０７（ａ），（ｂ）及び図１１６（ａ），（ｂ）に示したボールボンディング部を絶縁部材で固定及び封止する工程例３を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。107 (a), (b) and FIG. 116 (a), (b) shows a process example 3 for fixing and sealing the ball bonding portion with an insulating member, (a) is a perspective view, (B) The figure is sectional drawing of the figure (a). 図１０７（ａ），（ｂ）及び図１１６（ａ），（ｂ）に示したボールボンディング部を絶縁部材で固定及び封止する工程例４を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。107 (a), (b) and FIG. 116 (a), (b) shows a process example 4 for fixing and sealing the ball bonding portion with an insulating member, (a) is a perspective view, (B) The figure is sectional drawing of the figure (a). 図１０７（ａ），（ｂ）及び図１１６（ａ），（ｂ）に示したボールボンディング部を絶縁部材で固定及び封止する工程例５を示しており、（ａ）図は斜視図、（ｂ）図は（ａ）図の断面図。107 (a), (b) and FIG. 116 (a), FIG. 116 (b) show a process example 5 for fixing and sealing with the insulating member, and FIG. (B) The figure is sectional drawing of the figure (a). オーバーハング部を形成した複数の半導体チップを積層し、空隙を絶縁部材で埋め込んだときの顕微鏡写真であり、絶縁部材として樹脂を用いた場合の顕微鏡写真。It is a microscope picture when the several semiconductor chip which formed the overhang part was laminated | stacked, and the space | gap was filled with the insulating member, and the microscope picture at the time of using resin as an insulating member. オーバーハング部を形成した複数の半導体チップを積層し、空隙を絶縁部材で埋め込んだときの顕微鏡写真であり、絶縁部材として絶縁ペーストを用いた場合の顕微鏡写真。It is a microscope picture when the several semiconductor chip which formed the overhang part was laminated | stacked, and the space | gap was filled with the insulating member, and the microscope picture at the time of using an insulating paste as an insulating member.

符号の説明Explanation of symbols

１１…基板、１２，１２−１，１２−２，１２−３，１２−４，１２−５…半導体チップ、１３−１，１３−２，１３−３，１３−４…ＤＡＦ、１４−１，１４−２，１４−３…外部接続電極、１５−１，１５−２，１５−３，１５−１Ｂ，１５−２Ａ，１５−２Ｂ…ボンディングパッド、１６−１，１６−２，１６−３，１６−４，１６−５，１６−１Ｂ…ボンディングワイヤ、１７−２，１７−３，１７−２Ａ，１７−２Ｂ…オーバーハング部、１８−２，１８−３，１８−２Ａ，１８−２Ｂ，…絶縁層、１９−２…半導体素子、２０…半導体ウェーハ、２１…ダイヤモンドブレード、２２−１，２２−２，２２−３…第１の溝、２３…ＢＳＧテープ（表面保護テープ）、２４…ダイヤモンドブレード、２５−１，２５−２…第２の溝、２６…研削用砥石、２７…ＤＡＦ、２８…ダイシングテープ、２９…ローラー、３０…ウェーハリング、３１…ステージ、３２…ダイヤモンドブレード、３３…ピックアップニードル、３４…コレット、３５…キャピラリ、３６…ディスペンサノズル、３７−１，３７−２，３７…絶縁部材、３８…ポリッシング装置。   DESCRIPTION OF SYMBOLS 11 ... Board | substrate, 12, 12-1, 12-2, 12-3, 12-4, 12-5 ... Semiconductor chip, 13-1, 13-2, 13-3, 13-4 ... DAF, 14-1 , 14-2, 14-3 ... external connection electrodes, 15-1, 15-2, 15-3, 15-1B, 15-2A, 15-2B ... bonding pads, 16-1, 16-2, 16- 3, 16-4, 16-5, 16-1B ... bonding wire, 17-2, 17-3, 17-2A, 17-2B ... overhang part, 18-2, 18-3, 18-2A, 18 -2B, ... insulating layer, 19-2 ... semiconductor element, 20 ... semiconductor wafer, 21 ... diamond blade, 22-1, 22-2, 22-3 ... first groove, 23 ... BSG tape (surface protective tape) 24 Diamond blade, 25-1, 25-2 Second groove, 6 ... Grinding wheel, 27 ... DAF, 28 ... Dicing tape, 29 ... Roller, 30 ... Wafer ring, 31 ... Stage, 32 ... Diamond blade, 33 ... Pick-up needle, 34 ... Collet, 35 ... Capillary, 36 ... Dispenser nozzle 37-1, 37-2, 37 ... insulating members, 38 ... polishing apparatus.

Claims (5)

外部接続電極を有する基板上に複数の半導体チップが積層して搭載され、各半導体チップがワイヤボンディングによって前記基板に実装された半導体装置であって、
半導体チップ上に積層された少なくとも１つの半導体チップは、
半導体チップの少なくとも一辺に沿って主表面上に配置され、半導体素子に電気的に接続されたボンディングパッドと、
前記半導体チップの裏面の前記ボンディングパッドに対応する位置に形成され、前記ボンディングパッドよりも内側に始点を有し、側壁に達する終点まで外周に向かって薄くなるように形成され、下段に配置された半導体チップの主表面との間にボールボンディング部を収容するための空隙を形成するオーバーハング部と、
前記オーバーハング部を覆うように形成され、前記下段に配置された半導体チップのボンディングワイヤとの接触を防止する絶縁層と
を具備することを特徴とする半導体装置。 A semiconductor device in which a plurality of semiconductor chips are stacked and mounted on a substrate having external connection electrodes, and each semiconductor chip is mounted on the substrate by wire bonding,
At least one semiconductor chip stacked on the semiconductor chip is:
A bonding pad disposed on the main surface along at least one side of the semiconductor chip and electrically connected to the semiconductor element;
It is formed at a position corresponding to the bonding pad on the back surface of the semiconductor chip, has a starting point inside the bonding pad, is formed so as to become thinner toward the outer periphery until reaching an end point reaching the side wall, and is arranged at the lower stage An overhang portion that forms a gap between the main surface of the semiconductor chip and the ball bonding portion;
A semiconductor device comprising: an insulating layer formed so as to cover the overhang portion and preventing contact with a bonding wire of the semiconductor chip disposed in the lower stage. 前記オーバーハング部は、曲率半径が０．０５ｍｍ〜２．５ｍｍの曲面、または平面と曲率半径が０．０１ｍｍ〜２．５ｍｍの曲面との複合面であることを特徴とする請求項１に記載の半導体装置。   The overhang portion is a curved surface having a radius of curvature of 0.05 mm to 2.5 mm or a composite surface of a flat surface and a curved surface having a radius of curvature of 0.01 mm to 2.5 mm. Semiconductor device. 前記オーバーハング部は、一定の傾斜角を持った平面、または始点から終点に向かって傾斜角が小さくなる複合平面であることを特徴とする請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the overhang portion is a flat surface having a constant inclination angle, or a composite plane in which the inclination angle decreases from the start point to the end point. 上下に隣接して積層された半導体チップ間の前記オーバーハング部によって形成された空隙を埋め込む絶縁部材を更に具備することを特徴とする請求項１乃至３いずれか１つの項に記載の半導体装置。   4. The semiconductor device according to claim 1, further comprising an insulating member that fills a gap formed by the overhang portion between semiconductor chips stacked adjacent to each other in the vertical direction. 半導体ウェーハの主表面に半導体素子及びこの半導体素子に電気的に接続されたボンディングパッドを形成する工程と、
前記半導体ウェーハのダイシングラインまたはチップ分割ラインに沿い、且つ隣接する半導体チップ間のボンディングパッドに対応する位置の裏面側に、前記隣接する半導体チップのボンディングパッド間の領域よりも広い開口部を有する溝を形成する工程と、
前記溝内に絶縁層を形成する工程と、
前記半導体ウェーハのダイシングラインまたはチップ分割ラインに沿って前記半導体ウェーハを分割し、外周の少なくとも一辺に、前記溝の内壁を利用して、前記ボンディングパッドよりも内側に始点を有し、側壁に達する終点まで外周に向かって薄くなるように形成され、下段に配置された半導体チップの主表面との間にボールボンディング部を収容する空隙を形成するためのオーバーハング部を有する半導体チップを形成する工程と、
前記形成したオーバーハング部を有する半導体チップを含む複数の半導体チップを、前記オーバーハング部が下段に配置された半導体チップのボールボンディング部に対応するように積層して搭載し、搭載する毎に各半導体チップの主表面に形成したボンディングパッドと前記基板上の配線とをワイヤボンディングする工程と
を具備することを特徴とする半導体装置の製造方法。 Forming a semiconductor element and a bonding pad electrically connected to the semiconductor element on a main surface of the semiconductor wafer;
A groove along the dicing line or chip dividing line of the semiconductor wafer and having an opening wider than the area between the bonding pads of the adjacent semiconductor chips on the back surface side of the position corresponding to the bonding pads between the adjacent semiconductor chips. Forming a step;
Forming an insulating layer in the groove;
The semiconductor wafer is divided along a dicing line or a chip dividing line of the semiconductor wafer, and the inner wall of the groove is used on at least one side of the outer periphery to have a starting point inside the bonding pad and reach the side wall. A step of forming a semiconductor chip having an overhang portion for forming a gap for accommodating a ball bonding portion between the main surface of the semiconductor chip disposed at the lower stage and formed to become thinner toward the outer periphery to the end point When,
A plurality of semiconductor chips including a semiconductor chip having the formed overhang portion are stacked and mounted so that the overhang portion corresponds to the ball bonding portion of the semiconductor chip disposed in the lower stage, and each time it is mounted, A method of manufacturing a semiconductor device, comprising: a step of wire bonding a bonding pad formed on a main surface of a semiconductor chip and a wiring on the substrate.
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