JP2006216617A - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To improve reliability in a high melt-point metal diffusion prevention film at a first region where no high melt-point metal silicides are formed, and to improve reliability by preventing the diffusion of a high melt-point metal reliably in a semiconductor device. <P>SOLUTION: The high melt-point metal diffusion prevention film 200 in a structure of a plurality of layers is formed on a region where no high melt-point metal silicides are formed, and a high melt-point metal film 206 is formed on the high melt-point metal diffusion prevention film 200. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、例えば、ＤＲＡＭセルやフォトダイオードによる光電変換素子を有する固体撮像装置のような、接合リークが問題となる素子を混載するＣＭＯＳロジック領域を含む半導体装置及びその製造方法に関する。特に、ＣＭＯＳロジック領域に高融点金属シリサイドを形成し、かつ接合リークが問題となる素子領域に高融点金属シリサイドを形成しないようにした半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device including a CMOS logic region in which an element in which junction leakage is a problem, such as a solid-state imaging device having a photoelectric conversion element such as a DRAM cell or a photodiode, and a manufacturing method thereof. In particular, the present invention relates to a semiconductor device in which a refractory metal silicide is formed in a CMOS logic region and a refractory metal silicide is not formed in an element region where junction leakage is a problem, and a method for manufacturing the same.

例えば、固体撮像装置であるＣＭＯＳセンサにおいて、その撮像領域上に融点金属拡散防止膜を有して、撮像領域のＭＯＳトランジスタには高融点金属シリサイドを形成せずにソース／ドレイン領域を形成し、周辺回路のＣＭＯＳロジックのソース／ドレイン領域には高融点金属シリサイドを形成するようにしたＣＭＯＳセンサが提案されている(特許文献１参照)。   For example, in a CMOS sensor which is a solid-state imaging device, a melting point metal diffusion prevention film is provided on the imaging region, and a source / drain region is formed in a MOS transistor in the imaging region without forming a refractory metal silicide, A CMOS sensor in which a refractory metal silicide is formed in a source / drain region of a CMOS logic in a peripheral circuit has been proposed (see Patent Document 1).

従来の高融点金属拡散防止膜は、図２９及び図３０に示すように、１回の成膜による１層構造のシリコン窒化（ＳｉＮ）膜１０１によって形成されていた。そして、図３１の模式図に示すように、シリコン基板１０２の高融点金属シリサイドを形成しない第１の領域上に、高融点金属拡散防止膜であるシリコン窒化膜１０１を形成し、この第１の領域と高融点金属シリサイドを形成する第２の領域とにわたって高融点金属の例えばコバルト（Ｃｏ）膜１０３を体積し、熱処理して第２の領域に高融点金属シリサイドを形成し、第１の領域には、シリコン窒化膜１により、コバルト膜１０１からのコバルトの拡散を阻止して高融点金属シリサイドを形成しないようにしていた。   As shown in FIGS. 29 and 30, the conventional refractory metal diffusion prevention film has been formed by a silicon nitride (SiN) film 101 having a single layer structure formed by a single film formation. Then, as shown in the schematic diagram of FIG. 31, a silicon nitride film 101 which is a refractory metal diffusion preventing film is formed on the first region of the silicon substrate 102 where the refractory metal silicide is not formed. For example, a cobalt (Co) film 103 of a refractory metal is volumed over the region and the second region where the refractory metal silicide is formed, and heat treatment is performed to form the refractory metal silicide in the second region. The silicon nitride film 1 prevents the diffusion of cobalt from the cobalt film 101 so as not to form a refractory metal silicide.

また、図３２の模式図に示すように、シリコン基板１０２の高融点金属シリサイドを形成しない第１の領域上に、シリコン酸化（ＳｉＯ2）膜１０４４を介して高融点金属拡散防止膜であるシリコン窒化膜１０１を形成し、この第１の領域と高融点金属シリサイドを形成する第２の領域とにわたって高融点金属の例えばコバルト（Ｃｏ）膜１０３を堆積し、熱処理してコバルト膜１０３とシリコンとを反応させ第２の領域に高融点金属シリサイドを形成し、第１の領域には、シリコン窒化膜１０１により、コバルト膜１０１からのコバルトの拡散を阻止して高融点金属シリサイドを形成しないようにしていた。   Further, as shown in the schematic diagram of FIG. 32, silicon nitride, which is a refractory metal diffusion preventing film, is formed on the first region of the silicon substrate 102 where the refractory metal silicide is not formed via a silicon oxide (SiO2) film 1044. A film 101 is formed, a refractory metal such as a cobalt (Co) film 103 is deposited over the first region and a second region where refractory metal silicide is formed, and heat treatment is performed to form the cobalt film 103 and silicon. The refractory metal silicide is formed in the second region by reaction, and the silicon nitride film 101 prevents the diffusion of cobalt from the cobalt film 101 so that the refractory metal silicide is not formed in the first region. It was.

特許文献１には、画素内のＭＯＳトランジスタをシリサイド化しないトランジスタで形成し、周辺回路のＣＭＯＳトランジスタをシリサイド化したトランジスタで形成したＭＯＳセンサが開示されている。
国際公開第０３／０９６４２１号パンフレット Patent Document 1 discloses a MOS sensor in which a MOS transistor in a pixel is formed by a transistor that is not silicided, and a CMOS transistor in a peripheral circuit is formed by a silicided transistor.
International Publication No. 03/096421 Pamphlet

しかしながら、例えばＭＯＳセンサにおいて、Ｃｏシリサイドを形成しない固体撮像素子族領域が大きくなると、図３０、図３１に示すように、高融点金属拡散防止膜であるシリコン窒化膜１０１中に、Ｃｏが通過してしまうような欠陥、例えばピンホール１０５が、ある確立で発生し、このピンホール１０５を通してＣｏがシリコン基板１０２中に拡散(符合１０６参照)して、撮像領域に結晶欠陥が発生してしまう問題がある。   However, in a MOS sensor, for example, when the solid-state imaging device group region that does not form Co silicide becomes large, Co passes through the silicon nitride film 101 that is a refractory metal diffusion prevention film, as shown in FIGS. Such as a pinhole 105 occurs at a certain probability, and Co diffuses into the silicon substrate 102 through the pinhole 105 (see reference numeral 106), resulting in a crystal defect in the imaging region. There is.

通常、図３２に示すように、シリコン窒化膜１０１とシリコン基板１０２の間にシリコン酸化膜１０４が挿入されるが、シリコン酸化膜１０４はＣｏの拡散防止能力が低いので、状況は図 と同様であり、やはりシリコン基板１０２中にＣ０が拡散（符合１０６参照）してしまう。   Normally, as shown in FIG. 32, a silicon oxide film 104 is inserted between the silicon nitride film 101 and the silicon substrate 102, but the situation is the same as the figure because the silicon oxide film 104 has a low ability to prevent Co diffusion. Also, C0 diffuses into the silicon substrate 102 (see reference numeral 106).

フォトダイオードにおいて、Ｃｏが入り込んで結晶欠陥が発生すると、このＣｏによる結晶欠陥が接合リークの原因となり、ノイズ源となる。すなわち、この結晶欠陥は白点として表われ画質劣化を来たす。したがって、このようなＣｏ拡散の防止が望まれている。
このようなＣｏ拡散による結晶欠陥は、ＤＲＡＭセルにおいても問題でありキャパシタでの電荷蓄積量の変動を来たし、メモリの信頼性を損なうことになる。 In the photodiode, when Co enters and crystal defects occur, the crystal defects due to Co cause junction leakage and become noise sources. That is, this crystal defect appears as a white spot and causes image quality degradation. Therefore, prevention of such Co diffusion is desired.
Such crystal defects due to Co diffusion are also a problem in DRAM cells, causing fluctuations in the amount of charge accumulated in the capacitor, which impairs the reliability of the memory.

本発明は、上述の点に鑑み、高融点金属シリサイドを形成しない第１の領域における高融点金属拡散防止膜の信頼性を向上し、高融点金属拡散を確実に防止して信頼性の向上を図った半導体装置及びその製造方法を提供するものである。   In view of the above points, the present invention improves the reliability of the refractory metal diffusion prevention film in the first region where refractory metal silicide is not formed, and reliably prevents the refractory metal diffusion. The semiconductor device and the manufacturing method thereof are provided.

本発明に係る半導体装置は、 高融点金属シリサイドを形成しない領域上に、複数層構造の高融点金属拡散防止膜が形成されて成ることを特徴とする。   The semiconductor device according to the present invention is characterized in that a refractory metal diffusion prevention film having a multi-layer structure is formed on a region where refractory metal silicide is not formed.

好ましくは、高融点金属拡散防止膜をシリコン窒化膜、シリコン酸化窒化膜などの窒素系の絶縁膜で形成するように成す。
また、好ましくは、領域上に酸化膜を介して窒化系の絶縁膜からなる高融点金属拡散防止膜を形成するように成す。 Preferably, the refractory metal diffusion preventing film is formed of a nitrogen-based insulating film such as a silicon nitride film or a silicon oxynitride film.
Preferably, a refractory metal diffusion prevention film made of a nitride insulating film is formed on the region through an oxide film.

本発明に係る半導体装置は、光電変換素子とＭＯＳトランジスタからなる画素を有する撮像領域と、周辺回路領域を有し、撮像領域上に複数層構造の高融点金属拡散防止膜が形成されて成ることを特徴とする。   The semiconductor device according to the present invention includes an imaging region having a pixel composed of a photoelectric conversion element and a MOS transistor, and a peripheral circuit region, and a refractory metal diffusion prevention film having a multi-layer structure is formed on the imaging region. It is characterized by.

本発明に係る半導体装置は、電荷蓄積手段と、この電荷蓄積手段からの信号電荷の読出し手段を含む第１の領域と、ロジック回路を含む第２の領域とを有し、第１の領域上に複数層構造の高融点金属拡散防止膜が形成されて成ることを特徴とする。   A semiconductor device according to the present invention includes a charge storage unit, a first region including a signal charge read unit from the charge storage unit, and a second region including a logic circuit. And a refractory metal diffusion prevention film having a multi-layer structure.

本発明に係る半導体装置の製造方法は、高融点金属シリサイドを形成しない第１の領域と、高融点金属シリサイドを形成する第２の領域とを混載した半導体装置の製造方法であって、第１の領域上に複数層構造の高融点金属拡散防止膜を形成する工程と第１及び第２の領域上に高融点金属を形成して第２の領域にのみに高融点金属シリサイドを形成する工程とを有することを特徴とする。   A method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device in which a first region where a refractory metal silicide is not formed and a second region where a refractory metal silicide is formed are mixed. Forming a refractory metal diffusion prevention film having a multi-layer structure on the first region and forming a refractory metal silicide only in the second region by forming a refractory metal on the first and second regions. It is characterized by having.

好ましくは、高融点金属拡散防止膜をシリコン窒化膜、シリコン酸化窒化膜などの窒素系の絶縁膜で形成する。
また、好ましくは、第１の領域上に酸化膜を介して前記窒化系の絶縁膜からなる高融点金属拡散防止膜を形成する。 Preferably, the refractory metal diffusion prevention film is formed of a nitrogen-based insulating film such as a silicon nitride film or a silicon oxynitride film.
Preferably, a refractory metal diffusion prevention film made of the nitride insulating film is formed on the first region via an oxide film.

本発明に係る半導体装置によれば、高融点金属拡散防止膜を２層以上の複数層構造で形成すに発生する確率は可及的に０に近く、実質的に例えば全層を貫通するピンホールは発生しない。従って、高融点金属の拡散を確実に防止することができ、高融点金属シリサイドを形成したくない領域には、高融点シリサイドは形成されず、信頼性を向上した半導体装置を提供することができる。   According to the semiconductor device of the present invention, the probability of occurrence of forming the refractory metal diffusion prevention film with a multi-layer structure of two or more layers is as close to 0 as possible, for example, a pin that penetrates substantially all layers. There is no hole. Therefore, the diffusion of the refractory metal can be surely prevented, and the refractory silicide is not formed in the region where the refractory metal silicide is not desired to be formed, thereby providing a semiconductor device with improved reliability. .

高融点金属拡散防止膜をシリコン窒化膜、シリコン酸化窒化膜などの窒素系の絶縁膜で形成することにより、より確実に高融点金属の拡散防止を行うことができる。
半導体領域上に直接窒化系の絶縁膜を被着形成すると、半導体領域と絶縁膜間の界面において、界面準位が発生し易くなり特性上好ましくない。しかし、半導体領域上に酸化膜を介して窒化系の絶縁膜からなる高融点金属拡散防止膜を形成することにより、半導体領域と絶縁膜間の界面での界面準位の発生が抑制され、良好な特性の半導体装置が得られる。 By forming the refractory metal diffusion prevention film with a nitrogen-based insulating film such as a silicon nitride film or a silicon oxynitride film, diffusion of the refractory metal can be more reliably prevented.
If a nitride insulating film is formed directly on the semiconductor region, an interface state is likely to be generated at the interface between the semiconductor region and the insulating film, which is not preferable in terms of characteristics. However, by forming a refractory metal diffusion prevention film made of a nitride-based insulating film on the semiconductor region via an oxide film, the generation of interface states at the interface between the semiconductor region and the insulating film is suppressed, which is good A semiconductor device with excellent characteristics can be obtained.

本発明に係る半導体装置を例えば光電変換素子とＭＯＳトランジスタで単位画素を構成するＣＭＯＳ固体撮像装置、いわゆるＣＭＯＳセンサに適用した場合には、画素数を増大し、あるいは画素面積を」増大して、撮像領域を大きくしたとしても、高融点金属拡散に起因した結晶欠陥が光電変換領域であるフォトダイオード領域に形成されることがない。従って、白点発生を低減した高画質が得られるＣＭＯＳ固体撮像装置を提供することができる。   When the semiconductor device according to the present invention is applied to, for example, a CMOS solid-state imaging device in which a unit pixel is configured by a photoelectric conversion element and a MOS transistor, a so-called CMOS sensor, the number of pixels is increased or the pixel area is increased. Even if the imaging region is enlarged, crystal defects due to refractory metal diffusion are not formed in the photodiode region which is a photoelectric conversion region. Therefore, it is possible to provide a CMOS solid-state imaging device capable of obtaining high image quality with reduced white spot generation.

本発明に係る複数層構造の高融点金属拡散防止膜を備えることにより、ＣＭＯＳ固体撮像装置に適用した場合、そのフォトダイオード領域には、高融点金属シリサイドを有しないＭＯＳトランジスタのソース／ドレイン領域を形成し、かつ周辺回路を構成するＣＭＯＳロジックのソース／ドレイン領域には高融点金属シリサイドを形成することができる。   By providing the multi-layered refractory metal diffusion prevention film according to the present invention, when applied to a CMOS solid-state imaging device, the source / drain regions of a MOS transistor having no refractory metal silicide are formed in the photodiode region. A refractory metal silicide can be formed in the source / drain regions of the CMOS logic that is formed and that constitutes the peripheral circuit.

本発明の半導体装置を電荷蓄積手段と、この電荷蓄積手段からの信号電荷の読出し手段を含む例えばＤＲＡＭセルに適用した場合には、高融点金属シリサイドを形成しないＤＲＡＭセル側に複数層構造の高融点金属拡散防止膜を備えるのとにより、ＤＲＡＭセル中への高融点金属拡散が確実に防止することができる。従って、高融点金属拡散に起因した結晶欠陥の発生が抑制され、ＤＲＡＭセルにおけるキャパシタでの電荷蓄積量の変動を来たすことがなく、メモリの信頼性を向上することができる。     When the semiconductor device of the present invention is applied to, for example, a DRAM cell including a charge accumulating unit and a signal charge reading unit from the charge accumulating unit, the multi-layer structure is formed on the DRAM cell side where no refractory metal silicide is formed. By providing the melting point metal diffusion preventing film, diffusion of the high melting point metal into the DRAM cell can be surely prevented. Therefore, the occurrence of crystal defects due to refractory metal diffusion is suppressed, the fluctuation of the charge accumulation amount in the capacitor in the DRAM cell is not caused, and the reliability of the memory can be improved.

本発明に係る半導体装置の製造方法によれば、高融点金属シリサイドを形成しない第１の領域上に複数層構造の高融点金属拡散防止膜を形成する工程を有するので、その後に第１の領域及び高融点金属シリサイドを形成する第２の領域に高融点金属を形成して反応処理したときに、第１の領域では高融点金属の拡散が確実に阻止され、局所的な結晶欠陥が発生しな。従って、第１の領域に高融点金属シリサイドが形成されず、第２の領域に高融点金属シリサイドが形成された信頼性の高い半導体装置を製造することができる。   According to the method for manufacturing a semiconductor device of the present invention, the method includes the step of forming the refractory metal diffusion prevention film having a multi-layer structure on the first region where the refractory metal silicide is not formed. When the refractory metal is formed in the second region for forming the refractory metal silicide and the reaction treatment is performed, the diffusion of the refractory metal is surely prevented in the first region, and local crystal defects are generated. Yeah. Therefore, a highly reliable semiconductor device in which the refractory metal silicide is not formed in the first region and the refractory metal silicide is formed in the second region can be manufactured.

以下、図面を参照して本発明の実施の形態を説明する。   Embodiments of the present invention will be described below with reference to the drawings.

先ず、図１〜図３の模式図を用いて、本発明に係る高融点金属拡散防止膜の実施の形態を説明する。本実施の形態に係る高融点金属拡散防止膜２００は、複数層構造、本例では第１層の高融点金属拡散防止膜２０１と第２層の高融点金属拡散防止膜２０２を積層した２層構造の絶縁膜で形成されて成る。第１層及び第２層の高融点金属拡散防止膜２０１及び２０２には、ある確立で高融点金属、例えばコバルト（Ｃｏ）が通過してしまうような欠陥、例えばピンホール２０３，２０３′が形成されるが、各膜２０１，２０２でのピンホール２０３，２０３′が発生する位置は確率的に分散される、このため、両高融点金属拡散防止膜２０１，２０２が積層された状態では、平面方向で同じ位置にピンホール２０３，２０３′が形成される確率は可及的に０に近く、実質的に皆無になる。従って、２層構造の高融点金属拡散防止膜２００において、ピンホール２０３，２０３′が形成されたとしても、ピンホールが全膜厚を貫通することは無い。   First, an embodiment of a refractory metal diffusion prevention film according to the present invention will be described with reference to the schematic diagrams of FIGS. The refractory metal diffusion prevention film 200 according to the present embodiment has a multi-layer structure, in this example, two layers in which a first refractory metal diffusion prevention film 201 and a second refractory metal diffusion prevention film 202 are laminated. It is formed of an insulating film having a structure. In the refractory metal diffusion preventing films 201 and 202 of the first layer and the second layer, defects such as pinholes 203 and 203 'are formed so that a refractory metal such as cobalt (Co) can pass therethrough. However, the positions where the pinholes 203 and 203 ′ are generated in the respective films 201 and 202 are stochastically dispersed. For this reason, in the state in which both the refractory metal diffusion preventing films 201 and 202 are stacked, the planes are flat. The probability that pinholes 203 and 203 'are formed at the same position in the direction is as close to 0 as possible, and is virtually none. Therefore, even if the pinholes 203 and 203 ′ are formed in the refractory metal diffusion prevention film 200 having the two-layer structure, the pinhole does not penetrate the entire film thickness.

各高融点金属拡散防止膜２０１，２０２としては、シリコン窒化（ＳｉＮ）膜、シリコン酸窒化（ＳｉＯＮ）膜（好ましくは、窒素（Ｎ）リッチのシリコン酸窒化（ＳｉＯＮ）膜）などの窒化系の絶縁膜で形成することが望ましい。本例では両膜２０１，２０２共にシリコン窒化（ＳｉＮ）膜で形成している。成膜に際しては、第１層のシリコン窒化膜２０１を成膜した後、一旦成膜を中断し、再び第２層のシリコン窒化膜２０２を連続して成膜するようにして形成する。例えば、ＣＶＤ装置で第１層のシリコン窒化膜２０１を成膜した後、一旦ウェハをＣＶＤ装置から取り出し、再度ＣＶＤ装置に入れて連続して第２層のシリコン窒化膜２０２を成膜して２層構造の高融点金属拡散防止膜２００を形成する。   Each of the refractory metal diffusion prevention films 201 and 202 is made of a nitride system such as a silicon nitride (SiN) film or a silicon oxynitride (SiON) film (preferably a nitrogen (N) rich silicon oxynitride (SiON) film). It is desirable to form with an insulating film. In this example, both films 201 and 202 are formed of a silicon nitride (SiN) film. At the time of film formation, after forming the first layer of silicon nitride film 201, the film formation is temporarily interrupted, and the second layer of silicon nitride film 202 is continuously formed again. For example, after the first layer silicon nitride film 201 is formed by the CVD apparatus, the wafer is once taken out from the CVD apparatus, and again put in the CVD apparatus to continuously form the second layer silicon nitride film 202. A refractory metal diffusion prevention film 200 having a layer structure is formed.

そして、本実施の形態においては、図４の模式図に示すように、半導体基板であるシリコン基板２０５の高融点金属シリサイドを形成しない第１の領域上に、上述の２層構造のシリコン窒化膜２０１，２０２からなる高融点金属拡散防止膜２００を形成し、第１の領域の高融点金属拡散防止膜２００上及び図示しないが高融点金属シリサイドを形成する第２の領域上にわたって高融点金属膜、本例ではＣｏ膜２０６を堆積する。その後、熱処理によりシリコン２０５とＣｏ膜２０６とを反応させて、第２の領域にＣｏシリサイドを形成する。この反応処理時において、第１の領域では、十分にＣｏ拡散防止能力を有する２層構造の高融点金属拡散防止膜２００が形成されているため、ＣｏＮＯシリコン基板２０５中への拡散が阻止され、高融点金属シリサイドが形成されることがない。
このように、シリコン窒化膜２０１とシリコン窒化膜２０２の積層膜２００が、十分なＣｏ拡散防止能力を有するので、シリコン基板２０５中にＣｏ拡散に起因した結晶欠陥は形成されない。 In the present embodiment, as shown in the schematic diagram of FIG. 4, the silicon nitride film having the above-described two-layer structure is formed on the first region of the silicon substrate 205, which is a semiconductor substrate, on which the refractory metal silicide is not formed. A refractory metal diffusion prevention film 200 composed of 201 and 202 is formed, and a refractory metal film is formed on the refractory metal diffusion prevention film 200 in the first region and on a second region (not shown) where refractory metal silicide is formed. In this example, a Co film 206 is deposited. Thereafter, the silicon 205 and the Co film 206 are reacted by heat treatment to form Co silicide in the second region. During this reaction process, in the first region, since the refractory metal diffusion prevention film 200 having a two-layer structure having a sufficient Co diffusion prevention capability is formed, diffusion into the CoNO silicon substrate 205 is prevented, Refractory metal silicide is not formed.
As described above, since the laminated film 200 of the silicon nitride film 201 and the silicon nitride film 202 has a sufficient Co diffusion preventing capability, crystal defects due to Co diffusion are not formed in the silicon substrate 205.

また、図５の模式図で示すように、２層構造の高融点金属拡散防止膜２００とシリコン基板２０５との間にシリコン酸化（ＳｉＯ２）膜２０７を挿入した構成においても、同様にシリコン基板２０５中へのＣｏ拡散を抑制することができる。同時にシリコン酸化膜２０７によりシリコン基板２０５と絶縁膜２０７との界面における界面準位の発生を抑制することができる。   Further, as shown in the schematic diagram of FIG. 5, the silicon substrate 205 is similarly applied to the structure in which the silicon oxide (SiO 2) film 207 is inserted between the refractory metal diffusion prevention film 200 having a two-layer structure and the silicon substrate 205. Co diffusion into the inside can be suppressed. At the same time, the generation of interface states at the interface between the silicon substrate 205 and the insulating film 207 can be suppressed by the silicon oxide film 207.

次に、本発明の半導体装置をＣＭＯＳ固体撮像装置に適用した実施の形態について説明する。
図６は、本実施の形態に係るＣＭＯ固体撮像装置の概略構成を示す。本実施の形態に係る固体撮像素子１は、センサ部となる光電変換素子であるフォトダイオードと複数のＭＯＳトランジスタで構成された画素が複数個マトリックス状に配列されてなる撮像領域３と、この撮像領域３の周辺に形成されたＣＭＯＳロジック回路部４、５及びアナログ回路部６、７とを有して成る。画素２を構成するＭＯＳトランジスタは、その数が画素の構成に応じて異なるも、少なくともフォトダイオード駆動用ＭＯＳトランジスタ、即ちフォトダイオードの信号電荷を読み出すための読出し用ＭＯＳトランジスタ及びフォトダイオードの信号を出力するための信号出力用ＭＯＳトランジスタ等を有している。固体撮像装置１は、これら撮像領域３と周辺回路を構成するＣＭＯＳロジック回路部４、５及びアナログ回路部６、７を１チップとして構成する共通の半導体基板に混載して構成される。 Next, an embodiment in which the semiconductor device of the present invention is applied to a CMOS solid-state imaging device will be described.
FIG. 6 shows a schematic configuration of the CMO solid-state imaging device according to the present embodiment. The solid-state imaging device 1 according to the present embodiment includes an imaging region 3 in which a plurality of pixels including a photodiode, which is a photoelectric conversion element serving as a sensor unit, and a plurality of MOS transistors are arranged in a matrix, and this imaging It has CMOS logic circuit portions 4 and 5 and analog circuit portions 6 and 7 formed around the region 3. Although the number of MOS transistors constituting the pixel 2 varies depending on the configuration of the pixel, at least a photodiode driving MOS transistor, that is, a readout MOS transistor for reading out a signal charge of the photodiode and a photodiode signal are output. For example, a signal output MOS transistor is provided. The solid-state imaging device 1 is configured by combining the imaging region 3 and the CMOS logic circuit units 4 and 5 and the analog circuit units 6 and 7 that constitute peripheral circuits on a common semiconductor substrate that constitutes a single chip.

図７及び図８は、図６のＣＭＯＳロジック回路部４と撮像領域３の１画素２に対応したＡーＡ線上の断面構造を示す。図７はＣＭＯＳロジック回路部４を示し、図８は１画素２の要部を示す。
本実施の形態のＣＭＯＳ型固体撮像装置１では、図７及び図８に示すように、第１導電型、本例ではｎ型の共通の半導体基板１１に素子分離領域１２が形成され、半導体基板１１の所要領域に撮像領域３を構成する画素２が形成され、半導体基板１１の他の所要領域にＣＭＯＳロジック回路部４が形成される。画素２側のＭＯＳトランジスタでは高融点金属シリサイド層を形成せず、ＣＭＯＳロジック回路部４側のＣＭＯＳトランジスタでは高融点金属シリサイド層を形成するように構成される。 7 and 8 show cross-sectional structures on the line AA corresponding to the CMOS logic circuit section 4 and one pixel 2 in the imaging region 3 of FIG. FIG. 7 shows the CMOS logic circuit unit 4, and FIG. 8 shows the main part of one pixel 2.
In the CMOS type solid-state imaging device 1 of the present embodiment, as shown in FIGS. 7 and 8, an element isolation region 12 is formed on a common semiconductor substrate 11 of the first conductivity type, in this example n-type, and the semiconductor substrate Pixels 2 constituting the imaging region 3 are formed in 11 required regions, and a CMOS logic circuit portion 4 is formed in another required region of the semiconductor substrate 11. The MOS transistor on the pixel 2 side is configured not to form the refractory metal silicide layer, and the CMOS transistor on the CMOS logic circuit unit 4 side is configured to form the refractory metal silicide layer.

ＣＭＯＳロジック回路部４は、図７に示すように、ｎ型半導体基板１１の深い位置に第１〜第４のＭＯＳトランジスタ形成領域１３〜１６にわたり第２導電型、したがってｐ型の半導体ウェル領域２０が形成され、第２導電型、したがってｐ型の不純物を導入したｐ型半導体ウェル領域２０が形成される。さらに第１及び第３のＭＯＳトランジスタ形成領域１３及び１５には、基板表面からｐ型半導体ウェル領域２０に達するｐ型半導体ウェル領域２１及び２３が形成される。また、第２及び第４のＭＯＳトランジスタ形成領域には、基板表面からｐ型半導体ウェル領域２０に達するｎ型半導体ウェル領域２２及び２４が形成される。   As shown in FIG. 7, the CMOS logic circuit section 4 has a second conductivity type, that is, a p-type semiconductor well region 20 extending deeply in the n-type semiconductor substrate 11 over the first to fourth MOS transistor formation regions 13 to 16. And the p-type semiconductor well region 20 into which the second conductivity type, and thus the p-type impurity is introduced, is formed. Further, p-type semiconductor well regions 21 and 23 reaching the p-type semiconductor well region 20 from the substrate surface are formed in the first and third MOS transistor formation regions 13 and 15. Further, n-type semiconductor well regions 22 and 24 reaching the p-type semiconductor well region 20 from the substrate surface are formed in the second and fourth MOS transistor formation regions.

ｐ型半導体ウェル領域２１上及びｎ型半導体ウェル領域２２上にはゲート絶縁膜２８１を介して夫々例えば多結晶シリコン膜によるゲート電極３０１及び３０２が形成される。ｐ型半導体ウェル領域２１には、ゲート電極３０１を挟んでｎ− 領域３１１及びｎ+ 領域４２１からなるＬＤＤ構造のソース／ドレイン領域が形成され、ｎチャネルＭＯＳトランジスタＴｒ1 が形成される。ｎ半導体ウェル領域２２には、ゲート電極３０２を挟んでｐ− 領域３１２及びｐ+ 領域４２２からなるＬＤＤ構造のソース／ドレイン領域が形成され、ｐチャネルＭＯＳトランジスタＴｒ2 が形成される。このｎチャネルＭＯＳトランジスタＴｒ1 とｐチャネルＭＯＳトランジスタＴｒ2 でＣＭＯＳトランジスタが構成される。 On the p-type semiconductor well region 21 and the n-type semiconductor well region 22, gate electrodes 301 and 302 made of, for example, a polycrystalline silicon film are formed through a gate insulating film 281, respectively. In the p-type semiconductor well region 21, a source / drain region having an LDD structure composed of an n − region 311 and an n + region 421 is formed with a gate electrode 301 interposed therebetween, and an n channel MOS transistor Tr1 is formed. In the n semiconductor well region 22, a source / drain region having an LDD structure including a p − region 312 and a p + region 422 is formed with a gate electrode 302 interposed therebetween, and a p channel MOS transistor Tr 2 is formed. The n-channel MOS transistor Tr1 and the p-channel MOS transistor Tr2 constitute a CMOS transistor.

ｐ型半導体ウェル領域２３上及びｎ型半導体ウェル領域２４上にはゲート絶縁膜２８２を介して夫々例えば多結晶シリコン膜によるゲート電極３０３及び３０４が形成される。ｐ型半導体ウェル領域２３には、ゲート電極３０３を挟んでｎ− 領域３１３及びｎ+ 領域４２３からなるＬＤＤ構造のソース／ドレイン領域が形成され、ｎチャネルＭＯＳトランジスタＴｒ3 が形成される。ｎ半導体ウェル領域２４には、ゲート電極３０４を挟んでｐ− 領域３１４及びｐ+ 領域４２４からなるＬＤＤ構造のソース／ドレイン領域が形成され、ｐチャネルＭＯＳトランジスタＴｒ4 が形成される。このｎチャネルＭＯＳトランジスタＴｒ3 とｐチャネルＭＯＳトランジスタＴｒ4 でＣＭＯＳトランジスタが構成される。 On the p-type semiconductor well region 23 and the n-type semiconductor well region 24, gate electrodes 303 and 304 made of, for example, a polycrystalline silicon film are formed through a gate insulating film 282, respectively. In the p-type semiconductor well region 23, a source / drain region having an LDD structure composed of an n − region 313 and an n + region 423 is formed with a gate electrode 303 interposed therebetween, and an n channel MOS transistor Tr3 is formed. In the n semiconductor well region 24, a source / drain region having an LDD structure including a p − region 314 and a p + region 424 is formed with a gate electrode 304 interposed therebetween, and a p channel MOS transistor Tr4 is formed. The n-channel MOS transistor Tr3 and the p-channel MOS transistor Tr4 constitute a CMOS transistor.

そして、各ＭＯＳトランジスタＴｒ1 〜Ｔｒ4 のゲート電極３０１〜３０４の側壁には、第１の絶縁膜３５、第２の絶縁膜３６及び第３の絶縁膜３８の３層構造のサイドウォール３９〔３５Ａ，３６Ａ，３８Ａ〕が形成される。第１及び第３の絶縁膜３５及び３８は例えばシリコン酸化膜（ＳｉＯ2膜）で形成し、第２の絶縁膜３６は例えばシリコン窒化膜で形成することができる。このシリコン窒化膜３６は、前述した２層構造の高融点金属拡散防止膜２００、すなわち第１層の高融点金属拡散防止膜２０１と第２層の高融点金属拡散防止膜２０２の積層シリコン窒化膜で形成される。 Further, on the side walls of the gate electrodes 301 to 304 of the MOS transistors Tr1 to Tr4, a side wall 39 [35A, 35A, 35] having a three-layer structure of a first insulating film 35, a second insulating film 36, and a third insulating film 38 is formed. 36A, 38A] are formed. The first and third insulating films 35 and 38 can be formed of, for example, a silicon oxide film (SiO 2 film), and the second insulating film 36 can be formed of, for example, a silicon nitride film. The silicon nitride film 36 is a laminated silicon nitride film of the above-described refractory metal diffusion prevention film 200 having a two-layer structure, that is, a first refractory metal diffusion prevention film 201 and a second refractory metal diffusion prevention film 202. Formed with.

ソース／ドレイン領域を構成するｎ− 領域３１１、３１３、ｐ− 領域３１２、３１４は、ゲート電極３０１〜３０４をマスクにセルファラインで形成される。ｎ+ 領域４２１、４２３、ｐ+ 領域４２２、４２４は、３層構造の絶縁膜３５、３６、３８によるサイドウォール３９及びゲート電極３０１〜３０４をマスクにセフファラインで形成される。 The n − regions 311 and 313 and the p − regions 312 and 314 constituting the source / drain regions are formed by self-alignment using the gate electrodes 301 to 304 as masks. n + regions 421, 423, p + region 422 is formed in Sefufarain sidewalls 39 and the gate electrode 301 to 304 by the insulating film 35, 36, 38 of the three-layer structure as a mask.

そして、各ＭＯＳトランジスタＴｒ1 〜Ｔｒ4 のゲート電極３０１〜３０４の表面及びソース／ドレイン領域の高不純物濃度領域であるｎ+ 領域４２１、４２３、ｐ+ 領域４２２、４２４の表面には、高融点金属シリサイド層４４、本例ではＣｏシリサイドが形成される。ＣＭＯＳロジック回路部５側においても、同様に構成される。なお、本例のＣＭＯＳロジック回路部４、５では、２系統の電源が接続される。例えばｎチャネルＭＯＳトランジスタＴｒ1 及びｐチャネルＭＯＳトランジスタＴｒ2 からなるＣＭＯＳトランジスタと、ｎチャネルＭＯＳトランジスタＴｒ3 及びｐチャネルＭＯＳトランジスタＴｒ4 からなるＣＭＯＳトランジスタとの電源電圧が異なっている。 The surfaces of the gate electrodes 301 to 304 of the MOS transistors Tr1 to Tr4 and the surfaces of the n + regions 421 and 423 and p + regions 422 and 424, which are high impurity concentration regions of the source / drain regions, are formed on the refractory metal silicide. Layer 44, in this example Co silicide, is formed. The CMOS logic circuit unit 5 side is similarly configured. In the CMOS logic circuit units 4 and 5 of this example, two power sources are connected. For example, the power supply voltage of a CMOS transistor composed of an n-channel MOS transistor Tr1 and a p-channel MOS transistor Tr2 is different from that of a CMOS transistor composed of an n-channel MOS transistor Tr3 and a p-channel MOS transistor Tr4.

画素２は、図８に示すように、ｎ型半導体基板１１の深い位置にセンサ部形成領域１７とＭＯＳトランジスタ形成領域１８にわたりｐ型の不純物を導入したｐ型半導体ウェル領域２５が形成される。さらにＭＯＳトランジスタ形成領域１８には、表面からｐ型半導体ウェル領域２５に達する２段重ねのｐ型半導体ウェル領域２６及び２７が形成される。   As shown in FIG. 8, the pixel 2 has a p-type semiconductor well region 25 into which a p-type impurity is introduced over the sensor portion formation region 17 and the MOS transistor formation region 18 at a deep position of the n-type semiconductor substrate 11. Further, in the MOS transistor formation region 18, two-stage p-type semiconductor well regions 26 and 27 reaching the p-type semiconductor well region 25 from the surface are formed.

ｐ型半導体ウェル領域２５、２６、２７で囲われたセンサ部形成領域１７には、そのｎ型半導体領域１１Ａの表面側に、領域１１Ａより不純物濃度の高いｎ型半導体領域３１５が形成される。ｎ型半導体領域１１Ａは、半導体基板１１の深い位置にイオン注入で形成されたｐ型半導体領域２５で分離された半導体基板１１の一部である。基板表面にはｎ型半導体領域１１Ａに接するように接合リーク電流の低減を目的とした不純物濃度の高いｐ+ 半導体領域４２５が形成される。ｐ型半導体ウェル領域２５、ｎ型半導体領域１１Ａ、２５及びｐ+ 半導体領域４２５によってフォトダイオードのセンサ部４５、即ちＨＡＤセンサが形成される。 In the sensor portion formation region 17 surrounded by the p-type semiconductor well regions 25, 26, and 27, an n-type semiconductor region 315 having a higher impurity concentration than the region 11A is formed on the surface side of the n-type semiconductor region 11A. The n-type semiconductor region 11 </ b> A is a part of the semiconductor substrate 11 separated by a p-type semiconductor region 25 formed by ion implantation deep in the semiconductor substrate 11. A p + semiconductor region 425 having a high impurity concentration is formed on the substrate surface so as to reduce the junction leakage current so as to be in contact with the n-type semiconductor region 11A. The p-type semiconductor well region 25, the n-type semiconductor regions 11A and 25, and the p + semiconductor region 425 form a photodiode sensor portion 45, that is, an HAD sensor.

一方、ＭＯＳトランジスタ形成領域１８には、ゲート絶縁膜１９を介して例えば多結晶シリコン膜によるゲート電極３０５、３０６、３０７が形成され、各ゲート電極を挟んでｎ− 領域３１５とｎ+ 領域４２５からなるＬＤＤ構造のソース／ドレイン領域、ｎ− 領域３１６とｎ+ 領域４２６からなるＬＤＤ構造のソース／ドレイン領域、ｎ− 領域３１７とｎ+ 領域４２７からなるＬＤＤ構造のソース／ドレイン領域が形成され、複数のｎチャネルＭＯＳトランジスタ、例えばセンサ部４５の信号電荷を読み出すための読出し用ＭＯＳトランジスタＴｒ5、信号を出力するための信号出力用ＭＯＳトランジスタＴｒ6 ，Ｔｒ7 が形成される。 On the other hand, gate electrodes 305, 306, and 307 made of, for example, a polycrystalline silicon film are formed in the MOS transistor formation region 18 via the gate insulating film 19, and the n − region 315 and the n + region 425 are sandwiched between the gate electrodes. An LDD source / drain region, an LDD source / drain region composed of an n − region 316 and an n + region 426, and an LDD source / drain region composed of an n − region 317 and an n + region 427 are formed. A plurality of n-channel MOS transistors, for example, a reading MOS transistor Tr5 for reading the signal charges of the sensor unit 45, and signal output MOS transistors Tr6 and Tr7 for outputting signals are formed.

そして、画素２の領域では、センサ部４５上及びＭＯＳトランジスタＴｒ5 ，Ｔｒ6 ，Ｔｒ7 のゲート電極３０５〜３０７上、ソース／ドレイン領域上を被覆するように第１の絶縁膜３５及び第２の絶縁膜３６が堆積され、各ゲート電極３０５〜３０７の側壁に第３の絶縁膜３８によるサイドウォール部３８Ａが形成される。   In the pixel 2 region, the first insulating film 35 and the second insulating film are formed so as to cover the sensor unit 45, the gate electrodes 305 to 307 of the MOS transistors Tr5, Tr6, and Tr7 and the source / drain regions. 36 is deposited, and side wall portions 38 </ b> A made of the third insulating film 38 are formed on the side walls of the gate electrodes 305 to 307.

本実施の形態では、特に、第２の絶縁膜３６が前述の図１〜図３に示し例えば２層構造の高融点金属拡散防止膜２００により形成される。すなわち、第２の絶縁膜３６は、第１層のシリコン窒化膜２０１と第２層のシリコン窒化膜２０２の積層絶縁膜で形成される。   In the present embodiment, in particular, the second insulating film 36 is formed by the refractory metal diffusion preventing film 200 having a two-layer structure as shown in FIGS. That is, the second insulating film 36 is formed of a laminated insulating film of a first layer silicon nitride film 201 and a second layer silicon nitride film 202.

ソース／ドレイン領域を構成するｎ− 領域３１６、３１７はゲート電極３０５〜３０７をマスクにセルファラインで形成される。ｎ+ 領域４２６、４２７は３層構造の絶縁膜３５、３６、３８によるサイドウォール４０及びゲート電極３０５〜３０７をマスクにセルファラインで形成される。このとき、ソース／ドレイン領域のｎ+ 領域４２６、４２７上には第１及び第２の絶縁膜３５、３６が形成されているが、絶縁膜３５、３６の膜厚とイオン注入時の加速エネルギー（打ち込みエネルギー）を最適化することにより、絶縁膜３５、３６の下にもｎ+ 領域４２６、４２７を形成するこが可能である。 The n − regions 316 and 317 constituting the source / drain regions are formed by self-alignment using the gate electrodes 305 to 307 as masks. The n + regions 426 and 427 are formed by self-alignment using the sidewalls 40 and the gate electrodes 305 to 307 made of the insulating films 35, 36 and 38 having a three-layer structure as masks. At this time, the first and second insulating films 35 and 36 are formed on the n + regions 426 and 427 of the source / drain regions. The film thickness of the insulating films 35 and 36 and the acceleration energy at the time of ion implantation It is possible to form n + regions 426 and 427 under the insulating films 35 and 36 by optimizing (implantation energy).

また、上記したようにゲー電極３０５〜３０７の側壁には３層構造のサイドウォール４０が形成されるので、図７のＣＭＯＳロジック回路部４のＭＯＳトランジスタＴｒ〜Ｔｒ4 と同様なＬＤＤ構造のソース／ドレイ領域を形成することができる。ＭＯＳトランジスタＴｒ5 〜Ｔｒ7 では、ゲー電極３０５〜３０７上及びｎ+ 領域４２６、４２７上に高融点金属シリサイド層が形成されない。 Further, as described above, the sidewalls 40 of the three-layer structure are formed on the sidewalls of the gate electrodes 305 to 307, so that the source / source of the LDD structure similar to the MOS transistors Tr to Tr4 of the CMOS logic circuit section 4 of FIG. A drain region can be formed. In the MOS transistors Tr5 to Tr7, no refractory metal silicide layer is formed on the gate electrodes 305 to 307 and the n + regions 426 and 427.

本実施の形態に係るＣＭＯＳ型固体撮像素子１によれば、第１、第２及び第３の絶縁膜３５、３６及び３８による３層構造のサイドウォール３９、４０を用いることにより、ＣＭＯＳロジック回路部４側ではＣＭＯＳトランジスタＴｒ1 〜Ｔｒ4 のゲート電極３０１〜３０４及びＬＤＤ構造のソース／ドレイン領域の高不純物濃度領域（ｎ+ 領域、ｐ+ 領域）４２１〜４２４の表面に高融点金属シリサイド層４、すなわちＣｏシリサイドを形成することができる。 According to the CMOS type solid-state imaging device 1 according to the present embodiment, the CMOS logic circuit is obtained by using the three-layered sidewalls 39 and 40 including the first, second and third insulating films 35, 36 and 38. On the part 4 side, the refractory metal silicide layer 4 is formed on the surfaces of the gate electrodes 301 to 304 of the CMOS transistors Tr1 to Tr4 and the high impurity concentration regions (n + region, p + region) 421 to 424 of the source / drain regions of the LDD structure. That is, Co silicide can be formed.

一方、画素２側では第２の絶縁膜３６、すなわち第１層のシリコン窒化膜２０１と第２層のシリコン窒化膜２０２が積層された２層構造の高融点金属拡散防止膜２００が形成されているので、フォトダイオード中、ＭＯＳトランジスタＴｒ５〜Ｔｒ７のソース／ドレイン領域中へのＣｏ拡散が防止され、Ｃｏ拡散に起因した結晶欠陥の発生を抑制することができる。同時に、ＭＯＳトランジスタＴｒ５〜Ｔｒ７では、高融点金属シリサイド層、すなわちＣｏシリサイドが形成されない。   On the other hand, on the pixel 2 side, a second insulating film 36, that is, a refractory metal diffusion prevention film 200 having a two-layer structure in which a first layer silicon nitride film 201 and a second layer silicon nitride film 202 are laminated is formed. Therefore, Co diffusion into the source / drain regions of the MOS transistors Tr5 to Tr7 in the photodiode is prevented, and generation of crystal defects due to Co diffusion can be suppressed. At the same time, no refractory metal silicide layer, that is, Co silicide is formed in the MOS transistors Tr5 to Tr7.

さらに、画素２側のＭＯＳトランジスタＴｒ5 〜Ｔｒ7 においても、ＬＤＤ構造のソース／ドレイン領域を有するＭＯＳトランジスタを構成することができる。   Further, in the MOS transistors Tr5 to Tr7 on the pixel 2 side, a MOS transistor having an LDD source / drain region can be formed.

ＣＭＯＳロジック回路部４、５においては、高融点金属シリサイド層４４を有するので、素子の微細化と共に、寄生抵抗の低減が図られ、高速動作、消費電力低減を可能にする   Since the CMOS logic circuit portions 4 and 5 have the refractory metal silicide layer 44, the device can be miniaturized and the parasitic resistance can be reduced, enabling high-speed operation and power consumption reduction.

一方、画素２においては、高融点金属シリサイド層を有さず、かつ各高融点金属拡散防止膜とる第１層及び第２層のシリコン窒化膜に２０１，２０２に、ある確率で欠陥となる例えばピンホール２０３，２０３′が発生したとしても、高融点金属拡散防止膜２００で構成されて第２の絶縁膜３６の全体では貫通するピンホールないので、フォトダイオード及びＭＯＳトランジスタにおけるＣｏ拡散に起因する結晶欠陥の発生が抑制され、ノイズ成分、白点となる接合リークが抑制される。特に、画素数の増大、画素面積の増大などで撮像領域３が大きくなった場合でも、Ｃｏ拡散に起因した結晶欠陥をフォトダイオードに形成されることがない。従って、ＣＯＭＳ固体撮像装置の信頼性を向上することができる。   On the other hand, the pixel 2 does not have a refractory metal silicide layer, and becomes a defect with a certain probability in the first and second silicon nitride films 201 and 202 as the refractory metal diffusion prevention films, for example. Even if the pinholes 203 and 203 ′ are generated, there is no pinhole penetrating the entire second insulating film 36 formed of the refractory metal diffusion preventing film 200, which is caused by Co diffusion in the photodiode and the MOS transistor. Occurrence of crystal defects is suppressed, and junction leakage that becomes noise components and white spots is suppressed. In particular, even when the imaging region 3 becomes larger due to an increase in the number of pixels, an increase in pixel area, or the like, crystal defects due to Co diffusion are not formed in the photodiode. Therefore, the reliability of the COMS solid-state imaging device can be improved.

また、センサ部表面が第１、第２の絶縁膜３５、３６で保護されるので、サイドウォール形成時のプラズマダメージ、コンタミネーション等による欠陥生成も抑制される。
従って、共にＬＤＤ構造のソース／ドレイン領域を有するＭＯＳトランジスタであって、一方が高融点金属シリサイド層が形成されたＣＭＯＳトランジスタからなるＣＭＯＳロジック回路部と、他方の高融点金属シリサイド層が形成されないＭＯＳトランジスタを有する撮像領域とを同一の半導体チップに作り込むことができる。 Further, since the surface of the sensor part is protected by the first and second insulating films 35 and 36, the generation of defects due to plasma damage, contamination, etc. during the formation of the sidewalls is also suppressed.
Therefore, both are MOS transistors having LDD source / drain regions, one of which is a CMOS logic circuit part composed of a CMOS transistor with a refractory metal silicide layer formed therein, and the other MOS transistor in which a refractory metal silicide layer is not formed. An imaging region having a transistor can be formed in the same semiconductor chip.

次に、本実施の形態に係る固体撮像装置１の製造方法の一実施の形態を説明する。
図９〜図１８は高融点金属シリサイド層を形成するＣＭＯＳロジック回路部４側の製造工程を示し、図１９〜図２８は高融点金属シリサイド層を形成しない１画素２側の製造工程を示す。図９〜図１８の工程と図１９〜図２８の工程とは、互いに工程が対応している。 Next, an embodiment of a method for manufacturing the solid-state imaging device 1 according to the present embodiment will be described.
9 to 18 show a manufacturing process on the CMOS logic circuit portion 4 side where the refractory metal silicide layer is formed, and FIGS. 19 to 28 show a manufacturing process on the one pixel 2 side where the refractory metal silicide layer is not formed. The processes in FIGS. 9 to 18 and the processes in FIGS. 19 to 28 correspond to each other.

先ず、図９及び図１９に示すように、第１導電型、本例ではｎ型の共通のシリコン半導体基板１１を設け、この半導体基板１１に素子分離領域１２を形成する。この素子分離領域１２は、半導体基板１１の表面に形成した例えばシリコン窒化膜（ＳｉＮ膜）によるマスクを介して素子分離領域に対応する部分に溝を形成し、溝内壁を熱酸化膜で被覆した後、溝内をシリコン酸化膜（例えばＣＶＤーＳｉＯ2 膜）で埋め込み、その後シリコン窒化膜を除去して形成される。 First, as shown in FIGS. 9 and 19, a common silicon semiconductor substrate 11 of the first conductivity type, in this example, n-type, is provided, and an element isolation region 12 is formed in the semiconductor substrate 11. This element isolation region 12 has a groove formed in a portion corresponding to the element isolation region through a mask made of, for example, a silicon nitride film (SiN film) formed on the surface of the semiconductor substrate 11, and the inner wall of the groove is covered with a thermal oxide film. Thereafter, the trench is filled with a silicon oxide film (for example, a CVD-SiO 2 film), and then the silicon nitride film is removed.

ＣＭＯＳロジック回路部４では、第１のＭＯＳトランジスタ形成領域１３、第２のＭＯＳトランジスタ形成領域１４、第３のＭＯＳトランジスタ領域１５及び第４のＭＯＳトランジスタ領域１６を形成するように素子分離領域１２が形成される（図９参照）。画素２では、センサ部（フォトダイオード）形成領域１７及びＭＯＳトランジスタ形成領域１８を形成するように素子分離領域１２が形成される（図１９参照）。   In the CMOS logic circuit section 4, the element isolation region 12 is formed so as to form a first MOS transistor formation region 13, a second MOS transistor formation region 14, a third MOS transistor region 15, and a fourth MOS transistor region 16. Is formed (see FIG. 9). In the pixel 2, the element isolation region 12 is formed so as to form the sensor portion (photodiode) formation region 17 and the MOS transistor formation region 18 (see FIG. 19).

次に、図１０及び図２０に示すように、半導体基板１１上にイオン注入用の絶縁膜、例えばスクリーン酸化膜（ＳｉＯ2 膜）１９を形成し、所要の不純物をイオン注入法により導入し、所要の導電型の半導体ウェル領域を形成する。半導体ウェル領域は、フォトレジスト法を用いて注入する不純物及び注入条件（打ち込みエネルギー、不純物濃度等）を各領域１３〜１８にて打ち分けて形成することができる。 Next, as shown in FIGS. 10 and 20, an insulating film for ion implantation, for example, a screen oxide film (SiO 2 film) 19 is formed on the semiconductor substrate 11, and necessary impurities are introduced by an ion implantation method. A semiconductor well region of a required conductivity type is formed. The semiconductor well region can be formed by implanting impurities and implantation conditions (implantation energy, impurity concentration, etc.) using a photoresist method in each region 13-18.

ＣＭＯＳロジック回路部４側では、例えば各ＭＯＳトランジスタ形成領域１３〜１６の深い位置に第２導電型であるｐ型であって同じ不純物濃度のｐ型半導体ウェル領域２０を形成する。さらに基板表面からｐ型半導体ウェル領域２０に達するように、第１及び第３のＭＯＳトランジスタ形成領域１３及び１５ではｐ型半導体ウェル領域２１及び２３を形成し、第２及   On the CMOS logic circuit portion 4 side, for example, a p-type semiconductor well region 20 of the second conductivity type and having the same impurity concentration is formed deep in each of the MOS transistor formation regions 13 to 16. Further, p-type semiconductor well regions 21 and 23 are formed in the first and third MOS transistor formation regions 13 and 15 so as to reach the p-type semiconductor well region 20 from the surface of the substrate.

なお、ｐ型半導体ウェル領域２０は、１回のイオン注入工程で第１〜第４のＭＯＳトランジスタ領域１３〜１６に対して同時に形成しても良く、あるいは各ｐ型、ｎ型の半導体ウェル領域２１、２２、２３、２４に対して個別的に形成するようにしても良い。後者の場合は、半導体ウェル領域２１、２２、２３、２４のイオン注入用マスクを兼用することができ、イオン注入用マスクを１枚節減できる（図１０参照）。   The p-type semiconductor well region 20 may be formed simultaneously with respect to the first to fourth MOS transistor regions 13 to 16 in one ion implantation process, or each p-type and n-type semiconductor well region. You may make it form separately with respect to 21,22,23,24. In the latter case, the mask for ion implantation of the semiconductor well regions 21, 22, 23, and 24 can also be used, and one ion implantation mask can be saved (see FIG. 10).

画素２側では、センサ部形成領域１７及びＭＯＳトランジスタ形成領域１８の深い位置に第２導電型であるｐ型であって同じ不純物濃度のｐ型半導体ウェル領域２５を形成する。さらに、ＭＯＳトランジスタ形成領域１８側及びセンサ部形成領域１７を分離する部分に深さ方向にｐ型半導体ウェル領域２６、２７を形成する。センサ部形成領域１７ではｐ型ウェル領域２５、２６及び２７で囲まれたｎ型半導体基板１１によるｎ型半導体ウェル領域１１Ａが形成される（図２０参照）。   On the pixel 2 side, a p-type semiconductor well region 25 of the second conductivity type and the same impurity concentration is formed deep in the sensor portion formation region 17 and the MOS transistor formation region 18. Further, p-type semiconductor well regions 26 and 27 are formed in the depth direction in a portion separating the MOS transistor forming region 18 side and the sensor portion forming region 17. In the sensor portion formation region 17, an n-type semiconductor well region 11A is formed by the n-type semiconductor substrate 11 surrounded by the p-type well regions 25, 26 and 27 (see FIG. 20).

次に、図１１及び図２１に示すように、ＣＭＯＳロジック回路部４及び画素２の各領域１３〜１８上に所要の膜厚のゲート絶縁膜２８〔２８１、２８２、２８３〕を形成し、このゲート絶縁膜２８上にゲート電極材料膜２９を形成する。ゲート絶縁膜２８としては、例えばシリコン酸化膜（ＳｉＯ2 膜）を用いる。ゲート電極材料膜２９としては、例えば多結晶シリコン膜を用いる。 Next, as shown in FIGS. 11 and 21, a gate insulating film 28 [281, 282, 283] having a required film thickness is formed on each of the regions 13 to 18 of the CMOS logic circuit portion 4 and the pixel 2, and this A gate electrode material film 29 is formed on the gate insulating film 28. As the gate insulating film 28, for example, a silicon oxide film (SiO 2 film) is used. As the gate electrode material film 29, for example, a polycrystalline silicon film is used.

ＣＭＯＳロジック回路部４側では、第１及び第２のＭＯＳトランジスタ形成領域１３及び１４上に同じ所要膜厚ｔ1のゲート絶縁膜２８１を形成し、第３及び第４のＭＯＳトランジスタ形成領域１５及び１６上に同じ所要膜厚ｔ2のゲート絶縁膜２８２を形成する（図１１照）。画素２側では、センサ部形成領域１７及びＭＯＳトランジスタ形成領域１８上に同じ所要膜厚ｔ3のゲート絶縁膜２８３を形成する（図２１参照）。   On the CMOS logic circuit portion 4 side, a gate insulating film 281 having the same required film thickness t1 is formed on the first and second MOS transistor formation regions 13 and 14, and the third and fourth MOS transistor formation regions 15 and 16 are formed. A gate insulating film 282 having the same required film thickness t2 is formed thereon (see FIG. 11). On the pixel 2 side, a gate insulating film 283 having the same required film thickness t3 is formed on the sensor portion forming region 17 and the MOS transistor forming region 18 (see FIG. 21).

次に、図１及び図２２に示すように、ゲート電極材料膜２９を例えばフォトレジスト法、及びエッチング法、例えばドライエッチング法を用いてパターニングし、ゲート電極３０〔３０１、３０２、３０３、３０４、３０５、３０６、３０７〕を形成する。ＣＭＯＳロジック回路部４側では、第１のＭＯＳトランジスタ形成領域１３に対応する位置にゲート電極３０１、第２のＭＯＳトランジスタ形成領域１４に対応する位置にゲート電極３０２、第３のＭＯＳトランジスタ形成領域１５に対応する位置にゲート電極３０３、第４のＭＯＳトランジスタ形成領域１６に対応する位置にゲート電極３０４を夫々形成する。本例では特性設計の関係で、第１及び第２のＭＯＳトランジスタ形成領域１３及び１４のゲート電極３０１及び３０２のゲート長を、第３及び第４のＭＯＳトランジスタ形成領域のゲート電極３０３及び３０４のゲート長さより大に設定している（図１２参照）。画素２側では、ＭＯＳトランジスタ形成領域１８に対応する位置にゲート電極３０５、３０６及び３０７を形成する（図２２参照）。   Next, as shown in FIGS. 1 and 22, the gate electrode material film 29 is patterned by using, for example, a photoresist method and an etching method, for example, a dry etching method, and the gate electrode 30 [301, 302, 303, 304, 305, 306, 307]. On the CMOS logic circuit portion 4 side, the gate electrode 301 is located at a position corresponding to the first MOS transistor formation region 13, the gate electrode 302 is located at a position corresponding to the second MOS transistor formation region 14, and the third MOS transistor formation region 15. A gate electrode 303 is formed at a position corresponding to, and a gate electrode 304 is formed at a position corresponding to the fourth MOS transistor formation region 16. In this example, the gate lengths of the gate electrodes 301 and 302 of the first and second MOS transistor formation regions 13 and 14 are set to be different from those of the gate electrodes 303 and 304 of the third and fourth MOS transistor formation regions due to the characteristic design. It is set larger than the gate length (see FIG. 12). On the pixel 2 side, gate electrodes 305, 306, and 307 are formed at positions corresponding to the MOS transistor formation region 18 (see FIG. 22).

次に、図１３及び図２３に示すように、ＣＭＯＳロジック回路部４側及び画素２側の領域に夫々素子分離領域１２及びゲート電極３０〔３０１〜３０７〕をマスクにして、所要の不純物をイオン注入法により導入し、所要の導電型の不純物導入領域３１〔３１１、３１２、３１３、３１４、３１５、３１６、３１７〕を形成する。不純物導入領域３１は、フォトレジスト法を用いて注入する不純物及び注入条件（打ち込みエネルギー、不純物濃度等）を各領域にて打ち分けて形成することができる。   Next, as shown in FIGS. 13 and 23, the required impurities are ionized by using the element isolation region 12 and the gate electrode 30 [301 to 307] as masks in the CMOS logic circuit portion 4 side and the pixel 2 side regions, respectively. Impurity introduction regions 31 [311, 312, 313, 314, 315, 316, 317] having a required conductivity type are formed by introduction by an implantation method. The impurity introduction region 31 can be formed by implanting impurities and implantation conditions (implantation energy, impurity concentration, etc.) using a photoresist method in each region.

ＣＭＯＳロジック回路部４側では、第１及び第３のｐ型半導体ウェル領域２１及び２３に不純物導入領域、即ちＬＤＤ構造を構成する低不純物濃度のｎ− 領域３１１、３１３を形成し、第２及び第４のｎ型半導体ウェル領域２２及び２４に不純物導入領域、即ちＬＤＤ構造を構成する低不純物濃度のｐ− 領域３１２、３１４を形成する（第１３参照）。画素２側では、センサ部形成領域１７のｎ領域（ｎ型半導体基板１１の一部に対応する）１１Ａに不純物導入領域、即ちフォトダイオードを構成するｎ型半導体領域３１５を形成する。また、ｐ型半導体ウェル領域２７に不純物導入領域、即ちＬＤＤ構造を構成する低不純物濃度のｎ− 領域３１６、３１７を形成する（図２３参照）。 On the CMOS logic circuit part 4 side, impurity introduction regions, that is, low impurity concentration n − regions 311 and 313 constituting an LDD structure are formed in the first and third p-type semiconductor well regions 21 and 23, Impurity introduction regions, that is, p - regions 312 and 314 having a low impurity concentration constituting an LDD structure are formed in the fourth n-type semiconductor well regions 22 and 24 (see thirteenth). On the pixel 2 side, an impurity introduction region, that is, an n-type semiconductor region 315 constituting a photodiode is formed in an n region (corresponding to a part of the n-type semiconductor substrate 11) 11A of the sensor portion forming region 17. Further, impurity introduction regions, that is, low impurity concentration n − regions 316 and 317 forming an LDD structure are formed in the p-type semiconductor well region 27 (see FIG. 23).

次に、図１４及び図２４に示すように、半導体基板１１上にゲート電極３０〔３０１〜３０７〕を含む全面に、夫々所要膜厚ｔ5 、ｔ6 の第１の絶縁膜３５及び第２の絶縁膜３６を順次形成する。第１の絶縁膜３５には例えばシリコン酸化膜（ＳｉＯ2膜）を用いることができる。第２の絶縁膜３６は、前述した２層構造の高融点金属拡散防止膜２００により形成する。すなわち、本例では第１層のシリコン窒化膜２０１と第２層のシリコン窒化膜２０２の積層膜である。このシリコン窒化膜３６は、シリコン酸化膜とエッチングレートの異なる絶縁膜である。 Next, as shown in FIGS. 14 and 24, on the entire surface including the gate electrodes 30 [301 to 307] on the semiconductor substrate 11, the first insulating film 35 and the second insulating film having required film thicknesses t5 and t6, respectively. A film 36 is formed sequentially. For example, a silicon oxide film (SiO 2 film) can be used for the first insulating film 35. The second insulating film 36 is formed by the refractory metal diffusion prevention film 200 having the two-layer structure described above. That is, in this example, it is a laminated film of the first layer silicon nitride film 201 and the second layer silicon nitride film 202. The silicon nitride film 36 is an insulating film having an etching rate different from that of the silicon oxide film.

次に、図１５及び図２５に示すように、画素２側の第２の絶縁膜３６上に選択的にフォトレジストマスク３７を形成し、この状態でＣＭＯＳロジック回路部４側の第１及び第２の絶縁膜３５及び３６を、エッチバック法を用いてエッチングし、各ゲート電極３０１〜３０４の側壁にのみ第１の絶縁膜３５と第２の絶縁膜３６によるサイドウォール部３５Ａと３６Ａを形成する（図１５参照）。画素２側の領域では、第１及び第２の絶縁膜３５及び３６はフォトレジストマスク３７により保護され、エッチング除去されずに残る。（図２５参照）。   Next, as shown in FIGS. 15 and 25, a photoresist mask 37 is selectively formed on the second insulating film 36 on the pixel 2 side, and in this state, the first and first masks on the CMOS logic circuit section 4 side are formed. The second insulating films 35 and 36 are etched using an etch-back method to form side wall portions 35A and 36A made of the first insulating film 35 and the second insulating film 36 only on the side walls of the gate electrodes 301 to 304. (See FIG. 15). In the region on the pixel 2 side, the first and second insulating films 35 and 36 are protected by the photoresist mask 37 and remain without being removed by etching. (See FIG. 25).

次に、図１６及び図２６に示すように、画素２側のフォトレジストマスク３７を除去する。次いで、ＣＭＯＳロジック回路部４側及び画素２側の半導体基板上の全面に所要膜厚ｔ6 （図示せず）の第３の絶縁膜３８を形成する。第３の絶縁膜３８には、第２の絶縁膜３６とエッチングレートの異なる膜、例えばシリコン酸化膜（ＳｉＯ2膜）を用いることができる。この第３の絶縁膜３８を、エッチバック法を用いてエッチングし、ＣＭＯＳロジック回路部４側及び画素２側の各ゲート電極３０１〜３０７の側壁にサイドウォール部３８Ａを形成する。 Next, as shown in FIGS. 16 and 26, the photoresist mask 37 on the pixel 2 side is removed. Next, a third insulating film 38 having a required film thickness t6 (not shown) is formed on the entire surface of the semiconductor substrate on the CMOS logic circuit portion 4 side and the pixel 2 side. As the third insulating film 38, a film having an etching rate different from that of the second insulating film 36, for example, a silicon oxide film (SiO 2 film) can be used. The third insulating film 38 is etched using an etch-back method to form sidewall portions 38A on the sidewalls of the gate electrodes 301 to 307 on the CMOS logic circuit portion 4 side and the pixel 2 side.

これによって、ＣＭＯＳロジック回路部４側の各ゲート電極３０１〜３０４の側壁には、第１、第２及び第３の絶縁膜３５Ａ，３６Ａ及び３８Ａによる３層構造のサイドウォール３９が形成される（図１６参照）。また、画素２側では第２の絶縁膜３６がエッチングストッパとなって第３の絶縁膜３８のみがエッチバックされ、第１及び第２の絶縁膜３５及び３６は除去されない。従って、ゲート電極３０５〜３０７の側壁には、第１、第２及び第３の絶縁膜３５，３６及び３８Ａによる３層構造のサイドウォール４０が形成される（図２６参照）。   As a result, a sidewall 39 having a three-layer structure is formed on the sidewalls of the gate electrodes 301 to 304 on the CMOS logic circuit section 4 side by the first, second and third insulating films 35A, 36A and 38A (see FIG. (See FIG. 16). On the pixel 2 side, the second insulating film 36 serves as an etching stopper, and only the third insulating film 38 is etched back, and the first and second insulating films 35 and 36 are not removed. Therefore, a sidewall 40 having a three-layer structure is formed on the sidewalls of the gate electrodes 305 to 307 by the first, second, and third insulating films 35, 36, and 38A (see FIG. 26).

次に、図１７及び図２７に示すように、ＣＭＯＳロジック回路部４側及び画素２側の領域において、ゲート電極３０１〜３０７及びサイドウォール３９、４０をマスクとして所要の不純物をイオン注入法により導入して、ソース／ドレイン領域、ＨＡＤ（ホール・アキミュレーション・ダイオード）となる所要の導電型の不純物導入領域４２〔４２１、４２２、４２３、４２４、４２５、４２６、４２７〕を形成する。不純物導入領域４２は、フォトレジスト法を用いて注入する不純物及び注入条件（打ち込みエネルギー、不純物濃度等）を各領域にて打ち分けて形成することができる。   Next, as shown in FIGS. 17 and 27, in the regions on the CMOS logic circuit portion 4 side and the pixel 2 side, necessary impurities are introduced by ion implantation using the gate electrodes 301 to 307 and the side walls 39 and 40 as masks. Then, impurity introduction regions 42 [421, 422, 423, 424, 425, 426, 427] of a required conductivity type to be source / drain regions and HAD (Hole Accumulation Diode) are formed. The impurity introduction region 42 can be formed by implanting impurities and implantation conditions (implantation energy, impurity concentration, etc.) using a photoresist method in each region.

ＣＭＯＳロジック回路部４側では、ｐ型半導体ウェル領域２１及び２３に高不純物濃度のｐ+ ソース／ドレイン領域４２１及び４２３を形成し、ｎ型半導体ウェル領域２２及び２４に高不純物濃度のｎ+ ソース／ドレイン領域４２２及び４２４を形成する。ｐ− 領域３１１とｐ+ 領域４２１、ｐ− 領域３１３とｐ+ 領域４２３のより夫々ＬＤＤ構造のｐ型ソース／ドレイン領域が形成される。ｎ− 領域３１２とｎ+ 領域４２２、ｎ− 領域３１４とｎ+ 領域４２４のより夫々ＬＤＤ構造のｎ型ソース／ドレイン領域が形成される（図１７参照）。 The CMOS logic circuit section 4 side, p-type semiconductor well region 21 and a heavily doped p + source / drain regions 421 and 423 formed in 23, n-type semiconductor well region 22 and the high impurity concentration n + source 24 / Drain regions 422 and 424 are formed. A p-type source / drain region having an LDD structure is formed by the p − region 311 and the p + region 421, and the p − region 313 and the p + region 423, respectively. An n-type source / drain region having an LDD structure is formed by the n − region 312 and the n + region 422, and the n − region 314 and the n + region 424 (see FIG. 17).

画素２側では、センサ部形成領域１７の表面に接合リーク電流の更なる低減を目的として、埋め込みフォトダイオード、いわゆるＨＡＤ（ホール・アキミュレーション・ダイオード）センサを形成するための高濃度不純物導入領域であるｐ+ 半導体領域（ホール蓄積領域）４２５を形成する。また、ＭＯＳトランジスタ形成領域１８に高不純物濃度のｎ+ ソース／ドレイン領域４２６、４２７を形成する。ｎ− 領域３１６とｎ+ 領域４２６、ｎ− 領域３１７とｎ+ 領域４２７のより夫々ＬＤＤ構造のｎ型ソース／ドレイン領域が形成される（図２７参照）。 On the pixel 2 side, a high-concentration impurity introduction region for forming a buried photodiode, a so-called HAD (Hole Accumulation Diode) sensor, for the purpose of further reducing junction leakage current on the surface of the sensor portion formation region 17. A p + semiconductor region (hole accumulation region) 425 is formed. Also, high impurity concentration n + source / drain regions 426 and 427 are formed in the MOS transistor formation region 18. An n-type source / drain region having an LDD structure is formed by the n − region 316 and the n + region 426 and the n − region 317 and the n + region 427 (see FIG. 27).

画素２側のＭＯＳトランジスタ形成領域１８では、表面に第１の絶縁膜３５及び第２の絶縁膜３６が形成されているが、高不純物濃度のソース／ドレイン領域を形成するためのイオン注入エネルギーを所要のイオン注入エネルギーに設定することで、ｎ+ ソース／ドレイン領域４２６、４２７を形成することができる。 In the MOS transistor forming region 18 on the pixel 2 side, the first insulating film 35 and the second insulating film 36 are formed on the surface, but ion implantation energy for forming a source / drain region having a high impurity concentration is used. By setting the required ion implantation energy, n + source / drain regions 426 and 427 can be formed.

次に、図１８及び図２８に示すように、サリサイド法により、ＣＭＯＳロジック回路部４側の多結晶シリコンからなるゲート電極３０１〜３０４上とｎ+ 、ｐ+ ソース／ドレイン領域４２１〜４２４上に高融点金属シリサイド層４４を形成する。即ち、ＣＭＯＳロジック回路部４側及び画素２側の全面上に高融点金属膜を被着形成する。次いで、合金化処理して未反応の高融点金属を除去することにより、ＣＭＯＳロジック回路部４側のゲート電極３０１〜３０４の表面及びソース／ドレイン領域４２１〜４２４の表面に高融点金属シリサイド層４４が形成される。 Next, as shown in FIGS. 18 and 28, on the gate electrodes 301 to 304 made of polycrystalline silicon on the CMOS logic circuit portion 4 side and on the n + and p + source / drain regions 421 to 424 by the salicide method. A refractory metal silicide layer 44 is formed. That is, a refractory metal film is deposited on the entire surface of the CMOS logic circuit portion 4 side and the pixel 2 side. Next, the refractory metal silicide layer 44 is formed on the surfaces of the gate electrodes 301 to 304 and the surfaces of the source / drain regions 421 to 424 on the CMOS logic circuit portion 4 side by removing the unreacted refractory metal by alloying. Is formed.

一方、画素２側は２層構造の高融点金属拡散膜２００による第２の絶縁膜３６が形成されているので、高融点金属シリサイド層４４は形成されない。また、高融点金属が局所的にシリコン領域中に拡散することが防止され、高融点金属拡散に起因した結晶欠陥の発生が抑制される。   On the other hand, since the second insulating film 36 formed of the refractory metal diffusion film 200 having a two-layer structure is formed on the pixel 2 side, the refractory metal silicide layer 44 is not formed. Further, local diffusion of the refractory metal into the silicon region is prevented, and generation of crystal defects due to the refractory metal diffusion is suppressed.

高融点金属としては、Ｃｏ以外に，例えばＴｉ，Ｍｏ，Ｎｉ，Ｗなどを使用することができる。本例ではＣｏシリサイド層を形成している。   As the refractory metal, for example, Ti, Mo, Ni, W, etc. can be used in addition to Co. In this example, a Co silicide layer is formed.

ＣＭＯＳロジック回路部４側では、第１のｐ型半導体ウェル領域２１に形成されたｎチャネルＭＯＳトランジスタＴｒ1 と第２のｎ型半導体ウェル領域２２に形成されたｐチャネルＭＯＳトランジスタＴｒ2 により、ＣＭＯＳトランジスタが形成され、第３のｐ型半導体ウェル領域２３に形成されたｎチャネルＭＯＳトランジスタＴｒ3 と第４のｎ型半導体ウェル領域２４に形成されたｐチャネルＭＯＳトランジスタＴｒ4 により、ＣＭＯＳトランジスタが形成される。   On the CMOS logic circuit portion 4 side, a CMOS transistor is formed by an n-channel MOS transistor Tr1 formed in the first p-type semiconductor well region 21 and a p-channel MOS transistor Tr2 formed in the second n-type semiconductor well region 22. The n-channel MOS transistor Tr3 formed in the third p-type semiconductor well region 23 and the p-channel MOS transistor Tr4 formed in the fourth n-type semiconductor well region 24 form a CMOS transistor.

画素２側では、センサ部４５が形成される。本例では、センサ部４５がｐ+ 半導体領域４２５とｎ型半導体領域３１５及びｎ型半導体ウェル領域１１Ａとｐ型半導体ウェル領域５によってＨＡＤセンサとして構成される。 On the pixel 2 side, a sensor unit 45 is formed. In this example, the sensor unit 45 is configured as a HAD sensor by the p + semiconductor region 425, the n-type semiconductor region 315, the n-type semiconductor well region 11A, and the p-type semiconductor well region 5.

以降は従来のＣＭＯＳ型固体撮像素子の技術を用いて、配線工程、オンチップレンズ形成工程、カラーフィルタ形成工程を行う。上述の工程により、ＣＭＯＳロジック回路部４側にのみ高融点金属シリサイド層４４を有するＣＭＯＳトランジスタが形成され、画素２側には高融点金属シリサイド層４４が形成れない、目的のＣＭＯＳ型固体撮像素子１を得る。   Thereafter, a wiring process, an on-chip lens forming process, and a color filter forming process are performed using the technology of a conventional CMOS type solid-state imaging device. By the above process, a CMOS transistor having a refractory metal silicide layer 44 is formed only on the CMOS logic circuit portion 4 side, and a refractory metal silicide layer 44 is not formed on the pixel 2 side. Get one.

なお、上例では共通の半導体基板１１をｎ型半導体基板を用いたが、その他、半導体デバイスによってｐ型の共通の半導体基板１１を用いることもできる。また、各半導体領域も上例とは逆の導電型で形成することもできる。   Although the n-type semiconductor substrate is used as the common semiconductor substrate 11 in the above example, a p-type common semiconductor substrate 11 can also be used depending on the semiconductor device. Each semiconductor region can also be formed with a conductivity type opposite to the above example.

また、上例ではＣＭＯＳロジック回路部４のｐチャネルＭＯＳトランジスタＴｒ2 としては、ソース／ドレイン領域をＬＤＤ構造としたが、その他、ソース／ドレイン領域をＬＤＤ構造とせず、すなわちｐ- 領域３１２を省略した形とすることもできる。 In the above example, as the p-channel MOS transistor Tr2 of the CMOS logic circuit section 4, the source / drain region has an LDD structure, but the source / drain region does not have an LDD structure, that is, the p − region 312 is omitted. It can also be shaped.

上述の実施の形態では、ＣＭＯＳ固体撮像装置に適用した場合であるが、本発明はこのようなＣＭＯＳ固体撮像装置に限定されない。例えば図示しないが、本発明は、１メモリセルがＭＯＳトランジスタと容量からなるＤＲＡＭセルと、このＤＲＡＭセルの周辺のＣＭＯＳロジック回路部及びアナログ回路部とが混載して成る半導体装置、いわゆるＤＲＡＭ混載ロジック半導体集積回路（ＬＳＩ）にも適用できる。この場合、ＤＲＡＭセル側のＭＯＳトランジスタには高融点金属シリサイドを形成せず、ＣＭＯＳロジック回路部側のＣＭＯＳトランジスタに高融点金属シリサイドを形成するようにしている。このＤＲＡＭ混載ロジックＬＳＩにおいても、信頼性の向上、高性能化が図れる。   In the above-described embodiment, the present invention is applied to a CMOS solid-state imaging device, but the present invention is not limited to such a CMOS solid-state imaging device. For example, although not shown in the drawings, the present invention is a semiconductor device in which one DRAM memory cell is composed of a MOS transistor and a capacitor, and a CMOS logic circuit portion and an analog circuit portion around the DRAM cell, so-called DRAM embedded logic. It can also be applied to a semiconductor integrated circuit (LSI). In this case, refractory metal silicide is not formed on the MOS transistor on the DRAM cell side, but refractory metal silicide is formed on the CMOS transistor on the CMOS logic circuit side. Even in this DRAM-embedded logic LSI, the reliability can be improved and the performance can be improved.

さらに、高融点金属シリサイド層を作り分ける領域も、上例に限定されない。例えば、ロジック回路のうちＩ／Ｏセルのような静電破壊に対して保護トランジスタ、保護ダイオードを形成する領域には、高融点金属シリサイド層を形成しなくてもよい。すなわち、この場合のロジック回路は、本発明の高融点金属シリサイド層を形成しない領域の範疇に入る。   Further, the region where the refractory metal silicide layer is separately formed is not limited to the above example. For example, a refractory metal silicide layer may not be formed in a region where a protection transistor and a protection diode are formed against electrostatic breakdown such as an I / O cell in a logic circuit. That is, the logic circuit in this case falls into the category of the region where the refractory metal silicide layer of the present invention is not formed.

さらに、本発明は、高融点金属シリサイド層の形成領域を半導体チップ中で作り分ける各種のデバイスに広く適用することが可能である。
従って、本発明は、このような各種デバイスを搭載した各種の電子機器に適用することが可能である。本発明によって小型、高性能化を促進できる。特に、携帯電話などの移動体通信端末に適用することで、極めて大きい効果を得ることが可能である。このような電子機器も本発明の範囲に含まれるものである。 Furthermore, the present invention can be widely applied to various devices in which a region for forming a refractory metal silicide layer is formed in a semiconductor chip.
Therefore, the present invention can be applied to various electronic apparatuses equipped with such various devices. The present invention can promote downsizing and high performance. In particular, when applied to a mobile communication terminal such as a mobile phone, a very large effect can be obtained. Such electronic devices are also included in the scope of the present invention.

本発明に係る高融点金属拡散防止膜の模式的な分解斜視図である。1 is a schematic exploded perspective view of a refractory metal diffusion prevention film according to the present invention. 本発明に係る高融点金属拡散防止膜の模式的な斜視図である。1 is a schematic perspective view of a refractory metal diffusion prevention film according to the present invention. 本発明に係る高融点金属拡散防止膜の模式的な側面図である。It is a typical side view of the refractory metal diffusion preventing film according to the present invention. 本発明に係る半導体装置の高融点金属シリサイドを形成しない領域部を模式的に示した一実施の形態の工程途中の側面図である。It is the side view in the middle of the process of one Embodiment which showed typically the area | region part which does not form the refractory metal silicide of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の高融点金属シリサイドを形成しない領域部を模式的に示した他の実施の形態の工程途中の側面図である。It is the side view in the middle of the process of other embodiment which showed typically the area | region part which does not form refractory metal silicide of the semiconductor device which concerns on this invention. 本発明に係る半導体装置をＣＭＯＳ固体撮像装置に適用した実施の形態を示す概略構成図である。It is a schematic block diagram which shows embodiment which applied the semiconductor device which concerns on this invention to the CMOS solid-state imaging device. 図６のＣＭＯＳ固体撮像装置のＡ−Ａ線上のＣＭＯＳロジック回路部の断面図である。It is sectional drawing of the CMOS logic circuit part on the AA line of the CMOS solid-state imaging device of FIG. 図６のＣＭＯＳ固体撮像装置のＡ−Ａ線上の画素部の断面図である。It is sectional drawing of the pixel part on the AA line of the CMOS solid-state imaging device of FIG. ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示すＣＭＯＳロジック回路部の製造工程図（その１）である。It is a manufacturing process figure (the 1) of the CMOS logic circuit part which shows embodiment of the manufacturing method of a CMOS solid-state imaging device. ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示すＣＭＯＳロジック回路部の製造工程図（その２）である。It is a manufacturing process figure (the 2) of the CMOS logic circuit part which shows embodiment of the manufacturing method of a CMOS solid-state imaging device. ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示すＣＭＯＳロジック回路部の製造工程図（その３）である。It is a manufacturing process figure (the 3) of a CMOS logic circuit part which shows embodiment of the manufacturing method of a CMOS solid-state imaging device. ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示すＣＭＯＳロジック回路部の製造工程図（その４）である。It is a manufacturing process figure (the 4) of the CMOS logic circuit part which shows embodiment of the manufacturing method of a CMOS solid-state imaging device. ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示すＣＭＯＳロジック回路部の製造工程図（その５）である。It is a manufacturing process figure (the 5) of a CMOS logic circuit part which shows embodiment of the manufacturing method of a CMOS solid-state imaging device. ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示すＣＭＯＳロジック回路部の製造工程図（その６）である。It is a manufacturing process figure (the 6) of a CMOS logic circuit part which shows embodiment of the manufacturing method of a CMOS solid-state imaging device. ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示すＣＭＯＳロジック回路部の製造工程図（その７）である。It is a manufacturing process figure (the 7) of a CMOS logic circuit part which shows embodiment of the manufacturing method of a CMOS solid-state imaging device. ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示すＣＭＯＳロジック回路部の製造工程図（その８）である。It is a manufacturing process figure (No. 8) of the CMOS logic circuit part which shows embodiment of the manufacturing method of a CMOS solid-state imaging device. ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示すＣＭＯＳロジック回路部の製造工程図（その９）である。It is a manufacturing process figure (No. 9) of the CMOS logic circuit part which shows embodiment of the manufacturing method of a CMOS solid-state imaging device. ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示すＣＭＯＳロジック回路部の製造工程図（その１０）である。It is a manufacturing process figure (the 10) of a CMOS logic circuit part which shows embodiment of the manufacturing method of a CMOS solid-state imaging device. ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示す画素部の製造工程図（その１）である。It is a manufacturing process figure (the 1) of the pixel part which shows embodiment of the manufacturing method of a CMOS solid-state imaging device. ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示す画素部の製造工程図（その２）である。It is a manufacturing-process figure (the 2) of the pixel part which shows embodiment of the manufacturing method of a CMOS solid-state imaging device. ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示す画素部の製造工程図（その３）である。It is a manufacturing-process figure (the 3) of the pixel part which shows embodiment of the manufacturing method of a CMOS solid-state imaging device. ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示す画素部の製造工程図（その４）である。It is a manufacturing-process figure (the 4) of the pixel part which shows embodiment of the manufacturing method of a CMOS solid-state imaging device. ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示す画素部の製造工程図（その５）である。It is a manufacturing-process figure (the 5) of the pixel part which shows embodiment of the manufacturing method of a CMOS solid-state imaging device. ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示す画素部の製造工程図（その６）である。It is a manufacturing-process figure (the 6) of the pixel part which shows embodiment of the manufacturing method of a CMOS solid-state imaging device. ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示す画素部の製造工程図（その７）である。It is a manufacturing-process figure of the pixel part which shows embodiment of the manufacturing method of a CMOS solid-state imaging device (the 7). ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示す画素部の製造工程図（その８）である。It is a manufacturing-process figure (the 8) of the pixel part which shows embodiment of the manufacturing method of a CMOS solid-state imaging device. ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示す画素部の製造工程図（その９）である。It is a manufacturing-process figure (the 9) of the pixel part which shows embodiment of the manufacturing method of a CMOS solid-state imaging device. ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示す画素部の製造工程図（その１０）である。It is a manufacturing-process figure (the 10) of the pixel part which shows embodiment of the manufacturing method of a CMOS solid-state imaging device. 従来例に係る高融点金属拡散防止膜の模式的な斜視図である。It is a typical perspective view of the refractory metal diffusion prevention film concerning a conventional example. 従来例に係る高融点金属拡散防止膜の模式的な側面図である。It is a typical side view of the refractory metal diffusion preventing film according to the conventional example. 従来の半導体装置の高融点金属シリサイドを形成しない領域部を模式的に示した一例の工程途中の側面図である。It is the side view in the middle of the process of an example which showed typically the area | region part which does not form the refractory metal silicide of the conventional semiconductor device. 従来の半導体装置の高融点金属シリサイドを形成しない領域部を模式的に示した他の例の工程途中の側面図である。It is the side view in the middle of the process of the other example which showed typically the area | region part which does not form the refractory metal silicide of the conventional semiconductor device.

符号の説明Explanation of symbols

２００・・高融点金属拡散防止膜、２０１・・第1層の高融点金属拡散防止膜（シリコン窒化膜）、２０２・・第２層の高融点金属拡散防止膜（シリコン窒化膜）、２０３，２０３′・・ピンホール、２０５・・シリコン基板、２０６・・高融点金属、２０７・・シリコン酸化膜、１・・ＣＭＯＳ固体撮像装置、２・・画素、３・・撮像領域、４，５・・ＣＭＯＳロジック回路部、６，７・・アナログ回路部、３５・・第１の絶縁膜（シリコン酸化膜）、３６・・第２の絶縁膜（高融点金属拡散防止膜２００に相当：シリコン窒化膜）、３７・・第３の絶縁膜（シリコン酸化膜）   200 .. Refractory metal diffusion prevention film, 201 .. First layer refractory metal diffusion prevention film (silicon nitride film), 202 .. Second layer refractory metal diffusion prevention film (silicon nitride film), 203 203 '·· Pinhole, 205 ·· Silicon substrate, 206 ·· High melting point metal, 207 ·· Silicon oxide film, 1 ·· CMOS solid-state image pickup device, 2 ·· Pixel, 3 ·· Imaging area, 4 · 5 · · CMOS logic circuit portion, 6, 7 · · · Analog circuit portion, 35 · · First insulating film (silicon oxide film), 36 · · Second insulating film (corresponding to refractory metal diffusion prevention film 200: silicon nitride) Film), 37 .. third insulating film (silicon oxide film)

Claims (8)

高融点金属シリサイドを形成しない領域上に、複数層構造の高融点金属拡散防止膜が形成されて成る
ことを特徴とする半導体装置。 A semiconductor device, wherein a refractory metal diffusion prevention film having a multi-layer structure is formed on a region where refractory metal silicide is not formed. 前記高融点金属拡散防止膜が、窒素系の絶縁膜で形成されて成る
ことを特徴とする請求項１記載の半導体装置。 The semiconductor device according to claim 1, wherein the refractory metal diffusion prevention film is formed of a nitrogen-based insulating film. 前記領域上に酸化膜を介して前記窒化系の絶縁膜からなる高融点金属拡散防止膜が形成されて成る
ことを特徴とする請求項２記載の半導体装置。 The semiconductor device according to claim 2, wherein a refractory metal diffusion prevention film made of the nitride insulating film is formed on the region through an oxide film. 光電変換素子とＭＯＳトランジスタからなる画素を有する撮像領域と、周辺回路領域を有し、
前記撮像領域上に複数層構造の高融点金属拡散防止膜が形成されて成る
ことを特徴とする半導体装置。 An imaging region having pixels composed of photoelectric conversion elements and MOS transistors, and a peripheral circuit region;
A semiconductor device comprising a refractory metal diffusion prevention film having a multilayer structure formed on the imaging region. 電荷蓄積手段と、該電荷蓄積手段からの信号電荷の読出し手段を含む、第１の領域と、
ロジック回路を含む第２の領域とを有し、
前記第１の領域上に複数層構造の高融点金属拡散防止膜が形成されて成る
ことを特徴とする半導体装置。 A first region including charge storage means and signal charge readout means from the charge storage means;
A second region including a logic circuit;
A semiconductor device, wherein a refractory metal diffusion prevention film having a multi-layer structure is formed on the first region. 高融点金属シリサイドを形成しない第１の領域と、高融点金属シリサイドを形成する第２の領域とを混載した半導体装置の製造方法であって、
前記第１の領域上に複数層構造の高融点金属拡散防止膜を形成する工程と、
前記第１及び第２の領域上に高融点金属を形成して第２の領域にのみに高融点金属シリサイドを形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device in which a first region where a refractory metal silicide is not formed and a second region where a refractory metal silicide is formed are mounted together,
Forming a refractory metal diffusion prevention film having a multilayer structure on the first region;
Forming a refractory metal on the first and second regions and forming a refractory metal silicide only in the second region. A method for manufacturing a semiconductor device, comprising: 前記高融点金属拡散防止膜を、窒素系の絶縁膜で形成する
ことを特徴とする請求項６記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 6, wherein the refractory metal diffusion preventing film is formed of a nitrogen-based insulating film. 前記第１の領域上に酸化膜を介して前記窒化系の絶縁膜からなる高融点金属拡散防止膜を形成する
ことを特徴とする請求項７記載の半導体装置の製造方法。 8. The method of manufacturing a semiconductor device according to claim 7, wherein a refractory metal diffusion preventing film made of the nitride insulating film is formed on the first region with an oxide film interposed therebetween.
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