JP2006202262A - 非同期回路設計ツール及びコンピュータプログラム - Google Patents
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Abstract
【解決手段】非同期回路設計ツールは、同期回路設計用のハードウエア記述言語に非同期プロセス間通信を可能とするプリミティブが付加された非同期回路設計言語によって記述されたコードを同期回路設計用のハードウエア記述言語に変換する変換手段を備えたトランスレータを含む。非同期回路設計言語で記述されたコードを同期回路設計用のハードウエア記述言語に変換することで、同期回路用の市販シミュレータで回路設計の機能検証を行うことが可能となる。
【選択図】図1
Description
cport active input [7:0] A;
は、cport Aが、active portであり、8ビットのinput portであることを宣言する。
channel [7:0] T;
は、channel Tが、Sub-processのcportを接続する8ビット幅のchannelであることを宣言する。
send (A,x);
receive (B,y);
は、変数xのデータをcport Aを通じて相手のプロセスに送信し、cport Bを通じて受信したデータを変数yに格納することを意味する。
sync (Z);
は、cport Zを用いて同期を取ることを意味するが、データの送受信は行わない。上記send、receive及びsyncコマンドは、実際の回路においては、2相乃至4相ハンドシェーキングを起動する。
probe (B);
は、cport Bを通じて、cport Bに接続されているchannel上にある即値を返す。probeコマンドを使用することで、プロセス間のハンドシェイクを開始する前に、例えば準備として、任意の処理を行うことができる。
図1は業界標準Verilog HDLを用いた典型的な回路設計フローを示している。同図において、単線の枠は設計記述又は設計プロセスの入出力データを意味し、二重線の枠は設計のプロセスを意味する。Design Specificationは該当の設計に関する仕様記述である。自然言語、表、図などの直感的で自然な記述を用いて予め定まっている仕様を詳細に記述する。これは製品の詳細仕様書のベースになるものである。Behavioral Descriptionは該当の設計に関する動作レベルの詳細記述である。Verilog HDLを用いて動作レベルの記述を行うことも可能であり、その場合は、Verilog HDL専用のシミュレータを用いてDesign Specificationとの整合性の検証を行うことができる。
1.channel 新たに追加されたdata typeである。下記cportを接続する。
2.cport 新たに追加されたdata typeである。以下の6タイプがある。
active input 能動的入力ポート
active output 能動的出力ポート
passive input 受動的入力ポート
passive output 受動的出力ポート
active sync 能動的同期ポート
passive sync 受動的同期ポート
3.send/receive/sync/probe 新たに追加された通信用コマンドである。
send 変数から読み出したデータの送信を行うコマンド
receive データの受信と変数への書き込みを行うコマンド
sync データの送受信を伴なわずにポート間の同期をとるコマンド
4.probe 新たに追加されたFunctionである。
probe 指定したcportに接続するchannel上の即値を返すFunction
まず。Probe functionを持ちいた実施例について説明する。Passiveポート経由のsend又はreceiveのハンドシェイキングにおいては、対向ポートからのRequest信号の到来によって、送信又は受信のシーケンスがスタートする。しかしながら、実際の回路ではRequest信号の到来によって直ちにハンドシェイキングを開始するのではなく、例えば、Request信号を待って、まず別の処理を行った後に、送信又は受信のハンドシェイキングを行う場合がある。新たに定義されたコマンドによれば、対向ポートからのRequest信号を待って、まず別の処理を行った後に、送信又は受信のハンドシェイキングを行うことができる。
Claims (12)
- 同期回路設計用のハードウエア記述言語に非同期プロセス間通信を可能とするプリミティブが付加された非同期回路設計言語によって記述されたコードを前記同期回路設計用のハードウエア記述言語に変換する変換手段を備えたトランスレータを含む、非同期回路設計ツール。
- 同期回路設計用のハードウエア記述言語に非同期プロセス間通信を可能とするプリミティブが付加された非同期回路設計言語によって記述された非同期回路設計を機能検証するための検証手段を備えた専用シミュレータを含む、非同期回路設計ツール。
- 請求項2に記載の非同期回路設計ツールであって、前記検証手段として、コンパイル方式により前記非同期回路設計言語を中間言語に変換してから機能検証を行う専用シミュレータを含む、非同期回路設計ツール。
- 請求項2に記載の非同期回路設計ツールであって、前記検証手段として、インタープリタ方式により前記非同期回路設計言語を逐次解釈しながら機能検証を行う専用シミュレータを含む、非同期回路設計ツール。
- 同期回路設計用のハードウエア記述言語に非同期プロセス間通信を可能とするプリミティブが付加された非同期回路設計言語によって記述されたコードを論理合成してネットリストを生成する論理合成手段を備えた論理合成ツールを含む、非同期回路設計ツール。
- 請求項5に記載の非同期回路設計ツールであって、前記論理合成ツールは、同期回路設計用のセルと非同期回路設計用のセルから成るセル・ライブラリーを更に備え、前記論理合成手段は、前記セル・ライブラリーを参照して前記ネットリストを生成する、非同期回路設計ツール。
- 請求項1に記載の非同期回路設計ツールであって、前記非同期回路設計言語のプリミティブは、データ型としてcportとchannelを含み、cportを修飾する属性としてactive/passive及びinput/outputを含み、コマンドとしてsend、receive、syncを含み、Functionとしてprobeを含む、非同期回路設計ツール。
- 同期回路設計用のハードウエア記述言語に非同期プロセス間通信を可能とするプリミティブが付加された非同期回路設計言語によって記述されたコードを前記同期回路設計用のハードウエア記述言語に変換する変換手段として、コンピュータシステムを機能させるためのコンピュータプログラム。
- 同期回路設計用のハードウエア記述言語に非同期プロセス間通信を可能とするプリミティブが付加された非同期回路設計言語によって記述された非同期回路設計を機能検証するための検証手段として、コンピュータシステムを機能させるためのコンピュータプログラム。
- 同期回路設計用のハードウエア記述言語に非同期プロセス間通信を可能とするプリミティブが付加された非同期回路設計言語によって記述された非同期回路設計をコンパイル方式により中間言語に変換してから機能検証を行う検証手段として、コンピュータシステムを機能させるためのコンピュータプログラム。
- 同期回路設計用のハードウエア記述言語に非同期プロセス間通信を可能とするプリミティブが付加された非同期回路設計言語によって記述された非同期回路設計をインタープリタ方式により前記非同期回路設計言語を逐次解釈しながら機能検証を行う検証手段として、コンピュータシステムを機能させるためのコンピュータプログラム。
- 同期回路設計用のハードウエア記述言語に非同期プロセス間通信を可能とするプリミティブが付加された非同期回路設計言語によって記述されたコードを論理合成してネットリストを生成する論理合成手段として、コンピュータシステムを機能させるためのコンピュータプログラム。
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