JP2010515972A - 同期式から非同期式データフロー回路へのファブリック変換 - Google Patents
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Abstract
Description
本出願は、2007年1月5日出願のU.S. Patent Application Serial No. 11/650238の優先権の利益を主張し、本出願は参照により本明細書に組み込まれる。
本出願は、概して非同期式回路のための方法及びシステムに関し、より詳細には、同期式回路ファブリックを非同期式データフロー回路ファブリックへと変換するための方法及びシステムに関する。これによって、同期式回路設計は、非同期式回路設計へと変換されうる。
複数の信号伝送回線、複数の同期式ロジックブロック、複数の接続ボックス、及び複数のスイッチボックスを含む同期式回路設計を同定するステップであり、複数の接続ボックスは、回線を同期式ロジックブロックへと接続する同期式接続スイッチを含み、複数のスイッチボックスは、回線を他の回線へと接続するスイッチボックススイッチを含む、ステップと、
同期式回路設計の機能的な特性を決定するステップと、
同期式設計から、少なくともいくつかの複数の同期式ロジックブロックを、対応する非同期式データフローロジックブロックへと変換し、対応する非同期式データフローロジック機能にプロトコル信号を提供するステップと、
同期式回路設計において、回線をトラックに変換するステップであって、各トラックは、非同期式ロジックブロック間でデータ及びプロトコル信号を通信するために複数の回線をサポートする、ステップと、
同期式回路設計において、同期式回路設計の機能特性に依存して、同期式スイッチボックススイッチをプログラマブルスイッチポイントへと変換するステップと、
同期式回路設計において、同期式回路設計の機能特性に依存して、同期式接続スイッチをプログラマブルスイッチへと変換するステップと、を含む。
続いて図3Aに関して、4ポートを含むプログラマブルスイッチポイント300が示される。4ポートとは、北(N)ポート302、西(W)ポート304、南(S)ポート306、及び東(E)ポート308である。プログラマブルスイッチポイント300は、スイッチボックス108(図1)の回線トラックの各交点に挿入されることが理解されるであろう。各プログラマブルスイッチポイント300は、図3B、図3Cに示されるプログラマブルスイッチングアーキテクチャを含む。図3Bに関して、2つのファーストインファーストアウト(FIFO)バッファ310、312が示され、二つ合わせてシングルバッファとも呼ばれるが、入力L(それぞれL0、L1)及び出力R(それぞれR0、R1)を有する。図3Cに関して、4つのプログラマブルスイッチ318が、320、322、324、326として示され、それぞれが4入力(トラックにおける各回線に1入力)及び1出力を含む。各スイッチのそれぞれの接続はプログラマブルリンクを含み、そのうちの一つがプログラマブルスイッチ320においては316と番号がつけられている。読者には、従来のように、プログラマブルリンク316は、接続回路或いは開回路のいずれかとして機能するために、したがってリンクを接続/切断するために、設計処理の一部として制御されうることが理解されるであろう。
再度図1に関して、各接続ボックス110は、ロジックブロック入力或いは出力がルーティングトラックへと接続されることを可能にする一組の接続ポイントを含んでいる。続いて図5に関して、プログラマブルスイッチ502、504を介して、i)回線104Bから選択されたロジックブロックへ、ii)選択されたロジックブロックから回線104Bへと、回線104Aからの信号を選択的にルーティングするための標準的な接続ポイント500が示される。ロジックブロックへの信号及びロジックブロックからの信号は、このようにプログラマブルスイッチ502、504を使用して、回線トラック104Aへと接続される。接続ポイント500とスイッチポイント300(図3)の機能的な差異の一つは、接続ポイントはルーティングトラックを分割するためのいかなるサポートも含んではいないということである。例えば、個々のルーティングトラックは、適切なスイッチの設定によって、プログラマブルスイッチポイント300によって2つのトラックへと“切断”されうるが、接続ポイントによってそうされることはない。すなわち、スイッチポイント300においては、北(N)ポートからの入力は、(図3Aにおいては、図面に示されているが)南(S)ポートへと接続される必要はない。しかしながら、接続ポイント500においては、トラック104Aは分割できない。
動作においては、同期式アーキテクチャ回路設計を非同期式データフロー設計へと変換する一ステップは、上記で説明された非同期式接続を同期式接続の代替として用いることである。適切な構成を作成するため、同期式回路接続のある特性を同定し、適切な非同期式置換を選択することが必要である。
本技術分野においてよく知られているように、同期式ロジックブロックは、様々な設定可能なロジック機能を含み、そのロジック機能は、典型的には、以下のものを含むがそのいずれにも限定されることはない。すなわち、様々なサイズの設定可能なルックアップテーブル(LUT)、キャリーチェーンサポート、プログラマブルANDゲート、プログラマブルXORゲート、プログラマブルMUX、及び読者にとってよく知られている他のものを含む。
同期式回路の等価な非同期式回路への変換を完了するため、ANDゲートのようなロジック機能は、データフローANDゲートで置換される。データフローANDゲートは、その全入力で有効データが使用可能になるのを待ち、その場合にのみ続いて有効な出力を生成する。各ロジック機能の実装は、パイプラインで経由されてもよいし、経由されなくてもよい。その選択は、結果として生じるアーキテクチャに対して所望される、性能及び動作特性、例えば、電力、性能、サイズなどに依存する。プログラマブルルックアップテーブルのようなロジック機能は、データフロールックアップテーブルで置換され、ロジックブロックは、ルックアップ動作を実施して有効出力を生成する前に、全入力が有効になるのを待つ。
元のアーキテクチャからレジスタ或いは、フリップフロップがFIFOステージによって置換され、そのFIFOステージは、有効な非同期式データトークンで初期化され、標準的な制御プロトコルに従って制御されうる。これは、元の設計からフリップフロップの機能性を複製するために十分である。
メモリブロックは、ロジック変換と類似した方法でデータフロー実装へと変換されうる。データフロー読み出し及び書き込みポートが導入され、それが、元の同期式読み出し及び書き込みポートを置換する。他のIPブロック(例えば乗算器)もまた、ロジックの一次入力及び出力ポート上に、データフローインターフェイスを確保することによって、同様な方法で変換される。
変換されたアーキテクチャは、ラップされうる。すなわち、電子的及び論理的に同期式回路バウンダリによって包まれる。同期式回路バウンダリは、データフロープロトコルを単純な同期式入力及び出力信号へと変換する。このことは様々な方法において実施されうる。例えば、有効な入力は、各クロック周期において生成され、データフローファブリック100(図1)への各入力のために導入される変換回路によって、データフローファブリックへと挿入される。ファブリックが、クロック信号の周波数よりも高いスループットにおいて動作し得る構成要素から構成される限り、ファブリックは、正確に動作を継続するであろう。
本発明は、実質的には、設計データの再使用の必要なく、いかなる回路設計形式を変換するためにでも適応されうることが理解されるであろう。その代わりに、作製は本明細書に説明される代替物を作製するように実装される。サポートされる設計形式は、例えば以下を含む。
―回路図に基づく設計、
―例えば、以下を含むハードウェア記述言語(HDL)設計:
VHDL、Verilog、ABEL、AHDL、HDCaml、JHDL、及び読者に知られているその他の言語。
図7A、図7B及び図8A、図8Bに関して、典型的な同期式から非同期式への回路変換が示される。図7A、図7Bに関しては、単純な同期式ロジックNANDゲートがブール代数記号形式702において、及び実際の回路形式704において示される。NANDゲート702は、入力a、b及び出力‘out’を含むように見える。回路それ自体は、回路704において電界効果トランジスタを伴う単純な形式において実装される。
本発明の重要な特性は、データフローアーキテクチャが、非同期式構成における速度及び他の固有な利点を提供しながら、機能的に元の同期式ロジック機能をエミュレートすることが可能であることである。
ロジックゲート及び固定ロジック機能に加えて、本発明は、プログラマブル同期式ロジック変換に対しても同様に適用可能である。プログラマブルロジックデバイスは、本技術分野において、かつ読者にとってよく知られているが、メモリ、スイッチ、マルチプレクサ或いは、デバイスのロジック機能を制御するためにプログラムされるような他のプログラマブル素子のようなプログラマブル素子を含む。例えば、図3Bは、スイッチポイントにおけるプログラマブルスイッチ318を示す。これらのスイッチ及び、回路における他のプログラマブル素子は、各プログラマブル素子のための設定値を保持する、ストレージ或いはメモリの適切な形に接続される。例えば、スイッチが制御されうる一つの方法は、スイッチが開放か、閉鎖かを特定するメモリの1ビットを使用することによるものである。
Claims (28)
- 同期式回路設計を非同期式データフロー設計へと変換するための方法であって、
複数の信号伝送回線、複数の同期式ロジックブロック、複数の接続ボックス、及び複数のスイッチボックスを含む同期式回路設計を同定するステップであり、前記複数の接続ボックスは、前記複数の回線を前記複数の同期式ロジックブロックへと接続する複数の同期式接続スイッチを含み、前記複数のスイッチボックスは、複数の回線を他の複数の回線へと接続する複数のスイッチボックススイッチを含む、ステップと、
前記同期式回路設計の複数の機能的な特性を決定するステップと、
前記同期式設計から、少なくともいくつかの前記複数の同期式ロジックブロックを、対応する複数の非同期式データフローロジックブロックへと変換し、複数のプロトコル信号を、対応する複数の非同期式データフローロジック機能に提供するステップと、
前記同期式回路設計において、前記複数の回線を複数のトラックに変換するステップであって、各トラックは、前記複数の非同期式ロジックブロック間でデータ及び複数のプロトコル信号を通信するために複数の回線をサポートするステップと、
前記同期式回路設計において、前記同期式回路設計の前記複数の機能特性に依存して、前記複数の同期式スイッチボックススイッチを複数のプログラマブルスイッチポイントへと変換するステップと、
前記同期式回路設計において、前記同期式回路設計の前記複数の機能特性に依存して、前記複数の同期式接続スイッチを複数のプログラマブルスイッチへと変換するステップとを含む、
ことを特徴とする方法。 - 前記同期式回路設計の前記複数の機能的特性はファンアウト及び方向性を含む群から選択される、
ことを特徴とする請求項1に記載の方法。 - ファンアウトを含む変換された同期式回路設計は、前記ファンアウトの実行を非同期式に検出するために配置される完了検出回路を含む、
ことを特徴とする請求項2に記載の方法。 - 双方向性を含む変換された同期式回路設計は、方向性のある信号をサポートするために配置されるバッファを含む、
ことを特徴とする請求項2に記載の方法。 - 前記トラックは、3回線トラック、2回線トラック及び単一回線/マルチ電圧トラックを含む群から選択される、
ことを特徴とする請求項1に記載の方法。 - 前記プログラマブルスイッチはそれぞれ、ロジックブロック素子を回線へと選択的に接続するためのプログラマブルスイッチを含む、
ことを特徴とする請求項1に記載の方法。 - 前記ロジックブロックの前記複数の機能的特性がファンアウトを含む場合、前記プログラマブルスイッチは、更に完了検出回路を含む、
ことを特徴とする請求項6に記載の方法。 - 前記複数のプログラマブルスイッチポイントはそれぞれ、各回線接続のための一組のプログラマブルスイッチを含み、それによってプログラマブルスイッチポイントにおける任意の回線が、前記プログラマブルスイッチポイントにおける任意の他の回線へと選択的に接続されうる、
ことを特徴とする請求項1に記載の方法。 - 前記ロジックブロックの前記複数の機能的特性がファンアウトを含む場合、前記プログラマブルスイッチポイントは更に、完了検出回路を含む、
ことを特徴とする請求項8に記載の方法。 - 前記ロジックブロックの前記複数の機能的特性が双方向性を含む場合、前記プログラマブルスイッチポイントは、回線接続において前記一組のプログラマブルスイッチ間に配置されるバッファを含む、
ことを特徴とする請求項9に記載の方法。 - 前記変換された非同期式回路設計が接続される、同期式ロジックの領域を提供するステップを更に含む、
ことを特徴とする請求項1に記載の方法。 - 前記非同期式データフロー設計は、FPGAにおける複数の回路において実装され、前記複数の回路は、複数の非同期式動作回路及び複数の同期式動作回路を含む群から選択される、
ことを特徴とする請求項1に記載の方法。 - 前記複数の同期式ロジックブロックは、複数の設定信号を使用してプログラムされる複数のプログラマブル同期式ロジックブロックを含み、
前記複数の非同期式データフローロジックブロックは、複数の設定信号を使用してプログラムされ、前記複数の同期式ロジックブロックに対応する、複数のプログラマブル非同期式データフローロジックブロックを含み、
前記複数のプログラマブル同期式ロジックブロックをプログラムするために使用される前記複数の設定信号の少なくとも幾つかは、前記複数のプログラマブル非同期式データフローロジックブロックをプログラムするために使用される前記複数の設定信号と同一である、
ことを特徴とする請求項1に記載の方法。 - 前記複数のプログラマブル同期式ロジックブロックをプログラムするために使用される前記複数の設定信号の少なくとも幾つかは、前記複数のプログラマブル非同期式データフローロジックブロックをプログラムするために使用される前記複数の設定信号の単純な複数のロジック機能である、
ことを特徴とする請求項13に記載の方法。 - 同期式回路設計を非同期式データフロー設計へと変換するためのシステムであって、
複数の信号伝送回線、複数の同期式ロジックブロック、複数の接続ボックス、及び複数のスイッチボックスを含む同期式回路設計を同定する手段であって、前記複数の接続ボックスは、前記複数の回線を前記複数の同期式ロジックブロックへと接続する複数の同期式接続スイッチを含み、前記複数のスイッチボックスは、複数の回線を他の複数の回線へと接続する複数のスイッチボックススイッチを含む、手段と、
前記同期式回路設計の複数の機能的な特性を決定する手段と、
前記同期式設計から、少なくともいくつかの前記複数の同期式ロジックブロックを、対応する複数の非同期式データフローロジックブロックへと変換する手段であって、複数のプロトコル信号を、対応する複数の非同期式データフローロジック機能に提供する手段と、
前記同期式回路設計において、前記複数の回線を複数のトラックに変換する手段であって、各トラックは、複数の前記非同期式ロジックブロック間でデータ及び複数のプロトコル信号を通信するために複数の回線をサポートする、手段と、
前記同期式回路設計において、前記同期式回路設計の前記複数の機能特性に依存して、前記複数の同期式スイッチボックススイッチを複数のプログラマブルスイッチポイントへと変換する手段と、
前記同期式回路設計において、前記同期式回路設計の前記複数の機能特性に依存して、前記複数の同期式接続スイッチを複数のプログラマブルスイッチへと変換する手段とを含む、
ことを特徴とするシステム。 - 前記同期式回路設計の前記複数の機能的特性はファンアウト及び方向性を含む群から選択される、
ことを特徴とする請求項15に記載の方法。 - ファンアウトを含む変換された同期式回路設計は、前記ファンアウトの実行を非同期式に検出するために配置される完了検出回路を含む、
ことを特徴とする請求項16に記載の方法。 - 双方向性を含む変換された同期式回路設計は、方向性のある信号をサポートするために配置されるバッファを含む、
ことを特徴とする請求項16に記載の方法。 - 前記トラックは、3回線トラック、2回線トラック及び単一回線/マルチ電圧トラックを含む群から選択される、
ことを特徴とする請求項15に記載の方法。 - 前記複数のプログラマブルスイッチはそれぞれ、ロジックブロック素子を回線へと選択的に接続するためのプログラマブルスイッチを含む、
ことを特徴とする請求項15に記載の方法。 - 前記ロジックブロックの前記複数の機能的特性がファンアウトを含む場合、前記プログラマブルスイッチは、更に完了検出回路を含む、
ことを特徴とする請求項20に記載の方法。 - 前記複数のプログラマブルスイッチポイントはそれぞれ、各回線接続のための一組のプログラマブルスイッチを含み、それによってプログラマブルスイッチポイントにおける任意の回線が、前記プログラマブルスイッチポイントにおける任意の他の回線へと選択的に接続されうる、
ことを特徴とする請求項15に記載の方法。 - 前記ロジックブロックの前記複数の機能的特性がファンアウトを含む場合、前記プログラマブルスイッチポイントは更に、完了検出回路を含む、
ことを特徴とする請求項22に記載の方法。 - 前記ロジックブロックの前記複数の機能的特性が双方向性を含む場合、前記プログラマブルスイッチポイントは、回線接続において前記一組のプログラマブルスイッチ間に配置されるバッファを含む、
ことを特徴とする請求項23に記載の方法。 - 前記非同期式データフロー設計は、FPGAにおける複数の回路において実装され、前記複数の回路は、複数の非同期式動作回路及び複数の同期式動作回路を含む群から選択される、
ことを特徴とする請求項15に記載の方法。 - 前記複数の同期式ロジックブロックは、複数の設定信号を使用してプログラムされる複数のプログラマブル同期式ロジックブロックを含み、
前記複数の非同期式データフローロジックブロックは、複数の設定信号を使用してプログラムされ、前記複数の同期式ロジックブロックに対応する、複数のプログラマブル非同期式データフローロジックブロックを含み、
前記複数のプログラマブル同期式ロジックブロックをプログラムするために使用される前記複数の設定信号の少なくとも幾つかは、前記複数のプログラマブル非同期式データフローロジックブロックをプログラムするために使用される前記複数の設定信号と同一である、
ことを特徴とする請求項15に記載の方法。 - 前記複数のプログラマブル同期式ロジックブロックをプログラムするために使用される前記複数の設定信号の少なくとも幾つかは、前記複数のプログラマブル非同期式データフローロジックブロックをプログラムするために使用される前記複数の設定信号の単純な複数のロジック機能である、
ことを特徴とする請求項26に記載の方法。 - 同期式回路設計を非同期式データフロー設計へと変換するためのシステムであって、
プロセッサと、
前記プロセッサへと接続されたメモリであって、前記プロセッサの動作を制御するための複数の命令を記憶する、メモリとを含み、
前記プロセッサの前記動作は、
複数の信号伝送回線、複数の同期式ロジックブロック、複数の接続ボックス、及び複数のスイッチボックスを含む同期式回路設計であって、前記複数の接続ボックスは、前記複数の回線を前記複数の同期式ロジックブロックへと接続する複数の同期式接続スイッチを含み、前記複数のスイッチボックスは、複数の回線を他の複数の回線へと接続する複数のスイッチボックススイッチを含む、同期式回路設計を同定する動作と、
前記同期式回路設計の複数の機能的な特性を決定する動作と、
前記同期式設計から、少なくともいくつかの前記複数の同期式ロジックブロックを、対応する複数の非同期式データフローロジックブロックへ変換し、複数のプロトコル信号を、対応する複数の非同期式データフローロジック機能に提供する、動作と、
前記同期式回路設計において、前記複数の回線を複数のトラックへ変換し、各トラックは、複数の前記非同期式ロジックブロック間でデータ及び複数のプロトコル信号を通信するために複数の回線をサポートする、動作と、
前記同期式回路設計において、前記同期式回路設計の前記複数の機能特性に依存して、前記複数の同期式スイッチボックススイッチを複数のプログラマブルスイッチポイントへと変換する動作と、
前記同期式回路設計において、前記同期式回路設計の前記複数の機能特性に依存して、前記複数の同期式接続スイッチを複数のプログラマブルスイッチへと変換する動作とを行う、
ことを特徴とするシステム。
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