JP2006201891A - Flash memory management device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To realize a flash memory management device capable of speeding up the access to a write management area provided within a flash memory while ensuring the validity of write frequency information. <P>SOLUTION: In this flash memory management device for monitoring the write frequency to the flash memory, the flash memory comprises a RAM storing bit string information the bit state of which is changed every occurrence of writing, and storing counted frequency information every occurrence of writing, and a flash memory management means collating the bit string information with the frequency information. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、フラッシュメモリの書き込み回数を監視するフラッシュメモリ管理装置に関する。   The present invention relates to a flash memory management device that monitors the number of times a flash memory is written.

図４は、安全制御装置に適用された従来のフラッシュメモリ管理装置の一例を示す機能ブロック図である。１は安全制御装置であり、異常発生時にプラント２からのトリップ要求を受けて停止操作を実行する。３は通信バスであり、安全制御装置１はこの通信バスを介してエンジニアリングステーション等の上位装置４と通信する。   FIG. 4 is a functional block diagram showing an example of a conventional flash memory management device applied to the safety control device. Reference numeral 1 denotes a safety control device that receives a trip request from the plant 2 when an abnormality occurs and executes a stop operation. Reference numeral 3 denotes a communication bus, and the safety control device 1 communicates with a host device 4 such as an engineering station via this communication bus.

安全制御装置１内のＣＰＵモジュールにおいて、１１はＣＰＵであり、ＣＰＵバス１２を介してこれに接続されたフラッシュメモリ１３及びＲＡＭ１４と通信して制御アプリケーションを実行する。フラッシュメモリ１３には、上位装置４よりダウンロードされるプログラムやデータベース及び管理データが保存されている。   In the CPU module in the safety control apparatus 1, reference numeral 11 denotes a CPU, which executes a control application by communicating with the flash memory 13 and the RAM 14 connected thereto via the CPU bus 12. The flash memory 13 stores programs, databases, and management data downloaded from the host device 4.

フラッシュメモリ１３に保存されたデータより必要なデータがＲＡＭ１４にロードされ、ＣＰＵ１はＲＡＭ１４より起動され、ＲＡＭにロードされたアプリケーションプログラムを実行する。   Necessary data is loaded into the RAM 14 from the data stored in the flash memory 13, and the CPU 1 is activated from the RAM 14 and executes the application program loaded into the RAM.

フラッシュメモリ１３は、上位装置４からの更新やプログラム等により書き込みが実行されるとイレーズが発生する。一般にフラッシュメモリの信頼性確保の手法として、イレーズ回数を監視し、スペックで指定された回数に達した時に交換を実行する管理が行われる。フラッシュメモリが安全制御装置内に実装されている場合には、システムの信頼性確保のために、この交換管理は重要である。   The flash memory 13 is erased when writing is executed by an update from the host device 4 or a program. In general, as a technique for ensuring the reliability of flash memory, the number of times of erasure is monitored, and management is performed in which replacement is performed when the number of times specified in the specification is reached. When the flash memory is mounted in the safety control device, this exchange management is important for ensuring the reliability of the system.

安全制御装置１において、１５はフラッシュメモリ管理手段であり、フラッシュメモリ１３内に設けた書き込み回数カウンタ１３ａのカウント値Ｎを監視し、これが所定の設定値を超えたときに交換要求情報を上位装置４に通知する。   In the safety control device 1, reference numeral 15 denotes flash memory management means for monitoring the count value N of the write count counter 13a provided in the flash memory 13, and when this exceeds a predetermined set value, the exchange request information is sent to the host device. 4 is notified.

特許文献１には、フラッシュメモリの書き込み回数を制御する装置が記載されている。   Patent Document 1 describes an apparatus for controlling the number of times a flash memory is written.

特開平７−１５３２８５号公報JP 7-153285 A

このように、フラッシュメモリ内に書き込み回数カウンタを設ける従来のフラッシュメモリ管理装置では、次のような問題点がある。
（１）カウント値Ｎの正当性はフラッシュメモリが正常動作をしていることが前提となるから、フラッシュメモリ自体の信頼性が問題となる背景では、このカウント値Ｎの正当性が確保されてるとは言えない。 As described above, the conventional flash memory management device provided with the write number counter in the flash memory has the following problems.
(1) Since the correctness of the count value N is based on the premise that the flash memory is operating normally, the correctness of the count value N is ensured in the background where the reliability of the flash memory itself becomes a problem. It can not be said.

（２）安全制御装置におけるＣＰＵモジュールは、オフライン又はオンライン時にフラッシュメモリに頻繁にイレーズする可能性が高いので、書き込み回数カウンタ１３ａを書き込み頻度に対応して高速化する必要があるが、応答速度に限界があり、そのカウント値の正当性が確保されているとは言えない。 (2) Since the CPU module in the safety control device is likely to be frequently erased in the flash memory when offline or online, it is necessary to speed up the write number counter 13a in accordance with the write frequency. There is a limit, and it cannot be said that the correctness of the count value is ensured.

従って本発明が解決しようとする課題は、書き込み回数情報の正当性を確保すると共に、フラッシュメモリ内に設けた書き込み管理領域へのアクセスを高速化したフラッシュメモリ管理装置を実現することにある。   Accordingly, the problem to be solved by the present invention is to realize a flash memory management device that ensures the validity of the write count information and speeds up access to the write management area provided in the flash memory.

このような課題を達成するために、本発明の構成は次の通りである。
（１）フラッシュメモリの書き込み回数を監視するフラッシュメモリ管理装置において、
前記フラッシュメモリには、書き込みの発生毎にビット状態が変わるビット列情報が記憶され、
書き込みの発生毎にカウントする回数情報が記憶されるＲＡＭと、
前記ビット列情報と前記回数情報とを照合するフラッシュメモリ管理手段と、
を備えたことを特徴とするフラッシュメモリ管理装置。 In order to achieve such an object, the configuration of the present invention is as follows.
(1) In a flash memory management device that monitors the number of flash memory writes,
The flash memory stores bit string information whose bit state changes every time a write occurs,
RAM in which information on the number of times counted for each occurrence of writing is stored;
Flash memory management means for collating the bit string information and the number-of-times information;
A flash memory management device comprising:

（２）前記ビット列情報は、あらかじめ全てのビットを「１」にセットした複数のビット列に対して書き込みの発生毎に先頭ビットから順番に「１」を「０」に書き換えた情報であることを特徴とする（１）に記載のフラッシュメモリ管理装置。 (2) The bit string information is information in which “1” is rewritten to “0” in order from the first bit every time a write occurs for a plurality of bit strings in which all bits are set to “1” in advance. The flash memory management device according to (1), which is characterized.

（３）前記フラッシュメモリ管理手段は、書き込みの発生毎に前記回数情報から演算される情報と前記ビット列情報を照合し、一致している場合には前記ビット列情報の最初のビット「１」を「０」に更新することを特徴とする（１）又は（２）に記載のフラッシュメモリ管理装置。 (3) The flash memory management means collates information calculated from the number-of-times information with the bit string information every time a write occurs, and if they match, sets the first bit “1” of the bit string information to “ The flash memory management device according to (1) or (2), wherein the flash memory management device is updated to “0”.

（４）前記フラッシュメモリにアクセスするＣＰＵを備え、前記演算は、前記回数情報を前記ＣＰＵのアクセスビット幅で除算し、その商と余りを算出する除算演算であることを特徴とする（３）に記載のフラッシュメモリ管理装置。 (4) A CPU for accessing the flash memory is provided, and the operation is a division operation for dividing the number-of-times information by the access bit width of the CPU and calculating a quotient and a remainder (3) A flash memory management device according to claim 1.

（５）前記フラッシュメモリ管理手段は、前記除算演算の商及び余りに基づいて前記ビット列情報の正当性を判断することを特徴とする（４）に記載のフラッシュメモリ管理装置。 (5) The flash memory management device according to (4), wherein the flash memory management means determines the validity of the bit string information based on a quotient and a remainder of the division operation.

（６）前記ＣＰＵ、ＲＡＭ、フラッシュメモリ並びに前記フラッシュメモリ管理手段は、プラントのトリップ要求に基づいて停止操作を実行する安全制御装置内に形成されていることを特徴とする（４）または（５）に記載のフラッシュメモリ管理装置。 (6) The CPU, the RAM, the flash memory, and the flash memory management means are formed in a safety control device that executes a stop operation based on a trip request of a plant (4) or (5) ) Flash memory management device.

以上説明したことから明らかなように、本発明によれば次のような効果がある。
（１）フラッシュメモリとＲＡＭの領域に保持された書込回数情報を照合することで、書き込み回数の正当性を確保できる。従って、そのモジュールの交換時期を正しく把握でき、システムの信頼性を向上させることができる。 As is apparent from the above description, the present invention has the following effects.
(1) The validity of the number of writings can be ensured by collating the number of writings held in the flash memory and RAM areas. Therefore, it is possible to correctly grasp the replacement time of the module and improve the reliability of the system.

（２）フラッシュメモリの書込回数管理は、あらかじめ全てのビットを「１」にセットしたビット列に対して書き込みの発生毎に先頭ビットから順番に「１」を「０」に書き換える単純なアクセスのため、書き換え管理の高速化を実現することができる。 (2) The flash memory write count management is a simple access that rewrites “1” to “0” in order from the first bit every time a write occurs to a bit string in which all bits are set to “1” in advance. Therefore, high-speed rewrite management can be realized.

以下、本発明を図面により詳細に説明する。図１は本発明を安全制御装置に適用した一実施形態を示す機能ブロック図である。図４で説明した従来装置と同一要素には同一符号を付して説明を省略する。以下、本発明の特徴部につき説明する。   Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 is a functional block diagram showing an embodiment in which the present invention is applied to a safety control device. The same elements as those of the conventional apparatus described with reference to FIG. Hereinafter, the characteristic part of the present invention will be described.

図１において、１００は本発明が適用された安全制御装置であり、ＣＰＵ１０１、ＣＰＵバス１０２、フラッシュメモリ１０３、ＲＡＭ１０４の構成要素は、図４で説明したＣＰＵ１１、ＣＰＵバス１２、フラッシュメモリ１３、ＲＡＭ１４と同一機能を有する。   In FIG. 1, reference numeral 100 denotes a safety control device to which the present invention is applied. The components of the CPU 101, CPU bus 102, flash memory 103, and RAM 104 are the CPU 11, CPU bus 12, flash memory 13, and RAM 14 described in FIG. Has the same function.

１０３ａは、フラッシュメモリ１０３の任意の固定セクタ内に設けた書き込み管理領域である。１０４ａは、ＲＡＭの任意のアドレスに割り当てられた書き込み回数保持領域である。   Reference numeral 103 a denotes a write management area provided in an arbitrary fixed sector of the flash memory 103. Reference numeral 104a denotes a write count holding area assigned to an arbitrary address in the RAM.

フラッシュメモリ１０３の書き込み管理領域１０３ａには、あらかじめ全てのビットを「１」にセットした複数のビット列に対して書き込みの発生毎に先頭ビットから順番に「１」を「０」に書き換えたビット列情報が記憶される。ＲＡＭ１０４の書き込み回数保持領域１０４ａには、書き込みの発生毎にカウントアップする回数情報が記憶される。なお、書き込みの発生毎にカウントダウンする回数情報が記憶されてもよい。書き込み回数を示す情報が記憶されていればよい。   In the write management area 103a of the flash memory 103, bit string information in which “1” is rewritten to “0” in order from the first bit every time a write occurs for a plurality of bit strings in which all bits are set to “1” in advance. Is memorized. In the write count holding area 104a of the RAM 104, count information that is counted up every time a write occurs is stored. Note that information on the number of counts down for each occurrence of writing may be stored. Information indicating the number of times of writing may be stored.

１０５は、フラッシュメモリ管理手段であり、書き込み発生情報をＲＡＭ１０４から取得すると、直前の書き込み回数保持領域１０４ａの回数情報をＣＰＵのアクセスビット幅で除算する演算を実行し、その商と余りからフラッシュメモリの書き込み管理領域１０３ａの現在のビット列情報を推定検索し、この検索情報と現実の書き込み管理領域１０３ａのビット列情報とを照合する。   Reference numeral 105 denotes flash memory management means. When the write occurrence information is acquired from the RAM 104, an operation for dividing the number information of the immediately preceding write number holding area 104a by the access bit width of the CPU is executed, and the flash memory is calculated from the quotient and the remainder. The current bit string information in the write management area 103a is estimated and searched, and this search information is compared with the bit string information in the actual write management area 103a.

フラッシュメモリ管理手段１０５は、照合の結果、両者が一致していればフラッシュメモリの書き込み管理領域１０３ａのビット列情報は正当性を有するものと判断して、更新情報をフラッシュメモリ１０３に与え、書き込み管理領域１０３ａビット列の先頭の「１」を「０」に書き換える。   The flash memory management unit 105 determines that the bit string information in the write management area 103a of the flash memory is valid if the two match as a result of the collation, gives update information to the flash memory 103, and manages the write management. Rewrite the leading “1” of the area 103a bit string to “0”.

次に、図２及び図３により本発明の管理手法を説明する。図２（Ａ）及び（Ｂ）は、初回使用時のフラッシュメモリの書き込み管理領域１０３ａの保持状態及びＲＡＭの書き込み回数保持領域１０４ａの保持状態を示す。   Next, the management method of the present invention will be described with reference to FIGS. 2A and 2B show the holding state of the write management area 103a of the flash memory and the holding state of the write count holding area 104a of the RAM at the first use.

図３（Ａ）及び（Ｂ）は、１０回の書き込みが発生した後のフラッシュメモリの書き込み管理領域１０３ａの保持状態及びＲＡＭの書き込み回数保持領域１０４ａの保持状態を示す。   FIGS. 3A and 3B show the holding state of the write management area 103a of the flash memory and the holding state of the write number holding area 104a of the RAM after 10 writings have occurred.

図２（Ａ）において、フラッシュメモリの初回使用時にチップイレーズ（フラッシュメモリ全体のイレーズであり、基本的に１回のみ）し、書込み管理領域マーク“ＣＨＩＰ”をセクタ２６８にセットする。セクタ２６９が書き込み管理領域１０３ａであり、全てを「１」とした複数のビット列の最初のビットが「０」にセットされる。   In FIG. 2A, chip erase (erasure of the entire flash memory and basically only once) is performed at the first use of the flash memory, and the write management area mark “CHIP” is set in the sector 268. The sector 269 is the write management area 103a, and the first bit of a plurality of bit strings all set to “1” is set to “0”.

図２（Ｂ）において、ＲＡＭのアドレス０ｘａ２ｃ０に指定された書き込み回数保持領域１０４ａの回数情報が１にセットされる。   In FIG. 2B, the number of times information of the write number holding area 104a designated by the RAM address 0xa2c0 is set to 1.

この初期状態から書き込みが発生した都度、フラッシュメモリのセクタ２６９にあるビット列の1ビットを「１」から「０」に書き換えると共に、ＲＡＭのアドレス０ｘａ２ｃ０の回数情報を１カウントずつカウントアップする。   Each time a write occurs from this initial state, 1 bit of the bit string in the sector 269 of the flash memory is rewritten from “1” to “0”, and the count information of the RAM address 0xa2c0 is counted up by one count.

図３（Ａ）及び（Ｂ）は、１０回の書き込み（イレーズ）が発生した後のフラッシュメモリのセクタ２６９にあるビット列情報及びＲＡＭのアドレス０ｘａ２ｃ０の回数情報を示すものであり、ビット列情報は先頭から１０個が「０」にセットされ、ＲＡＭのアドレス０ｘａ２ｃ０の回数情報はａ（１６進数の１０）となる。   FIGS. 3A and 3B show the bit string information in the sector 269 of the flash memory and the number information of the RAM address 0xa2c0 after 10 writing (erasing) has occurred. 10 are set to “0”, and the number of times information of the RAM address 0xa2c0 is a (hexadecimal number 10).

次にフラッシュメモリ管理手段１０５による正当性判断の処理手法につき説明する。ＲＡＭの書き込み回数保持領域１０４ａの回数情報は、フラッシュメモリの書込み管理領域１０３ａに書込むビット位置を高速に検索するために使用する。その検索ロジックは、回数情報をＣＰＵのアクセスビット幅で除算し、その商と余りを算出することで実現する。ここで、ＣＰＵのアクセスビット幅が３２ビットである場合には、
書込み回数 ÷ ３２ ＝ 商：３２ビット単位アクセス数
余り：対象ビット位置
を表す。 Next, a processing method for determining validity by the flash memory management unit 105 will be described. The number information in the RAM write count holding area 104a is used to search a bit position to be written in the write management area 103a of the flash memory at high speed. The search logic is realized by dividing the frequency information by the access bit width of the CPU and calculating the quotient and the remainder. Here, when the access bit width of the CPU is 32 bits,
Number of writes ÷ 32 = quotient: number of 32-bit unit accesses
Remainder: Indicates the target bit position.

例えば、書込み回数が３３であった場合には、商は１、余りは１となる。この情報に基づいて現在のフラッシュメモリの書込み管理領域１０３ａのビット列を推定検索すると、先頭から３２ビットが連続して「０」であり、次の３２ビットの先頭が「０」である。   For example, if the write count is 33, the quotient is 1 and the remainder is 1. When the bit string in the write management area 103a of the current flash memory is estimated and searched based on this information, the 32 bits from the beginning are “0” continuously, and the next 32 bits are “0” at the beginning.

この推定検索情報と、現実のフラッシュメモリの書込み管理領域１０３ａのビット列情報とを照合し、両者が一致していればフラッシュメモリの書込み管理情報が正当性を有すると判断し、１ビットシフトした位置のビット列「１」を「０」に書き換える更新を実行する。   The estimated search information and the bit string information of the actual flash memory write management area 103a are collated, and if they match, the flash memory write management information is determined to be valid, and the position shifted by 1 bit. Update to rewrite the bit string “1” of “1” to “0”.

照合の結果、一致していない場合には、エラー情報が上位装置に渡されてオペレータに対応を促す。もし、ＲＡＭの内容が破壊されて推定ビット位置と内容がマッチングしなかった場合でも、フラッシュメモリの書込回数管理領域のデータをリードして、二分岐法で高速にビットサーチを行うロジックとする対応をとることで、正当性判断を実行することができる。   If they do not match as a result of the collation, error information is passed to the host device to prompt the operator to respond. Even if the contents of the RAM are destroyed and the estimated bit position does not match the contents, the data in the write count management area of the flash memory is read and the logic is used to perform a high-speed bit search by the two-branch method. The correctness judgment can be executed by taking the countermeasure.

以上説明した実施形態では、安全制御装置のＣＰＵモジュールに本発明を適用した場合を説明したが、これに限定されるものではなく、フラッシュメモリを有するモジュール一般のイレーズ回数管理に適用することが可能であり、システムの信頼性向上に寄与することができる。   In the embodiment described above, the case where the present invention is applied to the CPU module of the safety control apparatus has been described. However, the present invention is not limited to this, and can be applied to general erase count management of a module having a flash memory. Therefore, it is possible to contribute to improving the reliability of the system.

本発明を安全制御装置に適用した一実施形態を示す機能ブロック図である。It is a functional block diagram which shows one Embodiment which applied this invention to the safety control apparatus. 初回使用時のフラッシュメモリの書き込み管理領域及びＲＡＭの書き込み回数保持領域の保持状態を示す図である。It is a figure which shows the holding state of the write management area | region of the flash memory at the time of first time use, and the write frequency holding area | region of RAM. １０回の書き込みが発生した後のフラッシュメモリの書き込み管理領域及びＲＡＭの書き込み回数保持領域の保持状態を示す図である。It is a figure which shows the holding | maintenance state of the write management area | region of flash memory after 10 times of writing generate | occur | produced, and the write count holding area of RAM. 安全制御装置に適用された従来のフラッシュメモリ管理装置の一例を示す機能ブロック図である。It is a functional block diagram which shows an example of the conventional flash memory management apparatus applied to the safety control apparatus.

符号の説明Explanation of symbols

２ プラント
３ 通信バス
４ 上位装置
１００ 安全制御装置
１０１ ＣＰＵ
１０２ ＣＰＵバス
１０３ フラッシュメモリ
１０３ａ 書き込み管理領域
１０４ ＲＡＭ
１０４ａ 書き込み回数保持領域
１０５ フラッシュメモリ管理手段

2 Plant 3 Communication bus 4 Host device 100 Safety control device 101 CPU
102 CPU bus 103 Flash memory 103a Write management area 104 RAM
104a Write count holding area 105 Flash memory management means

Claims (6)

フラッシュメモリの書き込み回数を監視するフラッシュメモリ管理装置において、
前記フラッシュメモリには、書き込みの発生毎にビット状態が変わるビット列情報が記憶され、
書き込みの発生毎にカウントする回数情報が記憶されるＲＡＭと、
前記ビット列情報と前記回数情報とを照合するフラッシュメモリ管理手段と、
を備えたことを特徴とするフラッシュメモリ管理装置。 In a flash memory management device that monitors the number of flash memory writes,
The flash memory stores bit string information whose bit state changes every time a write occurs,
RAM in which information on the number of times counted for each occurrence of writing is stored;
Flash memory management means for collating the bit string information and the number-of-times information;
A flash memory management device comprising: 前記ビット列情報は、あらかじめ全てのビットを「１」にセットした複数のビット列に対して書き込みの発生毎に先頭ビットから順番に「１」を「０」に書き換えた情報であることを特徴とする請求項１に記載のフラッシュメモリ管理装置。   The bit string information is information in which “1” is rewritten to “0” in order from the first bit every time a write occurs for a plurality of bit strings in which all bits are set to “1” in advance. The flash memory management device according to claim 1. 前記フラッシュメモリ管理手段は、書き込みの発生毎に前記回数情報から演算される情報と前記ビット列情報を照合し、一致している場合には前記ビット列情報の最初のビット「１」を「０」に更新することを特徴とする請求項１又は２に記載のフラッシュメモリ管理装置。   The flash memory management means collates information calculated from the number-of-times information with the bit string information every time a write occurs, and sets the first bit “1” of the bit string information to “0” if they match. The flash memory management device according to claim 1, wherein the flash memory management device is updated. 前記フラッシュメモリにアクセスするＣＰＵを備え、前記演算は、前記回数情報を前記ＣＰＵのアクセスビット幅で除算し、その商と余りを算出する除算演算であることを特徴とする請求項３に記載のフラッシュメモリ管理装置。   4. The CPU according to claim 3, further comprising: a CPU that accesses the flash memory, wherein the calculation is a division operation that divides the number-of-times information by an access bit width of the CPU and calculates a quotient and a remainder. Flash memory management device. 前記フラッシュメモリ管理手段は、前記除算演算の商及び余りに基づいて前記ビット列情報の正当性を判断することを特徴とする請求項４に記載のフラッシュメモリ管理装置。   5. The flash memory management device according to claim 4, wherein the flash memory management means determines the validity of the bit string information based on a quotient and a remainder of the division operation. 前記ＣＰＵ、ＲＡＭ、フラッシュメモリ並びに前記フラッシュメモリ管理手段は、プラントのトリップ要求に基づいて停止操作を実行する安全制御装置内に形成されていることを特徴とする請求項４または５に記載のフラッシュメモリ管理装置。
6. The flash according to claim 4, wherein the CPU, the RAM, the flash memory, and the flash memory management unit are formed in a safety control device that executes a stop operation based on a trip request of a plant. Memory management device.
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