JP2006196869A

JP2006196869A - Semiconductor device and its manufacturing method

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Publication number: JP2006196869A
Application number: JP2005316247A
Authority: JP
Inventors: Yutaka Hirose; 裕廣瀬; Takeshi Tanaka; 毅田中
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-12-13
Filing date: 2005-10-31
Publication date: 2006-07-27

Abstract

PROBLEM TO BE SOLVED: To integrate a plurality of elements including a III-V nitride semiconductor on a conductive semiconductor substrate. SOLUTION: The semiconductor device has a semiconductor substrate 11 including n-type silicon, in which a first polarity inversion region 12A and a second polarity inversion region 12B are formed on an upper side with an interval from each other, and introduced with a p-type impurity. On the respective polarity inversion regions 12A and 12B of the semiconductor substrate 11, a first HFET 10A including a first active layer 14A and a second HFET 10B including a second active layer 14B, each of which includes a III-V nitride semiconductor, are formed separately from each other, wherein the HFETs 10A and 10B are electrically connected by wiring 22. COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体装置及びその製造方法に関し、特に、III-Ｖ族窒化物半導体を用いた複数の高出力素子を含む半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device including a plurality of high-power elements using a group III-V nitride semiconductor and a manufacturing method thereof.

III-Ｖ族窒化物半導体は、一般式がＢ_wＡｌ_xＧａ_yＩｎ_zＮ（但し、ｗ＋ｘ＋ｙ＋ｚ＝１，０≦ｗ，ｘ，ｙ，ｚ≦１である。）によって表わされる、アルミニウム（Ａｌ）、ホウ素（Ｂ）、ガリウム（Ｇａ）又はインジウム（Ｉｎ）と窒素（Ｎ）との化合物からなる化合物半導体をいう。 The group III-V nitride semiconductor has a general formula represented by B _w Al _x Ga _y In _z N (where w + x + y + z = 1, 0 ≦ w, x, y, z ≦ 1) (Al ), Boron (B), gallium (Ga) or a compound semiconductor composed of a compound of indium (In) and nitrogen (N).

III-Ｖ族窒化物半導体は、その大きいバンドギャップとそれに伴う高い破壊電圧、高い電子飽和速度及び高い電子移動度、並びにヘテロ接合を形成した場合における高い電子濃度等の利点を有することから、短波長発光素子、高出力高周波素子、高周波低雑音増幅素子及び高出力スイッチング素子等への応用を目的とした研究開発が進んでいる。 III-V nitride semiconductors have advantages such as a large band gap and a high breakdown voltage, a high electron saturation rate and a high electron mobility, and a high electron concentration when forming a heterojunction. Research and development for application to wavelength light emitting devices, high-power high-frequency devices, high-frequency low-noise amplifier devices, high-power switching devices, and the like are progressing.

従来、これらの素子は、III-Ｖ族窒化物半導体自体が持つ優れた材料特性（物性）を利用した、他の材料では実現できない性能を発現する単体素子として開発されている。 Conventionally, these elements have been developed as single elements that exhibit performance that cannot be realized by other materials, utilizing the excellent material properties (physical properties) of the III-V nitride semiconductor itself.

図１１は従来のヘテロ接合を用いたIII-Ｖ族窒化物半導体装置の断面構成を示している（例えば、特許文献１又は特許文献２を参照。）。図１１に示すように、従来のIII-Ｖ族窒化物半導体装置は、導電性を持たせた半導体基板１０１の上に、窒化ガリウム（ＧａＮ）からなる動作層１０２及び窒化アルミニウムガリウム（ＡｌＧａＮ）からなる障壁層１０３が順次積層され、互いに異なるバンドギャップを有する動作層１０２と障壁層１０３との界面には、ヘテロ接合が形成されている。 FIG. 11 shows a cross-sectional configuration of a conventional III-V nitride semiconductor device using a heterojunction (see, for example, Patent Document 1 or Patent Document 2). As shown in FIG. 11, the conventional group III-V nitride semiconductor device includes an operation layer 102 made of gallium nitride (GaN) and aluminum gallium nitride (AlGaN) on a semiconductor substrate 101 having conductivity. The barrier layers 103 are sequentially stacked, and a heterojunction is formed at the interface between the operation layer 102 and the barrier layer 103 having different band gaps.

障壁層１０３には、動作層１０２の上部に達する絶縁性の素子分離領域１０４によって区画されており、区画された障壁層１０３の上には、ショットキ性のゲート電極１０５が形成され、該ゲート電極１０５のゲート長方向の両側方にはオーミック性のソース電極１０６及びドレイン電極１０７がそれぞれ形成されている。これにより、半導体装置はヘテロ接合電界効果トランジスタ（Heterojunction Field Effect Transistor、以下、ＨＦＥＴと略称する。）として動作する。 The barrier layer 103 is partitioned by an insulating element isolation region 104 that reaches the top of the operation layer 102, and a Schottky gate electrode 105 is formed on the partitioned barrier layer 103, and the gate electrode An ohmic source electrode 106 and a drain electrode 107 are formed on both sides of the gate length direction 105, respectively. As a result, the semiconductor device operates as a heterojunction field effect transistor (hereinafter abbreviated as HFET).

動作層１０２における該動作層１０２と障壁層１０３とのヘテロ接合の界面近傍には、動作層１０２と障壁層１０３との自然分極量及びピエゾ分極量の差、障壁層１０３にドープされたｎ型不純物、並びに動作層１０２及び障壁層１０３における他の制御不能な欠陥に由来する電子が高濃度に蓄積して２次元電子ガス（２ＤＥＧ）を形成し、形成された２ＤＥＧが電界効果トランジスタのチャネルキャリアとして動作する。 Near the interface of the heterojunction between the operating layer 102 and the barrier layer 103 in the operating layer 102, the difference between the amount of natural polarization and the amount of piezoelectric polarization between the operating layer 102 and the barrier layer 103, the n-type doped in the barrier layer 103 Impurities and electrons derived from other uncontrollable defects in the operation layer 102 and the barrier layer 103 accumulate at a high concentration to form a two-dimensional electron gas (2DEG), and the formed 2DEG is a channel carrier of the field effect transistor. Works as.

ソース電極１０６は、表面ビア配線１０８を介在させて、接地電位とされた半導体基板１０１と電気的に接続されており、高周波又は高速スイッチング動作時の寄生成分を低減する。また、接地電位とされた半導体基板１０１はフィールドプレート（電界緩和プレート）としても機能するため、素子活性領域、とりわけゲート電極１０５のドレイン電極１０７側の端部における電界の集中を緩和するという効果も有する。
特許第２９９６１６９号公報特許第３４０９９５８号公報米国特許第６８２５５５９号公報 The source electrode 106 is electrically connected to the semiconductor substrate 101 having the ground potential via the surface via wiring 108, and reduces parasitic components during high-frequency or high-speed switching operation. In addition, since the semiconductor substrate 101 set to the ground potential also functions as a field plate (electric field relaxation plate), there is also an effect that the concentration of the electric field is relaxed in the element active region, in particular, the end of the gate electrode 105 on the drain electrode 107 side. Have.
Japanese Patent No. 2996169 Japanese Patent No. 3409958 US Pat. No. 6,825,559

しかしながら、前記従来のIII-Ｖ族窒化物半導体装置は、高電圧動作時に半導体基板１０１を介したリーク電流が発生するため、複数の素子（ＨＦＥＴ）を１つの半導体基板１０１上に形成して、該複数の素子同士を電気的に接続したり、集積化したりすることが困難であるという問題がある。 However, since the conventional III-V nitride semiconductor device generates a leakage current through the semiconductor substrate 101 during high voltage operation, a plurality of elements (HFETs) are formed on one semiconductor substrate 101, and There is a problem that it is difficult to electrically connect or integrate the plurality of elements.

本発明は、前記従来の問題を解決し、III-Ｖ族窒化物半導体からなる複数の素子を導電性を持たせた半導体基板上に集積化できるようにすることを目的とする。 An object of the present invention is to solve the above-described conventional problems and to integrate a plurality of elements made of a group III-V nitride semiconductor on a conductive semiconductor substrate.

前記の目的を達成するため、本発明は、半導体装置を、それぞれがIII-Ｖ族窒化物半導体からなる活性層を有する複数の半導体素子を、半導体基板の導電型と異なる極性を持つ極性反転領域の上に形成するか、又は埋め込み絶縁層を有する半導体基板の上に形成する構成とする。 In order to achieve the above object, the present invention provides a semiconductor device, a plurality of semiconductor elements each having an active layer made of a group III-V nitride semiconductor, and a polarity inversion region having a polarity different from the conductivity type of the semiconductor substrate. Or a semiconductor substrate having a buried insulating layer.

具体的に、本発明に係る第１の半導体装置は、上部に互いに間隔をおいて形成された第１導電型の不純物が導入されてなる複数の極性反転領域を有する第２導電型の半導体基板と、各極性反転領域の上にそれぞれ選択的に形成され、それぞれがIII-Ｖ族窒化物半導体からなる独立した活性層を有する複数の半導体素子と、各半導体素子同士を電気的に接続する配線とを備えていることを特徴とする。 Specifically, the first semiconductor device according to the present invention includes a second conductivity type semiconductor substrate having a plurality of polarity inversion regions into which impurities of the first conductivity type formed at an interval are introduced in the upper part. A plurality of semiconductor elements each having an independent active layer made of a group III-V nitride semiconductor, and wiring for electrically connecting the semiconductor elements to each other. It is characterized by having.

第１の半導体装置によると、それぞれがIII-Ｖ族窒化物半導体からなる独立した活性層を有する複数の半導体素子が、半導体基板の上部に互いに間隔をおいて形成され導電型が半導体基板と異なる複数の極性反転領域の上にそれぞれ選択的に形成されているため、各極性反転領域と半導体基板とのｐｎ接合により生じる空乏層によって、半導体基板の内部においても電気的に絶縁される。このため、各半導体素子を配線により電気的に接続し且つ高電圧で動作をさせても、半導体基板を介した半導体素子同士に生じるリーク電流を極めて小さく抑えることが可能となる。 According to the first semiconductor device, a plurality of semiconductor elements each having an independent active layer made of a group III-V nitride semiconductor are formed on the top of the semiconductor substrate at a distance from each other, and the conductivity type is different from that of the semiconductor substrate. Since it is selectively formed on each of the plurality of polarity inversion regions, it is electrically insulated even inside the semiconductor substrate by a depletion layer generated by a pn junction between each polarity inversion region and the semiconductor substrate. For this reason, even if each semiconductor element is electrically connected by wiring and is operated at a high voltage, the leakage current generated between the semiconductor elements via the semiconductor substrate can be suppressed to an extremely small level.

第１の半導体装置において、各半導体素子はそれぞれ少なくとも１つの端子を有し、複数の半導体素子のうちの少なくとも１つは、端子が半導体基板と電気的に接続されていることが好ましい。このようにすると、半導体素子の１つの端子が接続された半導体基板が電界緩和用のフィールドプレートとして機能するため、より高耐圧化が可能となる。さらに、半導体基板は複数の半導体素子に対して同一の電位に保たれるため、各半導体素子に共通の電位を与える端子、例えばグランド電位と接続すれば、グランド配線を削減することができる。 In the first semiconductor device, each semiconductor element preferably has at least one terminal, and at least one of the plurality of semiconductor elements is preferably electrically connected to the semiconductor substrate. In this case, since the semiconductor substrate to which one terminal of the semiconductor element is connected functions as a field plate for electric field relaxation, higher breakdown voltage can be achieved. Furthermore, since the semiconductor substrate is kept at the same potential with respect to a plurality of semiconductor elements, ground wiring can be reduced by connecting to a terminal that applies a common potential to each semiconductor element, for example, a ground potential.

第１の半導体装置において、第１導電型はｐ型であり、第２導電型はｎ型であり、III-Ｖ族窒化物半導体はｎ型層を含むことが好ましい。このようにすると、ｎ型層を含むIII-Ｖ族窒化物半導体からなる活性層の動作時に印加される正の電源電圧によって、ｎ型の半導体基板に形成されたｐ型の極性反転領域とｎ型の活性層とのｐｎ接合の界面に空乏層が形成されるため、より高い耐圧と低いリーク電流とを実現することができる。 In the first semiconductor device, it is preferable that the first conductivity type is p-type, the second conductivity type is n-type, and the group III-V nitride semiconductor includes an n-type layer. In this case, the p-type polarity reversal region formed on the n-type semiconductor substrate and the n-type semiconductor substrate can be generated by the positive power supply voltage applied during the operation of the active layer made of a group III-V nitride semiconductor including the n-type layer. Since a depletion layer is formed at the interface of the pn junction with the active layer of the type, higher breakdown voltage and lower leakage current can be realized.

第１の半導体装置において、各極性反転領域は、半導体基板の主面の面内においてそれぞれの周縁部における不純物の濃度がその内側部分よりも低いことが好ましい。このようにすると、極性反転領域と他の領域との間の耐圧がより高くなるため、半導体装置のより高電圧動作が可能となる。 In the first semiconductor device, it is preferable that each polarity inversion region has a lower impurity concentration in the peripheral portion in the plane of the main surface of the semiconductor substrate than in the inner portion thereof. In this case, the withstand voltage between the polarity inversion region and the other region becomes higher, so that the semiconductor device can operate at a higher voltage.

第１の半導体装置は、半導体基板における各極性反転領域同士の間に形成された絶縁性の素子分離領域をさらに備えていることが好ましい。このようにすると、極性反転領域と他の領域との間の耐圧がより高くなるため、半導体装置のより高電圧動作が可能となる。 The first semiconductor device preferably further includes an insulating element isolation region formed between the polarity inversion regions in the semiconductor substrate. In this case, the withstand voltage between the polarity inversion region and the other region becomes higher, so that the semiconductor device can operate at a higher voltage.

第１の半導体装置において、半導体基板には、各極性反転領域の位置を識別する識別印が形成されていることが好ましい。このようにすると、III-Ｖ族窒化物半導体からなる活性層を含む半導体層を形成した後に、該半導体層と極性反転領域との位置合わせが容易となる。 In the first semiconductor device, it is preferable that an identification mark for identifying the position of each polarity inversion region is formed on the semiconductor substrate. In this way, after forming a semiconductor layer including an active layer made of a group III-V nitride semiconductor, alignment of the semiconductor layer and the polarity inversion region is facilitated.

この場合に、識別印は半導体基板から露出していることが好ましい。 In this case, the identification mark is preferably exposed from the semiconductor substrate.

本発明に係る第１の半導体装置の製造方法は、第１導電型の半導体基板に第２導電型の第１の不純物を選択的に導入することにより、半導体基板の上部に互いに間隔をおいた複数の極性反転領域を形成する工程と、半導体基板の上に各極性反転領域を含む全面にわたってIII-Ｖ族窒化物からなる半導体層を形成する工程と、半導体層及び半導体基板における各極性反転領域の周囲に第２の不純物を選択的に導入して、半導体層から半導体基板に至る絶縁性を有する素子分離領域を形成することにより、各極性反転領域の上にそれぞれが半導体層に活性層を含む複数の素子形成領域を形成する工程と、各素子形成領域の上に電極をそれぞれ形成することにより、複数の半導体素子を形成する工程と、複数の半導体素子の上に各半導体素子同士を電気的に接続する配線を形成する工程とを備えていることを特徴とする。 According to the first method for manufacturing a semiconductor device of the present invention, the first impurity of the second conductivity type is selectively introduced into the semiconductor substrate of the first conductivity type so that the first semiconductor device is spaced apart from each other above the semiconductor substrate. A step of forming a plurality of polarity reversal regions, a step of forming a semiconductor layer made of a group III-V nitride over the entire surface including each polarity reversal region on the semiconductor substrate, and each polarity reversal region in the semiconductor layer and the semiconductor substrate By selectively introducing a second impurity around the substrate to form an isolation region having an insulating property from the semiconductor layer to the semiconductor substrate, an active layer is formed on the semiconductor layer on each polarity inversion region. A step of forming a plurality of element formation regions, a step of forming a plurality of semiconductor elements by forming electrodes on each of the element formation regions, and a step of electrically connecting each semiconductor element on the plurality of semiconductor elements. And a step of forming a wiring to be electrically connected.

第１の半導体装置の製造方法によると、半導体層及び半導体基板における各極性反転領域の間に第２の不純物を選択的に導入して、半導体層から半導体基板に至る絶縁性を有する複数の素子分離領域を形成することにより、III-Ｖ族窒化物からなる半導体層に活性層を含む各素子形成領域を独立に形成できる。その上、各活性層は半導体基板に形成された極性反転領域の上にそれぞれ選択的に形成されるため、各半導体素子は、半導体基板と極性反転領域とのｐｎ接合により生じる空乏層によって、半導体基板の内部においても電気的に絶縁される。このため、各半導体素子を配線により電気的に接続し且つ高電圧で動作をさせても、半導体基板を介した半導体素子同士に生じるリーク電流を極めて小さく抑えることが可能となる。 According to the first method for manufacturing a semiconductor device, a plurality of elements having insulating properties from the semiconductor layer to the semiconductor substrate by selectively introducing the second impurity between the polarity inversion regions in the semiconductor layer and the semiconductor substrate By forming the isolation region, each element formation region including the active layer in the semiconductor layer made of III-V nitride can be formed independently. In addition, since each active layer is selectively formed on a polarity inversion region formed on the semiconductor substrate, each semiconductor element is formed by a depletion layer generated by a pn junction between the semiconductor substrate and the polarity inversion region. It is also electrically insulated inside the substrate. For this reason, even if each semiconductor element is electrically connected by wiring and is operated at a high voltage, the leakage current generated between the semiconductor elements via the semiconductor substrate can be suppressed to an extremely small level.

第１の半導体装置の製造方法は、III-Ｖ族窒化物からなる半導体層を形成する工程よりも前に、半導体基板に前記各極性反転領域の位置を識別する識別印を形成する工程をさらに備え、複数の素子形成領域を形成する工程において、各極性反転領域の間に各素子分離領域を選択的に形成する際に、識別印により、半導体基板における各極性反転領域の位置を識別することが好ましい。このようにすると、III-Ｖ族窒化物半導体からなる活性層を含む半導体層を形成した後に、該半導体層からなる素子形成領域と極性反転領域との位置合わせを容易に行なうことができる。 The manufacturing method of the first semiconductor device further includes a step of forming an identification mark for identifying the position of each polarity inversion region on the semiconductor substrate before the step of forming the semiconductor layer made of group III-V nitride. And, in the step of forming a plurality of element formation regions, when each element isolation region is selectively formed between each polarity inversion region, the position of each polarity inversion region on the semiconductor substrate is identified by an identification mark Is preferred. In this way, after forming a semiconductor layer including an active layer made of a group III-V nitride semiconductor, it is possible to easily align the element forming region made of the semiconductor layer and the polarity inversion region.

本発明に係る第２の半導体装置は、主面から内部に間隔をおいて形成された埋め込み絶縁層を有する半導体基板と、半導体基板の上に互いに間隔をおいて形成され、それぞれがIII-Ｖ族窒化物半導体からなる独立した活性層を有する複数の半導体素子と、各半導体素子同士を電気的に接続する配線とを備えていることを特徴とする。 A second semiconductor device according to the present invention includes a semiconductor substrate having a buried insulating layer formed at an interval from the main surface and an interval between the semiconductor substrate and the semiconductor substrate. The semiconductor device includes a plurality of semiconductor elements each having an independent active layer made of a group nitride semiconductor, and a wiring for electrically connecting the semiconductor elements to each other.

第２の半導体装置によると、半導体基板の上に互いに間隔をおいて形成され、それぞれがIII-Ｖ族窒化物半導体からなる独立した活性層を有する複数の半導体素子が埋め込み絶縁層を有する半導体基板上に形成されるため、各半導体素子を電気的に接続した集積回路であっても、高電圧動作が可能となる。 According to the second semiconductor device, a semiconductor substrate in which a plurality of semiconductor elements each having an independent active layer made of a group III-V nitride semiconductor and having a buried insulating layer are formed on the semiconductor substrate at intervals. Since it is formed above, even an integrated circuit in which semiconductor elements are electrically connected can operate at a high voltage.

第２の半導体装置において、各半導体素子はそれぞれ少なくとも１つの端子を有し、複数の半導体素子のうちの少なくとも１つは、端子が半導体基板における埋め込み絶縁層の上側部分と電気的に接続されていることが好ましい。このようにすると、埋め込み絶縁層上の半導体層が半導体層素子の端子と同一の電位となって、フィールドプレートとして機能するため、各半導体素子が電気的に接続されても、より高電圧動作が可能となる。 In the second semiconductor device, each semiconductor element has at least one terminal, and at least one of the plurality of semiconductor elements is electrically connected to an upper portion of the buried insulating layer in the semiconductor substrate. Preferably it is. In this case, since the semiconductor layer on the buried insulating layer has the same potential as the terminal of the semiconductor layer element and functions as a field plate, even if each semiconductor element is electrically connected, higher voltage operation is possible. It becomes possible.

第２の半導体装置において、各半導体素子はそれぞれ少なくとも１つの端子を有し、複数の半導体素子のうちの少なくとも１つは、端子が半導体基板における埋め込み絶縁層の下側部分と電気的に接続されていることが好ましい。このようにすると、半導体基板の埋め込み絶縁層の下側の半導体層の電位を共通化することが可能となるため、配線抵抗をより低減することが可能となる。その上、埋め込み絶縁層の下側の半導体層はフィールドプレートとして機能するので、各半導体素子が電気的に接続されても、より高電圧動作が可能となる。 In the second semiconductor device, each semiconductor element has at least one terminal, and at least one of the plurality of semiconductor elements is electrically connected to a lower portion of the buried insulating layer in the semiconductor substrate. It is preferable. In this way, the potential of the semiconductor layer below the buried insulating layer of the semiconductor substrate can be made common, so that the wiring resistance can be further reduced. In addition, since the semiconductor layer below the buried insulating layer functions as a field plate, higher voltage operation is possible even if each semiconductor element is electrically connected.

第２の半導体装置は、半導体基板における各半導体素子の周囲に形成された絶縁性の素子分離領域をさらに備えていることが好ましい。このようにすると、半導体素子同士の間の耐圧がより高くなるため、半導体装置のより高電圧動作が可能となる。 The second semiconductor device preferably further includes an insulating element isolation region formed around each semiconductor element in the semiconductor substrate. In this case, the withstand voltage between the semiconductor elements becomes higher, so that the semiconductor device can operate at a higher voltage.

本発明に係る第２の半導体装置の製造方法は、主面から内部に間隔をおいて形成された埋め込み絶縁層を有し、導電性を有する半導体基板の上にIII-Ｖ族窒化物からなる半導体層を形成する工程と、半導体層及び半導体基板に対して不純物を選択的に導入して、埋め込み絶縁層に至る絶縁性を有する素子分離領域を形成することにより、半導体基板の上にそれぞれが半導体層に活性層を含む複数の素子形成領域を形成する工程と、各素子形成領域の上に電極をそれぞれ形成することにより、複数の半導体素子を形成する工程と、複数の半導体素子の上に各半導体素子同士を電気的に接続する配線を形成する工程とを備えていることを特徴とする。 The second method for manufacturing a semiconductor device according to the present invention includes a buried insulating layer formed at an interval from the main surface to the inside, and is made of III-V nitride on a conductive semiconductor substrate. A step of forming a semiconductor layer, and selectively introducing impurities into the semiconductor layer and the semiconductor substrate to form an isolation region having an insulating property reaching the buried insulating layer, whereby each of the semiconductor layer and the semiconductor substrate is formed on the semiconductor substrate; Forming a plurality of element formation regions including an active layer in a semiconductor layer; forming a plurality of semiconductor elements by forming electrodes on each element formation region; and forming a plurality of semiconductor elements on the plurality of semiconductor elements. And a step of forming a wiring for electrically connecting the semiconductor elements to each other.

第２の半導体装置の製造方法によると、埋め込み絶縁層を有する半導体基板に対して不純物を選択的に導入して、埋め込み絶縁層に至る絶縁性を有する複数の素子分離領域を形成することにより、それぞれがIII-Ｖ族窒化物からなる半導体層に活性層を含む複数の素子形成領域を独立して形成するため、各半導体素子を電気的に接続した集積回路であっても、高電圧動作が可能となる。 According to the second method for manufacturing a semiconductor device, by selectively introducing impurities into a semiconductor substrate having a buried insulating layer, and forming a plurality of element isolation regions having insulating properties reaching the buried insulating layer, A plurality of element formation regions including an active layer are independently formed in a semiconductor layer made of a group III-V nitride. Therefore, even in an integrated circuit in which each semiconductor element is electrically connected, high voltage operation is possible. It becomes possible.

本発明に係る半導体装置及びその製造方法によると、それぞれがIII-Ｖ族窒化物半導体からなる独立した活性層を含み且つ互いに電気的に接続された複数の半導体素子を有する半導体装置を導電性を持つ半導体基板上に集積化することが可能となる。 According to the semiconductor device and the method of manufacturing the same according to the present invention, the semiconductor device having a plurality of semiconductor elements each including an independent active layer made of a group III-V nitride semiconductor and electrically connected to each other is made conductive. It can be integrated on a semiconductor substrate.

（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。 (First embodiment)
A first embodiment of the present invention will be described with reference to the drawings.

図１（ａ）及び図１（ｂ）は本発明の第１の実施形態に係る半導体装置であって、２つの高出力ＨＦＥＴを集積化した半導体装置を示し、（ａ）は平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面構成を示している。 1A and 1B show a semiconductor device according to the first embodiment of the present invention, which shows a semiconductor device in which two high-power HFETs are integrated, and FIG. 1A shows a planar configuration. (B) has shown the cross-sectional structure in the Ib-Ib line | wire of (a).

図１（ｂ）に示すように、例えば、ｎ型シリコン（Ｓｉ）からなる半導体基板１１の上部には、それぞれ導電型がｐ型の第１の極性反転領域１２Ａ及び第２の極性反転領域１２Ｂが互いに間隔をおいて形成されている。各極性反転領域１２Ａ、１２Ｂの底面及び側面は、それぞれ各極性反転領域１２Ａ、１２Ｂよりもｐ型の不純物濃度が低いｐ型低濃度不純物領域１３により覆われている。このｐ型低濃度不純物領域１３を設けることにより、半導体装置に高電圧を印加した際には、より広い空乏層が半導体基板１１中に広がるため、極性反転領域のみの場合と比べて耐圧が２０％程度向上する。 As shown in FIG. 1B, for example, on the upper part of the semiconductor substrate 11 made of n-type silicon (Si), the first polarity inversion region 12A and the second polarity inversion region 12B each having a p-type conductivity type. Are formed at intervals. The bottom and side surfaces of each polarity inversion region 12A, 12B are covered with a p-type low concentration impurity region 13 having a p-type impurity concentration lower than that of each polarity inversion region 12A, 12B. By providing this p-type low-concentration impurity region 13, when a high voltage is applied to the semiconductor device, a wider depletion layer spreads in the semiconductor substrate 11. % Improvement.

図１（ａ）及び図１（ｂ）に示すように、半導体基板１１の主面上には、それぞれが複数のIII-Ｖ族窒化物半導体が積層されてなる第１の活性層１４Ａ及び第２の活性層１４Ｂが、第１の極性反転領域１２Ａ及び第２の極性反転領域１２Ｂの上にそれぞれ形成されている。 As shown in FIG. 1A and FIG. 1B, on the main surface of the semiconductor substrate 11, a first active layer 14A and a first active layer 14A each formed by laminating a plurality of group III-V nitride semiconductors. Two active layers 14B are formed on the first polarity inversion region 12A and the second polarity inversion region 12B, respectively.

ここで、図２に第１の活性層１４Ａ及び第２の活性層１４Ｂの詳細構成を示す。各活性層１４Ａ、１４Ｂは、基板側から順次エピタキシャル成長した、厚さが約５０ｎｍの窒化アルミニウム（ＡｌＮ）からなる初期バッファ層１４１と、それぞれの厚さが２５ｎｍの窒化ガリウム（ＧａＮ）層１４２と窒化アルミニウム（ＡｌＮ）層１４３とを交互に１５層ずつ積層されてなる超格子層と、厚さが１μｍのチャネル層１４４とを含む。ここでは、超格子層がＧａＮ系材料に固有の高い耐圧を保証している。 Here, FIG. 2 shows a detailed configuration of the first active layer 14A and the second active layer 14B. Each of the active layers 14A and 14B is epitaxially grown sequentially from the substrate side, and an initial buffer layer 141 made of aluminum nitride (AlN) having a thickness of about 50 nm, a gallium nitride (GaN) layer 142 having a thickness of 25 nm, and a nitride layer. It includes a superlattice layer in which 15 aluminum (AlN) layers 143 are alternately stacked, and a channel layer 144 having a thickness of 1 μm. Here, the superlattice layer guarantees a high breakdown voltage inherent to the GaN-based material.

図１（ａ）及び図１（ｂ）に示すように、第１の活性層１４Ａの上には、第１のゲート電極１５Ａとその両側に間隔をおいて第１のソース電極１６Ａ及び第１のドレイン電極１７Ａとが形成されており、第２の活性層１４Ｂの上には、第２のゲート電極１５Ｂとその両側に間隔をおいて第２のソース電極１６Ｂ及び第２のドレイン電極１７Ｂとが形成されている。このように、半導体基板１１上には、第１の活性層１４Ａを含む第１のＨＦＥＴ１０Ａと、第２の活性層１４Ｂを含む第２のＨＦＥＴ１０Ｂとが構成されている。ここでは、第１のＨＦＥＴ１０Ａの第１のドレイン電極１７Ａと、第２のＨＦＥＴ１０Ｂの第２のドレイン電極１７Ｂとは、互いに隣接して形成されている。 As shown in FIGS. 1A and 1B, on the first active layer 14A, the first gate electrode 15A and the first source electrode 16A and the first source electrode are spaced on both sides. The second drain electrode 17A is formed on the second active layer 14B, the second gate electrode 15B, and the second source electrode 16B and the second drain electrode 17B on both sides of the second gate electrode 15B. Is formed. Thus, on the semiconductor substrate 11, the first HFET 10A including the first active layer 14A and the second HFET 10B including the second active layer 14B are configured. Here, the first drain electrode 17A of the first HFET 10A and the second drain electrode 17B of the second HFET 10B are formed adjacent to each other.

各ＨＦＥＴ１０Ａ、１０Ｂの周囲には、これらを互いに絶縁する絶縁性の素子分離領域１８が形成されている。素子分離領域１８の底部は、第１の活性層１４Ａ及び第２の活性層１４Ｂの底部と同等の深さにまで達しており、各ＨＦＥＴ１０Ａ、１０Ｂは半導体基板１１中においても、良好な素子分離特性を示す。 An insulating element isolation region 18 is formed around each HFET 10A, 10B to insulate them from each other. The bottom portion of the element isolation region 18 reaches the same depth as the bottom portions of the first active layer 14A and the second active layer 14B. Show properties.

素子分離領域１８の上には各ＨＦＥＴ１０Ａ、１０Ｂを含む全面にわたって、例えば膜厚が３００ｎｍの窒化シリコン（Ｓｉ₃Ｎ₄）からなる層間絶縁膜２０が形成されている。層間絶縁膜２０における第１のソース電極１６Ａ側の領域には、層間絶縁膜２０及び素子分離領域１８を貫通して半導体基板１１と接続される第１のコンタクト２１Ａが形成されている。また、層間絶縁膜２０における第２のソース電極１６Ｂ側の領域には、層間絶縁膜２０及び素子分離領域１８を貫通して半導体基板１１と接続される第２のコンタクト２１Ｂが形成されている。 An interlayer insulating film 20 made of, for example, silicon nitride (Si ₃ N ₄ ) having a thickness of 300 nm is formed on the element isolation region 18 over the entire surface including the HFETs 10A and 10B. In the region on the first source electrode 16A side in the interlayer insulating film 20, a first contact 21A that penetrates the interlayer insulating film 20 and the element isolation region 18 and is connected to the semiconductor substrate 11 is formed. A second contact 21 B that penetrates the interlayer insulating film 20 and the element isolation region 18 and is connected to the semiconductor substrate 11 is formed in a region on the second source electrode 16 B side in the interlayer insulating film 20.

層間絶縁膜２０の上には、第１のコンタクト２１Ａと第１のソース電極１６Ａとを接続する配線２２、第１のドレイン電極１７Ａと第２のゲート電極１５Ｂとを接続する配線２２及び第２のコンタクト２１Ｂと第２のソース電極１６Ｂとを接続する配線２２等がそれぞれ形成されている。 On the interlayer insulating film 20, a wiring 22 that connects the first contact 21A and the first source electrode 16A, a wiring 22 that connects the first drain electrode 17A and the second gate electrode 15B, and a second A wiring 22 for connecting the contact 21B and the second source electrode 16B is formed.

図３に本発明の第１の実施形態に係る半導体装置と従来の半導体装置における素子間のリーク電流の比較を示す。本発明に係る半導体装置は、３００Ｖ以上の高電圧を印加した時点において、リーク電流が従来の半導体装置と比べて２桁以上も小さく、高耐圧化が実現されていることが分かる。 FIG. 3 shows a comparison of leakage current between elements in the semiconductor device according to the first embodiment of the present invention and the conventional semiconductor device. It can be seen that the semiconductor device according to the present invention has a leakage current that is two or more orders of magnitude smaller than that of a conventional semiconductor device when a high voltage of 300 V or higher is applied, thereby realizing a high breakdown voltage.

以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。 Hereinafter, a method of manufacturing the semiconductor device configured as described above will be described with reference to the drawings.

図４（ａ）〜図４（ｃ）、図５（ａ）〜図５（ｃ）、図６（ａ）及び図６（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。 4 (a) to 4 (c), 5 (a) to 5 (c), 6 (a), and 6 (b) are diagrams for manufacturing a semiconductor device according to the first embodiment of the present invention. The cross-sectional structure of the process order of the method is shown.

まず、図４（ａ）に示すように、ｎ型シリコンからなる半導体基板１１の出面上に、第１のレジスト膜を塗布し、その後、リソグラフィ法により、第１のレジスト膜から複数のｐ型低濃度不純物領域を形成する領域にそれぞれ開口部を持つ第１のレジストパターン６１を形成する。続いて、形成した第１のレジストパターン６１をマスクとして、ホウ素（Ｂ）を含む第１のイオンビーム７１を加速エネルギー５０ｋｅＶで、ドーズ量が１×１０¹²ｃｍ^-2の注入条件でイオン注入して、半導体基板１１の上部に複数のｐ型低濃度不純物領域１３を形成する。 First, as shown in FIG. 4A, a first resist film is applied on the exit surface of the semiconductor substrate 11 made of n-type silicon, and then a plurality of p-types are formed from the first resist film by lithography. First resist patterns 61 each having an opening are formed in regions where low concentration impurity regions are to be formed. Subsequently, using the formed first resist pattern 61 as a mask, a first ion beam 71 containing boron (B) is ion-implanted under an implantation condition of an acceleration energy of 50 keV and a dose of 1 × 10 ¹² cm ^−2. Thus, a plurality of p-type low concentration impurity regions 13 are formed on the semiconductor substrate 11.

次に、図４（ｂ）に示すように、第１のレジストパターン６１を除去した後、半導体基板１１の主面上に第２のレジス膜を塗布する。続いて、リソグラフィ法により、第２のレジス膜から、半導体基板の主面における各ｐ型低濃度不純物領域１３の内側であって、極性反転領域を形成する領域にそれぞれ開口部を持つ第２のレジストパターン６２を形成する。続いて、形成した第２のレジストパターン６２をマスクとして、ホウ素（Ｂ）を含む第２のイオンビーム７２を加速エネルギー５０ｋｅＶで、ドーズ量が１×１０¹³ｃｍ^-2の注入条件でイオン注入して、半導体基板１１における各ｐ型低濃度不純物領域１３の内側にそれぞれｐ型の第１の極性反転領域１２Ａ及び第２の極性反転領域１２Ｂを形成する。 Next, as shown in FIG. 4B, after removing the first resist pattern 61, a second resist film is applied on the main surface of the semiconductor substrate 11. Subsequently, by lithography, the second resist film has second openings each having an opening in a region where the polarity inversion region is formed, inside each p-type low concentration impurity region 13 on the main surface of the semiconductor substrate. A resist pattern 62 is formed. Subsequently, using the formed second resist pattern 62 as a mask, a second ion beam 72 containing boron (B) is ion-implanted under an implantation condition of an acceleration energy of 50 keV and a dose of 1 × 10 ¹³ cm ^−2. Thus, the p-type first polarity inversion region 12A and the second polarity inversion region 12B are formed inside the p-type low-concentration impurity regions 13 in the semiconductor substrate 11, respectively.

次に、図４（ｃ）に示すように、第２のレジストパターン６２を除去した後、半導体基板１１の主面における各極性反転領域１２Ａ、１２ｂ及びｐ型低濃度不純物領域１３が形成されていない領域に、塩素（Ｃｌ₂ ）を主成分とするエッチングガスを用いたドライエッチングにより、次工程のＧａＮ系半導体層から活性層（素子形成領域）を形成する際の露光工程に用いるアラインメント用の識別印として凹状の刻印１１ａを形成する。このとき、基板主面における刻印１１ａの形成領域を除く領域は膜厚が２μｍ〜３μｍの第３のレジスト膜（図示せず）で覆って保護しておく。 Next, as shown in FIG. 4C, after removing the second resist pattern 62, the polarity inversion regions 12A and 12b and the p-type low concentration impurity region 13 on the main surface of the semiconductor substrate 11 are formed. For the alignment process used in the exposure process when forming the active layer (element formation area) from the GaN-based semiconductor layer in the next process by dry etching using an etching gas containing chlorine (Cl ₂ ) as a main component in a non-existing area A concave stamp 11a is formed as an identification mark. At this time, the region other than the region where the marking 11a is formed on the main surface of the substrate is covered and protected by a third resist film (not shown) having a thickness of 2 μm to 3 μm.

次に、図５（ａ）に示すように、化学的気相堆積（ＣＶＤ）法により、第３のレジスト膜をマスクとして、酸化シリコンからなる保護膜６３を、刻印１１ａを埋めると共に該刻印１１ａの上に２μｍ程度の厚さに成膜する。続いて、第３のレジスト膜を除去した後、有機金属気相成長（ＭＯＣＶＤ）法により、各極性反転領域１２Ａ、１２ｂ及びｐ型低濃度不純物領域１３を含む半導体基板１１の上に、III-Ｖ族窒化物からなる半導体層１４をエピタキシャル成長により形成する。 Next, as shown in FIG. 5A, a protective film 63 made of silicon oxide is embedded in the inscription 11a and the inscription 11a by a chemical vapor deposition (CVD) method using the third resist film as a mask. A film having a thickness of about 2 μm is formed on the substrate. Subsequently, after removing the third resist film, the metal substrate is formed on the semiconductor substrate 11 including the polarity inversion regions 12A and 12b and the p-type low concentration impurity region 13 by a metal organic chemical vapor deposition (MOCVD) method. A semiconductor layer 14 made of a group V nitride is formed by epitaxial growth.

次に、図５（ｂ）に示すように、刻印１１ａによりマスクの位置合わせ（アラインメント）を行なった後、半導体層１４における半導体基板１１のｐ型低濃度不純物領域１３同士の間に、加速エネルギーが５００ｋｅＶで、ドーズ量が１×１０¹⁴ｃｍ^-2のホウ素（Ｂ）を含む第３のイオンビーム７３を選択的にイオン注入することにより、半導体層１４におけるｐ型低濃度不純物領域１３の間に絶縁性の素子分離領域１８を形成する。これにより、半導体層１４から、各極性反転領域１２Ａ、１２Ｂの上に、それぞれIII-Ｖ族窒化物からなる第１の活性層１４Ａ及び第２の活性層１４Ｂが独立して形成される。なお、ここでは、刻印１１ａは図示していない。 Next, as shown in FIG. 5B, after aligning the mask with the marking 11a, the acceleration energy between the p-type low-concentration impurity regions 13 of the semiconductor substrate 11 in the semiconductor layer 14 is obtained. Is selectively ion-implanted with a third ion beam 73 containing boron (B) having a dose of 1 × 10 ¹⁴ cm ⁻² and a dose of 1 × 10 ¹⁴ cm ^−2. Insulating element isolation regions 18 are formed. As a result, the first active layer 14A and the second active layer 14B made of III-V nitride are formed independently from the semiconductor layer 14 on the polarity inversion regions 12A and 12B. Here, the stamp 11a is not shown.

次に、図５（ｃ）に示すように、リソグラフィ法により、素子分離領域１８を含め各活性層１４Ａ、１４Ｂの上に、各ソース電極及び各ドレイン電極の形成領域にそれぞれ開口部を持つ第４のレジストパターン（図示せず）を形成する。その後、例えば真空蒸着法又はスパッタ法等により、形成した第４のレジストパターンをマスクとして、チタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体からなる第１の金属膜を成膜する。その後、第４のレジストパターンを除去する、いわゆるリフトオフ法により、第１の活性層１４及び第２の活性層１４Ｂの上に、それぞれオーミック性の第１のソース電極１６Ａ及び第１のドレイン電極１７Ａ並びに第２のソース電極１６Ｂ及び第２のドレイン電極１７Ｂを形成する。続いて、リソグラフィ法により、素子分離領域１８を含め各活性層１４Ａ、１４Ｂの上に、各ゲート電極形成領域に開口部を持つ第５のレジストパターン（図示せず）を形成する。その後、例えば真空蒸着法等により、形成した第５のレジストパターンをマスクとして、パラジウム（Ｐｄ）からなる第２の金属膜を成膜する。その後、第５のレジストパターンを除去するリフトオフ法により、第１の活性層１４及び第２の活性層１４Ｂの上に、それぞれショットキ性の第１のゲート電極１５Ａ及び第２のゲート電極１５Ｂを形成する。これにより、第１の活性層１４Ａを含む第１のＨＦＥＴ１０Ａと、第２の活性層１４Ｂを含む第２のＨＦＥＴ１０Ｂが形成される。 Next, as shown in FIG. 5C, the first electrode having the source electrode and the drain electrode is formed on each of the active layers 14A and 14B including the element isolation region 18 by lithography. 4 resist patterns (not shown) are formed. Thereafter, a first metal film made of a laminated body of titanium (Ti) and aluminum (Al) is formed by using the formed fourth resist pattern as a mask, for example, by vacuum evaporation or sputtering. Thereafter, ohmic first source electrode 16A and first drain electrode 17A are formed on first active layer 14 and second active layer 14B, respectively, by a so-called lift-off method that removes the fourth resist pattern. In addition, the second source electrode 16B and the second drain electrode 17B are formed. Subsequently, a fifth resist pattern (not shown) having an opening in each gate electrode formation region is formed on each active layer 14A, 14B including the element isolation region 18 by lithography. Thereafter, a second metal film made of palladium (Pd) is formed by, for example, vacuum deposition using the formed fifth resist pattern as a mask. Thereafter, a Schottky first gate electrode 15A and a second gate electrode 15B are formed on the first active layer 14 and the second active layer 14B, respectively, by a lift-off method for removing the fifth resist pattern. To do. As a result, the first HFET 10A including the first active layer 14A and the second HFET 10B including the second active layer 14B are formed.

次に、図６（ａ）に示すように、ＣＶＤ法により、第１のＨＦＥＴ１０Ａ及び第２のＨＦＥＴ１０Ｂを覆うように、膜厚が３００ｎｍの窒化シリコン（Ｓｉ₃Ｎ₄）よりなる層間絶縁膜２０を堆積する。続いて、リソグラフィ法及びフルオロカーボンを主成分とするエッチングガスを用いたドライエッチング法により、層間絶縁膜２０に、コンタクト形成領域並びに各ゲート電極１５Ａ、１５Ｂ、各ソース電極１６Ａ、１６Ｂ及び各ドレイン電極１７Ａ、１７Ｂと配線との接続部を露出する開口部をそれぞれ形成する。続いて、リソグラフィ法及び塩素を用いたドライエッチング法により、素子分離領域１８に各ＨＦＥＴ１０Ａ、１０Ｂの基板コンタクト形成用のコンタクトホール１８ａをそれぞれ半導体基板１１を露出するように形成する。 Next, as shown in FIG. 6A, an interlayer insulating film 20 made of silicon nitride (Si ₃ N ₄ ) having a thickness of 300 nm so as to cover the first HFET 10A and the second HFET 10B by a CVD method. To deposit. Subsequently, the contact formation region, the gate electrodes 15A and 15B, the source electrodes 16A and 16B, and the drain electrodes 17A are formed on the interlayer insulating film 20 by lithography and dry etching using an etching gas containing fluorocarbon as a main component. , 17B and an opening for exposing a connection portion between the wirings is formed. Subsequently, contact holes 18a for forming substrate contacts of the HFETs 10A and 10B are formed in the element isolation region 18 so as to expose the semiconductor substrate 11 by lithography and dry etching using chlorine.

次に、図６（ｂ）に示すように、リソグラフィ法により、層間絶縁膜２０の上に各コンタクトホール１８ａ、各ゲート電極１５Ａ、１５Ｂの一端部、各ソース電極１６Ａ、１６Ｂ及各ドレイン電極１７Ａ、１７Ｂを露出する第６のレジストパターン（図示せず）を形成する。続いて、めっき法により、第６のレジストパターンをマスクとして配線形成用のチタン（Ｔｉ）と金（Ａｕ）とからなる金属膜を堆積し、各コンタクト２１Ａ、２１Ｂ及び配線２２をそれぞれ形成する。 Next, as shown in FIG. 6B, each contact hole 18a, one end of each gate electrode 15A, 15B, each source electrode 16A, 16B, and each drain electrode 17A are formed on the interlayer insulating film 20 by lithography. , 17B are exposed to form a sixth resist pattern (not shown). Subsequently, a metal film made of titanium (Ti) and gold (Au) for wiring formation is deposited by plating using the sixth resist pattern as a mask to form the contacts 21A and 21B and the wiring 22, respectively.

なお、半導体基板１１は、ｎ型に代えてｐ型の半導体基板を用いてもよい。 The semiconductor substrate 11 may be a p-type semiconductor substrate instead of the n-type.

（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。 (Second Embodiment)
Hereinafter, a second embodiment of the present invention will be described with reference to the drawings.

図７は本発明の第２の実施形態に係る半導体装置であって、２つの高出力ＨＦＥＴを集積化した半導体装置の断面構成を示している。なお、平面構成は、図１（ｂ）に示した第１の実施形態に係る半導体装置と同等である。また、図７において、図１に示した同一の部材には同一の符号を付すことにより説明を省略する。 FIG. 7 shows a cross-sectional configuration of a semiconductor device according to the second embodiment of the present invention, in which two high-power HFETs are integrated. The planar configuration is the same as that of the semiconductor device according to the first embodiment shown in FIG. In FIG. 7, the same members as shown in FIG.

第１の実施形態においては、III-Ｖ族窒化物半導体層１４をエピタキシャル成長する基板にｎ型シリコンからなる半導体基板１１を用いたが、図７に示すように、第２の実施形態においては、ｎ型上部シリコン層３０ａ、埋め込み酸化層３０ｂ及びｎ型下部シリコン層３０ｃからなるｎ型のＳＯＩ基板３１を用いる構成とする。 In the first embodiment, the semiconductor substrate 11 made of n-type silicon is used as the substrate on which the group III-V nitride semiconductor layer 14 is epitaxially grown. However, in the second embodiment, as shown in FIG. An n-type SOI substrate 31 including an n-type upper silicon layer 30a, a buried oxide layer 30b, and an n-type lower silicon layer 30c is used.

具体的には、ＳＯＩ基板３１は、厚さが０．２μｍのｎ型上部シリコン層３０ａと、該ｎ型上部シリコン層３０ａの下側に形成された厚さが１００ｎｍの酸化シリコンからなる埋め込み酸化層３０ｂと、該埋め込み酸化層３０ｂの下側に形成されたｎ型下部シリコン層３０ｃとを有している。 More specifically, the SOI substrate 31 includes a buried oxide made of an n-type upper silicon layer 30a having a thickness of 0.2 μm and silicon oxide having a thickness of 100 nm formed below the n-type upper silicon layer 30a. It has a layer 30b and an n-type lower silicon layer 30c formed under the buried oxide layer 30b.

ｎ型上部シリコン層３０ａにおける、第１のＨＦＥＴ１０Ａ及び第２のＨＦＥＴ１０Ｂの下側には、第１のｐ型低濃度不純物領域３２Ａ及び第２のｐ型低濃度不純物領域３２Ｂが、それぞれ埋め込み酸化層３０ｂと接するように形成されている。 In the n-type upper silicon layer 30a, below the first HFET 10A and the second HFET 10B, the first p-type low concentration impurity region 32A and the second p-type low concentration impurity region 32B are buried oxide layers, respectively. It is formed in contact with 30b.

第２の実施形態においては、素子分離領域１８は埋め込み酸化層３０ｂにまで到達している。これにより、両ＨＦＥＴ１０Ａ、１０Ｂは、ＳＯＩ基板３１中においても良好な素子分離特性を示す。 In the second embodiment, the element isolation region 18 reaches the buried oxide layer 30b. Thus, both HFETs 10A and 10B exhibit good element isolation characteristics even in the SOI substrate 31.

第１のコンタクト２１Ａ及び第２のコンタクト２１Ｂはそれぞれ埋め込み酸化層３０ｂを貫通してｎ型下部シリコン層３０ｃにまで到達している。 The first contact 21A and the second contact 21B each penetrate the buried oxide layer 30b and reach the n-type lower silicon layer 30c.

なお、素子分離領域１８の下端部をＳＯＩ基板３１のｎ型上部シリコン層３０ａ内に留め、各コンタクト２１Ａ、２１Ｂをｎ型上部シリコン層３０ａと接触させる構成としても良い。このようにしても、ｎ型上部シリコン層３０ａが各ＨＦＥＴ１０Ａ、１０Ｂのソース電極１６Ａ、１６Ｂと同一の電位となって、フィールドプレートとして機能するため、各ＨＦＥＴ１０Ａ、１０Ｂが電気的に接続されても、高電圧動作を行なえるようになる。 Note that the lower end portion of the element isolation region 18 may be held in the n-type upper silicon layer 30a of the SOI substrate 31, and the contacts 21A and 21B may be in contact with the n-type upper silicon layer 30a. Even in this case, since the n-type upper silicon layer 30a has the same potential as the source electrodes 16A and 16B of the HFETs 10A and 10B and functions as a field plate, the HFETs 10A and 10B are electrically connected. High voltage operation can be performed.

図８に本発明の第２の実施形態に係る半導体装置と従来の半導体装置における素子間のリーク電流の比較を示す。本発明に係る半導体装置は、３００Ｖ以上の高電圧を印加した時点において、リーク電流が従来の半導体装置と比べて３桁以上も小さく、より一層の高耐圧化が実現されていることが分かる。 FIG. 8 shows a comparison of leakage current between elements in the semiconductor device according to the second embodiment of the present invention and the conventional semiconductor device. It can be seen that the semiconductor device according to the present invention has a leakage current that is three or more orders of magnitude smaller than that of the conventional semiconductor device when a high voltage of 300 V or higher is applied, and a higher breakdown voltage is realized.

図９（ａ）〜図９（ｃ）及び図１０（ａ）〜図１０（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。 FIG. 9A to FIG. 9C and FIG. 10A to FIG. 10C show cross-sectional structures in the order of steps of the semiconductor device manufacturing method according to the second embodiment of the present invention.

まず、図９（ａ）に示すように、ＳＯＩ基板３１のｎ型上部シリコン層３０ａの上に、第１のレジスト膜を塗布し、その後、リソグラフィ法により、第１のレジスト膜から複数のｐ型低濃度不純物領域を形成する領域にそれぞれ開口部を持つ第１のレジストパターン６１を形成する。続いて、形成した第１のレジストパターン６１をマスクとして、ホウ素（Ｂ）を含む第１のイオンビーム７４を加速エネルギー５０ｋｅＶで、ドーズ量が１×１０¹²ｃｍ^-2の注入条件でイオン注入して、ｎ型上部シリコン層３０ａに複数のｐ型低濃度不純物領域３２を形成する。なお、ｐ型低濃度不純物領域３２は必ずしも必要ではないが、ｐ型低濃度不純物領域３２を設けると、半導体装置の耐圧がより向上するため好ましい。 First, as shown in FIG. 9A, a first resist film is applied on the n-type upper silicon layer 30a of the SOI substrate 31, and then a plurality of p's are formed from the first resist film by lithography. First resist patterns 61 each having an opening are formed in regions where the low-concentration impurity regions are to be formed. Subsequently, using the formed first resist pattern 61 as a mask, a first ion beam 74 containing boron (B) is ion-implanted under an implantation condition of an acceleration energy of 50 keV and a dose of 1 × 10 ¹² cm ^−2. Thus, a plurality of p-type low concentration impurity regions 32 are formed in the n-type upper silicon layer 30a. Note that the p-type low-concentration impurity region 32 is not necessarily required, but it is preferable to provide the p-type low-concentration impurity region 32 because the breakdown voltage of the semiconductor device is further improved.

次に、図９（ｂ）に示すように、第１のレジストパターン６１を除去した後、リソグラフィ法により、半導体基板１１の主面の各ｐ型低濃度不純物領域３２Ａ、３２Ｂが形成されていない領域を露出する開口部を持つ第２のレジストパターン６４を形成する。続いて、形成した第２のレジストパターン６４をマスクとして、塩素を主成分とするエッチングガスを用いたドライエッチングにより、次工程のＧａＮ系半導体層から活性層（素子形成領域）を形成する際の露光工程に用いるアラインメント用の識別印として、ｎ型上部シリコン層３０ａに孔状の刻印３０ｄを形成する。 Next, as shown in FIG. 9B, after removing the first resist pattern 61, the p-type low-concentration impurity regions 32A and 32B on the main surface of the semiconductor substrate 11 are not formed by lithography. A second resist pattern 64 having an opening exposing the region is formed. Subsequently, when forming the active layer (element formation region) from the GaN-based semiconductor layer in the next step by dry etching using an etching gas containing chlorine as a main component using the formed second resist pattern 64 as a mask. As an identification mark for alignment used in the exposure process, a hole-shaped mark 30d is formed in the n-type upper silicon layer 30a.

次に、図９（ｃ）に示すように、ＣＶＤ法により、第２のレジストパターン６４をマスクとして、酸化シリコンからなる保護膜６３を、刻印３０ｄを埋めると共に該刻印３０ｄの上に２μｍ程度の厚さに成膜する。続いて、第２のレジストパターン６４を除去した後、ＭＯＣＶＤ法により、各ｐ型低濃度不純物領域３２Ａ、３２Ｂを含むＳＯＩ基板３１のｎ型上部シリコン層３０ａの上に、III-Ｖ族窒化物からなる半導体層１４をエピタキシャル成長により形成する。 Next, as shown in FIG. 9 (c), a protective film 63 made of silicon oxide is buried by the CVD method using the second resist pattern 64 as a mask to fill the marking 30d and about 2 μm on the marking 30d. A film is formed to a thickness. Subsequently, after removing the second resist pattern 64, a group III-V nitride is formed on the n-type upper silicon layer 30a of the SOI substrate 31 including the p-type low-concentration impurity regions 32A and 32B by MOCVD. A semiconductor layer 14 made of is formed by epitaxial growth.

次に、図１０（ａ）に示すように、刻印３０ｄによりマスクの位置合わせ（アラインメント）を行なった後、半導体層１４におけるｎ型上部シリコン層３０ａのｐ型低濃度不純物領域３２Ａ、３２Ｂ同士の間に、加速エネルギーが５００ｋｅＶで、ドーズ量が１×１０¹⁴ｃｍ^-2のホウ素（Ｂ）を含む第２のイオンビーム７５を選択的にイオン注入することにより、半導体層１４におけるｐ型低濃度不純物領域３２Ａ、３２Ｂの間に絶縁性の素子分離領域１８を形成する。これにより、半導体層１４から、各ｐ型低濃度不純物領域３２Ａ、３２Ｂの上に、それぞれIII-Ｖ族窒化物からなる第１の活性層１４Ａ及び第２の活性層１４Ｂが独立して形成される。なお、ここでは、刻印３０ｄは図示していない。 Next, as shown in FIG. 10A, after mask alignment (alignment) is performed using the marking 30d, the p-type low-concentration impurity regions 32A and 32B of the n-type upper silicon layer 30a in the semiconductor layer 14 are aligned. In the meantime, a second ion beam 75 containing boron (B) having an acceleration energy of 500 keV and a dose of 1 × 10 ¹⁴ cm ⁻² is selectively ion-implanted, whereby a p-type low concentration in the semiconductor layer 14 is obtained. An insulating element isolation region 18 is formed between the impurity regions 32A and 32B. As a result, the first active layer 14A and the second active layer 14B made of III-V nitride are formed independently from the semiconductor layer 14 on the p-type low-concentration impurity regions 32A and 32B. The Here, the marking 30d is not shown.

次に、図１０（ｂ）に示すように、第１の実施形態と同様に、リソグラフィ法及びリフトオフ法により、第１の活性層１４及び第２の活性層１４Ｂの上に、それぞれチタンとアルミニウムとの積層体からなる第１のソース電極１６Ａ及び第１のドレイン電極１７Ａ並びに第２のソース電極１６Ｂ及び第２のドレイン電極１７Ｂを形成する。続いて、リソグラフィ法及びリフトオフ法により、第１の活性層１４及び第２の活性層１４Ｂの上に、それぞれパラジウムからなる第１のゲート電極１５Ａ及び第２のゲート電極１５Ｂを形成する。これにより、第１の活性層１４Ａを含む第１のＨＦＥＴ１０Ａと、第２の活性層１４Ｂを含む第２のＨＦＥＴ１０Ｂが形成される。 Next, as shown in FIG. 10B, similarly to the first embodiment, titanium and aluminum are respectively formed on the first active layer 14 and the second active layer 14B by the lithography method and the lift-off method. The first source electrode 16A and the first drain electrode 17A, and the second source electrode 16B and the second drain electrode 17B are formed. Subsequently, a first gate electrode 15A and a second gate electrode 15B made of palladium are formed on the first active layer 14 and the second active layer 14B, respectively, by a lithography method and a lift-off method. As a result, the first HFET 10A including the first active layer 14A and the second HFET 10B including the second active layer 14B are formed.

次に、図１０（ｃ）に示すように、ＣＶＤ法により、第１のＨＦＥＴ１０Ａ及び第２のＨＦＥＴ１０Ｂを覆うように、膜厚が３００ｎｍの窒化シリコンからなる層間絶縁膜２０を堆積する。続いて、リソグラフィ法及びフルオロカーボンを主成分とするエッチングガスを用いたドライエッチング法により、層間絶縁膜２０に、コンタクト形成領域並びに各ゲート電極１５Ａ、１５Ｂ、各ソース電極１６Ａ、１６Ｂ及び各ドレイン電極１７Ａ、１７Ｂと配線との接続部を露出する開口部をそれぞれ形成する。続いて、リソグラフィ法及び塩素を用いたドライエッチング法により、素子分離領域１８に各ＨＦＥＴ１０Ａ、１０Ｂの基板コンタクト形成用のコンタクトホール１８ａをそれぞれＳＯＩ基板３１のｎ型下部シリコン層３０ｃを露出するように形成する。 Next, as shown in FIG. 10C, an interlayer insulating film 20 made of silicon nitride having a thickness of 300 nm is deposited by CVD to cover the first HFET 10A and the second HFET 10B. Subsequently, the contact formation region, the gate electrodes 15A and 15B, the source electrodes 16A and 16B, and the drain electrodes 17A are formed on the interlayer insulating film 20 by lithography and dry etching using an etching gas containing fluorocarbon as a main component. , 17B and an opening for exposing a connection portion between the wirings is formed. Subsequently, contact holes 18a for forming substrate contacts of the HFETs 10A and 10B are exposed in the element isolation regions 18 by the lithography method and the dry etching method using chlorine so that the n-type lower silicon layer 30c of the SOI substrate 31 is exposed. Form.

次に、リソグラフィ法、めっき法により、第１のコンタクト２１Ａ及び第２のコンタクト２１Ｂを形成すると共に、層間絶縁膜２０の上に各ゲート電極１５Ａ、１５Ｂの一端部、各ソース電極１６Ａ、１６Ｂ及各ドレイン電極１７Ａ、１７Ｂとそれぞれ接続される配線２２を形成して、図７に示す半導体装置を得る。 Next, the first contact 21A and the second contact 21B are formed by lithography and plating, and one end of each gate electrode 15A, 15B, each source electrode 16A, 16B, and A wiring 22 connected to each of the drain electrodes 17A and 17B is formed to obtain the semiconductor device shown in FIG.

なお、ＳＯＩ基板３１は、ｎ型に代えてｐ型の上部シリコン層及び下部シリコン層を有するＳＯＩ基板を用いてもよい。 The SOI substrate 31 may be an SOI substrate having a p-type upper silicon layer and a lower silicon layer instead of the n-type.

また、第１及び第２の各実施形態において、第１の活性層１４Ａ及び第２の活性層１４Ｂの少なくともチャネル層１４４及び超格子層のＧａＮ層１４２をｎ型とすると、半導体基板１１における各極性反転領域１２Ａ、１２Ｂがｐ型であるため、各活性層１４Ａ、１４Ｂ内のｎ型層内に空乏層が形成されるので、さらにリーク電流を低減することができる。 In each of the first and second embodiments, if at least the channel layer 144 of the first active layer 14A and the second active layer 14B and the GaN layer 142 of the superlattice layer are n-type, Since the polarity inversion regions 12A and 12B are p-type, a depletion layer is formed in the n-type layer in each of the active layers 14A and 14B, so that the leakage current can be further reduced.

なお、第１及び第２の各実施形態において、各活性層１４Ａ、１４ＢにＧａＮ層１４２及びＡｌＮ層１４３からなる超格子層は必ずしも設ける必要はない。超格子層を設けない場合には、各活性層１４Ａ、１４Ｂの少なくともチャネル層１４４をｎ型とすると、半導体基板１１のｐ型の極性反転領域１２Ａ、１２Ｂとの間でｐｎ接合が形成されるため、各活性層１４Ａ、１４Ｂに高い正電圧を印加した場合でも、該ｐｎ接合内に形成される空乏層がより一層広がることから、リーク電流が抑制されて耐圧を向上させることができる。 In each of the first and second embodiments, a superlattice layer composed of the GaN layer 142 and the AlN layer 143 is not necessarily provided in each active layer 14A, 14B. When the superlattice layer is not provided, if at least the channel layer 144 of each of the active layers 14A and 14B is n-type, a pn junction is formed between the p-type polarity reversal regions 12A and 12B of the semiconductor substrate 11. Therefore, even when a high positive voltage is applied to each of the active layers 14A and 14B, the depletion layer formed in the pn junction is further expanded, so that the leakage current is suppressed and the breakdown voltage can be improved.

本発明に係る半導体装置及びその製造方法は、それぞれがIII-Ｖ族窒化物半導体からなる独立した活性層を含み且つ互いに電気的に接続された複数の半導体素子を有する半導体装置を導電性を持つ半導体基板上に集積化することができ、高出力素子を含む半導体装置等に有用である。 A semiconductor device and a method for manufacturing the same according to the present invention have conductivity in a semiconductor device having a plurality of semiconductor elements each including an independent active layer made of a group III-V nitride semiconductor and electrically connected to each other. It can be integrated on a semiconductor substrate and is useful for a semiconductor device including a high-power element.

（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図である。(A) And (b) shows the semiconductor device which concerns on the 1st Embodiment of this invention, (a) is a top view, (b) is sectional drawing in the Ib-Ib line | wire of (a). 本発明の第１の実施形態に係る半導体装置における活性層の構成を示す拡大断面図である。1 is an enlarged cross-sectional view showing a configuration of an active layer in a semiconductor device according to a first embodiment of the present invention. 本発明の第１の実施形態に係る半導体装置の素子間リーク電流と印加電圧との関係を従来の半導体装置と比較して示す特性図である。It is a characteristic view which shows the relationship between the leakage current between elements of the semiconductor device which concerns on the 1st Embodiment of this invention, and an applied voltage compared with the conventional semiconductor device. （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。(A)-(c) is sectional drawing of the order of a process which shows the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention. （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。(A)-(c) is sectional drawing of the order of a process which shows the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention. （ａ）及び（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。(A) And (c) is sectional drawing of the order of a process which shows the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の素子間リーク電流と印加電圧との関係を従来の半導体装置と比較して示す特性図である。It is a characteristic view which shows the relationship between the leakage current between elements of the semiconductor device which concerns on the 2nd Embodiment of this invention, and an applied voltage compared with the conventional semiconductor device. （ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。(A)-(c) is sectional drawing of the order of a process which shows the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention. （ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。(A)-(c) is sectional drawing of the order of a process which shows the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention. 従来のIII-Ｖ族窒化物半導体を用いた半導体装置（ＨＦＥＴ）を示す断面図である。It is sectional drawing which shows the semiconductor device (HFET) using the conventional III-V group nitride semiconductor.

Explanation of symbols

１０Ａ第１のＨＦＥＴ
１０Ｂ第２のＨＦＥＴ
１１半導体基板
１１ａ刻印（識別印）
１２Ａ第１の極性反転領域
１２Ｂ第２の極性反転領域
１３ｐ型低濃度不純物領域
１４Ａ第１の活性領域
１４Ｂ第２の活性領域
１４１初期バッファ層
１４２窒化ガリウム層
１４３窒化アルミニウム層
１４４チャネル層
１５Ａ第１のゲート電極
１５Ｂ第２のゲート電極
１６Ａ第１のソース電極
１６Ｂ第２のソース電極
１７Ａ第１のドレイン電極
１７Ｂ第２のドレイン電極
１８素子分離領域
１８ａコンタクトホール
２０層間絶縁膜
２１Ａ第１のコンタクト
２１Ｂ第２のコンタクト
２２配線
３０ａｎ型上部シリコン層
３０ｂ埋め込み酸化層（埋め込み絶縁層）
３０ｃｎ型下部シリコン層
３０ｄ刻印（識別印）
３１ＳＯＩ基板
３２Ａ第１のｐ型低濃度不純物領域
３２Ｂ第２のｐ型低濃度不純物領域
６１第１のレジストパターン
６２第２のレジストパターン
６３保護膜
６４第２のレジストパターン
７１第１のイオンビーム
７２第２のイオンビーム
７３第３のイオンビーム
７４第１のイオンビーム
７５第２のイオンビーム 10A first HFET
10B second HFET
11 Semiconductor substrate 11a Stamp (identification mark)
12A first polarity inversion region 12B second polarity inversion region 13 p-type low concentration impurity region 14A first active region 14B second active region 141 initial buffer layer 142 gallium nitride layer 143 aluminum nitride layer 144 channel layer 15A first First gate electrode 15B Second gate electrode 16A First source electrode 16B Second source electrode 17A First drain electrode 17B Second drain electrode 18 Element isolation region 18a Contact hole 20 Interlayer insulating film 21A First contact 21B Second contact 22 Wiring 30a N-type upper silicon layer 30b Buried oxide layer (buried insulating layer)
30c n-type lower silicon layer 30d stamp (identification mark)
31 SOI substrate 32A First p-type low-concentration impurity region 32B Second p-type low-concentration impurity region 61 First resist pattern 62 Second resist pattern 63 Protective film 64 Second resist pattern 71 First ion beam 72 Second ion beam 73 Third ion beam 74 First ion beam 75 Second ion beam

Claims

A second conductivity type semiconductor substrate having a plurality of polarity inversion regions formed by introducing impurities of the first conductivity type formed on the upper portion and spaced apart from each other;
A plurality of semiconductor elements each having an independent active layer selectively formed on each of the polarity inversion regions, each of which is made of a group III-V nitride semiconductor;
A semiconductor device comprising: a wiring for electrically connecting the semiconductor elements.

Each of the semiconductor elements has at least one terminal,
The semiconductor device according to claim 1, wherein the terminal of at least one of the plurality of semiconductor elements is electrically connected to the semiconductor substrate.

3. The semiconductor according to claim 1, wherein the first conductivity type is p-type, the second conductivity type is n-type, and the group III-V nitride semiconductor includes an n-type layer. apparatus.

4. The semiconductor device according to claim 1, wherein each of the polarity inversion regions has a lower concentration of the impurity at each peripheral edge than in an inner portion of the main surface of the semiconductor substrate. The semiconductor device described.

5. The semiconductor device according to claim 1, further comprising an insulating element isolation region formed between each of the polarity inversion regions in the semiconductor substrate.

The semiconductor device according to claim 1, wherein an identification mark for identifying a position of each of the polarity inversion regions is formed on the semiconductor substrate.

The semiconductor device according to claim 6, wherein the identification mark is exposed from the semiconductor substrate.

Forming a plurality of polarity reversal regions spaced apart from each other above the semiconductor substrate by selectively introducing a second impurity of the second conductivity type into the semiconductor substrate of the first conductivity type;
Forming a semiconductor layer made of a group III-V nitride over the entire surface including each polarity inversion region on the semiconductor substrate;
By selectively introducing a second impurity around each of the polarity inversion regions in the semiconductor layer and the semiconductor substrate to form an element isolation region having insulating properties from the semiconductor layer to the semiconductor substrate, Forming a plurality of element formation regions each including an active layer in the semiconductor layer on each polarity inversion region;
Forming a plurality of semiconductor elements by forming electrodes on each of the element formation regions;
Forming a wiring for electrically connecting the semiconductor elements to each other over the plurality of semiconductor elements.

Before the step of forming the semiconductor layer made of III-V nitride, further comprising the step of forming an identification mark for identifying the position of each polarity inversion region on the semiconductor substrate,
In the step of forming the plurality of element formation regions, when the element isolation regions are selectively formed between the polarity inversion regions, the position of each polarity inversion region in the semiconductor substrate is determined by the identification mark. The method of manufacturing a semiconductor device according to claim 8, wherein:

A semiconductor substrate having a buried insulating layer formed at an interval from the main surface to the inside;
A plurality of semiconductor elements formed on the semiconductor substrate and spaced apart from each other, each having an independent active layer made of a group III-V nitride semiconductor;
A semiconductor device comprising: a wiring for electrically connecting the semiconductor elements.

Each of the semiconductor elements has at least one terminal,
The semiconductor device according to claim 10, wherein at least one of the plurality of semiconductor elements has the terminal electrically connected to an upper portion of the buried insulating layer in the semiconductor substrate.

Each of the semiconductor elements has at least one terminal,
The semiconductor device according to claim 10, wherein at least one of the plurality of semiconductor elements has the terminal electrically connected to a lower portion of the buried insulating layer in the semiconductor substrate.

The semiconductor device according to claim 10, further comprising an insulating element isolation region formed around each of the semiconductor elements in the semiconductor substrate.

A step of forming a semiconductor layer made of a group III-V nitride on a conductive semiconductor substrate having a buried insulating layer formed at an interval from the main surface to the inside;
An impurity is selectively introduced into the semiconductor layer and the semiconductor substrate to form an isolation region having an insulating property reaching the buried insulating layer, whereby each of the semiconductor layers is activated on the semiconductor layer. Forming a plurality of element formation regions including layers;
Forming a plurality of semiconductor elements by forming electrodes on each of the element formation regions;
Forming a wiring for electrically connecting the semiconductor elements to each other over the plurality of semiconductor elements.