JP2006196514A - Semiconductor device and its fabrication process - Google Patents
Semiconductor device and its fabrication process Download PDFInfo
- Publication number
- JP2006196514A JP2006196514A JP2005003786A JP2005003786A JP2006196514A JP 2006196514 A JP2006196514 A JP 2006196514A JP 2005003786 A JP2005003786 A JP 2005003786A JP 2005003786 A JP2005003786 A JP 2005003786A JP 2006196514 A JP2006196514 A JP 2006196514A
- Authority
- JP
- Japan
- Prior art keywords
- active layer
- region
- semiconductor active
- oxide film
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 99
- 238000000034 method Methods 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 238000002955 isolation Methods 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000005247 gettering Methods 0.000 claims abstract description 29
- 229920002120 photoresistant polymer Polymers 0.000 claims description 22
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 19
- 230000015572 biosynthetic process Effects 0.000 claims description 16
- 230000003647 oxidation Effects 0.000 claims description 10
- 238000007254 oxidation reaction Methods 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 abstract description 5
- 239000000356 contaminant Substances 0.000 description 9
- 239000013078 crystal Substances 0.000 description 8
- 229910001385 heavy metal Inorganic materials 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 125000004429 atom Chemical group 0.000 description 4
- 125000004430 oxygen atom Chemical group O* 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
- H01L21/3226—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
本発明は、SOI基板を用いた半導体装置及びその製造方法に関し、特に、重金属などの汚染物質を捕獲するゲッタリング領域を有する半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device using an SOI substrate and a manufacturing method thereof, and more particularly to a semiconductor device having a gettering region that captures contaminants such as heavy metals and a manufacturing method thereof.
半導体ウエハに貼り合せ絶縁膜を介して半導体活性層を形成したSOI(Silicon On Insulator)基板を用いた半導体装置は、低電圧電源でも高速に動作するため、低消費電力LSIへの応用が検討されている。このようなSOI基板を用いた半導体装置は、半導体活性層の厚みが10μm程度と薄く、この半導体活性層は全領域が無欠陥領域となっており、半導体活性層の下には貼り合せ絶縁膜がある。このような構成では、製造プロセス中の重金属などの汚染物質は、半導体活性層で捕獲(吸収;ゲッタリング)されず、貼り合せ絶縁膜が汚染物質の通過を妨げるので、通常のウエハのように基板の裏面(SOI基板における半導体ウエハの裏面)をゲッタリングサイト(結晶欠陥、ひずみ層、応力場)として使うことができない。そのため、貼り合せ酸化膜上の半導体活性層中に汚染物質が取り残されることになり、SOI基板上に形成された素子にリーク電流が生じたり、ゲート酸化膜の膜質を劣化させるなど、SOI基板上に形成されるデバイスに悪影響を及ぼすことがある。具体的には、SOI基板上に形成された素子は、通常のウエハ上に形成された素子に比べ、ゲート酸化膜のQbd(Charge to breakdown;絶縁破壊電荷量)が小さくなる。したがって、SOI基板を用いた半導体装置において、汚染物質を効果的に捕獲し、素子の信頼性を向上させる必要がある。このような必要性から、SOI基板を用いた半導体装置において、素子分離領域にゲッタリング領域を形成したものが開示されている(特許文献1参照)。 A semiconductor device using an SOI (Silicon On Insulator) substrate in which a semiconductor active layer is formed on a semiconductor wafer by bonding an insulating film operates at a high speed even with a low voltage power source. Therefore, application to a low power consumption LSI has been studied. ing. In a semiconductor device using such an SOI substrate, the thickness of the semiconductor active layer is as thin as about 10 μm, and this semiconductor active layer is entirely a defect-free region, and a bonded insulating film is formed under the semiconductor active layer. There is. In such a configuration, contaminants such as heavy metals in the manufacturing process are not captured (absorbed; gettered) by the semiconductor active layer, and the bonded insulating film prevents the contaminants from passing through. The back surface of the substrate (the back surface of the semiconductor wafer in the SOI substrate) cannot be used as a gettering site (crystal defect, strained layer, stress field). Therefore, contaminants are left in the semiconductor active layer on the bonded oxide film, and leakage current is generated in the element formed on the SOI substrate, and the film quality of the gate oxide film is deteriorated. May adversely affect the devices formed. Specifically, the element formed on the SOI substrate has a smaller Qbd (Charge to breakdown) of the gate oxide film than the element formed on the normal wafer. Therefore, in a semiconductor device using an SOI substrate, it is necessary to effectively capture contaminants and improve element reliability. In view of the necessity, a semiconductor device using an SOI substrate in which a gettering region is formed in an element isolation region is disclosed (see Patent Document 1).
特許文献1に記載の半導体装置では、以下のようにしてゲッタリング領域を形成している。まず、半導体ウエハ101aに貼り合せ絶縁膜101bを介して半導体活性層101c(p型又はn型)を形成したSOI基板101を用意する。半導体活性層101cを貼り合せ絶縁膜101bに達する分離溝112で島状に分割し、分離溝112は酸化膜を介してポリシリコンで埋め込む(図4(A)参照)。次に、SOI基板101上に酸化膜102を形成し、この酸化膜102上に窒化膜103を形成し、この窒化膜103上にフォトレジスト104を被覆し、パターニング及びエッチングにより素子分離領域113上の窒化膜103とフォトレジスト104を除去する(図4(B)参照)。その後、フォトレジスト104と窒化膜103をマスクとして、酸化膜102の下の素子分離領域113に酸素原子又はSi原子をイオン化してイオン注入を行う(図4(C)参照)。続いて、フォトレジスト104を除去した後、熱酸化により、素子分離領域113にLOCOS(Local Oxidation of Silicon)酸化膜109を形成し、窒化膜103及び酸化膜102を除去する(図4(D)参照)。イオン注入物質が酸素原子の場合、熱酸化、または、その後の熱処理によって、素子分離領域113中に酸素原子の一部が析出した領域がゲッタリング領域108(ゲッタリングサイト)となる。イオン注入物質がSi原子の場合、熱処理による結晶化の過程で、Si原子によって局部応力が発生して、結晶欠陥が形成され、この結晶欠陥が形成された領域がゲッタリング領域108(ゲッタリングサイト)となる。このようにして、素子分離領域113のLOCOS酸化膜109の下に形成されたゲッタリング領域108によって、半導体素子を形成する時に導入される重金属などの汚染物質を捕獲(ゲッタリング)できるというものである。
In the semiconductor device described in
しかしながら、特許文献1に記載の半導体装置の製造方法では、ゲッタリング領域を形成するために、酸素原子又はSi原子のイオン注入工程が必要であり、製造プロセスが冗長になるおそれがある。
However, in the method of manufacturing a semiconductor device described in
本発明の課題は、ゲッタリング領域用のイオン注入工程を行うことなく、ゲッタリング領域を形成できるようにすることである。 An object of the present invention is to make it possible to form a gettering region without performing an ion implantation process for the gettering region.
本発明の第1の視点においては、半導体装置において、半導体ウエハに貼り合せ絶縁膜を介して半導体活性層を形成したSOI基板と、前記SOI基板の素子形成領域の周囲の素子分離領域に配されるとともに、前記半導体活性層上に配され、かつ、網目状又はライン状の複数の開口部を有する絶縁膜と、前記開口部の近傍の前記半導体活性層中に配されたゲッタリング領域と、を備えることを特徴とする。 In a first aspect of the present invention, in a semiconductor device, an SOI substrate in which a semiconductor active layer is formed on a semiconductor wafer through a bonding insulating film, and an element isolation region around the element formation region of the SOI substrate are arranged. And an insulating film disposed on the semiconductor active layer and having a plurality of mesh or line openings, and a gettering region disposed in the semiconductor active layer in the vicinity of the openings, It is characterized by providing.
本発明の第2の視点においては、半導体装置において、半導体活性層と、前記半導体活性層上であって素子形成領域を区画する素子分離領域に形成されるとともに、複数の開口部を有するLOCOS酸化膜と、前記開口部に対応して前記LOCOS酸化膜の下の前記半導体活性層中に形成されたゲッタリング領域と、を備えることを特徴とする。 According to a second aspect of the present invention, in a semiconductor device, a LOCOS oxide having a plurality of openings formed in a semiconductor active layer and an element isolation region on the semiconductor active layer and partitioning an element formation region. And a gettering region formed in the semiconductor active layer under the LOCOS oxide film corresponding to the opening.
本発明の第3の視点においては、半導体装置の製造方法において、半導体ウエハに貼り合せ絶縁膜を介して半導体活性層を形成したSOI基板上にシリコン酸化膜及びシリコン窒化膜を形成する工程と、前記シリコン窒化膜上であって、前記SOI基板の素子形成領域の全面、かつ、素子分離領域にて網目状又はライン状にフォトレジストを形成する工程と、前記フォトレジストをエッチングマスクとして、前記半導体活性層が表れるまで、少なくとも前記シリコン酸化膜及び前記シリコン窒化膜をエッチングする工程と、前記フォトレジストを除去した後、前記シリコン窒化膜をマスクとして、熱酸化法により、前記素子分離領域にゲッタリング領域を形成するための網目状又はライン状の複数の開口部を有するLOCOS酸化膜を形成する工程と、を含むことを特徴とする。 In a third aspect of the present invention, in the method of manufacturing a semiconductor device, a step of forming a silicon oxide film and a silicon nitride film on an SOI substrate in which a semiconductor active layer is formed on a semiconductor wafer through a bonding insulating film; Forming a photoresist on the entire surface of the element formation region of the SOI substrate on the silicon nitride film and in the element isolation region in a mesh or a line; and using the photoresist as an etching mask, the semiconductor Etching at least the silicon oxide film and the silicon nitride film until the active layer appears, and after removing the photoresist, gettering is performed on the element isolation region by thermal oxidation using the silicon nitride film as a mask. Forming a LOCOS oxide film having a plurality of mesh-like or line-like openings for forming a region; Characterized in that it comprises a step.
本発明によれば、SOI基板において、特別な工程を新たに増やすことなく、重金属などの汚染物質を効果的に捕獲することができる信頼性の高いデバイスを提供することができる。 According to the present invention, it is possible to provide a highly reliable device capable of effectively capturing contaminants such as heavy metals without newly adding special processes in an SOI substrate.
(実施形態1)
本発明の実施形態1に係る半導体装置について図面を用いて説明する。図1は、本発明の実施形態1に係る半導体装置の構成を模式的に示した(A)部分断面図、及び(B)部分平面図である。
(Embodiment 1)
A semiconductor device according to
この半導体装置は、SOI基板1にゲッタリング領域6を有する半導体装置であり、SOI基板1と、LOCOS酸化膜5と、ゲッタリング領域6と、分離溝7と、素子分離領域8と、素子形成領域9と、を有する。なお、図1では、説明の便宜上、半導体装置の中間体を示している。
This semiconductor device is a semiconductor device having a gettering
SOI基板1は、半導体ウエハ1aに貼り合せ絶縁膜1bを介して半導体活性層1cを形成した基板である。半導体活性層1cは、p型又はn型のシリコン単結晶よりなり、将来的にはp型又はn型ウエル領域となる。LOCOS酸化膜5は、LOCOS法によって半導体活性層1c上に形成されたシリコン酸化膜(絶縁膜)であり、素子分離領域8に形成されている。LOCOS酸化膜5は、平面方向から見て、メッシュ状(網状)に形成され、網目状(島状)に形成された複数の開口部5aを有する。ゲッタリング領域6は、重金属などの汚染物質を捕獲する領域であり、平面方向から見て素子分離領域8のうちLOCOS酸化膜5の開口部5a及びその近傍に配され、断面方向から見て開口部5a近傍の半導体活性層1cに配され、開口部5a近傍のLOCOS酸化膜5下の半導体活性層1cも含む。分離溝7は、隣り合う素子形成領域を素子分離するため溝であり、半導体活性層1cに形成され、深さが貼り合せ絶縁膜1bまである。分離溝7の内壁面にはシリコン酸化膜7aが形成されており、シリコン酸化膜7a内にはポリシリコン7bが埋め込まれている。素子分離領域8は、隣り合う素子形成領域を素子分離するための領域であり、平面方向から見て分離溝7によって囲まれた領域のうち素子形成領域9の周囲に配され、LOCOS酸化膜5の開口部5aとなる領域も含まれる。素子形成領域9は、素子を形成するための領域であり、平面方向から見て素子分離領域8に囲まれており、LOCOS酸化膜5の開口部5aとなる領域は含まない。
The
次に、本発明の実施形態1に係る半導体装置の製造方法について図面を用いて説明する。図2及び図3は、本発明の実施形態1に係る半導体装置の製造方法を模式的に示した工程部分断面図である。 Next, a method for manufacturing a semiconductor device according to the first embodiment of the present invention will be described with reference to the drawings. 2 and 3 are process partial cross-sectional views schematically showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
まず、半導体ウエハ1aに貼り合せ絶縁膜1bを介して半導体活性層1cを形成したSOI基板1を用意する(図2(A)参照)。
First, an
次に、半導体活性層1c上にシリコン酸化膜2を形成し、シリコン酸化膜2上にシリコン窒化膜3を形成し、シリコン窒化膜3上にフォトレジスト4を被覆し、フォトリソグラフィ法によりフォトレジスト4を所定の形状にパターニングする(図2(B)参照)。ここで、フォトレジスト4は、平面方向から見て、将来的に、素子形成領域9、及びLOCOS酸化膜の開口部(図2(D)の5a)となる領域上に形成される。
Next, a
次に、フォトレジスト4をエッチングマスクとして、ドライエッチング法により、半導体活性層1cが表れるまで、シリコン窒化膜3及びシリコン酸化膜2(並びに半導体活性層1cの一部)を除去する(図2(C)参照)。なお、LOCOS酸化膜(図2(D)の5)の表面と半導体活性層1cの表面を同じレベルに揃えるプレーナLOCOS構造にするために、LOCOS酸化膜の盛り上がりを見込んだ分、半導体活性層1cの一部を除去することが好ましい。
Next, the
次に、フォトレジスト(図2(C)の4)を除去した後、シリコン窒化膜3をマスクとして、熱酸化法により素子分離領域8にLOCOS酸化膜5を形成し、その後、熱酸化によって形成されたシリコン窒化膜3上の酸化膜(図示せず)、シリコン窒化膜(図2(C)の3)、及びシリコン酸化膜(図2(C)の2)を除去する(図2(D)参照)。これにより、複数の開口部5aを有するLOCOS酸化膜5が形成され、開口部5aの近傍の半導体活性層1c中にゲッタリング領域6が形成される。
Next, after removing the photoresist (4 in FIG. 2C), the
次に、半導体活性層1c及びLOCOS酸化膜5上にシリコン酸化膜12を形成し、シリコン酸化膜12上にシリコン窒化膜13を形成し、シリコン窒化膜13上にフォトレジスト14を被覆し、フォトリソグラフィ法によりフォトレジスト14を所定の形状にパターニングする(図3(E)参照)。ここで、フォトレジスト14は、平面方向から見て、将来的に、分離溝(図3(F)の7)となる領域以外の半導体活性層1c及びLOCOS酸化膜5上に形成され、網目状(島状)に分割した形状に形成される。
Next, a
次に、フォトレジスト14をエッチングマスクとして、ドライエッチング法により、貼り合せ絶縁膜1bが表れるまで、シリコン窒化膜13、シリコン酸化膜12、LOCOS酸化膜5及び及び半導体活性層1cを除去する(図3(F)参照)。ここで、LOCOS酸化膜5及び半導体活性層1cを除去することによって、分離溝7が形成される。
Next, using the
次に、フォトレジスト4を除去した後、熱酸化法により、分離溝7の内壁面にシリコン酸化膜7aを形成する(図3(G)参照)。
Next, after removing the
次に、分離溝(図3(G)の7;シリコン酸化膜7a)内に、CVD法によりポリシリコン7bを埋め込んだ後、シリコン窒化膜(図3(G)の13)をストッパとして、CMP法によって平坦化し、シリコン窒化膜(図3(G)の13)、及びシリコン酸化膜(図3(G)の12)を除去する(図3(H)参照)。この後、素子形成領域9にて素子の形成が行われ、さらに配線の形成が行われることになる(図示せず)。なお、ここではCMP法によって不要なポリシリコン7bを除去しているが、ドライエッチングによるエッチバック法によって不要なポリシリコン7bを除去してもよい。
Next, after filling
図2(D)の状態の半導体装置を平面方向から見ると、素子分離領域8に形成されるLOCOS酸化膜5は、SOI基板1上に網目状(島状)に多数の開口部5aを有する。SOI基板1上(半導体活性層1c上)にメッシュ状(網状)に多数の窪みを形成し、熱酸化を行う。半導体活性層1c(シリコン)の熱酸化に伴う応力により、半導体活性層1c/LOCOS酸化膜5の界面近傍において半導体活性層1c中のSi結晶格子に歪が生ずる。特に、SOI基板1上にLOCOS酸化膜5中の多数の開口部5aが存在するため、これら各開口部5aの(平面方向から見たときの)中心部の近傍において、結晶格子の歪みが大きくなり、半導体活性層1c中のゲッタリング領域6に多数の結晶欠陥が生成される。この結晶欠陥により、重金属汚染物質を吸収することができる。ゲッタリング領域6の形成は、イオン注入工程を行う必要がないので、製造工程が増えることはない。
When the semiconductor device in the state of FIG. 2D is viewed from the planar direction, the
(実施形態2)
本発明の実施形態2として、LOCOS酸化膜5の開口部5aの平面方向から見たときの形状は、L字型、T字型、十字型、任意の多角形、ライン状でもよい。
(Embodiment 2)
As
1 SOI基板
1a 半導体ウエハ
1b 貼り合せ絶縁膜
1c 半導体活性層
2、12 シリコン酸化膜
3、13 シリコン窒化膜
4、14 フォトレジスト
5 LOCOS酸化膜(絶縁膜)
5a 開口部
6 ゲッタリング領域
7 分離溝
7a シリコン酸化膜
7b ポリシリコン
8 素子分離領域
9 素子形成領域
101 SOI基板
101a 半導体ウエハ
101b 貼り合せ絶縁膜
101c 半導体活性層
102 酸化膜
103 窒化膜
104 フォトレジスト
108 ゲッタリング領域
109 LOCOS酸化膜
112 分離溝
113 素子分離領域
DESCRIPTION OF
Claims (6)
前記SOI基板の素子形成領域の周囲の素子分離領域に配されるとともに、前記半導体活性層上に配され、かつ、網目状又はライン状の複数の開口部を有する絶縁膜と、
前記開口部の近傍の前記半導体活性層中に配されたゲッタリング領域と、
を備えることを特徴とする半導体装置。 An SOI substrate having a semiconductor active layer formed on a semiconductor wafer through an insulating film;
An insulating film disposed in an element isolation region around an element formation region of the SOI substrate, disposed on the semiconductor active layer, and having a plurality of mesh-shaped or line-shaped openings;
A gettering region disposed in the semiconductor active layer in the vicinity of the opening;
A semiconductor device comprising:
前記半導体活性層上であって素子形成領域を区画する素子分離領域に形成されるとともに、複数の開口部を有するLOCOS酸化膜と、
前記開口部に対応して前記LOCOS酸化膜の下の前記半導体活性層中に形成されたゲッタリング領域と、
を備えることを特徴とする半導体装置。 A semiconductor active layer;
A LOCOS oxide film formed on an element isolation region on the semiconductor active layer and defining an element formation region, and having a plurality of openings;
A gettering region formed in the semiconductor active layer below the LOCOS oxide film corresponding to the opening;
A semiconductor device comprising:
前記シリコン窒化膜上であって、前記SOI基板の素子形成領域の全面、かつ、素子分離領域にて網目状又はライン状にフォトレジストを形成する工程と、
前記フォトレジストをエッチングマスクとして、前記半導体活性層が表れるまで、少なくとも前記シリコン酸化膜及び前記シリコン窒化膜をエッチングする工程と、
前記フォトレジストを除去した後、前記シリコン窒化膜をマスクとして、熱酸化法により、前記素子分離領域にゲッタリング領域を形成するための網目状又はライン状の複数の開口部を有するLOCOS酸化膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a silicon oxide film and a silicon nitride film on an SOI substrate on which a semiconductor active layer is formed by bonding to a semiconductor wafer via an insulating film;
Forming a photoresist on the silicon nitride film over the entire surface of the element formation region of the SOI substrate and in the element isolation region in a mesh or a line;
Etching at least the silicon oxide film and the silicon nitride film until the semiconductor active layer appears using the photoresist as an etching mask;
After removing the photoresist, using the silicon nitride film as a mask, a LOCOS oxide film having a plurality of mesh or line openings for forming a gettering region in the element isolation region is formed by thermal oxidation. Forming, and
A method for manufacturing a semiconductor device, comprising:
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005003786A JP2006196514A (en) | 2005-01-11 | 2005-01-11 | Semiconductor device and its fabrication process |
US11/322,304 US20060157786A1 (en) | 2005-01-11 | 2006-01-03 | Semiconductor device and manufacturing method thereof |
CNB2006100058243A CN100521216C (en) | 2005-01-11 | 2006-01-10 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005003786A JP2006196514A (en) | 2005-01-11 | 2005-01-11 | Semiconductor device and its fabrication process |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006196514A true JP2006196514A (en) | 2006-07-27 |
Family
ID=36683008
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005003786A Pending JP2006196514A (en) | 2005-01-11 | 2005-01-11 | Semiconductor device and its fabrication process |
Country Status (3)
Country | Link |
---|---|
US (1) | US20060157786A1 (en) |
JP (1) | JP2006196514A (en) |
CN (1) | CN100521216C (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5446388B2 (en) * | 2009-03-31 | 2014-03-19 | サンケン電気株式会社 | Method for manufacturing integrated semiconductor device |
CN101958317A (en) * | 2010-07-23 | 2011-01-26 | 上海宏力半导体制造有限公司 | Wafer structure and manufacturing method thereof |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08213449A (en) * | 1995-02-02 | 1996-08-20 | Nec Corp | Manufacture of semiconductor device |
WO1996029731A1 (en) * | 1995-03-17 | 1996-09-26 | Hitachi, Ltd. | Semiconductor device and method of manufacturing the same |
JPH10209169A (en) * | 1997-01-20 | 1998-08-07 | Nec Corp | Manufacture of semiconductor device |
JPH11297703A (en) * | 1998-04-15 | 1999-10-29 | Fuji Electric Co Ltd | Fabrication of semiconductor device |
JP2001513948A (en) * | 1997-12-23 | 2001-09-04 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Method of providing gettering means in manufacturing silicon-on-insulator (SOI) integrated circuits |
JP2002033382A (en) * | 2000-05-11 | 2002-01-31 | Denso Corp | Semiconductor device and its manufacturing method |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09120965A (en) * | 1995-10-25 | 1997-05-06 | Toshiba Corp | Manufacture of semiconductor device |
US6013954A (en) * | 1997-03-31 | 2000-01-11 | Nec Corporation | Semiconductor wafer having distortion-free alignment regions |
JP2000323484A (en) * | 1999-05-07 | 2000-11-24 | Mitsubishi Electric Corp | Semiconductor device and semiconductor memory |
US6830986B2 (en) * | 2002-01-24 | 2004-12-14 | Matsushita Electric Industrial Co., Ltd. | SOI semiconductor device having gettering layer and method for producing the same |
JP2004103613A (en) * | 2002-09-04 | 2004-04-02 | Toshiba Corp | Semiconductor device and its manufacturing method |
KR100538069B1 (en) * | 2003-12-16 | 2005-12-20 | 매그나칩 반도체 유한회사 | Isolation of image sensor for reducing dark signal |
-
2005
- 2005-01-11 JP JP2005003786A patent/JP2006196514A/en active Pending
-
2006
- 2006-01-03 US US11/322,304 patent/US20060157786A1/en not_active Abandoned
- 2006-01-10 CN CNB2006100058243A patent/CN100521216C/en not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08213449A (en) * | 1995-02-02 | 1996-08-20 | Nec Corp | Manufacture of semiconductor device |
WO1996029731A1 (en) * | 1995-03-17 | 1996-09-26 | Hitachi, Ltd. | Semiconductor device and method of manufacturing the same |
JPH10209169A (en) * | 1997-01-20 | 1998-08-07 | Nec Corp | Manufacture of semiconductor device |
JP2001513948A (en) * | 1997-12-23 | 2001-09-04 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Method of providing gettering means in manufacturing silicon-on-insulator (SOI) integrated circuits |
JPH11297703A (en) * | 1998-04-15 | 1999-10-29 | Fuji Electric Co Ltd | Fabrication of semiconductor device |
JP2002033382A (en) * | 2000-05-11 | 2002-01-31 | Denso Corp | Semiconductor device and its manufacturing method |
Also Published As
Publication number | Publication date |
---|---|
US20060157786A1 (en) | 2006-07-20 |
CN100521216C (en) | 2009-07-29 |
CN1819218A (en) | 2006-08-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2006344943A (en) | Mos field effect transistor having trench isolation region and method of fabricating the same | |
TWI690025B (en) | Semiconductor-on-insulator (soi)substrate, method for forming thereof, and integrated circuit | |
TWI593105B (en) | Method for forming semiconductor device structure | |
KR100997315B1 (en) | Manufacturing method of image sensor | |
JPH11297703A (en) | Fabrication of semiconductor device | |
JP2006196514A (en) | Semiconductor device and its fabrication process | |
JP2007250600A (en) | Semiconductor device and fabrication process method | |
JP5917790B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
JP2011525302A (en) | Manufacturing method of semiconductor structure and semiconductor structure obtained by this method | |
JP2006005063A (en) | Semiconductor device, and method of manufacturing the same | |
JP5130677B2 (en) | Manufacturing method of semiconductor devices | |
JP2006303350A (en) | Semiconductor device | |
JP2002343799A (en) | Method for manufacturing soi substrate and semiconductor device | |
JP2005197405A (en) | Semiconductor device and manufacturing method therefor | |
TWI458046B (en) | Semiconductor device manufacturing method and electrical machine | |
JP2005286141A (en) | Manufacturing method of semiconductor device | |
JP2006222447A (en) | Semiconductor apparatus and manufacturing method therefor | |
JP5245327B2 (en) | Manufacturing method of semiconductor device | |
JP2008270318A (en) | Semiconductor and method of manufacturing the same | |
JP2009146917A (en) | Semiconductor device | |
JP2009212266A (en) | Semiconductor device and method of manufacturing the same | |
JP2015065281A (en) | Method for manufacturing three-dimensional structure integrated circuit | |
CN114864479A (en) | Semiconductor device and method for manufacturing the same | |
JP2007227600A (en) | Method of manufacturing semiconductor device, photomask, and semiconductor device | |
JP2006332221A (en) | Method of removing impurity of semiconductor wafer and method of manufacturing semiconductor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071212 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101221 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101222 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110218 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110315 |