JP2006190747A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.
1つの配線基板の両面に半導体チップが搭載された半導体装置が知られている。当該半導体装置を製造する際及び当該半導体装置を回路基板等に実装する際に平坦性を確保することが可能になれば、実装性に優れた半導体装置を提供することができる。 A semiconductor device in which semiconductor chips are mounted on both surfaces of one wiring board is known. If flatness can be ensured when the semiconductor device is manufactured and when the semiconductor device is mounted on a circuit board or the like, a semiconductor device with excellent mountability can be provided.
本発明の目的は、実装性に優れた半導体装置及びその製造方法を提供することにある。
(1)本発明に係る半導体装置は、配線基板と、
前記配線基板の第1の面に搭載された第1の半導体チップと、
前記第1の面に直接形成された第1の導電パターンと、
前記配線基板の第2の面に搭載された、前記第1の半導体チップよりも小さい第2の半導体チップと、
前記第2の面に直接形成された第2の導電パターンと、
を有し、
前記第1の導電パターンは、前記配線基板よりも線膨張係数が大きく、
前記第1の導電パターンにおける前記第1の半導体チップよりも外側に配置された部分の平面面積は、前記第2の導電パターンにおける前記第2の半導体チップよりも外側に配置された部分の平面面積よりも大きい。本発明によれば、配線基板の第1及び第2の面の膨張・収縮量の差が小さい、実装性に優れた半導体装置を提供することができる。
(2)この半導体装置において、
前記第1及び第2の導電パターンは、同じ材料で形成されていてもよい。
(3)この半導体装置において、
前記第1及び第2の導電パターンは、同じ厚みに形成されていてもよい。
(4)この半導体装置において、
前記配線基板の前記第2の面には外部端子が形成されてなり、
前記第1の導電パターンは、前記外部端子とオーバーラップするように形成されていてもよい。
(5)本発明に係る半導体装置の製造方法は、配線基板を用意すること、
前記配線基板の第1の面に第1の半導体チップを搭載すること、及び、
前記配線基板の第2の面に、前記第1の半導体チップよりも小さい第2の半導体チップを搭載することを含み、
前記配線基板は、前記第1の面に直接形成された第1の導電パターンと、前記第2の面に直接形成された第2の導電パターンとを有し、
前記第1の導電パターンは、前記配線基板よりも線膨張係数が大きく、
前記第1の導電パターンにおける前記第1の半導体チップを搭載するための領域よりも外側に配置された部分の平面面積は、前記第2の導電パターンにおける前記第2の半導体チップを搭載するための領域よりも外側に配置された部分の平面面積よりも大きい。本発明によれば、配線基板の第1及び第2の面の膨張・収縮量の差が小さくなるため、実装性に優れた半導体装置を製造することができる。
(6)この半導体装置の製造方法において、
前記第1及び第2の導電パターンは、同じ材料で形成されていてもよい。
(7)この半導体装置の製造方法において、
前記第1及び第2の導電パターンは、同じ厚みに形成されていてもよい。
(8)この半導体装置の製造方法において、
前記配線基板の前記第2の面に外部端子を形成することをさらに含み、
前記第1の導電パターンは、前記外部端子を形成するための領域とオーバーラップするように形成されていてもよい。
(1) A semiconductor device according to the present invention includes a wiring board,
A first semiconductor chip mounted on a first surface of the wiring board;
A first conductive pattern formed directly on the first surface;
A second semiconductor chip mounted on the second surface of the wiring board and smaller than the first semiconductor chip;
A second conductive pattern formed directly on the second surface;
Have
The first conductive pattern has a larger coefficient of linear expansion than the wiring board,
The planar area of the portion disposed outside the first semiconductor chip in the first conductive pattern is the planar area of the portion disposed outside the second semiconductor chip in the second conductive pattern. Bigger than. ADVANTAGE OF THE INVENTION According to this invention, the semiconductor device excellent in mountability with the small difference of the expansion / contraction amount of the 1st and 2nd surface of a wiring board can be provided.
(2) In this semiconductor device,
The first and second conductive patterns may be formed of the same material.
(3) In this semiconductor device,
The first and second conductive patterns may be formed with the same thickness.
(4) In this semiconductor device,
External terminals are formed on the second surface of the wiring board,
The first conductive pattern may be formed so as to overlap the external terminal.
(5) A method for manufacturing a semiconductor device according to the present invention comprises preparing a wiring board;
Mounting a first semiconductor chip on a first surface of the wiring board; and
Mounting a second semiconductor chip smaller than the first semiconductor chip on the second surface of the wiring board;
The wiring board has a first conductive pattern directly formed on the first surface and a second conductive pattern directly formed on the second surface;
The first conductive pattern has a larger coefficient of linear expansion than the wiring board,
The planar area of the portion disposed outside the region for mounting the first semiconductor chip in the first conductive pattern is the same as that for mounting the second semiconductor chip in the second conductive pattern. It is larger than the plane area of the portion arranged outside the region. According to the present invention, the difference between the expansion and contraction amounts of the first and second surfaces of the wiring board is reduced, so that a semiconductor device excellent in mountability can be manufactured.
(6) In this method of manufacturing a semiconductor device,
The first and second conductive patterns may be formed of the same material.
(7) In this method of manufacturing a semiconductor device,
The first and second conductive patterns may be formed with the same thickness.
(8) In this method of manufacturing a semiconductor device,
Forming an external terminal on the second surface of the wiring board;
The first conductive pattern may be formed so as to overlap with a region for forming the external terminal.
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は以下の実施の形態に限定されるものではない。 Embodiments to which the present invention is applied will be described below with reference to the drawings. However, the present invention is not limited to the following embodiments.
図1は、本発明を適用した実施の形態に係る半導体装置について説明するための図である。なお、図1は、半導体装置1の断面図である。
FIG. 1 is a diagram for explaining a semiconductor device according to an embodiment to which the present invention is applied. FIG. 1 is a cross-sectional view of the
本実施の形態に係る半導体装置は、配線基板10を有する。配線基板10の材料や構造は特に限定されず、既に公知となっているいずれかの基板を利用してもよい。配線基板10は、フレキシブル基板であってもよく、リジッド基板であってもよい。あるいは、配線基板10は、テープ基板であってもよい。配線基板10は、積層型の基板であってもよく、あるいは、単層の基板であってもよい。また、配線基板10の外形も特に限定されるものではない。配線基板10は、配線パターン12を有していてもよい。配線パターン12は、配線基板10の表面、あるいは、配線基板10の層間に形成されていてもよい。配線パターン12の構造や材料は特に限定されず、既に公知となっているいずれかの配線を利用してもよい。例えば、配線パターン12は、銅(Cu)、クローム(Cr)、チタン(Ti)、ニッケル(Ni)、チタンタングステン(Ti−W)、金(Au)、アルミニウム(Al)、ニッケルバナジウム(NiV)、タングステン(W)のうちのいずれかを積層して、あるいはいずれかの一層で形成されていてもよい。配線パターン12は、配線基板10の表面(第1及び第2の面14,16)に設けられたランド13を有していてもよい。ランド13は、電子部品の電極(例えば半導体チップの電極)との電気的な接続に利用される部分であってもよい。また、配線パターン12は、外部端子を搭載するためのランド15をさらに含んでいてもよい。配線基板10は、第1の面14と、第1の面14と反対側の第2の面16とを有する。このとき、後述する第1の半導体チップ20が搭載される面を第1の面14と、第2の半導体チップ40が搭載される面を第2の面16と、それぞれ称してもよい。そして、ランド15は、第2の面14に設けられていてもよい。配線基板10は、図示しない保護膜をさらに有してもよい。なお、保護膜は、配線パターン12の一部を覆うように形成されていてもよい。
The semiconductor device according to the present embodiment has a
本実施の形態に係る半導体装置は、第1の半導体チップ20を有する。第1の半導体チップ20は、例えばシリコンチップであってもよい。第1の半導体チップ20は、集積回路22を有していてもよい。集積回路22の構成は特に限定されないが、例えば、トランジスタ等の能動素子や、抵抗、コイル、コンデンサ等の受動素子を含んでいてもよい。また、第1の半導体チップ20は、複数の電極24を有していてもよい。電極24は、第1の半導体チップ20の内部と電気的に接続されていてもよい。電極24は、集積回路22と電気的に接続されていてもよい。あるいは、集積回路22に電気的に接続されていない電極を含めて、電極24と称してもよい。電極24は、薄く平らに形成されたパッドと、該パッド上に形成されたバンプとを含んでいてもよい。このとき、パッド及びバンプの材料は特に限定されないが、例えば、パッドとしてアルミニウムや銅を、バンプとして金を、それぞれ利用してもよい。
The semiconductor device according to the present embodiment has a
第1の半導体チップ20は、図1に示すように、配線基板10に搭載されてなる。このとき、配線基板10における第1の半導体チップ20が搭載された面を、第1の面14と称してもよい。すなわち、第1の半導体チップ20は、配線基板10の第1の面14に搭載されていてもよい。第1の半導体チップ20は、図1に示すように、電極24が配線パターン12(ランド13)と対向するように、配線基板10に搭載されていてもよい。このとき、電極24とランド13とが対向して電気的に接続されていてもよい。電極24とランド13とは、図1に示すように、接触して電気的に接続されていてもよい。このとき、電極24とランド13とは固着されていてもよい。例えば、電極24とランド13とは、共晶合金を介して接合(共晶合金接合)されていてもよい。ただし、これとは別に、電極24とランド13とは、導電粒子(図示せず)を介して電気的に接続されていてもよい。
As shown in FIG. 1, the
本実施の形態に係る半導体装置は、配線基板10の第1の面14に形成された第1の導電パターン30を含む。第1の導電パターン30は、第1の面14に直接形成されてなる。すなわち、第1の導電パターン30は、接着剤を介することなく、第1の面14に形成されてなる。第1の導電パターン30は、配線パターン12の一部であってもよい。第1の導電パターン30は、半導体チップ(第1及び第2の半導体チップ20,40)と電気的に接続されていてもよい。ただし、第1の導電パターン30は、半導体チップと電気的に接続されていないパターン(いわゆるダミーパターン)であってもよい。なお、第1の導電パターン30の平面形状は特に限定されず、パターニングされていてもよく、あるいは、第1の面14に箔状に拡がっていてもよい。そして、第1の導電パターン30は、配線基板10よりも線膨張係数が大きい。第1の導電パターン30の材料や、配線基板10の材料を調整することで、両者の線膨張係数を制御してもよい。なお、第1の導電パターン30は、後述する外部端子60とオーバーラップする領域に至るように形成されていてもよい。すなわち、第1の導電パターン30は、ランド15とオーバーラップする領域に至るように形成されていてもよい。
The semiconductor device according to the present embodiment includes a first
本実施の形態に係る半導体装置は、図1に示すように、配線基板10の第1の面14に形成されて、配線基板10と第1の半導体チップ20とを接着する第1の樹脂部35を有していてもよい。第1の樹脂部35の材料は特に限定されず、既に公知となっているいずれかの材料を利用してもよい。
As shown in FIG. 1, the semiconductor device according to the present embodiment is formed on the
本実施の形態に係る半導体装置は、配線基板10の第2の面16に搭載された、第1の半導体チップ20よりも小さい第2の半導体チップ40を有する。第2の半導体チップ40の構成は、第1の半導体チップ20の説明で挙げたいずれかの内容を適用してもよい。第2の半導体チップ40は、集積回路42を有していてもよい。また、第2の半導体チップ40は、電極44を有していてもよい。第2の半導体チップ40は、電極44が配線パターン12(ランド13)と対向するように、配線基板10に搭載されていてもよい。このとき、電極44とランド13とは固着されていてもよい。そして、電極44とランド13とは電気的に接続されていてもよい。なお、第2の半導体チップ40は、第1の半導体チップ20とオーバーラップするように配置されていてもよい。このとき、第1及び第2の半導体チップ20,40は、中心が配線基板10の厚み方向に一致するように配置されていてもよい。言い換えると、第1及び第2の半導体チップ20,40は、第1の半導体チップ20の中心と第2の半導体チップ40の中心とが配線基板10の平面垂直方向に一致するように搭載されていてもよい。
The semiconductor device according to the present embodiment has a
本実施の形態に係る半導体装置は、配線基板10の第2の面16に形成された第2の導電パターン50を含む。第2の導電パターン50は、第2の面16に直接形成されてなる。すなわち、第2の導電パターン50は、接着剤を介することなく、第2の面16に形成されてなる。第2の導電パターン50は、配線パターン12の一部であってもよい。このとき、ランド15は、第2の導電パターン50の一部であってもよい。ただし、第2の導電パターン50は、ランドとして機能しない部分を有していてもよい。また、配線パターン12からランドとして機能する部分を除いた導電パターンのみを、第2の導電パターン50と称してもよい。第2の導電パターン50は、半導体チップ(第1及び第2の半導体チップ20,40)と電気的に接続されていてもよい。ただし、第2の導電パターン50は、配線パターン12及び半導体チップと電気的に接続されていないパターン(いわゆるダミーパターン)であってもよい。なお、第2の導電パターン50は、配線基板10よりも線膨張係数が大きくてもよい。第2の導電パターン50は、第1の導電パターン30と同じ線膨張係数をなしていてもよい。あるいは、第2の導電パターン50の線膨張係数は、第1の導電パターン30の線膨張係数よりも小さくてもよい。
The semiconductor device according to the present embodiment includes a second
本実施の形態に係る半導体装置は、図1に示すように、配線基板10の第2の面16に形成されて、配線基板10と第2の半導体チップ40とを接着する第2の樹脂部55を有していてもよい。第2の樹脂部55の材料は特に限定されず、例えば、配線基板10又は第1の樹脂部35と同じ材料を利用してもよい。
As shown in FIG. 1, the semiconductor device according to the present embodiment is formed on the
本実施の形態に係る半導体装置では、第1の導電パターン30における第1の半導体チップ20よりも外側に配置された部分の平面面積は、第2の導電パターン50における第2の半導体チップ40よりも外側に配置された部分の平面面積よりも大きくなっている。なお、第1及び第2の導電パターン30,50は、同じ材料で形成されていてもよい。また、第1及び第2の導電パターン30,50は、同じ厚みをなしていてもよい。
In the semiconductor device according to the present embodiment, the planar area of the portion disposed outside the
本実施の形態に係る半導体装置は、図1に示すように、外部端子60を有していてもよい。外部端子60は、配線基板10の第2の面16に設けられていてもよい。すなわち、配線基板10の第2の面16には、外部端子60が形成されていてもよい。外部端子60が配置される領域は特に限定されない。外部端子60は、例えば、第1の半導体チップ20とオーバーラップする領域内のみに配置されていてもよい(Fan−Inタイプ)。あるいは、外部端子60は、第1の半導体チップ20とオーバーラップする領域よりも外側のみに配置されていてもよい(Fan−Outタイプ)。あるいは、外部端子60は、第1の半導体チップ20とオーバーラップする領域の内側及び外側に設けられていてもよい(Fan−In/Outタイプ)。なお、外部端子60は、配線パターン12のランド15上に設けられていてもよい。
The semiconductor device according to the present embodiment may have an
本実施の形態に係る半導体装置1は、以上のように構成されていてもよい。先に説明したように、半導体装置1では、1つの配線基板(配線基板10)の両面に、大きさの異なる半導体チップ(第1及び第2の半導体チップ20,40)が搭載されてなる。半導体装置は、通常、温度サイクル試験や、回路基板に実装される際、あるいは、実装後の環境の変化により、加熱・冷却されることがある。この加熱・冷却の影響を受けて、配線基板は膨張・収縮することがあった。ところで、半導体チップは、配線基板に較べて線膨張係数が低いことが多く、加熱・冷却された場合でも、配線基板に較べて大きさが変化しにくい。そのため、配線基板に半導体チップが搭載されている場合、配線基板の表面における半導体チップとオーバーラップする領域は、半導体チップに規制されるため大きさが変化しにくくなる。そして、1つの配線基板の両面のそれぞれに異なる大きさの半導体チップが搭載されている場合(図1参照)には、1つの配線基板の両面のそれぞれで膨張・収縮が規制される領域の面積が異なるため、配線基板の両面で、膨張・収縮による大きさの変化量が異なることがあった。具体的には、大きい半導体チップが搭載された面(第1の半導体チップ20が搭載された第1の面14)よりも、小さい半導体チップが搭載された面(第2の半導体チップ40が搭載された第2の面16)の方が、加熱・冷却による膨張・収縮量が大きくなることがあった。そして、膨張・収縮量の違いが原因となって、配線基板に反りが生じることがあった。ところで、半導体装置1では、先に説明したように、第1の導電パターン30における第1の半導体チップ20の外側に配置された部分の平面面積は、第2の導電パターン50における第2の半導体チップ40の外側に配置された部分の平面面積よりも大きくなっている。また、第1の導電パターン30は、配線基板10よりも線膨張係数が大きい。すなわち、第1の導電パターン30は、配線基板10よりも、大きく膨張・収縮する。そして、第1の導電パターン30は、第1の面14に直接形成されてなる。このことから、半導体装置1によれば、第1の導電パターン30の膨張・収縮の影響を受けて、配線基板10の第1の面14の膨張・収縮量が大きくなる。すなわち、半導体装置1によれば、第1及び第2の面14,16の、膨張・収縮量の差を小さくすることができる。そのため、半導体装置の反りが発生しにくい、実装性に優れた半導体装置を提供することができる。また、第1の導電パターン30は、外部端子60とオーバーラップするように形成されていてもよい。これによると、外部端子60が形成された領域で配線基板10を平坦にすることができるため、実装性に優れた半導体装置を提供することができる。そして、図2には、半導体装置1が実装された回路基板1000を示す。また、半導体装置1を有する電子機器として、図3にはノート型パーソナルコンピュータ2000を、図4には携帯電話3000を、それぞれ示す。
The
以下、本発明を適用した実施の形態に係る半導体装置の製造方法について説明する。図5〜図9は、本発明を適用した実施の形態に係る半導体装置の製造方法について説明するための図である。 A method for manufacturing a semiconductor device according to an embodiment to which the present invention is applied will be described below. 5 to 9 are diagrams for explaining a method of manufacturing a semiconductor device according to an embodiment to which the present invention is applied.
本実施の形態に係る半導体装置の製造方法は、図5に示す、配線基板10を用意することを含む。なお、図5は、配線基板10の断面図である。配線基板10は、既に説明したいずれかの構成をなしていてもよい。すなわち、配線基板10は、第1の面14に直接形成された第1の導電パターン30と、第2の面16に直接形成された第2の導電パターン50とを有する。第1の導電パターン30は、配線基板10よりも線膨張係数が大きい。そして、第1の導電パターン30における第1の半導体チップ20を搭載するための領域よりも外側に配置された部分の平面面積は、第2の導電パターン50における第2の半導体チップ40を搭載するための領域よりも外側に配置された部分の平面面積よりも大きい。なお、第1の導電パターン30は、外部端子60を形成するための領域(ランド15)とオーバーラップするように形成されていてもよい。
The method for manufacturing a semiconductor device according to the present embodiment includes preparing a
本実施の形態に係る半導体装置の製造方法は、配線基板10に、第1の半導体チップ20を搭載することを含む。以下、本工程について説明する。はじめに、配線基板10の第1の面14に、樹脂材料36を設けてもよい(図6(A)参照)。樹脂材料36は、ペースト状で設けてもよくフィルム状で設けてもよい。樹脂材料36は、内部に導電粒子が分散された異方性導電材料であってもよい。あるいは、樹脂材料36は、絶縁性の材料であってもよい。そして、図6(A)に示すように、配線基板10上に第1の半導体チップ20を配置してもよい。その後、図6(B)に示すように、配線基板10に第1の半導体チップ20を搭載してもよい。第1の半導体チップ20を、樹脂材料36を押し広げながら配線基板10に向かって押圧して、配線基板10に搭載してもよい。このとき、電極24と配線パターン12(ランド13)とを対向させて電気的に接続してもよい。また、第1の半導体チップ20を搭載する工程は、配線基板10及び第1の半導体チップ20の少なくとも一方を加熱しながら行ってもよい。なお、本工程によって、電極24とランド13とを固着してもよい。例えば、電極24とランド13との間に共晶合金層を形成することによって、両者を接合(共晶合金接合)してもよい。
The method for manufacturing a semiconductor device according to the present embodiment includes mounting the
本実施の形態に係る半導体装置の製造方法は、図7に示すように、配線基板10の第1の面14に、配線基板10と第1の半導体チップ20とを接着する第1の樹脂部35を形成することを含んでいてもよい。第1の樹脂部35は、樹脂材料36を硬化させることによって形成してもよい。樹脂材料36を硬化させる方法は特に限定されず、樹脂材料36に適したいずれかの方法を選択してもよい。樹脂材料36は、例えば加熱により硬化させてもよい。
As shown in FIG. 7, the method for manufacturing the semiconductor device according to the present embodiment includes a first resin portion that bonds the
本実施の形態に係る半導体装置の製造方法は、配線基板10の第2の面16に、第2の半導体チップ40を搭載することを含む。第2の半導体チップ40は、第1の半導体チップ20よりも小さい半導体チップである。第2の半導体チップ40を搭載する方法は特に限定されない。例えば、第2の面16に樹脂材料56を設け(図8(A)参照)、その後、第2の半導体チップ40を、樹脂材料56を押し広げながら配線基板10に向かって押圧して、配線基板10に第2の半導体チップ40を搭載してもよい(図8(B)参照)。このとき、第2の半導体チップ40の電極44と配線基板10のランド13とを対向させて電気的に接続してもよい。なお、配線基板10及び第2の半導体チップ40の少なくとも一方を加熱しながら、第2の半導体チップ40を搭載してもよい。本工程によって、電極44とランド13とを固着してもよい。
The method for manufacturing a semiconductor device according to the present embodiment includes mounting the
本実施の形態に係る半導体装置の製造方法は、図9に示すように、配線基板10の第2の面16に、配線基板10と第2の半導体チップ40とを接着する第2の樹脂部55を形成することを含んでいてもよい。第2の樹脂部55は、樹脂材料56を硬化させることによって形成してもよい。
As shown in FIG. 9, the method for manufacturing a semiconductor device according to the present embodiment has a second resin portion that bonds the
なお、配線基板10に第1及び第2の半導体チップ20,40を搭載する方法は上述の内容に限られるものではない。例えば、第1及び第2の半導体チップ20,40は、同時に搭載してもよい。また、第1及び第2の半導体チップ20,40を別々に搭載する場合には、第1及び第2の半導体チップ20,40のいずれを先に搭載してもよい。また、樹脂材料36,56についても、第1及び第2の半導体チップ20,40を搭載した後に設けてもよい。あるいは、第1及び第2の樹脂部35,55を有しない半導体装置を製造してもよい。
Note that the method of mounting the first and
本実施の形態に係る半導体装置の製造方法は、配線基板10の第2の面16に外部端子60を形成することを含んでいてもよい。以上の工程によって、半導体装置1を製造してもよい(図1参照)。一般的に、半導体装置を製造する際には、配線基板に熱が加えられる。具体的には、配線基板10に第1及び第2の半導体チップ20,40を搭載する工程や、樹脂材料36,56を硬化させる工程は、加熱された環境で行われることがある。すなわち、半導体装置を製造する工程で、配線基板は加熱・冷却されることがある。そのため、半導体装置を製造する工程で、配線基板10が膨張・収縮することがあった。そして、配線基板のそれぞれの面に大きさの異なる半導体チップを搭載する場合、配線基板の両面で、膨張・収縮量が異なることがあった。具体的には、大きい半導体チップが搭載された面(第1の半導体チップ20が搭載された第1の面14)よりも、小さい半導体チップが搭載された面(第2の半導体チップ40が搭載された第2の面16)の方が、加熱・冷却による膨張・収縮量が大きくなることがあった。そして、膨張・収縮量の違いが原因となって、半導体装置を製造する工程中に、配線基板10に反りが生じることがあった。ところで、本実施の形態に係る半導体装置の製造方法では、先に説明したように、第1の導電パターン30における第1の半導体チップ20を搭載するための領域の外側に配置された部分の平面面積は、第2の導電パターン50における第2の半導体チップ40を搭載するための領域の外側に配置された部分の平面面積よりも大きい。そして、第1の導電パターン30は、配線基板10よりも線膨張係数が大きく、かつ、第1の面14に直接形成されてなる。そのため、第1の面14の膨張・収縮量を大きくすることができ、配線基板10の第1及び第2の面14,16の膨張・収縮量の差を小さくすることができる。そのため、配線基板10が平坦な、実装性に優れた半導体装置を製造することができる。
The manufacturing method of the semiconductor device according to the present embodiment may include forming the
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。 In addition, this invention is not limited to embodiment mentioned above, A various deformation | transformation is possible. For example, the present invention includes configurations that are substantially the same as the configurations described in the embodiments (for example, configurations that have the same functions, methods, and results, or configurations that have the same objects and effects). In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In addition, the present invention includes a configuration that achieves the same effect as the configuration described in the embodiment or a configuration that can achieve the same object. Further, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.
10…配線基板、 12…配線パターン、 13…ランド、 15…ランド、 20…第1の半導体チップ、 22…集積回路、 24…電極、 30…第1の導電パターン、 35…第1の樹脂部、 36…樹脂材料、 40…第2の半導体チップ、 42…集積回路、 44…電極、 50…第2の導電パターン、 55…第2の樹脂部、 56…樹脂材料、 60…外部端子
DESCRIPTION OF
Claims (8)
前記配線基板の第1の面に搭載された第1の半導体チップと、
前記第1の面に直接形成された第1の導電パターンと、
前記配線基板の第2の面に搭載された、前記第1の半導体チップよりも小さい第2の半導体チップと、
前記第2の面に直接形成された第2の導電パターンと、
を有し、
前記第1の導電パターンは、前記配線基板よりも線膨張係数が大きく、
前記第1の導電パターンにおける前記第1の半導体チップよりも外側に配置された部分の平面面積は、前記第2の導電パターンにおける前記第2の半導体チップよりも外側に配置された部分の平面面積よりも大きい半導体装置。 A wiring board;
A first semiconductor chip mounted on a first surface of the wiring board;
A first conductive pattern formed directly on the first surface;
A second semiconductor chip mounted on the second surface of the wiring board and smaller than the first semiconductor chip;
A second conductive pattern formed directly on the second surface;
Have
The first conductive pattern has a larger coefficient of linear expansion than the wiring board,
The plane area of the portion arranged outside the first semiconductor chip in the first conductive pattern is the plane area of the portion arranged outside the second semiconductor chip in the second conductive pattern. Larger semiconductor device.
前記第1及び第2の導電パターンは、同じ材料で形成されてなる半導体装置。 The semiconductor device according to claim 1,
The semiconductor device in which the first and second conductive patterns are formed of the same material.
前記第1及び第2の導電パターンは、同じ厚みに形成されてなる半導体装置。 The semiconductor device according to claim 1 or 2,
The semiconductor device in which the first and second conductive patterns are formed to have the same thickness.
前記配線基板の前記第2の面には外部端子が形成されてなり、
前記第1の導電パターンは、前記外部端子とオーバーラップするように形成されてなる半導体装置。 The semiconductor device according to any one of claims 1 to 3,
External terminals are formed on the second surface of the wiring board,
The semiconductor device, wherein the first conductive pattern is formed so as to overlap the external terminal.
前記配線基板の第1の面に第1の半導体チップを搭載すること、及び、
前記配線基板の第2の面に、前記第1の半導体チップよりも小さい第2の半導体チップを搭載することを含み、
前記配線基板は、前記第1の面に直接形成された第1の導電パターンと、前記第2の面に直接形成された第2の導電パターンとを有し、
前記第1の導電パターンは、前記配線基板よりも線膨張係数が大きく、
前記第1の導電パターンにおける前記第1の半導体チップを搭載するための領域よりも外側に配置された部分の平面面積は、前記第2の導電パターンにおける前記第2の半導体チップを搭載するための領域よりも外側に配置された部分の平面面積よりも大きい半導体装置の製造方法。 Preparing a wiring board,
Mounting a first semiconductor chip on a first surface of the wiring board; and
Mounting a second semiconductor chip smaller than the first semiconductor chip on the second surface of the wiring board;
The wiring board has a first conductive pattern directly formed on the first surface and a second conductive pattern directly formed on the second surface;
The first conductive pattern has a larger coefficient of linear expansion than the wiring board,
The planar area of the portion disposed outside the region for mounting the first semiconductor chip in the first conductive pattern is the same as that for mounting the second semiconductor chip in the second conductive pattern. A manufacturing method of a semiconductor device which is larger than a planar area of a portion arranged outside a region.
前記第1及び第2の導電パターンは、同じ材料で形成されてなる半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 5,
The method for manufacturing a semiconductor device, wherein the first and second conductive patterns are formed of the same material.
前記第1及び第2の導電パターンは、同じ厚みに形成されてなる半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 5 or 6,
The method for manufacturing a semiconductor device, wherein the first and second conductive patterns are formed to have the same thickness.
前記配線基板の前記第2の面に外部端子を形成することをさらに含み、
前記第1の導電パターンは、前記外部端子を形成するための領域とオーバーラップするように形成されてなる半導体装置の製造方法。 In the manufacturing method of the semiconductor device in any one of Claims 5-7,
Forming an external terminal on the second surface of the wiring board;
The method of manufacturing a semiconductor device, wherein the first conductive pattern is formed so as to overlap with a region for forming the external terminal.
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