JP2006184448A - Liquid crystal display device and counter voltage producing method - Google Patents
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Abstract
Description
本発明は、液晶表示装置および対向電圧生成方法に係り、特に、オーバードライブ用のメモリを削減する技術、およびフリッカが最小となる対向電圧を生成する技術に関する。 The present invention relates to a liquid crystal display device and a counter voltage generation method, and more particularly, to a technique for reducing overdrive memory and a technique for generating a counter voltage that minimizes flicker.
近年、液晶テレビなどの液晶表示装置の動画性能向上のため、液晶応答速度を擬似的に高速化するオーバードライブ処理が実行されている。
オーバードライブ処理では、現フレームと前フレームの同一画素の画像データの比較結果に基づき、当該画素のオーバードライブ量が決定されるため、前フレームの画像データを格納するためのフレームメモリが必要となる。なお、このフレームメモリには、通常、SDRAM(Synchronous Dynamic Random Access Memory)が使用される。
今、仮に、液晶表示パネルの解像度が、WXGA(1280×768)で、画像データが8bitの場合、1フレームのデータ量は、1280×768×3×8=23.6Mbitとなる。さらに、フレーム連続処理のためダブルバッファ制御が必要である。
そのため、従来は、このフレームメモリとして、図17に示すように、64MbitのSDRAMが2チップ使用されていた。
なお、図17において、120は後述するタイミングコントローラ、200はメモリ制御回路、250はSDRAM、260はオーバードライブ制御回路である。
また、液晶表示パネルは、良く知られているように、画素電極に印加する階調電圧と、対向電極(コモン電極ともいう)に印加する対向電圧(コモン電圧ともいう)との間の電圧差に基づいて、液晶分子の配向方向を変化させて画像を表示する。
図18は、従来の液晶表示装置の対向電圧発生回路を示す回路図である。図18に示すように、従来は、可変抵抗器(RD)を用いて分圧回路を形成し、この分圧回路の出力をアンプ回路(AMP)に入力し、アンプ回路(AMP)の出力を対向電圧(Vcom)として出力していた。
In recent years, in order to improve the moving image performance of a liquid crystal display device such as a liquid crystal television, an overdrive process for artificially increasing the liquid crystal response speed has been performed.
In the overdrive process, the overdrive amount of the pixel is determined based on the comparison result of the image data of the same pixel of the current frame and the previous frame, so that a frame memory for storing the image data of the previous frame is required. . Note that an SDRAM (Synchronous Dynamic Random Access Memory) is usually used as the frame memory.
If the resolution of the liquid crystal display panel is WXGA (1280 × 768) and the image data is 8 bits, the data amount of one frame is 1280 × 768 × 3 × 8 = 23.6 Mbit. Furthermore, double buffer control is necessary for continuous frame processing.
Therefore, conventionally, as this frame memory, as shown in FIG. 17, two 64 Mbit SDRAMs are used.
In FIG. 17, 120 is a timing controller described later, 200 is a memory control circuit, 250 is an SDRAM, and 260 is an overdrive control circuit.
Further, as is well known, a liquid crystal display panel has a voltage difference between a gradation voltage applied to a pixel electrode and a counter voltage (also referred to as a common voltage) applied to a counter electrode (also referred to as a common voltage). Based on the above, an image is displayed by changing the alignment direction of the liquid crystal molecules.
FIG. 18 is a circuit diagram showing a counter voltage generating circuit of a conventional liquid crystal display device. As shown in FIG. 18, conventionally, a voltage dividing circuit is formed by using a variable resistor (RD), and an output of the voltage dividing circuit is inputted to an amplifier circuit (AMP), and an output of the amplifier circuit (AMP) is obtained. It was output as a counter voltage (Vcom).
なお、本願発明に関連する先行技術文献としては以下のものがある。
前述したように、従来の液晶表示装置では、オーバードライブ処理に必要となる前フレームの画像データを格納するためのフレームメモリ(SDRAM)として、64MbitのSDRAMを2チップ使用する必要があった。
これは、コントロール基板の総部品費の20%程度を占めることとなり、コストアップの大きな要因となっていた。また消費電流、配線数といった課題も多かった。
なお、前述の特許文献1には、フレームメモリの記憶容量を縮減するために、画像データのビット数を削減することが開示されている。
しかしながら、この特許文献1に記載された手法では、縮減されるデータ量は、たかだか5/8程度であり、それ以上データ量を削減することは記載されていない。
一方、対向電極に印加する対向電圧が最適な電圧値でないと、画素電極に正極性のK階調の階調電圧を印加するときと、画素電極に負極性のK階調の階調電圧を印加するときとで、画素電極と対向電極との間の電位差が変化し、液晶表示パネルにフリッカと呼ばれるちらつきが生じる。
そのため、従来の液晶表示装置では、作業者が、可変抵抗器(RD)を手動で調整することにより、目視でフリッカが最小になるように、対向電圧(Vcom)を調整していた。
このため、固定費(人件費)がかかるばかりか、調整ばらつきや、人為的ミスも発生する可能性があるという問題点があった。
なお、前述の特許文献3には、対向電圧(Vcom)を自動的に調整する技術が開示されているが、この特許文献3には、フリッカが最小になるように対向電圧(Vcom)を自動的に調整することは記載されていない。
As described above, in the conventional liquid crystal display device, it is necessary to use two chips of 64 Mbit SDRAM as a frame memory (SDRAM) for storing the image data of the previous frame necessary for the overdrive process.
This accounted for about 20% of the total component cost of the control board, which was a major factor in increasing the cost. There were also many problems such as current consumption and the number of wires.
Note that the above-mentioned
However, in the method described in
On the other hand, if the counter voltage applied to the counter electrode is not an optimum voltage value, a positive K gradation voltage is applied to the pixel electrode and a negative K gradation voltage is applied to the pixel electrode. When the voltage is applied, the potential difference between the pixel electrode and the counter electrode changes, and flicker called flicker occurs in the liquid crystal display panel.
Therefore, in the conventional liquid crystal display device, the operator manually adjusts the variable resistor (RD) to adjust the counter voltage (Vcom) so that flicker is minimized by visual observation.
For this reason, there are problems in that not only fixed costs (labor costs) are incurred, but also adjustment variations and human error may occur.
The above-mentioned
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、1フレームの画像データ量を半分以下に圧縮し、オーバードライブ処理に必要となるフレームメモリのメモリ容量を大幅に削減することが可能となる技術を提供することにある。
また、本発明の他の目的は、液晶表示装置および対向電圧生成方法において、フリッカが最小になるように対向電圧を自動的に調整することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
The present invention has been made to solve the above-described problems of the prior art, and an object of the present invention is to reduce the amount of image data of one frame to half or less in a liquid crystal display device, and is necessary for overdrive processing. It is an object of the present invention to provide a technique capable of greatly reducing the memory capacity of a frame memory.
Another object of the present invention is to provide a technique capable of automatically adjusting the counter voltage so that the flicker is minimized in the liquid crystal display device and the counter voltage generation method.
The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
前述の目的を達成するために、本発明は、液晶表示パネルと、前記液晶表示パネルを制御・駆動する駆動手段とを備え、前記駆動手段は、オーバードライブ処理手段を有する液晶表示装置において、前記オーバードライブ処理手段は、前フレームの画像データを格納するメモリと、前記メモリを制御するメモリ制御回路とを有し、前記メモリ制御回路は、入力される画像データのデータ量を削減し圧縮画像データを生成する第1のデータ削減回路と、前記第1のデータ削減回路から出力される圧縮画像データを格納するライトバッファ回路と、前記メモリから読み出した圧縮画像データを格納するリードバッファ回路と、前記リードバッファ回路から出力される圧縮画像データから再生画像データを再生する第1のデータ再生回路と、前記ライトバッファ回路に格納された圧縮画像データを前記メモリに書き込み、前記メモリから圧縮画像データを読み出し前記リードバッファ回路に入力するタイミング制御回路とを有することを特徴とする。
Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
In order to achieve the above object, the present invention comprises a liquid crystal display panel and a driving means for controlling and driving the liquid crystal display panel, wherein the driving means includes an overdrive processing means. The overdrive processing means has a memory for storing the image data of the previous frame and a memory control circuit for controlling the memory. The memory control circuit reduces the data amount of the input image data and compresses the compressed image data. A write buffer circuit for storing compressed image data output from the first data reduction circuit, a read buffer circuit for storing compressed image data read from the memory, and A first data reproduction circuit for reproducing reproduced image data from compressed image data output from a read buffer circuit; Writing the compressed image data stored in the Tobaffa circuit to the memory, and having a timing control circuit for input to the read buffer circuit reads the compressed image data from said memory.
また、本発明は、液晶表示パネルのフリッカが最小となる対向電圧を生成するために、前記液晶表示パネルにフリッカ検出用のパターンを表示し、前記液晶表示パネルに表示されたフリッカ検出用のパターンの輝度を測定し、前記測定した輝度に基づき対向電圧を制御する制御値を生成し、前記制御値をDA変換して対向電圧を生成し、前述の処理を繰り返し前記液晶表示パネルのフリッカが最小となる制御値を求めた後、当該求めた制御値を不揮発性メモリに格納することを特徴とする。 Further, the present invention displays a flicker detection pattern on the liquid crystal display panel in order to generate a counter voltage that minimizes the flicker of the liquid crystal display panel, and the flicker detection pattern displayed on the liquid crystal display panel. The control value for controlling the counter voltage is generated based on the measured brightness, the control value is DA-converted to generate the counter voltage, and the above processing is repeated to minimize the flicker of the liquid crystal display panel. After the control value to be obtained is obtained, the obtained control value is stored in a nonvolatile memory.
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の液晶表示装置によれば、1フレームの画像データ量を半分以下に圧縮し、オーバードライブ処理に必要となるフレームメモリのメモリ容量を大幅に削減することが可能となる。
また、本発明の液晶表示装置および対向電圧生成方法によれば、フリッカが最小になるように対向電圧を自動的に調整することが可能となる。
The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
According to the liquid crystal display device of the present invention, it is possible to compress the amount of image data of one frame to half or less and to greatly reduce the memory capacity of the frame memory required for overdrive processing.
Further, according to the liquid crystal display device and the counter voltage generation method of the present invention, the counter voltage can be automatically adjusted so that the flicker is minimized.
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図1は、本発明の実施例のTFT方式の液晶表示モジュールの回路構成を示すブロック図である。
本実施例の液晶表示モジュールは、液晶表示パネル100と、TCONボード110と、ドレインドライバ130と、ゲートドライバ140とで構成される。
図2は、図1に示す液晶表示パネル100の一例の等価回路を示す図である。
図2に示すように、液晶表示パネル100は、マトリクス状に形成される複数の画素を有する。
各画素は薄膜トランジスタ(TFT)を有し、各画素の薄膜トランジスタ(TFT)のソース電極は、画素電極(ITO1)に接続される。
また、画素電極(ITO1)と共通電極(対向電極、またはコモン電極ともいう)(ITO2)との間に液晶層が設けられるので、画素電極(ITO1)と共通電極(ITO2)との間には、画素容量(CLC)が等価的に接続される。
さらに、薄膜トランジスタ(TFT)のソース電極と共通電極(ITO2)との間には、蓄積容量(CS)が接続される。
図2に示す液晶表示パネル100において、列方向に配置された各画素の薄膜トランジスタ(TFT)のドレイン電極は、それぞれドレイン線(映像線ともいう)Dに接続され、各ドレイン線Dは、列方向の各画素の液晶に階調電圧を印加するドレインドライバ130に接続される。
また、行方向に配置された各画素における薄膜トランジスタ(TFT)のゲート電極は、それぞれゲート線(走査線ともいう)Gに接続され、各ゲート線Gは、1水平走査時間、行方向の各画素の薄膜トランジスタ(TFT)のゲート電極に走査駆動電圧(正のバイアス電圧あるいは負のバイアス電圧)を供給するゲートドライバ140に接続される。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
In all the drawings for explaining the embodiments, parts having the same functions are given the same reference numerals, and repeated explanation thereof is omitted.
FIG. 1 is a block diagram showing a circuit configuration of a TFT liquid crystal display module according to an embodiment of the present invention.
The liquid crystal display module of the present embodiment includes a liquid
FIG. 2 is a diagram showing an equivalent circuit of an example of the liquid
As shown in FIG. 2, the liquid
Each pixel has a thin film transistor (TFT), and the source electrode of the thin film transistor (TFT) of each pixel is connected to the pixel electrode (ITO1).
In addition, since a liquid crystal layer is provided between the pixel electrode (ITO1) and the common electrode (also referred to as a counter electrode or a common electrode) (ITO2), the pixel electrode (ITO1) and the common electrode (ITO2) are not provided. The pixel capacitors (CLC) are equivalently connected.
Further, a storage capacitor (CS) is connected between the source electrode of the thin film transistor (TFT) and the common electrode (ITO2).
In the liquid
A gate electrode of a thin film transistor (TFT) in each pixel arranged in the row direction is connected to a gate line (also referred to as a scanning line) G, and each gate line G corresponds to each pixel in the row direction for one horizontal scanning time. The
図1に示すTCONボード110は、タイミングコントローラ(以下、TCONという)120と、マイコン121とを有する。
TCON120は、外部から入力されるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号の各表示制御信号および表示用デ−タ(R・G・B)を基に、ドレインドライバ130、および、ゲートドライバ140を制御・駆動する。
また、TCON120には、オーバードライブ処理に使用される前フレームの画像データを格納するメモリ(SDRAM;Synchronous Dynamic Random Access Memory)250が接続され、TCON120は、後述するオーバードライブ処理を実行する。
マイコン121には、不揮発性メモリ122が接続されるとともに、マイコン121はデジタル・アナログ変換器(以下、DACという)(123,124)に制御電圧を供給する。
DAC123は、マイコン121から入力される制御電圧を、デジタル・アナログ変換して、階調基準電圧(VREF)を生成し、液晶表示パネル100に供給する。
同様に、DAC124は、マイコン121から入力される制御電圧を、デジタル・アナログ変換して、対向電圧(Vcom)を生成し、液晶表示パネル100に供給する。
A TCON
The TCON 120 includes a
The TCON 120 is connected to a memory (SDRAM: Synchronous Dynamic Random Access Memory) 250 that stores image data of the previous frame used for the overdrive process, and the TCON 120 executes an overdrive process described later.
A
The
Similarly, the
また、図1において、125は、外部から入力されるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号の各表示制御信号および表示用デ−タ(R・G・B)の入力端子、126は通信用入出力端子、127は出力端子である。
ゲートドライバ140は、ゲート線Gに対して、1水平走査ライン毎に、1水平走査時間、薄膜トランジスタ(TFT)をオンとする走査電圧を順次供給して、薄膜トランジスタ(TFT)をオンとする。
また、ドレインドライバ130は、ドレイン線Dに対して映像電圧を供給し、オンとされた薄膜トランジスタ(TFT)を介して画素電極(ITO1)に映像電圧を印加し、各画素に映像電圧を書き込み、画素電極(ITO1)と共通電極(ITO2)との間の画素容量(CLC)を所定の電圧に充電する。
この充電電圧に基づき、各画素の液晶分子の配向方向を変化させて画像を表示する。
以上の動作により、液晶表示パネル100に画像が表示される。
In FIG. 1,
The
Further, the
Based on this charging voltage, an image is displayed by changing the alignment direction of the liquid crystal molecules of each pixel.
With the above operation, an image is displayed on the liquid
本発明の実施例の液晶表示モジュールは、図1に示すTCON120がオーバードライブ処理を実行する。
次に、図3、図4を用いてオーバードライブ処理の原理について説明する。
図3の上側に示すように、通常駆動では、入力データがそのまま表示データとなる。
このとき、図4の実線に示す波形で電圧駆動すると、輝度の応答、すなわち、液晶応答時間が1フレーム期間(16.6ms)より遅いため、映像変化に追従できず尾引きを生じる。
そこで、図4の破線に示す波形のように、映像が変化したフレームについてオーバードライブ電圧をかけることで輝度の応答を速めることができ、尾引きを軽減することができる。
これは、図3の下側の方法で実現できる。
1フレーム遅延回路111で前フレームデータを作る。次に、データ比較回路112で、現フレームデータと前フレームデータとを比較する。このデータ比較回路112での比較結果に応じて、データ操作回路113が、入力データを適度に操作して表示データを得る。
具体回路例としては、1フレーム遅延回路111は、フレームメモリ(通常、SDRAM)およびメモリ制御回路で構成され、データ比較回路112は、引き算回路、データ操作回路113は、前記引き算結果に係数を乗じる乗算回路とこの乗算結果を入力データに加える加算回路で構成される。
In the liquid crystal display module according to the embodiment of the present invention, the
Next, the principle of overdrive processing will be described with reference to FIGS.
As shown in the upper side of FIG. 3, in normal driving, input data becomes display data as it is.
At this time, when voltage driving is performed with the waveform shown by the solid line in FIG. 4, the luminance response, that is, the liquid crystal response time is slower than one frame period (16.6 ms), so that the image change cannot be followed and tailing occurs.
Therefore, as shown by the waveform shown by the broken line in FIG. 4, the luminance response can be accelerated by applying the overdrive voltage to the frame in which the image has changed, and the tailing can be reduced.
This can be achieved with the lower method of FIG.
The previous frame data is created by the 1
As a specific circuit example, the 1-
図5は、本発明の実施例のオーバードライブ処理におけるフレームメモリ構成を示す図である。
図5に示すように、本実施例では、前フレームの画像データを格納するメモリ250として、16MbitのSDRAM1チップ構成とする。
図6は、図5に示すメモリ制御回路200の概略構成を示す機能ブロック図である。
図6に示すように、図5に示すメモリ制御回路200は、データ削減回路201と、ライト用ラインバッファ202と、SDRAM制御回路203と、リード用ラインバッファ204と、データ再生回路205と、タイミング制御回路206とを有する。
データ削減回路201は、現フレームの各画素の画像データを半分に削減(間引き)し、更に、RGB×8bitの画像データを、16bitの画像データにbit削減する回路である。
例えば、WXGAの場合、1280×768×1/2×16=7.9Mbitとなり、16Mbitのメモリ(SDRAM)250に十分収められる。
なお、16bitにbit削減する理由は、16MbitのSDRAMのビット幅が16bitのためである。
FIG. 5 is a diagram showing a frame memory configuration in the overdrive process according to the embodiment of the present invention.
As shown in FIG. 5, in this embodiment, the
FIG. 6 is a functional block diagram showing a schematic configuration of the
As shown in FIG. 6, the
The
For example, in the case of WXGA, 1280 × 768 × 1/2 × 16 = 7.9 Mbit, which is sufficiently accommodated in a 16 Mbit memory (SDRAM) 250.
The reason for reducing the number of bits to 16 bits is that the bit width of the 16 Mbit SDRAM is 16 bits.
以下、データ削減回路201の処理内容について説明する。
初めに、画素間引き部211において、画素の間引きを行う。画素の間引きパターンは縦横状の人工画像に対する考慮から、ドット市松状に間引いて画素数を半分にする。
続いて、bit削減部212において、bit削減を行う。RGB×8bitを下位側3bit切り捨て、RGB×5bitの計15bitにする。
これは前述のオーバードライブ原理で説明したデータ操作回路113において、現フレームデータと前フレームデータの差分に乗じる係数が通常0.1〜0.3程度であり、結果的に下位bitの有用性はあまり無く、実用上の影響は無視できる。
前述の処理と平行して、画素再生用フラグ生成部213において、1bitの再生用フラグを生成する。この再生用フラグは、次の2つを考慮して生成する。
1つは人間の眼が色より輝度に敏感であること、2つ目はアニメなどの人工画像ではエッジが鮮明であり、間引いた全ての画素を隣接画素で平均補間しただけでは再生誤差が大きくなってしまうことである。
そこで、以下に説明する方法で再生用フラグを生成する。
The processing contents of the
First, the
Subsequently, the
This is because, in the
In parallel with the processing described above, the pixel reproduction
The first is that the human eye is more sensitive to brightness than the color, and the second is that the edges of an artificial image such as an animation are sharp, and if all the thinned out pixels are average-interpolated with adjacent pixels, the reproduction error is large. It will be.
Therefore, a reproduction flag is generated by the method described below.
図7は、図6に示す画素再生用フラグ生成部213の概略構成を示すブロック図である。 まず、輝度計算部301において、RGBの画像データから輝度(Y)データを計算で求める。
この輝度(Y)データを基に、比較判定部305において、1画素遅延素子302で遅延された間引き画素の輝度値と、1画素遅延素子302と1画素遅延素子303とで遅延された間引き画素の前の画素の輝度値と、平均計算部304で計算された隣接画素(間引き画素の前後の画素)の平均の輝度値の3つを比較する。
比較判定部305は、間引き画素の輝度値に対して、間引き画素の前の画素の輝度値の方が近い場合は、再生用フラグ「0」とし、隣接画素の平均の輝度値の方が近ければ再生用フラグを「1」とする。
再生用フラグ「1」は、再生時に平均補間とし、再生用フラグ「0」は、前画素リピートとして作用させる。
具体例として、図7に示すデータ例で説明する。
10,11,12番目の画素に着目すると、11番目が間引き画素で輝度値が100、10番目が間引き画素の前の画素で輝度値100、10番目と12番目の隣接画素の平均の輝度値は150(=(100+200)/2)となり、再生用フラグは「0」となる。
同様に、12,13,14番目の画素では、13番目の間引き画素の輝度値が140に対して、12番目の間引き画素の前の画素の輝度値が200、12番目と14番目の隣接画素の平均の輝度値は150(=(200+100)/2)なので、再生用フラグは「1」となる。
なお、間引き画素の前の画素の輝度値と、隣接画素の平均の輝度値とが同じ場合には、再生用フラグは、「0」であっても、「1」であってもよく、いずれか一方の値に設定すればよい。
FIG. 7 is a block diagram showing a schematic configuration of the pixel
Based on this luminance (Y) data, in the comparison /
When the luminance value of the pixel before the thinned pixel is closer to the luminance value of the thinned pixel, the
The reproduction flag “1” is average interpolation during reproduction, and the reproduction flag “0” is operated as a previous pixel repeat.
As a specific example, the data example shown in FIG. 7 will be described.
Focusing on the tenth, eleventh and twelfth pixels, the eleventh is a thinned pixel and the luminance value is 100, the tenth is a pixel before the thinned pixel, the luminance value is 100, and the average luminance value of the tenth and twelfth adjacent pixels. Is 150 (= (100 + 200) / 2), and the reproduction flag is “0”.
Similarly, in the 12th, 13th, and 14th pixels, the luminance value of the 13th thinned pixel is 140, whereas the luminance value of the pixel before the 12th thinned pixel is 200, and the 12th and 14th adjacent pixels. Since the average luminance value is 150 (= (200 + 100) / 2), the reproduction flag is “1”.
When the luminance value of the pixel before the thinned pixel and the average luminance value of the adjacent pixels are the same, the reproduction flag may be “0” or “1”. One of these values may be set.
前述のbit削減部212から出力されるRGB×5bitと再生用フラグの1bitで16bitデータとし、例えば、図8に示すようなビット配置にする。
このようにして、削減(あるいは圧縮)されたデータを、ライト用ラインバッファ202に供給する。
図6に示すデータ再生回路205は、bit付加と間引き画素を再生する回路である。
まず、ビット付加部241において、RGB×5bitの下位側に3bitの100(10進で4)を付加して、RGB×8bitにする。
これを、間引き画素再生処理部242において、再生用フラグに応じた方法で間引き画素を再生する。
図9に具体例を示す。図9の上側がbit付加されたRGBデータで、破線部が間引き画素である。
今、10,11,12番目の画素に着目すると、10番目の画素の再生用フラグが「0」なので、11番目の間引き画素は10番目の画素でリピート再生する。
次に、12,13,14番目の画素では、12番目の画素の再生用フラグが「1」なので、12番目と14番目の画素の平均で13番目の間引き画素を補間再生する。このようにして、前フレームの近似データを出力する。
8 bits of RGB × 5 bits output from the
In this way, the reduced (or compressed) data is supplied to the
A
First, the
In this case, the thinned pixel
A specific example is shown in FIG. The upper side of FIG. 9 is RGB data to which bits are added, and the broken line portion is a thinned pixel.
Now, focusing on the tenth, eleventh and twelfth pixels, since the reproduction flag of the tenth pixel is “0”, the eleventh thinned-out pixel is repeatedly reproduced with the tenth pixel.
Next, in the 12th, 13th, and 14th pixels, since the reproduction flag of the 12th pixel is “1”, the 13th thinned pixel on the average of the 12th and 14th pixels is interpolated and reproduced. In this way, approximate data of the previous frame is output.
図6に示すライト用ラインバッファ202と、リード用ラインバッファ204は、それぞれ2つのラインメモリ(222,223,232,233)と2つのセレクタ(221,224,231,234)から構成される。
SDRAM制御回路203は、メモリ(SDRAM)250に対するコマンド指示と、ライト用ラインバッファ202からメモリ(SDRAM)250へのライトデータ転送、およびメモリ(SDRAM)250からリード用ラインバッファ204へのリードデータ転送を行う。
前述の処理は、タイミング制御回路206により、図10に示すタイミングチャートで実行される。
メモリ(SDRAM)250へのライトデータは、セレクタ221により、1H毎に切替えながら、ラインメモリ1(222)とラインメモリ2(223)に入力される。
メモリ(SDRAM)250へのライトデータは、データ削減回路201によって、データが半分に間引かれているので、セレクタ224により、1H後の後半期間に、ラインメモリ1(222)またはラインメモリ2(223)から出力し、SDRAM制御回路203を介してメモリ(SDRAM)250に書き込む。
前フレームデータは、1H前の前半期間に、メモリ(SDRAM)250からSDRAM制御回路203を介してリード用ラインバッファ204に供給され、上述のライトとは逆の動作を行ってメモリ(SDRAM)250のリードデータを得る。
以上の処理により、毎フレーム連続してリードライトできるため、SDRAM1チップ化が可能となる。
Each of the
The
The above-described processing is executed by the
Write data to the memory (SDRAM) 250 is input to the line memory 1 (222) and the line memory 2 (223) while being switched by the
The write data to the memory (SDRAM) 250 is thinned by half by the
The previous frame data is supplied from the memory (SDRAM) 250 to the read
With the above processing, since it is possible to read and write continuously every frame, it is possible to make an SDRAM one chip.
以上説明したように、本実施例によれば、画素間引きと、bit削減によるデータ削減手段と、再生精度を高める再生用フラグ手段などの簡単な構成で、従来のオーバードライブ特性を維持しつつ、フレームメモリのメモリ容量を大幅(例えば、1/3)に削減することができる。
これにより、TCONボード110における、オーバードライブ用フレームメモリの部品費比率を5%以下に低減することが可能となり、更に、低消費電流化、基板の小型化により製品全体のコスト低減にも寄与することができる。
なお、前述の再生用フラグの生成過程において、輝度の高いG画素のみとか、R画素とG画素の加算値で、再生用フラグを生成(判定)するようにしてもよい。この場合には、輝度計算回路を省くことができ、半導体チップの小型化を図ることが可能となる。
また、図3において、現フレームデータをデータ比較回路112に直接入力するのではなく、図11に示すように、データ削減回路201と、データ再生回路205を通すことで、静止画において比較誤差を「0」にすることができ、誤ったオーバードライブがかかるのを防ぐことができる。
また、再生用フラグの使用方法を変えてもよい。例えば、間引き画素の輝度値が、隣接画素の平均の輝度値より上か下かを判断し、再生時に隣接画素間の3/4と1/4で補間再生させることもできる。これは補間重視の映像に適している。
さらに、映像シーンの検出手段を設け、映像に応じて再生用フラグの使用方法を切替えてもよい。
As described above, according to the present embodiment, the conventional overdrive characteristics are maintained with a simple configuration such as pixel thinning, data reduction means by bit reduction, and a reproduction flag means for improving reproduction accuracy. The memory capacity of the frame memory can be greatly reduced (for example, 1/3).
As a result, the component cost ratio of the overdrive frame memory in the
Note that, in the above-described generation process of the reproduction flag, the reproduction flag may be generated (determined) using only the G pixel having a high luminance or the added value of the R pixel and the G pixel. In this case, the luminance calculation circuit can be omitted, and the semiconductor chip can be miniaturized.
Further, in FIG. 3, the current frame data is not directly input to the
Further, the method of using the reproduction flag may be changed. For example, it is possible to determine whether the luminance value of the thinned pixel is higher or lower than the average luminance value of the adjacent pixels, and to perform interpolation reproduction at 3/4 and 1/4 between adjacent pixels at the time of reproduction. This is suitable for video that emphasizes interpolation.
Furthermore, a video scene detection means may be provided, and the method of using the playback flag may be switched according to the video.
以下、本実施例の対向電圧(Vcom)の生成方法について説明する。
図12は、本実施例の対向電圧発生回路の原理を説明するための図である。
図12に示すように、通信手段310、制御回路311、不揮発性メモリ313、DAC312からなる対向電圧発生回路を構成する。
図13は、本実施例の対向電圧(Vcom)の自動調整システムの原理を説明するための図である。
図12に示す対向電圧発生回路を搭載した液晶表示装置321、およびこの液晶表示装置321にフリッカ検出用テスト信号を供給する信号発生器320、更にフリッカ量を測定し液晶表示装置321にフィードバックする光学検出装置323により、対向電圧自動調整システムを構成し、対向電圧調整の自動化を実現する。
対向電圧(Vcom)に対するフリッカ量は、図14に示すように2次曲線となり、フリッカ最小値Fminにおけるコモン電圧最適値VCOMはこの2次曲線の頂点となる。すなわちコモン電圧を最適値にすれば、フリッカを最小にすることができる。
本実施例によれば、前述した簡単な構成でコモン電圧の自動化が実現でき、固定費(人件費)の削減および表示品質の安定化に寄与することができる。
Hereinafter, a method for generating the counter voltage (Vcom) of the present embodiment will be described.
FIG. 12 is a diagram for explaining the principle of the counter voltage generation circuit of this embodiment.
As shown in FIG. 12, a counter voltage generation circuit including a
FIG. 13 is a diagram for explaining the principle of the counter voltage (Vcom) automatic adjustment system of the present embodiment.
A liquid
The flicker amount with respect to the counter voltage (Vcom) is a quadratic curve as shown in FIG. 14, and the common voltage optimum value VCOM at the flicker minimum value Fmin is the apex of the quadratic curve. That is, flicker can be minimized by setting the common voltage to an optimum value.
According to the present embodiment, the common voltage can be automated with the above-described simple configuration, which can contribute to reduction of fixed costs (personnel costs) and stabilization of display quality.
図15に、本実施例の対向電圧自動調整システムの概略構成を示す。
図15では、図13の光学検出装置323に輝度計332を用い、輝度計332と液晶表示装置321との間にパソコン331を接続している。
信号発生器320により、フリッカ検出用テスト信号を液晶表示装置321に入力する(図15の1)。液晶表示装置321に表示された画像を輝度計332で測定し(図15の1)、輝度データをパソコン331に自動転送する。(図15の3)
ここで、フリッカ検出用テスト信号としては、例えば、中間調ドット市松パターンのような信号が使用される。
パソコン331には、フリッカ収束プログラムがインストールされ、フリッカ最小値Fminを検索するためのアルゴリズムが実行される。
そして、パソコン331は、コモン電圧制御命令を液晶表示装置321に対して発行する。(図15の4)
図1において、図12に示す通信手段310と制御回路311をマイコン121が担っており、先のコモン電圧制御命令(図15の4)をマイコン121の通信機能が受信すると、マイコン121はDAC124を制御してコモン電圧を移動させる。これによりフリッカ特性が変化する。
図15の2,3,4のフィードバック制御を繰り返し、フリッカ最小値Fminに収束させる。このときのDAC設定データを不揮発性メモリ122に保存する。
FIG. 15 shows a schematic configuration of the counter voltage automatic adjustment system of the present embodiment.
In FIG. 15, a
The
Here, as the flicker detection test signal, for example, a signal such as a halftone dot checkerboard pattern is used.
The flicker convergence program is installed in the
The
In FIG. 1, the
The feedback control of 2, 3, and 4 in FIG. 15 is repeated to converge to the minimum flicker value Fmin. The DAC setting data at this time is stored in the
通常動作では、電源投入直後に不揮発性メモリ122からDAC設定データを読み込んだ後、DAC124を設定してコモン電圧最適値VCOMを得るようにする。
なお、本実施例では、マイコン121の負担を軽減するためにパソコン331を導入し、フリッカ収束プログラムを実行させているが、マイコン121に余裕があれば、図13に示すシステムでも実現可能であり、ライン設備を簡素化できる。
図16は、図1に示すTCONボード110の変形例を示す図である。
この図16に示すTCONボード110は、ASIC技術を活用し、図1に示すTCON120、メモリ(SDRAM)250、マイコン121、不揮発性メモリ122を、1つの半導体チップ(TCON150)に集約して、TCONボード110の小型化と、低コスト化を図ったものである。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
In normal operation, the DAC setting data is read from the
In this embodiment, a
FIG. 16 is a diagram showing a modification of the
The
As mentioned above, the invention made by the present inventor has been specifically described based on the above embodiments. However, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Of course.
100 液晶表示パネル
110 TCONボード
111 1フレーム遅延回路
112 データ比較回路
113 データ操作回路
120,150 タイミングコントローラ(TCON)
121 マイコン
122,313 不揮発性メモリ
123,124,312 デジタル・アナログ変換器(DAC)
125,126,127 端子
130 ドレインドライバ
140 ゲートドライバ
200 メモリ制御回路
201 データ削減回路
202 ライト用ラインバッファ
203 SDRAM制御回路
204 リード用ラインバッファ
205 データ再生回路
206 タイミング制御回路
211 画素間引き部
212 bit削減部
213 画素再生用フラグ生成部
250 メモリ(SDRAM;Synchronous Dynamic Random Access Memory)
260 オーバードライブ制御回路
301 輝度計算部
302,303 1画素遅延素子
304 平均計算部
305 比較判定部
310 通信手段
311 制御回路
320 信号発生器
321 液晶表示装置
323 光学検出装置
331 パソコン
332 輝度計
RD 可変抵抗器
AMP アンプ回路
D ドレイン線
G ゲート線
TFT 薄膜トランジスタ
ITO1 画素電極
ITO2 共通電極(対向電極、またはコモン電極)
CLC 画素容量
CS 蓄積容量
DESCRIPTION OF
121 Microcomputer 122,313 Nonvolatile memory 123,124,312 Digital-to-analog converter (DAC)
125, 126, 127
260
CLC pixel capacity CS storage capacity
Claims (12)
前記液晶表示パネルを制御・駆動する駆動手段とを備え、
前記駆動手段は、オーバードライブ処理手段を有し、
前記オーバードライブ処理手段は、前フレームの画像データを格納するメモリと、
前記メモリを制御するメモリ制御回路とを有し、
前記メモリ制御回路は、入力される画像データのデータ量を削減し圧縮画像データを生成する第1のデータ削減回路と、
前記第1のデータ削減回路から出力される圧縮画像データを格納するライトバッファ回路と、
前記メモリから読み出した圧縮画像データを格納するリードバッファ回路と、
前記リードバッファ回路から出力される圧縮画像データから再生画像データを再生する第1のデータ再生回路と、
前記ライトバッファ回路に格納された圧縮画像データを前記メモリに書き込み、前記メモリから圧縮画像データを読み出し前記リードバッファ回路に入力するタイミング制御回路とを有することを特徴とする液晶表示装置。 A liquid crystal display panel;
Driving means for controlling and driving the liquid crystal display panel;
The drive means includes overdrive processing means,
The overdrive processing means includes a memory for storing image data of the previous frame,
A memory control circuit for controlling the memory;
The memory control circuit includes a first data reduction circuit that reduces the amount of input image data and generates compressed image data;
A write buffer circuit for storing compressed image data output from the first data reduction circuit;
A read buffer circuit for storing compressed image data read from the memory;
A first data reproduction circuit for reproducing reproduction image data from the compressed image data output from the read buffer circuit;
A liquid crystal display device comprising: a timing control circuit that writes compressed image data stored in the write buffer circuit to the memory, reads the compressed image data from the memory, and inputs the compressed image data to the read buffer circuit.
現フレームの画像データのデータ量を削減し圧縮画像データを生成する第2のデータ削減回路と、
前記第2のデータ削減回路から出力される圧縮画像データから再生画像データを再生する第2のデータ再生回路とを有し、
前記データ比較回路には、前フレームの画像データと、前記第2のデータ再生回路から出力される画像データとが入力されることを特徴とする請求項1に記載の液晶表示装置。 The overdrive processing means includes a data comparison circuit,
A second data reduction circuit that reduces the amount of image data of the current frame and generates compressed image data;
A second data reproduction circuit for reproducing reproduction image data from the compressed image data output from the second data reduction circuit;
2. The liquid crystal display device according to claim 1, wherein image data of a previous frame and image data output from the second data reproduction circuit are input to the data comparison circuit.
前記画素数削減回路から出力される1画素データの下位ビットを削減するビット削減回路と、
入力される画像データに基づき再生フラグを生成する再生フラグ生成回路とを備え、
前記データ再生回路は、前記リードバッファ回路から出力される各画素の圧縮画素データに所定数の下位ビットを付加するビット付加回路と、
前記ビット付加回路から出力される画素データと、前記再生フラグに基づき、前記所定数削減された画素の画像データを再生する画素再生回路とを有することを特徴とする請求項1または請求項2に記載の液晶表示装置。 The data reduction circuit includes a pixel reduction circuit that reduces the number of pixels in input image data by a predetermined number;
A bit reduction circuit for reducing lower bits of one pixel data output from the pixel number reduction circuit;
A reproduction flag generation circuit that generates a reproduction flag based on input image data,
The data reproduction circuit includes a bit addition circuit for adding a predetermined number of lower bits to the compressed pixel data of each pixel output from the read buffer circuit;
3. The pixel data output from the bit addition circuit and a pixel reproduction circuit that reproduces image data of the pixels reduced by the predetermined number based on the reproduction flag. The liquid crystal display device described.
前記ビット削減回路は、下位3ビットを削減し、8ビットの画像データを5ビットの画像データに変更することを特徴とする請求項3または請求項4に記載の液晶表示装置。 The number of bits of the pixel of the image data is 8 bits,
5. The liquid crystal display device according to claim 3, wherein the bit reduction circuit reduces lower 3 bits and changes 8-bit image data to 5-bit image data.
前記画素再生回路は、前記再生フラグが「0」の場合に、前記削減された画素の画像データを、前記削減された画素の前の画素の画像データを複製して再生し、前記再生フラグが「1」の場合に、前記削減された画素の画像データを、前記削減された画素の前後の画素の画像データ間の1/2として補間再生することを特徴とする請求項1ないし請求項5のいずれか1項に記載の液晶表示装置。 The reproduction flag generation circuit compares the luminance of the reduced pixel, the luminance of the pixel before the reduced pixel, and the average luminance of the pixels before and after the reduced pixel, and the luminance of the reduced pixel is reduced. The reproduction flag is set to “0” when it is close to the luminance of the pixel before the selected pixel, and the reproduction flag is set to “0” when the luminance of the reduced pixel is close to the average luminance of the pixels before and after the reduced pixel. 1 ”
When the reproduction flag is “0”, the pixel reproduction circuit reproduces the image data of the reduced pixel by reproducing the image data of the pixel before the reduced pixel, and the reproduction flag is 6. The image data of the reduced pixel is interpolated and reproduced as ½ between image data of pixels before and after the reduced pixel in the case of “1”. The liquid crystal display device according to any one of the above.
前記画素再生回路は、前記再生フラグが「0」の場合に、前記削減された画素の画像データを、前記削減された画素の前後の画素の画像データ間の1/4として補間再生し、前記再生フラグが「1」の場合に、前記削減された画素の画像データを、前記削減された画素の前後の画素の画像データ間の3/4として補間再生することを特徴とする請求項1ないし請求項5のいずれか1項に記載の液晶表示装置。 The reproduction flag generation circuit compares the luminance of the reduced pixel and the average luminance of the pixels before and after the reduced pixel, and the luminance of the reduced pixel is lower than the average luminance of the pixels before and after the reduced pixel. In this case, the reproduction flag is set to “0”, and when the luminance of the reduced pixel is higher than the average luminance of the pixels before and after the reduced pixel, the reproduction flag is set to “1”.
When the reproduction flag is “0”, the pixel reproduction circuit interpolates and reproduces the reduced pixel image data as ¼ between image data of pixels before and after the reduced pixel, and The image data of the reduced pixel is interpolated and reproduced as 3/4 between the image data of pixels before and after the reduced pixel when the reproduction flag is "1". The liquid crystal display device according to claim 5.
前記一対のセレクタ間に設けられる第1および第2のラインメモリを有することを特徴とする請求項1ないし請求項9のいずれか1項に記載液晶表示装置。 The write buffer circuit and the read buffer circuit include a pair of selectors,
10. The liquid crystal display device according to claim 1, further comprising first and second line memories provided between the pair of selectors. 11.
前記液晶表示パネルを制御・駆動する駆動手段とを備え、
前記駆動手段は、制御値をDA変換して対向電圧を生成するDA変換手段と、
前記液晶表示パネルのフリッカが最小となる制御値を求める演算手段と、
前記演算手段で求めた制御値を格納する不揮発性メモリとを有することを特徴とする液晶表示装置。 A liquid crystal display panel;
Driving means for controlling and driving the liquid crystal display panel;
The drive means includes DA conversion means for generating a counter voltage by DA converting the control value;
Arithmetic means for obtaining a control value that minimizes flicker of the liquid crystal display panel;
A liquid crystal display device comprising: a non-volatile memory for storing a control value obtained by the computing means.
前記液晶表示パネルにフリッカ検出用のパターンを表示するステップ1と、
前記液晶表示パネルに表示されたフリッカ検出用のパターンの輝度を測定するステップ2と、
前記ステップ2で測定された輝度に基づき対向電圧を制御する制御値を生成するステップ3と、
前記制御値をDA変換して対向電圧を生成するステップ4と、
前記ステップ2ないしステップ4を繰り返し、前記液晶表示パネルのフリッカが最小となる制御値を求めるステップ5と、
前記ステップ5で求めた制御値を不揮発性メモリに格納するステップ6とを有することを特徴とする対向電圧生成方法。 A counter voltage generation method for generating a counter voltage that minimizes flicker of a liquid crystal display panel,
Displaying a flicker detection pattern on the liquid crystal display panel;
Measuring the luminance of the flicker detection pattern displayed on the liquid crystal display panel;
Generating a control value for controlling the counter voltage based on the luminance measured in step 2, and
Step 4 for DA-converting the control value to generate a counter voltage;
Repeating step 2 to step 4 to obtain a control value that minimizes flicker of the liquid crystal display panel; and
And a step 6 for storing the control value obtained in the step 5 in a nonvolatile memory.
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