JP2006178829A

JP2006178829A - Microcomputer

Info

Publication number: JP2006178829A
Application number: JP2004372996A
Authority: JP
Inventors: Isao Sasazaki; 勲笹▲崎▼
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2004-12-24
Filing date: 2004-12-24
Publication date: 2006-07-06

Abstract

<P>PROBLEM TO BE SOLVED: To correct a fault part even when the fault part is generated in a program which is stored in a memory, and to allow the memory storing the program to have an initial value. <P>SOLUTION: A read-only first memory 12 receives a user program from an outer terminal 10a and previously stores the program to be stored in an internal memory 15. A rewritable second memory 13 stores patch data where the fault part of the program is corrected. A data selecting circuit 14 inputs the program and patch data, which are outputted by an address signal, and generates the program with the fault part corrected therein. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、マイクロコンピュータに関し、特に、ユーザプログラムを内部に記憶するマイクロコンピュータに関する。 The present invention relates to a microcomputer, and more particularly to a microcomputer that stores a user program therein.

マイクロコンピュータに内蔵されている内部メモリに様々なユーザプログラムを格納することで、マイクロコンピュータに様々な処理を実行させることができる。
このユーザプログラムを変更する場合、ＵＡＲＴ(Universal Asynchronous Receiver Transmitter)を利用し、内部メモリに新しいユーザプログラムをシリアル通信にてダウンロードして、書き込んでいる。この場合、ＲＯＭ(Read Only Memory)に記憶されているプログラムを実行することで、ユーザプログラムを書き込んでいる（例えば、特許文献１）。 By storing various user programs in an internal memory built in the microcomputer, the microcomputer can execute various processes.
When changing this user program, a new user program is downloaded to the internal memory by serial communication using a UART (Universal Asynchronous Receiver Transmitter). In this case, a user program is written by executing a program stored in a ROM (Read Only Memory) (for example, Patent Document 1).

しかし、マイクロコンピュータを製造した時点において、ＲＯＭに記憶されているプログラムに不具合箇所が存在する場合、ＲＯＭは読み出し専用のメモリであるので、不具合箇所を修正できない。よって、内部メモリに新しいユーザプログラムを書き込めない。 However, when a defective part exists in the program stored in the ROM at the time of manufacturing the microcomputer, the defective part cannot be corrected because the ROM is a read-only memory. Therefore, a new user program cannot be written in the internal memory.

この対策として、ＲＯＭを、書換可能なフラッシュメモリに置き換える方法が考えられる。なお、ユーザプログラムを書き込むプログラムがＲＯＭに記憶されるのに対し、ユーザプログラムがＲＯＭ、ＲＡＭ(Random Access Memory)及びＥＡＲＯＭ(Electrically Alterable Read Only Memory)に記憶される方法も提案されている（例えば、特許文献２）。
特開平１０−５００８６号公報特開平６−１３１１７１号公報 As a countermeasure, a method of replacing the ROM with a rewritable flash memory can be considered. In addition, while a program for writing a user program is stored in ROM, a method in which a user program is stored in ROM, RAM (Random Access Memory) and EAROM (Electrically Alterable Read Only Memory) has also been proposed (for example, Patent Document 2).
Japanese Patent Laid-Open No. 10-50086 JP-A-6-131171

しかし、ＲＯＭは予めプログラムを記憶するのに対してフラッシュメモリは初期値を持たないので、マイクロコンピュータを製造した時点において、フラッシュメモリに対して時間をかけてプログラムを書き込む必要がある。よって、この方法は実用的でない。 However, the ROM stores the program in advance, whereas the flash memory does not have an initial value. Therefore, when the microcomputer is manufactured, it is necessary to write the program over the flash memory over time. Therefore, this method is not practical.

本発明は、このような点に鑑みてなされたものであり、マイクロコンピュータを製造した時点において、メモリに記憶されたプログラムに不具合箇所が発生した場合でも不具合箇所を修正でき、かつ、プログラムを記憶するメモリが初期値を持つマイクロコンピュータを提供することを目的とする。 The present invention has been made in view of the above points, and when a microcomputer has been manufactured, even if a defective part occurs in a program stored in a memory, the defective part can be corrected and the program is stored. An object of the present invention is to provide a microcomputer having an initial value for a memory to be used.

本発明では、上記課題を解決するために、図１に示すように、ユーザプログラムを内部に記憶するマイクロコンピュータ１０において、プログラムを予め記憶する読み出し専用の第１のメモリ１２と、第１のメモリ１２と同一のアドレス空間を有し、第１のメモリ１２と同一のアドレス信号が入力される、プログラムの不具合箇所を修正したパッチデータを記憶する書換可能な第２のメモリ１３と、アドレス信号によって出力されるプログラムとパッチデータとが入力され、第２のメモリ１３のパッチデータの記憶内容に基づいて一方を出力するデータ選択回路１４と、を有するマイクロコンピュータ１０が提供される。 In the present invention, in order to solve the above problem, as shown in FIG. 1, in a microcomputer 10 that stores a user program, a read-only first memory 12 that stores the program in advance and a first memory 12 has the same address space as that of the first memory 12 and is inputted with the same address signal. The rewritable second memory 13 for storing patch data in which a defective portion of the program is corrected, and the address signal A microcomputer 10 having a data selection circuit 14 that receives a program and patch data to be output and outputs one based on the stored contents of the patch data in the second memory 13 is provided.

このようなマイクロコンピュータ１０によれば、読み出し専用の第１のメモリ１２により、プログラムが予め記憶される。また、第１のメモリ１２と同一のアドレス空間を有し、第１のメモリ１２と同一のアドレス信号が入力される書換可能な第２のメモリ１３により、プログラムの不具合箇所を修正したパッチデータが記憶される。そして、データ選択回路１４に対して、アドレス信号によって出力されるプログラムとパッチデータとが入力され、データ選択回路１４により、第２のメモリ１３のパッチデータの記憶内容に基づいて一方が出力され、不具合箇所が修正されたプログラムが生成される。 According to such a microcomputer 10, the program is stored in advance by the read-only first memory 12. Further, patch data in which a defective part of the program is corrected is obtained by a rewritable second memory 13 having the same address space as that of the first memory 12 and receiving the same address signal as that of the first memory 12. Remembered. Then, the program and patch data output by the address signal are input to the data selection circuit 14, and one is output from the data selection circuit 14 based on the storage contents of the patch data in the second memory 13, A program with a corrected defect is generated.

また、本発明では、上記課題を解決するために、ユーザプログラムを内部に記憶するマイクロコンピュータにおいて、第１のデータを予め記憶する読み出し専用の第１のメモリと、第１のメモリと同一のアドレス空間を有し、第１のメモリと同一のアドレス信号が入力される、第２のデータを記憶する書換可能な第２のメモリと、アドレス信号によって出力される第１のデータと第２のデータとによって、外部からユーザプログラムを受信し、内部メモリに格納するプログラムを生成するプログラム生成回路と、を有するマイクロコンピュータが提供される。 In the present invention, in order to solve the above-mentioned problem, in a microcomputer that stores a user program therein, a read-only first memory that stores first data in advance and an address that is the same as the first memory A rewritable second memory for storing second data, having a space and receiving the same address signal as the first memory, and the first data and the second data output by the address signal A microcomputer having a program generation circuit that receives a user program from the outside and generates a program to be stored in an internal memory is provided.

このようなマイクロコンピュータによれば、読み出し専用の第１のメモリにより、第１のデータが予め記憶される。また、第１のメモリと同一のアドレス空間を有し、第１のメモリと同一のアドレス信号が入力される書換可能な第２のメモリにより、第２のデータが記憶される。そして、プログラム生成回路により、アドレス信号によって出力される第１のデータと第２のデータとによって内部メモリに格納するプログラムが生成され、外部からユーザプログラムを受信することができる。 According to such a microcomputer, the first data is stored in advance by the read-only first memory. The second data is stored in a rewritable second memory that has the same address space as the first memory and receives the same address signal as the first memory. The program generation circuit generates a program to be stored in the internal memory using the first data and the second data output by the address signal, and can receive the user program from the outside.

本発明では、読み出し専用の第１のメモリのプログラムと書換可能な第２のメモリのパッチデータとが入力され、第２のメモリのパッチデータの記憶内容に基づいて一方を出力するデータ選択回路により、不具合箇所が修正されたプログラムが生成されるようにした。 In the present invention, the data selection circuit that inputs the read-only first memory program and the rewritable second memory patch data and outputs one based on the stored contents of the second memory patch data. , The program where the defect part was corrected was generated.

このようにすると、マイクロコンピュータを製造した時点において、読み出し専用の第１のメモリに記憶されたプログラムに不具合箇所が発生した場合でも不具合箇所を修正でき、かつ、プログラムを記憶する読み出し専用の第１のメモリが初期値を持つことができる。 In this way, even when a defective part occurs in the program stored in the read-only first memory at the time of manufacture of the microcomputer, the defective part can be corrected and the read-only first memory for storing the program is stored. Memory can have an initial value.

また、本発明では、読み出し専用の第１のメモリの第１のデータと、書換可能な第２のメモリの第２のデータとによってプログラムを生成するプログラム生成回路により、不具合箇所が修正されたプログラムが生成されるようにした。 Further, according to the present invention, a program in which a defective portion is corrected by a program generation circuit that generates a program from the first data of the read-only first memory and the second data of the rewritable second memory. Was generated.

このようにすると、マイクロコンピュータを製造した時点において、読み出し専用の第１のメモリに記憶された第１のデータに不具合箇所が発生した場合でも不具合箇所を修正でき、かつ、第１のデータを記憶する読み出し専用の第１のメモリが初期値を持つことができる。 In this way, even when a defective part occurs in the first data stored in the read-only first memory when the microcomputer is manufactured, the defective part can be corrected and the first data is stored. The read only first memory can have an initial value.

以下、本発明の実施の形態を図面を参照して説明する。まず、本発明の概念について説明し、その後、本発明の実施の形態の具体的な内容について説明する。
以下、本発明の概念について説明する。図１は、本発明の概念図である。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. First, the concept of the present invention will be described, and then the specific contents of the embodiment of the present invention will be described.
The concept of the present invention will be described below. FIG. 1 is a conceptual diagram of the present invention.

本発明に係るマイクロコンピュータ１０は、ＣＰＵ(Central Processing Unit)１１、第１のメモリ１２、第２のメモリ１３、データ選択回路１４及び内部メモリ１５から構成される。 A microcomputer 10 according to the present invention includes a CPU (Central Processing Unit) 11, a first memory 12, a second memory 13, a data selection circuit 14, and an internal memory 15.

マイクロコンピュータ１０のＣＰＵ１１は、ユーザプログラムに従ってマイクロコンピュータ１０の内部装置及び外部装置を制御する。このユーザプログラムは、ユーザプログラムダウンロードモードを設定した時に、外部端子１０ａから受信されて内部メモリ１５に格納される。このユーザプログラムを内部メモリ１５に書き込む際に使用するプログラムは、読み出し専用の第１のメモリ１２及び書換可能な第２のメモリ１３から出力される。 The CPU 11 of the microcomputer 10 controls the internal device and the external device of the microcomputer 10 according to the user program. This user program is received from the external terminal 10a and stored in the internal memory 15 when the user program download mode is set. The program used when writing the user program to the internal memory 15 is output from the read-only first memory 12 and the rewritable second memory 13.

読み出し専用の第１のメモリ１２は、外部端子１０ａからユーザプログラムを受信して内部メモリ１５に格納するプログラムを、予め記憶する。また、第１のメモリ１２と同一のアドレス空間を有し、第１のメモリ１２と同一のアドレス信号が入力される書換可能な第２のメモリ１３は、プログラムに不具合箇所が存在する場合において、プログラムの不具合箇所を修正したパッチ情報を含むパッチデータを記憶する。さらに、内部メモリ１５は、ユーザプログラムを格納する。 The first read-only memory 12 stores in advance a program that receives a user program from the external terminal 10 a and stores it in the internal memory 15. Further, the rewritable second memory 13 having the same address space as that of the first memory 12 and receiving the same address signal as that of the first memory 12 is provided when there is a defective part in the program. Stores patch data including patch information in which a defective part of the program is corrected. Furthermore, the internal memory 15 stores a user program.

ここで、第２のメモリ１３に記憶されるパッチデータは、例えば、９ビット単位で構成される。この第２のメモリ１３のパッチデータにおいて、例えば、最上位ビットを除く８ビットは、第２のメモリ１３と同一のアドレスにおける第１のメモリ１２のプログラムの不具合箇所を、修正するデータである。また、例えば、最上位ビットである１ビットは、そのパッチデータを使用するか否かを示すパッチ情報である。このパッチデータは、ＣＰＵ１１が実行する命令データ及びＣＰＵ１１が参照する演算データ等を含む。また、第１のメモリ１２に記憶されるプログラムは、例えば、８ビット単位で構成される。 Here, the patch data stored in the second memory 13 is configured in units of 9 bits, for example. In the patch data of the second memory 13, for example, 8 bits excluding the most significant bit are data for correcting a defective part of the program of the first memory 12 at the same address as the second memory 13. Further, for example, 1 bit which is the most significant bit is patch information indicating whether or not to use the patch data. The patch data includes command data executed by the CPU 11 and operation data referred to by the CPU 11. The program stored in the first memory 12 is configured in units of 8 bits, for example.

データ選択回路１４は、ＣＰＵ１１からのアドレス信号によって第１のメモリ１２及び第２のメモリ１３から出力される、８ビットのプログラム及び最上位ビットを除く８ビットのパッチデータの入力を受け付ける。そして、データ選択回路１４は、パッチデータの最上位ビットである１ビットに応じてプログラムまたはパッチデータの一方を出力する。つまり、データ選択回路１４は、プログラムに不具合箇所が存在する場合において、パッチデータ内のパッチ情報に基づいて、プログラムとパッチデータのうち、パッチデータを出力し、不具合箇所が修正されたプログラムを生成する。また、データ選択回路１４は、プログラムに不具合箇所が存在しない場合において、パッチデータ内のパッチ情報に基づいて、プログラムとパッチデータのうち、プログラムを出力する。 The data selection circuit 14 receives input of 8-bit program data and 8-bit patch data excluding the most significant bit output from the first memory 12 and the second memory 13 in response to an address signal from the CPU 11. Then, the data selection circuit 14 outputs either the program or the patch data according to 1 bit which is the most significant bit of the patch data. That is, the data selection circuit 14 outputs patch data out of the program and the patch data based on the patch information in the patch data when there is a defective portion in the program, and generates a program in which the defective portion is corrected. To do. Further, the data selection circuit 14 outputs the program out of the program and the patch data based on the patch information in the patch data when there is no defective portion in the program.

次に、図１の概念図の動作について説明する。
ここで、第１のメモリ１２は、外部端子１０ａからユーザプログラムを受信して内部メモリ１５に格納するプログラムを、予め記憶しているとする。なお、プログラムに不具合箇所が存在しているとする。また、第２のメモリ１３は、プログラムの不具合箇所だけを修正した、パッチ情報を含むパッチデータを記憶しているとする。 Next, the operation of the conceptual diagram of FIG. 1 will be described.
Here, it is assumed that the first memory 12 stores in advance a program that receives a user program from the external terminal 10 a and stores it in the internal memory 15. It is assumed that there is a problem location in the program. In addition, it is assumed that the second memory 13 stores patch data including patch information in which only a defective part of the program is corrected.

ＣＰＵ１１は、第１のメモリ１２及び第２のメモリ１３に同一のアドレス信号を出力する。そして、データ選択回路１４は、ＣＰＵ１１からのアドレス信号によって第１のメモリ１２及び第２のメモリ１３から出力される、プログラム及びパッチ情報を含むパッチデータの入力を受け付ける。その後、データ選択回路１４は、パッチ情報に基づいて、プログラムまたはパッチデータのうちどちらか一方を出力し、不具合箇所だけが修正されたプログラムを生成する。 The CPU 11 outputs the same address signal to the first memory 12 and the second memory 13. The data selection circuit 14 receives input of patch data including programs and patch information output from the first memory 12 and the second memory 13 in response to an address signal from the CPU 11. Thereafter, the data selection circuit 14 outputs either one of the program and the patch data based on the patch information, and generates a program in which only the defective part is corrected.

ＣＰＵ１１は、データ選択回路１４から出力された修正されたプログラムを実行し、外部端子１０ａから受信したユーザプログラムを内部メモリ１５に格納する。
このようにすると、マイクロコンピュータ１０を製造した時点において、読み出し専用の第１のメモリ１２に格納されたプログラムに不具合箇所が発生した場合でも、不具合箇所を修正できるようになる。 The CPU 11 executes the modified program output from the data selection circuit 14 and stores the user program received from the external terminal 10 a in the internal memory 15.
In this way, even when a defective part occurs in the program stored in the read-only first memory 12 when the microcomputer 10 is manufactured, the defective part can be corrected.

また、読み出し専用の第１のメモリ１２と書換可能な第２のメモリ１３とが存在し、マイクロコンピュータ１０を製造した時点において、読み出し専用の第１のメモリ１２に予めプログラムを記憶できるので、書換可能な第２のメモリ１３に時間をかけてプログラムを書き込む必要はない。 In addition, there is a read-only first memory 12 and a rewritable second memory 13, and when the microcomputer 10 is manufactured, a program can be stored in the read-only first memory 12 in advance. There is no need to write a program to the possible second memory 13 over time.

さらに、第１のメモリ１２のプログラムに不具合箇所が存在する場合、プログラムの不具合箇所だけを修正した、パッチ情報を含むパッチデータを第２のメモリ１３に記憶するだけで、データ選択回路１４から修正されたプログラムが出力されるようにしたので、第２のメモリ１３のパッチデータの全部を修正されたプログラムに書き換える必要はなく、プログラムの修正時間を短縮できる。 Further, when there is a defective part in the program of the first memory 12, only the defective part of the program is corrected, and patch data including patch information is stored in the second memory 13 and corrected from the data selection circuit 14. Since the modified program is output, it is not necessary to rewrite all the patch data in the second memory 13 with the modified program, and the modification time of the program can be shortened.

なお、第１のメモリ１２に記憶されるプログラムは、８ビット単位に限定されない。また、第２のメモリ１３に記憶されるパッチデータは、９ビット単位に限定されない。
［第１の実施の形態］
以下、第１の実施の形態の具体的な内容について説明する。図２は、第１の実施の形態に係るマイクロコンピュータのブロック回路図である。 Note that the program stored in the first memory 12 is not limited to an 8-bit unit. The patch data stored in the second memory 13 is not limited to 9-bit units.
[First Embodiment]
The specific contents of the first embodiment will be described below. FIG. 2 is a block circuit diagram of the microcomputer according to the first embodiment.

第１の実施の形態に係るマイクロコンピュータ３０は、ＣＰＵ３１、ＭＰＸ３２、ＲＯＭ３３、ＦＬＡＳＨ３４、セレクタ３５、ＵＡＲＴ３６及びＦＬＡＳＨ３７から構成される。 The microcomputer 30 according to the first embodiment includes a CPU 31, MPX 32, ROM 33, FLASH 34, selector 35, UART 36 and FLASH 37.

マイクロコンピュータ３０のＣＰＵ３１は、ユーザプログラムに従ってマイクロコンピュータ３０の内部装置及び外部装置を制御する。このユーザプログラムは、外部端子３０ｄから受信されてＦＬＡＳＨ３７に格納される。このユーザプログラムをＦＬＡＳＨ３７に書き込む際に使用するプログラムは、ＲＯＭ３３及びＦＬＡＳＨ３４から出力される。 The CPU 31 of the microcomputer 30 controls the internal device and the external device of the microcomputer 30 according to the user program. This user program is received from the external terminal 30d and stored in the FLASH 37. A program used when writing this user program to the FLASH 37 is output from the ROM 33 and the FLASH 34.

ＭＰＸ３２は、ＦＬＡＳＨ３４に出力するアドレス信号について、外部端子３０ｂから入力されたアドレス信号及びＣＰＵ３１から入力されたアドレス信号を受け付ける。そして、ＭＰＸ３２は、外部端子３０ａから入力されたモード信号によって、２つのアドレス信号の中の１つをＦＬＡＳＨ３４に出力する。 The MPX 32 accepts an address signal input from the external terminal 30 b and an address signal input from the CPU 31 for the address signal output to the FLASH 34. Then, the MPX 32 outputs one of the two address signals to the FLASH 34 according to the mode signal input from the external terminal 30a.

ＲＯＭ３３は、外部端子３０ｄからユーザプログラムを受信してＦＬＡＳＨ３７に格納するプログラムを、予め記憶する。また、ＲＯＭ３３と同一のアドレス空間を有し、ＲＯＭ３３と同一のアドレス信号が入力されるＦＬＡＳＨ３４は、プログラムに不具合箇所が存在する場合において、プログラムの不具合箇所を修正した、パッチ符号を含むパッチデータを記憶する。さらに、ＦＬＡＳＨ３７は、ユーザプログラムを格納する。 The ROM 33 stores in advance a program that receives a user program from the external terminal 30d and stores it in the FLASH 37. In addition, the FLASH 34 having the same address space as the ROM 33 and receiving the same address signal as the ROM 33 has patch data including a patch code in which a defective portion of the program is corrected when the defective portion exists in the program. Remember. Further, the FLASH 37 stores a user program.

ここで、ＦＬＡＳＨ３４に記憶されるパッチデータは、例えば、９ビット単位で構成される。このＦＬＡＳＨ３４のパッチデータにおいて、例えば、最上位ビットを除く８ビットは、ＦＬＡＳＨ３４と同一のアドレスにおけるＲＯＭ３３のプログラムの不具合箇所を、修正するデータである。また、例えば、最上位ビットである１ビットは、そのパッチデータを使用するか否かを示す符号である。このパッチデータは、ＣＰＵ３１が実行する命令データ及びＣＰＵ３１が参照する演算データ等を含む。また、ＲＯＭ３３に記憶されるプログラムは、例えば、８ビット単位で構成される。 Here, the patch data stored in the FLASH 34 is configured in units of 9 bits, for example. In the patch data of the FLASH 34, for example, 8 bits excluding the most significant bit are data for correcting a defective portion of the program of the ROM 33 at the same address as the FLASH 34. Also, for example, 1 bit which is the most significant bit is a code indicating whether or not to use the patch data. The patch data includes command data executed by the CPU 31, arithmetic data referred to by the CPU 31, and the like. The program stored in the ROM 33 is configured in units of 8 bits, for example.

セレクタ３５は、ＣＰＵ３１からのアドレス信号によってＲＯＭ３３及びＦＬＡＳＨ３４から出力される、８ビットのプログラム及び最上位ビットを除く８ビットのパッチデータの入力を受け付ける。そして、セレクタ３５は、パッチデータの最上位ビットである１ビットに応じてプログラムまたはパッチデータの一方を出力する。つまり、セレクタ３５は、プログラムに不具合箇所が存在する場合において、パッチデータ内のパッチ符号に基づいて、プログラムとパッチデータのうちパッチデータを出力し、不具合箇所が修正されたプログラムを生成する。また、セレクタ３５は、プログラムに不具合箇所が存在しない場合において、パッチデータ内のパッチ符号に基づいて、プログラムとパッチデータのうちプログラムを出力する。 The selector 35 receives input of 8-bit program data and 8-bit patch data excluding the most significant bit output from the ROM 33 and the FLASH 34 in response to an address signal from the CPU 31. Then, the selector 35 outputs one of the program and the patch data according to 1 bit which is the most significant bit of the patch data. That is, when there is a defective portion in the program, the selector 35 outputs patch data out of the program and the patch data based on the patch code in the patch data, and generates a program in which the defective portion is corrected. Further, the selector 35 outputs the program out of the program and the patch data based on the patch code in the patch data when there is no defective portion in the program.

ＵＡＲＴ３６は、RS232C(Recommended Standard 232 version C)に対応し、１本の信号線で１ビットずつデータを伝送するシリアル転送方式によって、外部端子３０ｄから送られてきたシリアル信号をパラレル信号に変換する。 The UART 36 corresponds to RS232C (Recommended Standard 232 version C), and converts the serial signal sent from the external terminal 30d into a parallel signal by a serial transfer method in which data is transmitted bit by bit by one signal line.

次に、図２のブロック回路図の動作について説明する。
ここで、ＲＯＭ３３は、外部端子３０ｄからＵＡＲＴ３６を介してユーザプログラムを受信してＦＬＡＳＨ３７に格納するプログラムを、予め記憶しているとする。なお、プログラムに不具合箇所が存在しているとする。また、ＦＬＡＳＨ３４は、プログラムの不具合箇所だけを修正した、パッチ符号を含むパッチデータを記憶しているとする。 Next, the operation of the block circuit diagram of FIG. 2 will be described.
Here, it is assumed that the ROM 33 stores in advance a program that receives a user program from the external terminal 30d via the UART 36 and stores the user program in the FLASH 37. It is assumed that there is a problem location in the program. Further, it is assumed that the FLASH 34 stores patch data including a patch code in which only a defective portion of the program is corrected.

ＭＰＸ３２は、外部端子３０ａから受信したモード信号により、外部端子３０ｂから入力されたアドレス信号をＦＬＡＳＨ３４に出力する。そして、ＦＬＡＳＨ３４は、外部端子３０ｂから入力されたアドレス信号に基づいて、外部端子３０ｃから受信したパッチデータを記憶する。その後、ＭＰＸ３２は、外部端子３０ａから受信したモード信号により、ＣＰＵ３１から入力されたアドレス信号をＦＬＡＳＨ３４に出力するように切り替わる。 The MPX 32 outputs the address signal input from the external terminal 30b to the FLASH 34 according to the mode signal received from the external terminal 30a. The FLASH 34 stores the patch data received from the external terminal 30c based on the address signal input from the external terminal 30b. Thereafter, the MPX 32 switches to output the address signal input from the CPU 31 to the FLASH 34 according to the mode signal received from the external terminal 30a.

ＣＰＵ３１は、ＭＰＸ３２はＣＰＵ３１から入力されたアドレス信号をＦＬＡＳＨ３４に出力することになっていることを受け、ＲＯＭ３３及びＦＬＡＳＨ３４に同一のアドレス信号を出力する。そして、セレクタ３５は、ＣＰＵ３１からのアドレス信号によってＲＯＭ３３及びＦＬＡＳＨ３４から出力された、プログラム及びパッチ符号を含むパッチデータの入力を受け付ける。さらに、セレクタ３５は、パッチ符号に基づいて、プログラムとパッチデータのうちどちらか一方を出力し、不具合箇所だけが修正されたプログラムを生成する。 In response to the fact that the MPX 32 is to output the address signal input from the CPU 31 to the FLASH 34, the CPU 31 outputs the same address signal to the ROM 33 and the FLASH 34. The selector 35 receives input of patch data including a program and a patch code output from the ROM 33 and the FLASH 34 in response to an address signal from the CPU 31. Furthermore, the selector 35 outputs either one of the program and the patch data based on the patch code, and generates a program in which only the defective part is corrected.

ＣＰＵ３１は、セレクタ３５から出力された修正されたプログラムを実行し、外部端子３０ｄからＵＡＲＴ３６を介して受信したユーザプログラムをＦＬＡＳＨ３７に格納する。 The CPU 31 executes the modified program output from the selector 35 and stores the user program received from the external terminal 30d via the UART 36 in the FLASH 37.

以下、第１の実施の形態で実行される処理の概念について、図３を参照して説明する。なお、図３の処理は、ユーザプログラムを受信してＦＬＡＳＨ３７に格納する場合、ＣＰＵ３１からのアドレス信号がＲＯＭ３３及びＦＬＡＳＨ３４に対して存在する場合に実行される。図３のフローチャートが実行されると、以下のステップが実行される。図３は、データ選択処理を示すフローチャートである。 The concept of processing executed in the first embodiment will be described below with reference to FIG. 3 is executed when a user program is received and stored in the FLASH 37, and when an address signal from the CPU 31 exists for the ROM 33 and the FLASH 34. When the flowchart of FIG. 3 is executed, the following steps are executed. FIG. 3 is a flowchart showing data selection processing.

［ステップＳ１１］セレクタ３５は、ＣＰＵ３１からの同一のアドレス信号によってＲＯＭ３３及びＦＬＡＳＨ３４から出力された、プログラム及びパッチデータの入力を受け付ける。 [Step S11] The selector 35 accepts input of a program and patch data output from the ROM 33 and the FLASH 34 in response to the same address signal from the CPU 31.

［ステップＳ１２］セレクタ３５は、パッチデータ内のパッチ符号について０か１か判断する。０の場合、処理はステップＳ１３に進む。１の場合、処理はステップＳ１４に進む。 [Step S12] The selector 35 determines whether the patch code in the patch data is 0 or 1. If 0, the process proceeds to step S13. If 1, the process proceeds to step S14.

［ステップＳ１３］ステップＳ１２の処理から、パッチ符号は０の場合であり、セレクタ３５は、ＲＯＭ３３のプログラムに不具合箇所が存在するので、ＲＯＭ３３のプログラムをパッチを当ててから出力する。具体的には、同一のアドレスにおいて、不具合箇所とされるＲＯＭ３３のプログラムのデータと、ＦＬＡＳＨ３４のパッチ符号を除くパッチデータとを、８ビット単位で置き換える。 [Step S13] From the processing in step S12, the patch code is 0, and the selector 35 outputs the program in the ROM 33 after applying the patch because there is a defective part in the program in the ROM 33. Specifically, at the same address, the ROM 33 program data, which is regarded as a defective part, and the patch data excluding the FLASH 34 patch code are replaced in units of 8 bits.

［ステップＳ１４］ステップＳ１２の処理から、パッチ符号は１の場合であり、セレクタ３５は、ＲＯＭ３３のプログラムに不具合箇所が存在しないので、ＲＯＭ３３のプログラムをそのまま出力する。 [Step S14] From the processing in step S12, the patch code is 1 and the selector 35 outputs the program in the ROM 33 as it is because there is no defective part in the program in the ROM 33.

以下、図３のフローチャートが実行された結果について説明する。図４は、第１の実施の形態のデータ選択結果を示す図である。
データ選択結果１００は、同一のアドレスにおいて、ＲＯＭ３３の８ビット単位のプログラムの入力、ＦＬＡＳＨ３４の９ビット単位のパッチデータの入力、及び、８ビット単位のプログラムの出力を、パッチを当てる前とパッチを当てた後とに分けて示した図である。なお、プログラム及びパッチデータは、１６進数で表現している。また、パッチ符号を除くパッチデータは８ビット単位であり、パッチ符号は１ビット単位である。 Hereinafter, a result of executing the flowchart of FIG. 3 will be described. FIG. 4 is a diagram illustrating a data selection result according to the first embodiment.
The data selection result 100 shows that the input of the 8-bit unit program of the ROM 33, the input of the 9-bit unit patch data of the FLASH 34, and the output of the 8-bit unit program at the same address, It is the figure divided and shown after having applied. The program and patch data are expressed in hexadecimal numbers. The patch data excluding the patch code is in 8-bit units, and the patch code is in 1-bit units.

例えば、パッチを当てる前の場合、セレクタ３５は、ＲＯＭ３３のプログラムが”５、Ａ”であってＦＬＡＳＨ３４のパッチデータが”１、Ｆ、Ｆ”であるならば、ＲＯＭ３３のプログラムをそのまま出力するので、”５、Ａ”を出力する。また、パッチを当てた後の場合、セレクタ３５は、ＲＯＭ３３のプログラムが”５、Ａ”であってＦＬＡＳＨ３４のパッチデータが”０、６、６”であるならば、ＦＬＡＳＨ３４のパッチデータを出力するので、”６、６”を出力する。 For example, before applying a patch, if the program of the ROM 33 is “5, A” and the patch data of the FLASH 34 is “1, F, F”, the selector 35 outputs the program of the ROM 33 as it is. , “5, A” is output. In addition, when the patch is applied, the selector 35 outputs the patch data of the FLASH 34 if the program of the ROM 33 is “5, A” and the patch data of the FLASH 34 is “0, 6, 6”. Therefore, “6, 6” is output.

このようにすると、マイクロコンピュータ３０を製造した時点において、ＲＯＭ３３に格納されたプログラムに不具合箇所が発生した場合でも、不具合箇所を修正できるようになる。 In this way, even when a defective part occurs in the program stored in the ROM 33 when the microcomputer 30 is manufactured, the defective part can be corrected.

また、ＲＯＭ３３の代りにＦＬＡＳＨ３４のみが実装されるシステムと比較した場合、ＲＯＭ３３とＦＬＡＳＨ３４とが存在する本実施の形態ではマイクロコンピュータ３０を製造しＦＬＡＳＨ３４を消去した時点において、ＲＯＭ３３に予めプログラムを記憶できるので、ＦＬＡＳＨ３４に時間をかけてプログラムを書き込む必要はない。 Further, when compared with a system in which only the FLASH 34 is mounted instead of the ROM 33, in the present embodiment in which the ROM 33 and the FLASH 34 exist, a program can be stored in the ROM 33 in advance when the microcomputer 30 is manufactured and the FLASH 34 is deleted. Therefore, it is not necessary to write a program in the FLASH 34 over time.

さらに、セレクタ３５から出力されたプログラムに不具合箇所が存在する場合、プログラムの不具合箇所だけを修正した、パッチ符号を含むパッチデータをＦＬＡＳＨ３４に記憶するだけで、セレクタ３５から修正されたプログラムが出力されるようにしたので、ＦＬＡＳＨ３４のパッチデータの全部を修正されたプログラムに書き換える必要はなく、プログラムの修正時間を短縮できる。 Further, when there is a defective part in the program output from the selector 35, only the defective part of the program is corrected, and patch data including the patch code is stored in the FLASH 34, and the corrected program is output from the selector 35. As a result, it is not necessary to rewrite all of the FLASH 34 patch data with a modified program, and the modification time of the program can be shortened.

なお、ＲＯＭ３３に記憶されるプログラムは、８ビット単位に限定されない。また、ＦＬＡＳＨ３４に記憶されるパッチデータは、９ビット単位に限定されない。
［第２の実施の形態］
以下、第２の実施の形態の具体的な内容について説明する。図５は、第２の実施の形態に係るマイクロコンピュータのブロック回路図である。 The program stored in the ROM 33 is not limited to an 8-bit unit. Further, the patch data stored in the FLASH 34 is not limited to a 9-bit unit.
[Second Embodiment]
The specific contents of the second embodiment will be described below. FIG. 5 is a block circuit diagram of a microcomputer according to the second embodiment.

第２の実施の形態に係るマイクロコンピュータ５０は、ＣＰＵ５１、ＭＰＸ５２、ＦＬＡＳＨ５３、ＲＯＭ５４、ＩＮＶ５５、ＭＰＸ５６、ＵＡＲＴ５７及びＦＬＡＳＨ５８から構成される。 The microcomputer 50 according to the second embodiment includes a CPU 51, MPX52, FLASH53, ROM54, INV55, MPX56, UART57, and FLASH58.

マイクロコンピュータ５０のＣＰＵ５１は、ユーザプログラムに従ってマイクロコンピュータ５０の内部装置及び外部装置を制御する。このユーザプログラムは、外部端子５０ｄから受信されてＦＬＡＳＨ５８に記憶される。このユーザプログラムをＦＬＡＳＨ５８に書き込む際に使用するプログラムは、ＦＬＡＳＨ５３及びＲＯＭ５４から生成される。 The CPU 51 of the microcomputer 50 controls the internal device and the external device of the microcomputer 50 according to the user program. This user program is received from the external terminal 50d and stored in the FLASH 58. A program used when writing this user program to the FLASH 58 is generated from the FLASH 53 and the ROM 54.

ＭＰＸ５２は、ＦＬＡＳＨ５３に出力するアドレス信号について、外部端子５０ｂから入力されたアドレス信号及びＣＰＵ５１から入力されたアドレス信号を受け付ける。そして、ＭＰＸ５２は、外部端子５０ａから入力されたモード信号によって、２つのアドレス信号の中の１つをＦＬＡＳＨ５３に出力する。 The MPX 52 receives an address signal input from the external terminal 50 b and an address signal input from the CPU 51 for the address signal output to the FLASH 53. Then, the MPX 52 outputs one of the two address signals to the FLASH 53 according to the mode signal input from the external terminal 50a.

ＦＬＡＳＨ５３は、外部端子５０ｄからユーザプログラムを受信してＦＬＡＳＨ５８に格納するプログラムを生成するためのデータを記憶する。また、ＦＬＡＳＨ５３と同一のアドレス空間を有し、ＦＬＡＳＨ５３と同一のアドレス信号が入力されるＲＯＭ５４は、ＦＬＡＳＨ５３のデータを反転させる反転符号を予め記憶する。さらに、ＦＬＡＳＨ５８は、ユーザプログラムを格納する。 The FLASH 53 stores data for receiving a user program from the external terminal 50d and generating a program to be stored in the FLASH 58. The ROM 54 having the same address space as the FLASH 53 and receiving the same address signal as the FLASH 53 stores in advance an inversion code for inverting the data of the FLASH 53. Further, the FLASH 58 stores a user program.

ここで、ＲＯＭ５４に記憶されている反転符号は、例えば、８ビット単位で構成される。ＲＯＭ５４の反転符号の各ビットと、ＲＯＭ５４と同一のアドレスにおけるＦＬＡＳＨ５３のデータの各ビットとは対応し、ＲＯＭ５４のあるビットの反転符号は、ＲＯＭ５４と同一のアドレスにおけるＦＬＡＳＨ５３の対応するビットのデータを反転するか否かを示している。また、ＦＬＡＳＨ５３に記憶されているデータは、例えば、８ビット単位で構成される。 Here, the inversion code stored in the ROM 54 is configured in units of 8 bits, for example. Each bit of the inverted code of the ROM 54 corresponds to each bit of the FLASH 53 data at the same address as the ROM 54, and the inverted code of a bit of the ROM 54 inverts the data of the corresponding bit of the FLASH 53 at the same address as the ROM 54 Indicates whether or not to do. Further, the data stored in the FLASH 53 is configured in units of 8 bits, for example.

この反転符号は、マイクロコンピュータ５０を製造した時点において、ユーザプログラムをＦＬＡＳＨ５８に書き込む際に使用するプログラムが、ＦＬＡＳＨ５３及びＲＯＭ５４から生成されるように工夫されている。具体的には、マイクロコンピュータ５０を製造した時点において、ＦＬＡＳＨ５３のデータの各ビットは全て”１”であり、それでも適正なプログラムが生成されるように、ＲＯＭ５４の反転符号の各ビットを予め記憶している。 This inversion code is devised so that a program used to write a user program to the FLASH 58 is generated from the FLASH 53 and the ROM 54 when the microcomputer 50 is manufactured. Specifically, when the microcomputer 50 is manufactured, each bit of the data of the FLASH 53 is “1”, and each bit of the inverted code of the ROM 54 is stored in advance so that an appropriate program can be generated. ing.

なお、ＦＬＡＳＨ５３のデータをＦとし、ＲＯＭ５４のデータをＲとし、出力されるデータをＰとして式で表すと、
Ｐ＝（Ｆ∩Ｒ）∪（〜Ｆ∩〜Ｒ）
となる。例えば、Ｆが”１”でありＲが”０”である場合、（Ｆ∩Ｒ）は（１∩０）となって”０”であり、（〜Ｆ∩〜Ｒ）は（０∩１）となって”０”であり、Ｐ＝（Ｆ∩Ｒ）∪（〜Ｆ∩〜Ｒ）はＰ＝（０∪０）となって”０”である。 It is to be noted that the data of FLASH 53 is F, the data of ROM 54 is R, and the output data is P as an expression.
P = (F∩R) ∪ (~ F∩ ~ R)
It becomes. For example, when F is “1” and R is “0”, (F∩R) is (1∩0) and is “0”, and (˜F∩˜R) is (0∩1). ) And “0”, and P = (F∩R) ∪ (˜F∩˜R) is P = (0∪0) and is “0”.

ＭＰＸ５６及びＩＮＶ５５は、図６で詳細に説明するが、ＦＬＡＳＨ５３のデータの各ビットに対して設けられている。つまり、ＦＬＡＳＨ５３のデータ幅を８ビットとすると、ＭＰＸ５６及びＩＮＶ５５は、８個設けられることになる。 The MPX 56 and the INV 55 are provided for each bit of the data of the FLASH 53, which will be described in detail with reference to FIG. That is, if the data width of the FLASH 53 is 8 bits, eight MPXs 56 and INVs 55 are provided.

ＭＰＸ５６のそれぞれには、ＦＬＡＳＨ５３の各ビットのデータと、このデータをＩＮＶ５５のそれぞれによって反転した各ビットのデータとが入力される。また、ＭＰＸ５６のそれぞれには、ＦＬＡＳＨ５３の各ビットのデータに対応する、ＲＯＭ５４の各ビットの反転符号が入力される。ＭＰＸ５６のそれぞれは、ＲＯＭ５４の各ビットの反転符号に応じて、入力されているＦＬＡＳＨ５３のデータと、入力されているＩＮＶ５５によって反転したデータとの一方を出力する。つまり、ＭＰＸ５６からは、ＲＯＭ５４の反転符号に応じたＦＬＡＳＨ５３のデータが出力される。 Each MPX 56 receives data of each bit of FLASH 53 and data of each bit obtained by inverting this data with each of INV 55. Further, each MPX 56 receives an inverted code of each bit of the ROM 54 corresponding to each bit data of the FLASH 53. Each of the MPXs 56 outputs one of the input FLASH 53 data and the inverted data of the input INV 55 according to the inverted code of each bit of the ROM 54. In other words, the FLX 53 data corresponding to the inversion code of the ROM 54 is output from the MPX 56.

ＵＡＲＴ５７は、RS232Cに対応し、１本の信号線で１ビットずつデータを伝送するシリアル転送方式によって、外部端子５０ｄから送られてきたシリアル信号をパラレル信号に変換する。 The UART 57 corresponds to RS232C, and converts a serial signal sent from the external terminal 50d into a parallel signal by a serial transfer method in which data is transmitted bit by bit through one signal line.

次に、図５のブロック回路図の動作について説明する。
ここで、ＦＬＡＳＨ５３は、外部端子５０ｄからＵＡＲＴ５７を介してユーザプログラムを受信してＦＬＡＳＨ５８に格納するプログラムを生成するためのデータを記憶しているとする。なお、プログラムに不具合箇所が存在しているとする。また、ＲＯＭ５４は、ＦＬＡＳＨ５３のデータを反転させる反転符号を予め記憶しているとする。 Next, the operation of the block circuit diagram of FIG. 5 will be described.
Here, it is assumed that the FLASH 53 stores data for receiving a user program from the external terminal 50d via the UART 57 and generating a program to be stored in the FLASH 58. It is assumed that there is a problem location in the program. Further, it is assumed that the ROM 54 stores in advance an inversion code for inverting the data of the FLASH 53.

ＭＰＸ５２は、外部端子５０ａから受信したモード信号により、外部端子５０ｂから入力されたアドレス信号をＦＬＡＳＨ５３に出力する。そして、ＦＬＡＳＨ５３は、外部端子５０ｂから入力されたアドレス信号に基づいて、外部端子５０ｃから受信したプログラムの不具合箇所だけを修正するパッチデータを上書きして記憶する。その後、ＭＰＸ５２は、外部端子５０ａから受信したモード信号により、ＣＰＵ５１から入力されたアドレス信号をＦＬＡＳＨ５３に出力するように切り替わる。 The MPX 52 outputs the address signal input from the external terminal 50b to the FLASH 53 according to the mode signal received from the external terminal 50a. Then, the FLASH 53 overwrites and stores patch data for correcting only the defective portion of the program received from the external terminal 50c based on the address signal input from the external terminal 50b. Thereafter, the MPX 52 switches to output the address signal input from the CPU 51 to the FLASH 53 according to the mode signal received from the external terminal 50a.

ＣＰＵ５１は、ＭＰＸ５２はＣＰＵ５１から入力されたアドレス信号をＦＬＡＳＨ５３に出力することになっていることを受け、ＦＬＡＳＨ５３及びＲＯＭ５４に同一のアドレス信号を出力する。そして、ＦＬＡＳＨ５３のデータの各ビットについて、ＭＰＸ５６は、ＲＯＭ５４の反転符号の各ビットが０の場合、同一のアドレスにおけるＦＬＡＳＨ５３のデータをＩＮＶ５５を介して受け付ける。また、ＦＬＡＳＨ５３のデータの各ビットについて、ＲＯＭ５４の反転符号の各ビットが１の場合、同一のアドレスにおけるＦＬＡＳＨ５３のデータをＩＮＶ５５を介さないで受け付ける。その後、ＭＰＸ５６は、受け付けた８ビット単位のデータから、外部端子５０ｄからユーザプログラムを受信してＦＬＡＳＨ５８に格納する、不具合箇所だけが修正されたプログラムを生成する。 The CPU 51 receives the fact that the MPX 52 is to output the address signal input from the CPU 51 to the FLASH 53, and outputs the same address signal to the FLASH 53 and the ROM 54. For each bit of the FLASH 53 data, the MPX 56 receives the data of the FLASH 53 at the same address via the INV 55 when each bit of the inversion code of the ROM 54 is 0. Further, for each bit of the FLASH 53 data, when each bit of the inversion code of the ROM 54 is 1, the data of the FLASH 53 at the same address is accepted without passing through the INV 55. Thereafter, the MPX 56 generates a program in which only the defective portion is corrected, which receives the user program from the external terminal 50d and stores it in the FLASH 58 from the received 8-bit unit data.

ＣＰＵ５１は、ＭＰＸ５６から出力された修正されたプログラムを実行し、外部端子５０ｄからＵＡＲＴ５７を介して受信したユーザプログラムをＦＬＡＳＨ５８に格納する。
以下、図５におけるＩＮＶ５５及びＭＰＸ５６について、具体的に説明する。図６は、プログラム生成処理を示すブロック回路図である。 The CPU 51 executes the modified program output from the MPX 56 and stores the user program received from the external terminal 50d via the UART 57 in the FLASH 58.
Hereinafter, the INV 55 and the MPX 56 in FIG. 5 will be specifically described. FIG. 6 is a block circuit diagram showing the program generation process.

第２の実施の形態に係るプログラム生成処理を示すブロック回路図は、ＦＬＡＳＨ５３、ＲＯＭ５４、ＩＮＶ５５ａ０〜７及びＭＰＸ５６ａ０〜７から構成される。
ＦＬＡＳＨ５３及びＲＯＭ５４は前述している。ＩＮＶ５５ａ０〜７は、８ビット分存在し、ＩＮＶ５５ａ０〜７のそれぞれは、データ０〜７のそれぞれを反転してＭＰＸ５６ａ０〜７のそれぞれに出力する。ＭＰＸ５６ａ０〜７は、８ビット分存在し、ＭＰＸ５６ａ０〜７のそれぞれは、反転符号０〜７のそれぞれが１の場合、データ０〜７のそれぞれをそのまま出力し、反転符号０〜７のそれぞれが０の場合、データ０〜７のそれぞれを反転して出力する。 The block circuit diagram showing the program generation processing according to the second embodiment is composed of FLASH 53, ROM 54, INV 55a0-7 and MPX 56a0-7.
The FLASH 53 and the ROM 54 have been described above. The INVs 55a0 to 7 exist for 8 bits, and the INVs 55a0 to 7 invert the data 0 to 7 and output the inverted data to the MPXs 56a0 to 7, respectively. The MPXs 56a0 to 7 exist for 8 bits. When each of the inversion codes 0 to 7 is 1, each of the MPXs 56a0 to 7 outputs the data 0 to 7 as it is, and each of the inversion codes 0 to 7 is 0. In this case, the data 0 to 7 are inverted and output.

以下、第２の実施の形態で実行される処理の概念について、図７を参照して説明する。なお、図７の処理は、ユーザプログラムを受信してＦＬＡＳＨ５８に格納する場合、ＣＰＵ５１からのアドレス信号がＦＬＡＳＨ５３及びＲＯＭ５４に対して存在する場合に実行される。図７のフローチャートが実行されると、以下のステップが実行される。図７は、プログラム生成処理を示すフローチャートである。 Hereinafter, the concept of processing executed in the second embodiment will be described with reference to FIG. 7 is executed when a user program is received and stored in the FLASH 58, and when an address signal from the CPU 51 exists for the FLASH 53 and the ROM 54. When the flowchart of FIG. 7 is executed, the following steps are executed. FIG. 7 is a flowchart showing the program generation process.

［ステップＳ２１］ＭＰＸ５６は、ＣＰＵ５１からの同一のアドレス信号によってＦＬＡＳＨ５３及びＲＯＭ５４から出力された、８ビットのデータ及び８ビットの反転符号の入力を受け付ける。 [Step S21] The MPX 56 receives input of 8-bit data and an 8-bit inverted code output from the FLASH 53 and the ROM 54 in response to the same address signal from the CPU 51.

［ステップＳ２２］ＭＰＸ５６は、ＲＯＭ５４の８ビットの反転符号についてそれぞれ０か１か判断する。０の場合、処理はステップＳ２３に進む。１の場合、処理はステップＳ２４に進む。 [Step S22] The MPX 56 determines whether the 8-bit inverted code of the ROM 54 is 0 or 1, respectively. If 0, the process proceeds to step S23. If 1, the process proceeds to step S24.

［ステップＳ２３］ステップＳ２２の処理から、反転符号は０の場合であり、ＭＰＸ５６は、ＦＬＡＳＨ５３のビットを反転してから出力する。例えば、１ビットについて説明すると、ＦＬＡＳＨ５３のデータが”０”であり、そのデータに対応するＲＯＭ５４の反転符号が”０”であるならば、ＦＬＡＳＨ５３のデータを反転させるので、”１”を出力する。結果として、８ビットについて説明すると、ＦＬＡＳＨ５３のデータが”０１１００１１０”であり、そのデータに対応するＲＯＭ５４の反転符号が”０１０１１０１０”であるならば、”１１００００１１”を出力する。 [Step S23] From the processing in step S22, the inversion code is 0, and the MPX 56 inverts the bit of the FLASH 53 and outputs it. For example, to explain 1 bit, if the data of FLASH 53 is “0” and the inversion code of the ROM 54 corresponding to the data is “0”, the data of FLASH 53 is inverted, so “1” is output. . As a result, describing the 8 bits, if the data of FLASH 53 is “01100110” and the inversion code of the ROM 54 corresponding to the data is “01011010”, “11000011” is output.

［ステップＳ２４］ステップＳ２２の処理から、反転符号は１の場合であり、ＭＰＸ５６は、ＦＬＡＳＨ５３のビットをそのまま出力する。
以下、図７のフローチャートが実行された結果について説明する。図８は、第２の実施の形態のプログラム生成結果を示す図である。 [Step S24] From the processing in step S22, the inversion code is 1 and the MPX 56 outputs the FLASH 53 bit as it is.
Hereinafter, a result of executing the flowchart of FIG. 7 will be described. FIG. 8 is a diagram illustrating a program generation result according to the second embodiment.

プログラム生成結果２００は、同一のアドレスにおいて、ＦＬＡＳＨ５３の８ビット単位のデータの入力、ＲＯＭ５４の８ビット単位の反転符号の入力、及び、８ビット単位のプログラムの出力を、パッチを当てる前とパッチを当てた後とに分けて示した図である。なお、データ及び反転符号は、１６進数で表現している。 The program generation result 200 is obtained by inputting the 8-bit unit data of FLASH 53, the 8-bit inversion code input of the ROM 54, and the 8-bit program output at the same address before and after applying the patch. It is the figure divided and shown after having applied. The data and the inverted code are expressed in hexadecimal numbers.

例えば、パッチを当てる前の場合、ＭＰＸ５６は、ＦＬＡＳＨ５３のデータが”１１１１１１１１”であってＲＯＭ５４の反転符号が”０１０１１０１０”であるならば、”０１０１１０１０”を出力する。また、パッチを当てた後の場合、ＭＰＸ５６は、ＦＬＡＳＨ５３のデータが”０１１００１１０”であってＲＯＭ５４の反転符号が”０１０１１０１０”であるならば、”１１００００１１”を出力する。 For example, before applying the patch, the MPX 56 outputs “01011010” if the data of the FLASH 53 is “11111111” and the inversion code of the ROM 54 is “01011010”. In addition, when the patch is applied, the MPX 56 outputs “11000011” if the data of the FLASH 53 is “01100110” and the inversion code of the ROM 54 is “01011010”.

このようにすると、マイクロコンピュータ５０を製造した時点において、ＭＰＸ５６から出力されたプログラムに不具合箇所が発生した場合でも、不具合箇所を修正できるようになる。 In this way, even when a defective part occurs in the program output from the MPX 56 when the microcomputer 50 is manufactured, the defective part can be corrected.

また、ＲＯＭ５４の代りにＦＬＡＳＨ５３のみを実装するシステムと比較した場合、ＦＬＡＳＨ５３とＲＯＭ５４とが存在する本実施の形態では、マイクロコンピュータ５０を製造しＦＬＡＳＨ５３を消去した時点において、ＦＬＡＳＨ５３のデータの各ビットは全て”１”であるが、それでも適正なプログラムが生成されるようにＲＯＭ５４の反転符号の各ビットを予め記憶できるので、ＦＬＡＳＨ５３に時間をかけてデータを書き込む必要はない。 Further, when compared with a system in which only the FLASH 53 is mounted instead of the ROM 54, in the present embodiment where the FLASH 53 and the ROM 54 exist, each bit of the data of the FLASH 53 is obtained when the microcomputer 50 is manufactured and the FLASH 53 is deleted. Although all bits are “1”, each bit of the inversion code of the ROM 54 can be stored in advance so that an appropriate program can be generated, so there is no need to write data in the FLASH 53 over time.

さらに、ＭＰＸ５６から出力されたプログラムに不具合箇所が存在する場合、プログラムの不具合箇所だけを修正した、パッチデータをＦＬＡＳＨ５３に上書きして記憶するだけで、ＭＰＸ５６から修正されたプログラムが出力されるようにしたので、ＦＬＡＳＨ５３のデータの全部を修正されたデータに書き換える必要はなく、データの書換時間を短縮できる。 Further, when there is a defective part in the program output from the MPX 56, only the defective part of the program is corrected, and the patch data is overwritten and stored in the FLASH 53 so that the corrected program is output from the MPX 56. Therefore, it is not necessary to rewrite all the data of FLASH 53 with the corrected data, and the data rewriting time can be shortened.

なお、ＦＬＡＳＨ５３に記憶されるデータは、８ビット単位に限定されない。また、ＲＯＭ５４に記憶される反転符号は、８ビット単位に限定されない。
（付記１）ユーザプログラムを内部に記憶するマイクロコンピュータにおいて、
プログラムを予め記憶する読み出し専用の第１のメモリと、
前記第１のメモリと同一のアドレス空間を有し、前記第１のメモリと同一のアドレス信号が入力される、前記プログラムの不具合箇所を修正したパッチデータを記憶する書換可能な第２のメモリと、
前記アドレス信号によって出力される前記プログラムと前記パッチデータとが入力され、前記第２のメモリの前記パッチデータの記憶内容に基づいて一方を出力するデータ選択回路と、
を有することを特徴とするマイクロコンピュータ。 Note that the data stored in the FLASH 53 is not limited to an 8-bit unit. Further, the inversion code stored in the ROM 54 is not limited to an 8-bit unit.
(Supplementary Note 1) In a microcomputer that stores a user program therein,
A read-only first memory for storing a program in advance;
A rewritable second memory for storing patch data in which a defect portion of the program is corrected, having the same address space as the first memory and receiving the same address signal as the first memory; ,
A data selection circuit that receives the program and the patch data output by the address signal, and outputs one based on the storage content of the patch data in the second memory;
A microcomputer characterized by comprising:

（付記２）前記パッチデータは、パッチ情報を含み、前記データ選択回路は、前記パッチ情報に基づいて、前記プログラムと前記パッチデータとの一方を出力することを特徴とする付記１記載のマイクロコンピュータ。 (Supplementary note 2) The microcomputer according to supplementary note 1, wherein the patch data includes patch information, and the data selection circuit outputs one of the program and the patch data based on the patch information. .

（付記３）前記パッチデータのパッチデータ幅は、前記プログラムのデータ幅より冗長データ幅分大きく、前記パッチ情報は、前記冗長データ幅に格納されることを特徴とする付記１記載のマイクロコンピュータ。 (Supplementary note 3) The microcomputer according to supplementary note 1, wherein a patch data width of the patch data is larger than a data width of the program by a redundant data width, and the patch information is stored in the redundant data width.

（付記４）前記パッチデータは、０もしくは１の前記パッチ情報を含み、前記データ選択回路は、前記パッチ情報が１の場合前記プログラムを出力し、前記パッチ情報が０の場合前記パッチデータを出力することを特徴とする付記３記載のマイクロコンピュータ。 (Supplementary Note 4) The patch data includes the patch information of 0 or 1, and the data selection circuit outputs the program when the patch information is 1, and outputs the patch data when the patch information is 0 The microcomputer according to appendix 3, wherein

（付記５）前記プログラム及び前記パッチデータを実行し、前記アドレス信号を出力する中央演算処理装置を有することを特徴とする付記１記載のマイクロコンピュータ。
（付記６）前記中央演算処理装置は、前記ユーザプログラムを実行することを特徴とする付記５記載のマイクロコンピュータ。 (Additional remark 5) The microcomputer of Additional remark 1 characterized by having the central processing unit which performs the said program and the said patch data, and outputs the said address signal.
(Supplementary Note 6) The microcomputer according to Supplementary Note 5, wherein the central processing unit executes the user program.

（付記７）前記第２のメモリは、フラッシュメモリであることを特徴とする付記１記載のマイクロコンピュータ。
（付記８）ユーザプログラムを内部に記憶するマイクロコンピュータにおいて、
第１のデータを予め記憶する読み出し専用の第１のメモリと、
前記第１のメモリと同一のアドレス空間を有し、前記第１のメモリと同一のアドレス信号が入力される、第２のデータを記憶する書換可能な第２のメモリと、
前記アドレス信号によって出力される前記第１のデータと前記第２のデータとによって、外部から前記ユーザプログラムを受信し、内部メモリに格納するプログラムを生成するプログラム生成回路と、
を有することを特徴とするマイクロコンピュータ。 (Supplementary note 7) The microcomputer according to supplementary note 1, wherein the second memory is a flash memory.
(Additional remark 8) In the microcomputer which memorize | stores a user program inside,
A read-only first memory for storing first data in advance;
A rewritable second memory for storing second data, which has the same address space as the first memory and receives the same address signal as the first memory;
A program generation circuit that receives the user program from the outside by the first data and the second data output by the address signal and generates a program to be stored in an internal memory;
A microcomputer characterized by comprising:

（付記９）前記第１のメモリの前記第１のデータの各ビットと、前記第１のメモリと同一のアドレスにおける前記第２のメモリの前記第２のデータの各ビットとは対応し、前記第１のメモリの前記第１のデータの各ビットは、前記第１のメモリと同一のアドレスにおける前記第２のメモリの前記第２のデータの各ビットを反転するか否かを示す反転符号であることを特徴とする付記８記載のマイクロコンピュータ。 (Supplementary Note 9) Each bit of the first data in the first memory corresponds to each bit of the second data in the second memory at the same address as the first memory, and Each bit of the first data in the first memory is an inversion code indicating whether to invert each bit of the second data in the second memory at the same address as the first memory. The microcomputer according to appendix 8, wherein there is a microcomputer.

（付記１０）前記第２のメモリは、フラッシュメモリであることを特徴とする付記８記載のマイクロコンピュータ。 (Supplementary note 10) The microcomputer according to supplementary note 8, wherein the second memory is a flash memory.

本発明の概念図である。It is a conceptual diagram of this invention. 第１の実施の形態に係るマイクロコンピュータのブロック回路図である。1 is a block circuit diagram of a microcomputer according to a first embodiment. FIG. データ選択処理を示すフローチャートである。It is a flowchart which shows a data selection process. 第１の実施の形態のデータ選択結果を示す図である。It is a figure which shows the data selection result of 1st Embodiment. 第２の実施の形態に係るマイクロコンピュータのブロック回路図である。FIG. 6 is a block circuit diagram of a microcomputer according to a second embodiment. プログラム生成処理を示すブロック回路図である。It is a block circuit diagram which shows a program production | generation process. プログラム生成処理を示すフローチャートである。It is a flowchart which shows a program production | generation process. 第２の実施の形態のプログラム生成結果を示す図である。It is a figure which shows the program production | generation result of 2nd Embodiment.

Explanation of symbols

１０マイクロコンピュータ
１１ＣＰＵ
１２第１のメモリ
１３第２のメモリ
１４データ選択回路
１５内部メモリ
10 Microcomputer 11 CPU
12 First memory 13 Second memory 14 Data selection circuit 15 Internal memory

Claims

In a microcomputer that stores a user program internally,
A read-only first memory for storing a program in advance;
A rewritable second memory for storing patch data in which a defect portion of the program is corrected, having the same address space as the first memory and receiving the same address signal as the first memory; ,
A data selection circuit that receives the program and the patch data output by the address signal, and outputs one based on the storage content of the patch data in the second memory;
A microcomputer characterized by comprising:

2. The microcomputer according to claim 1, wherein the patch data includes patch information, and the data selection circuit outputs one of the program and the patch data based on the patch information.

2. The microcomputer according to claim 1, wherein a patch data width of the patch data is larger than a data width of the program by a redundant data width, and the patch information is stored in the redundant data width.

In a microcomputer that stores a user program internally,
A read-only first memory for storing first data in advance;
A rewritable second memory for storing second data, which has the same address space as the first memory and receives the same address signal as the first memory;
A program generation circuit that receives the user program from the outside by the first data and the second data output by the address signal and generates a program to be stored in an internal memory;
A microcomputer characterized by comprising:

Each bit of the first data in the first memory corresponds to each bit of the second data in the second memory at the same address as the first memory, and the first memory Each bit of the first data is an inverted code indicating whether or not to invert each bit of the second data in the second memory at the same address as the first memory. The microcomputer according to claim 4.