JP2006164342A

JP2006164342A - Semiconductor memory device

Info

Publication number: JP2006164342A
Application number: JP2004350509A
Authority: JP
Inventors: Kenichi Origasa; 憲一折笠; Kiyoto Ota; 清人大田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-12-03
Filing date: 2004-12-03
Publication date: 2006-06-22

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor memory device in which circuit scale as a regulator is reduced suppress the increase of a circuit area, and whole chip area of a product is reduced to reduce the cost of the product. <P>SOLUTION: In a test, a power supply for a BIST 101 can be supplied from the outside through a BIST power source pad 109 for test. In normal operation, a power supply from a regulator 102 can be supplied or stopped by a transfer gate 103. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、複数の厚さのゲート酸化膜を有するトランジスタを用いて構成したＤＲＡＭおよびＢＩＳＴ回路を搭載した半導体記憶装置に関するものである。 The present invention relates to a semiconductor memory device mounted with a DRAM and a BIST circuit configured using a transistor having a gate oxide film having a plurality of thicknesses.

従来のＤＲＡＭは、単一のゲート酸化膜を有するトランジスタで構成されており、そのＤＲＡＭに対する検査の時短を目的にしてＢＩＳＴ（ＢｕｉｌｔｉｎＳｅｌｆＴｅｓｔ）回路を搭載する場合、このＢＩＳＴ回路は、通常、ＤＲＡＭと同様のゲート酸化膜を有するトランジスタが用いられていた。 A conventional DRAM is composed of a transistor having a single gate oxide film. When a BIST (Built in Self Test) circuit is mounted for the purpose of shortening the inspection time of the DRAM, this BIST circuit is usually A transistor having a gate oxide film similar to that of a DRAM has been used.

しかし、これらＤＲＡＭやＢＩＳＴ回路が、半導体記憶装置であるシステムＬＳＩに搭載される場合（例えば、特許文献１を参照）には、ＤＲＡＭにおいては、メモリセル部は比較的厚いゲート酸化膜を有するトランジスタで構成されているが、インターフェイス部やタイミング制御部は比較的薄いゲート酸化膜を有するトランジスタで構成されており、そのＤＲＡＭの比較的薄いゲート酸化膜を流用して、ＢＩＳＴ回路にも比較的薄いゲート酸化膜を有するトランジスタを用いることにより、チップ面積の増加を抑えている。
特開２００１−２６６５９６号公報 However, when these DRAMs and BIST circuits are mounted on a system LSI that is a semiconductor memory device (see, for example, Patent Document 1), in DRAM, a memory cell portion is a transistor having a relatively thick gate oxide film. However, the interface unit and the timing control unit are composed of transistors having a relatively thin gate oxide film, and the relatively thin gate oxide film of the DRAM is used to make the BIST circuit relatively thin. By using a transistor having a gate oxide film, an increase in chip area is suppressed.
JP 2001-266596 A

しかしながら上記のような従来の半導体記憶装置には、比較的薄いゲート酸化膜を有するトランジスタ用の比較的低い電圧と、比較的厚いゲート酸化膜を有するトランジスタ用の比較的高い電圧のように、２種類の電圧を持つ電源を供給する必要があるが、その必要性を無くすために、比較的薄いゲート酸化膜を有するトランジスタ用の比較的低い電圧は、レギュレター回路により比較的厚いゲート酸化膜を有するトランジスタ用の比較的高い電圧を降圧して供給するようにしている。 However, the conventional semiconductor memory device as described above has a relatively low voltage for a transistor having a relatively thin gate oxide film and a relatively high voltage for a transistor having a relatively thick gate oxide film. It is necessary to supply a power supply having a kind of voltage, but in order to eliminate the necessity, a relatively low voltage for a transistor having a relatively thin gate oxide has a relatively thick gate oxide by a regulator circuit. A relatively high voltage for a transistor is stepped down and supplied.

ここで、ＢＩＳＴ回路は、ＤＲＡＭ等に対するテスト時には、通常のテスト動作をするため相応の電力消費を必要とし、テスト時以外の通常動作時には動作しないので、リーク電流による電力消費程度となる。 Here, the BIST circuit requires a suitable power consumption for performing a normal test operation during a test on a DRAM or the like, and does not operate during a normal operation other than during the test.

そのため、ＢＩＳＴ回路によるテスト時のことを想定すると、レギュレターとしては、ＤＲＡＭとＢＩＳＴ回路の両方の動作電流を十分に供給することができるような電力供給能力が出せるだけの大きな回路構成とする必要があり、レギュレターとしての回路規模が増大化して回路面積が増加し、製品全体のチップ面積も大きくなってしまい、製品のコストアップに繋がるという問題点を有していた。 Therefore, assuming a test using a BIST circuit, the regulator needs to have a large circuit configuration capable of providing a power supply capability that can sufficiently supply the operating currents of both the DRAM and the BIST circuit. There is a problem that the circuit scale as the regulator is increased, the circuit area is increased, the chip area of the entire product is increased, and the cost of the product is increased.

本発明は、上記従来の問題点を解決するもので、レギュレターとしての回路規模を縮小化して回路面積の増加を抑えることができ、製品全体のチップ面積を小さくして製品コストを抑えることができる半導体記憶装置を提供する。 The present invention solves the above-described conventional problems, and can reduce the circuit size as a regulator to suppress an increase in circuit area, and can reduce the chip area of the entire product and reduce the product cost. A semiconductor memory device is provided.

上記の課題を解決するために、本発明の請求項１に記載の半導体記憶装置は、ＤＲＡＭと、前記ＤＲＡＭに電気的に接続され前記ＤＲＡＭに対する検査機能を有するＢＩＳＴ回路と、レギュレターと、トランスファーゲートとを含む半導体記憶装置であって、前記ＤＲＡＭは、第１の厚さのゲート酸化膜を有するトランジスタと前記第１の厚さより薄い第２の厚さのゲート酸化膜を有するトランジスタとからなり、その電源が前記レギュレターの出力側から供給され、前記ＢＩＳＴ回路は、前記第２の厚さのゲート酸化膜を有するトランジスタからなり、その電源が、前記ＤＲＡＭに対する検査時には外部から供給されるとともに、前記検査時以外の通常動作時には前記レギュレターの出力側から前記トランスファーゲートを介して供給される構成としたことを特徴とする。 In order to solve the above problems, a semiconductor memory device according to claim 1 of the present invention includes a DRAM, a BIST circuit electrically connected to the DRAM and having a test function for the DRAM, a regulator, and a transfer gate. The DRAM comprises a transistor having a gate oxide film having a first thickness and a transistor having a gate oxide film having a second thickness smaller than the first thickness, The power is supplied from the output side of the regulator, and the BIST circuit is composed of a transistor having a gate oxide film of the second thickness, and the power is supplied from the outside when the DRAM is inspected. During normal operation other than inspection, it is supplied from the output side of the regulator via the transfer gate. Wherein the structure and the.

以上により、ＢＩＳＴ回路に対する供給電源を、検査時でＢＩＳＴ回路が動作する場合には外部印加とし、製品としての通常動作時でＢＩＳＴ回路が非動作となり検査時の動作電流より非常に小さいリーク電流程度を消費する場合には、レギュレターからの供給とすることにより、レギュレターとしては、検査時でのＢＩＳＴ回路の動作に必要十分な大きな電力を供給する必要性がなく、電力供給能力としてＤＲＡＭのみを動作させるのに必要十分な程度の少ない電力が供給できればよいため、回路構成を簡略化することができる。 As described above, the power supply to the BIST circuit is externally applied when the BIST circuit operates at the time of inspection, and the BIST circuit does not operate during normal operation as a product, and the leakage current is much smaller than the operation current at the time of inspection. When the power is consumed, it is supplied from the regulator, so that the regulator does not need to supply a large amount of power necessary for the operation of the BIST circuit at the time of inspection, and only the DRAM operates as the power supply capability. The circuit configuration can be simplified because it is only necessary to supply a small amount of power that is necessary and sufficient.

また、本発明の請求項２に記載の半導体記憶装置は、ＤＲＡＭと、前記ＤＲＡＭに対する検査機能を有するＢＩＳＴ回路と、レギュレターと、トランスファーゲートと、前記ＤＲＡＭと前記ＢＩＳＴ回路との間でそれらに電気的に接続されたレベルシフターとを含む半導体記憶装置であって、前記ＤＲＡＭは、第１の厚さのゲート酸化膜を有するトランジスタと前記第１の厚さより薄い第２の厚さのゲート酸化膜を有するトランジスタとからなり、その電源が前記レギュレターの出力側から供給され、前記ＢＩＳＴ回路は、前記第２の厚さのゲート酸化膜を有するトランジスタからなり、その電源が、前記ＤＲＡＭに対する検査時には外部から供給されるとともに、前記検査時以外の通常動作時には前記レギュレターの出力側から前記トランスファーゲートを介して供給され、前記レベルシフターは、前記ＤＲＡＭから前記ＢＩＳＴ回路への信号を前記トランスファーゲートの出力側と同一の電圧に変換する機能と、前記ＢＩＳＴ回路から前記ＤＲＡＭへの信号を前記レギュレターの出力側と同じ電圧に変換する機能とを有する構成としたことを特徴とする。 According to a second aspect of the present invention, there is provided a semiconductor memory device comprising: a DRAM; a BIST circuit having a test function for the DRAM; a regulator; a transfer gate; and the DRAM and the BIST circuit. A semiconductor memory device including a level shifter connected to each other, wherein the DRAM includes a transistor having a gate oxide film having a first thickness and a gate oxide film having a second thickness smaller than the first thickness. The power supply is supplied from the output side of the regulator, and the BIST circuit is composed of a transistor having the gate oxide film of the second thickness, and the power supply is externally applied when the DRAM is inspected. And at the normal operation other than during the inspection, the output side of the regulator The level shifter is supplied via a far gate, and the level shifter has a function of converting a signal from the DRAM to the BIST circuit into the same voltage as the output side of the transfer gate, and a signal from the BIST circuit to the DRAM. The regulator has a function of converting to the same voltage as the output side of the regulator.

以上により、ＢＩＳＴ回路に対する供給電源を、検査時でＢＩＳＴ回路が動作する場合には外部印加とし、製品としての通常動作時でＢＩＳＴ回路が非動作となり検査時の動作電流より非常に小さいリーク電流程度を消費する場合には、レギュレターからの供給とすることにより、レギュレターとしては、検査時でのＢＩＳＴ回路の動作に必要十分な大きな電力を供給する必要性がなく、電力供給能力としてＤＲＡＭのみを動作させるのに必要十分な程度の少ない電力が供給できればよいため、回路構成を簡略化することができるとともに、検査時には、ＢＩＳＴ回路とＤＲＡＭ回路を異なった電圧に設定した場合でも、安定した検査が可能となる。 As described above, the power supply to the BIST circuit is externally applied when the BIST circuit operates at the time of inspection, and the BIST circuit does not operate during normal operation as a product, and the leakage current is much smaller than the operation current at the time of inspection. When the power is consumed, it is supplied from the regulator, so that the regulator does not need to supply a large amount of power necessary for the operation of the BIST circuit at the time of inspection, and only the DRAM operates as the power supply capability. The circuit configuration can be simplified because it is sufficient to supply a small amount of power that is necessary and sufficient to enable stable inspection even when the BIST circuit and the DRAM circuit are set to different voltages at the time of inspection. It becomes.

また、本発明の請求項８に記載の半導体記憶装置は、ＤＲＡＭと、前記ＤＲＡＭに電気的に接続され前記ＤＲＡＭに対する検査機能を有するＢＩＳＴ回路と、レギュレターと、前記ＤＲＡＭと前記ＢＩＳＴ回路との間でそれらに電気的に接続されたバスホールド回路とを含む半導体記憶装置であって、前記ＤＲＡＭは、第１の厚さのゲート酸化膜を有するトランジスタと前記第１の厚さより薄い第２の厚さのゲート酸化膜を有するトランジスタとからなり、その電源が前記レギュレターの出力側から供給され、前記ＢＩＳＴ回路は、前記第２の厚さのゲート酸化膜を有するトランジスタからなり、その電源が外部から供給され、前記バスホールド回路は、前記ＤＲＡＭと前記ＢＩＳＴ回路間の信号に対して前記ＤＲＡＭの電源電圧もしくは接地電圧に保持する機能を有する構成としたことを特徴とする。 According to an eighth aspect of the present invention, there is provided a semiconductor memory device comprising: a DRAM; a BIST circuit electrically connected to the DRAM and having a test function for the DRAM; a regulator; and the DRAM and the BIST circuit. And a bus hold circuit electrically connected thereto, wherein the DRAM includes a transistor having a gate oxide film having a first thickness and a second thickness smaller than the first thickness. And the power supply is supplied from the output side of the regulator, and the BIST circuit comprises a transistor having the second thickness gate oxide film, and the power supply is externally supplied. The bus hold circuit supplies a power supply voltage or connection of the DRAM to a signal between the DRAM and the BIST circuit. Characterized by being configured to have a function of holding a voltage.

以上により、ＢＩＳＴ回路に対する供給電源を、検査時でＢＩＳＴ回路が動作する場合には外部印加とし、製品としての通常動作時でＢＩＳＴ回路が非動作となり検査時の動作電流より非常に小さいリーク電流程度を消費する場合には、レギュレターからの供給とすることにより、レギュレターとしては、検査時でのＢＩＳＴ回路の動作に必要十分な大きな電力を供給する必要性がなく、電力供給能力としてＤＲＡＭのみを動作させるのに必要十分な程度の少ない電力が供給できればよいため、回路構成を簡略化することができるとともに、検査時以外の通常動作時には、ＢＩＳＴ回路の電源を接地し、その出力がバスホールド回路で固定されるため、レギュレターとの接続の制御を不要とすることができる。 As described above, the power supply to the BIST circuit is externally applied when the BIST circuit operates at the time of inspection, and the BIST circuit does not operate during normal operation as a product, and the leakage current is much smaller than the operation current at the time of inspection. When the power is consumed, it is supplied from the regulator, so that the regulator does not need to supply a large amount of power necessary for the operation of the BIST circuit at the time of inspection, and only the DRAM operates as the power supply capability. The circuit configuration can be simplified because it is sufficient to supply a small amount of power that is necessary and sufficient for the operation, and the power supply of the BIST circuit is grounded during normal operation other than during inspection, and its output is a bus hold circuit. Since it is fixed, control of connection with the regulator can be made unnecessary.

以上のように本発明によれば、ＢＩＳＴ回路に対する供給電源を、検査時でＢＩＳＴ回路が動作する場合には外部印加とし、製品としての通常動作時でＢＩＳＴ回路が非動作となり検査時の動作電流より非常に小さいリーク電流程度を消費する場合には、レギュレターからの供給とすることにより、レギュレターとしては、検査時でのＢＩＳＴ回路の動作に必要十分な大きな電力を供給する必要性がなく、電力供給能力としてＤＲＡＭのみを動作させるのに必要十分な程度の少ない電力が供給できればよいため、回路構成を簡略化することができる。 As described above, according to the present invention, the power supply to the BIST circuit is externally applied when the BIST circuit operates at the time of inspection, and the BIST circuit does not operate at the time of normal operation as a product, and the operating current at the time of inspection When a much smaller leakage current is consumed, it is necessary to supply from the regulator, so that the regulator does not need to supply a large amount of power necessary for the operation of the BIST circuit at the time of inspection. The circuit configuration can be simplified because it is sufficient to supply as little power as necessary and sufficient to operate only the DRAM.

そのため、レギュレターとしての回路規模を縮小化して回路面積の増加を抑えることができ、製品全体のチップ面積を小さくして製品コストを抑えることができる。
また同時に、検査時以外の通常動作時には、ＢＩＳＴ回路の電源をレギュレターを介して供給することにより、半導体記憶装置に供給する電源は、比較的高い１種類の電圧のみの電源とすることができる。 Therefore, the circuit scale as the regulator can be reduced to suppress an increase in circuit area, and the chip area of the entire product can be reduced to reduce the product cost.
At the same time, during normal operation other than during inspection, the power supply for the BIST circuit is supplied via the regulator, so that the power supplied to the semiconductor memory device can be a power supply of only one relatively high voltage.

以下、本発明の実施の形態を示す半導体記憶装置について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１の半導体記憶装置を説明する。 Hereinafter, a semiconductor memory device according to an embodiment of the present invention will be specifically described with reference to the drawings.
(Embodiment 1)
A semiconductor memory device according to the first embodiment of the present invention will be described.

図１は本実施の形態１の半導体記憶装置の構成を示すブロック図である。図１において、１０００は半導体記憶装置、１００はＤＲＡＭ、１０１はＢＩＳＴ回路（ＢＩＳＴ＝ＢｕｉｌｔＩｎＳｅｌｆＴｅｓｔの略であり、以下、「ＢＩＳＴ」と略す）、１０２はレギュレター、１０３はトランスファーゲート、１０４はＤＲＡＭ出入力パッド、１０５はＢＩＳＴ回路制御パッド、１０６はＤＲＡＭ１００用の第１のＤＲＡＭ電源を外部から供給するための第１のＤＲＡＭ電源パッド、１０７はレギュレター電源パッド、１０８はトランスファーゲート制御パッド、１０９はテスト用ＢＩＳＴ電源パッド、１１０は第２のＤＲＡＭ電源である。 FIG. 1 is a block diagram showing the configuration of the semiconductor memory device according to the first embodiment. In FIG. 1, 1000 is a semiconductor memory device, 100 is a DRAM, 101 is a BIST circuit (BIST = Bilt In Self Test, hereinafter abbreviated as “BIST”), 102 is a regulator, 103 is a transfer gate, and 104 is DRAM input / output pad, 105 a BIST circuit control pad, 106 a first DRAM power pad for supplying a first DRAM power source for the DRAM 100 from the outside, 107 a regulator power pad, 108 a transfer gate control pad, 109 Is a test BIST power supply pad, and 110 is a second DRAM power supply.

半導体記憶装置１０００には、ＤＲＡＭ１００、ＢＩＳＴ回路１０１、レギュレター１０２が搭載される。ＤＲＡＭ１００には、第１のＤＲＡＭ電源パッド１０６が接続され、またレギュレター１０２の出力側である第２のＤＲＡＭ電源１１０が接続される。第１のＤＲＡＭ電源パッド１０６に印加される電圧は、第２のＤＲＡＭ電源１１０に印加される電圧よりも高い電圧が印加され、ＤＲＡＭ１００のワード線電圧に使用される。また、第２のＤＲＡＭ電源１１０は、ＤＲＡＭ１００内部の制御回路に接続される。 In the semiconductor memory device 1000, a DRAM 100, a BIST circuit 101, and a regulator 102 are mounted. A first DRAM power supply pad 106 is connected to the DRAM 100, and a second DRAM power supply 110 that is an output side of the regulator 102 is connected to the DRAM 100. The voltage applied to the first DRAM power supply pad 106 is higher than the voltage applied to the second DRAM power supply 110 and is used as the word line voltage of the DRAM 100. The second DRAM power supply 110 is connected to a control circuit inside the DRAM 100.

ＢＩＳＴ回路１０１を構成するトランジスタのゲート酸化膜は、ＤＲＡＭ１００の内部に配置されるメモリアレイを構成するトランジスタのゲート酸化膜よりも膜厚の薄いゲート酸化膜が用いられ、信頼性確保のため比較的低い電圧を必要とする。また、それによりＢＩＳＴ回路１０１の高速動作の実現も可能としている。ＤＲＡＭ１００には、ＢＩＳＴ回路１０１が電気的に接続され、ＢＩＳＴ回路１０１には、ＢＩＳＴ回路制御パッド１０５が接続される。 As the gate oxide film of the transistor constituting the BIST circuit 101, a gate oxide film thinner than the gate oxide film of the transistor constituting the memory array disposed in the DRAM 100 is used. Requires a low voltage. This also makes it possible to realize a high-speed operation of the BIST circuit 101. A BIST circuit 101 is electrically connected to the DRAM 100, and a BIST circuit control pad 105 is connected to the BIST circuit 101.

ＢＩＳＴ回路１０１の電源としては、トランスファーゲート１０３を介して、レギュレター１０２からの第２のＤＲＡＭ電源１１０が接続される。トランスファーゲート１０３は、Ｐチャネルトランジスタで構成され、ソースは第２のＤＲＡＭ電源１１０に接続され、ドレインはＢＩＳＴ回路１０１の電源に接続され、ゲートはトランスファーゲート制御パッド１０８に接続される。トランスファーゲート１０３のＰチャネルトランジスタのゲート酸化膜は、ＤＲＡＭ１００のメモリセルを構成するトランジスタと同じゲート酸化膜を用い、膜厚が比較的厚いものが用いられる。また、ＢＩＳＴ回路１０１の電源に接続されるトランスファーゲート１０３におけるＰチャネルトランジスタのドレインは、テスト用ＢＩＳＴ電源パッド１０９に接続され、レギュレター１０２の電源入力側には、レギュレター電源パッド１０７が接続される。 As a power source for the BIST circuit 101, a second DRAM power source 110 from the regulator 102 is connected via a transfer gate 103. The transfer gate 103 is composed of a P-channel transistor, the source is connected to the second DRAM power supply 110, the drain is connected to the power supply of the BIST circuit 101, and the gate is connected to the transfer gate control pad 108. As the gate oxide film of the P-channel transistor of the transfer gate 103, the same gate oxide film as that of the transistor constituting the memory cell of the DRAM 100 is used, and a relatively thick film is used. The drain of the P-channel transistor in the transfer gate 103 connected to the power supply of the BIST circuit 101 is connected to the test BIST power supply pad 109, and the regulator power supply pad 107 is connected to the power supply input side of the regulator 102.

次に、本実施の形態１の半導体記憶装置におけるＤＲＡＭ１００を説明する。
図２は本実施の形態１の半導体記憶装置におけるＤＲＡＭ１００の構成を示すブロック図である。図２において、ＤＲＡＭ１００は一般的なＤＲＡＭ回路であり、２００はメモリアレイ、２０１はロウコントローラー、２０２はカラムコントローラー、２０３は制御回路、２０４はインターフェイス、ＷＬはワード線、ＢＬはビット線である。 Next, the DRAM 100 in the semiconductor memory device of the first embodiment will be described.
FIG. 2 is a block diagram showing a configuration of DRAM 100 in the semiconductor memory device of the first embodiment. In FIG. 2, a DRAM 100 is a general DRAM circuit, 200 is a memory array, 201 is a row controller, 202 is a column controller, 203 is a control circuit, 204 is an interface, WL is a word line, and BL is a bit line.

ロウコントローラー２０１、カラムコントローラー２０２、制御回路２０３およびインターフェイス２０４は、メモリセルアレイ２００よりもゲート酸化膜の膜厚が薄いトランジスタで構成され、第１のＤＲＡＭ電源パッド１０６からＤＲＡＭ１００に供給される第１のＤＲＡＭ電源より低い電圧である第２のＤＲＡＭ電源１１０が接続される。 The row controller 201, the column controller 202, the control circuit 203, and the interface 204 are composed of transistors whose gate oxide film is thinner than the memory cell array 200, and are supplied from the first DRAM power supply pad 106 to the DRAM 100. A second DRAM power supply 110 having a lower voltage than the DRAM power supply is connected.

メモリアレイ２００は一般的なＤＲＡＭのメモリセルがマトリクス状に並んだものであり、メモリセルはビット線ＢＬとワード線ＷＬの交点に配置され、メモリセルを構成するトランジスタは、ほかの回路ブロックを構成するトランジスタよりもゲート酸化膜の膜厚が厚いものが用いられ（ダイナミックメモリのデータ保持時間を長く保つため）、ワード線ＷＬには、一般的に、ビット線ＢＬに印加される電圧よりも高い電圧を必要とする。ビット線ＢＬはカラムコントローラー２０２に接続される。 The memory array 200 is a general DRAM memory cell arranged in a matrix. The memory cell is arranged at the intersection of the bit line BL and the word line WL, and the transistors constituting the memory cell are connected to other circuit blocks. A gate oxide film having a thicker film thickness than that of a transistor to be used is used (in order to keep a data retention time of a dynamic memory longer), and a word line WL is generally higher than a voltage applied to a bit line BL. Requires high voltage. The bit line BL is connected to the column controller 202.

カラムコントローラー２０２内には、複数のセンスアンプが配置され、ビット線ＢＬの微少データを増幅し、インターフェイス２０４にデータを出力する。また、カラムコントローラー２０２には、インターフェイス２０４より書き込みデータも入力され、メモリアレイにデータを書き込む機能を有する。 A plurality of sense amplifiers are arranged in the column controller 202, amplify minute data on the bit line BL, and output the data to the interface 204. The column controller 202 also has a function of receiving write data from the interface 204 and writing data to the memory array.

ワード線ＷＬにはロウコントローラー２０１が接続され、ワード線ＷＬを駆動する電圧が第１のＤＲＡＭ電源パッド１０６よりロウコントローラー２０１に入力される。カラムコントローラー２０２とロウコントローラー２０１は、制御回路２０３より制御され、所望の動作を行う。制御回路２０３には、インターフェイス２０４を介して、ＤＲＡＭ１００の外部より制御信号が入力される。入力される信号は、ＢＩＳＴ回路１０１およびＤＲＡＭ出入力パッド１０４より制御信号、データ入出力信号が接続される。 A row controller 201 is connected to the word line WL, and a voltage for driving the word line WL is input to the row controller 201 from the first DRAM power supply pad 106. The column controller 202 and the row controller 201 are controlled by the control circuit 203 and perform a desired operation. A control signal is input to the control circuit 203 from the outside of the DRAM 100 via the interface 204. A control signal and a data input / output signal are connected to the input signal from the BIST circuit 101 and the DRAM input / output pad 104.

以上のように構成された半導体記憶装置について、その動作を以下に説明する。
ＤＲＡＭ１００は、一般的なＤＲＡＭであり、制御信号とデータ入出力信号によりデータの格納、読み出しの機能を有する。入出力には、ＢＩＳＴ回路１０１およびＤＲＡＭ出入力パッド１０４が接続される。ＢＩＳＴ回路１０１は、ＢＩＳＴ回路制御パッド１０５からの制御信号に応じて、ＤＲＡＭ１００に対して読み出し動作および書き込み動作を実現するパターン発生機能ならびにデータ判定機能を有し、要求により、決められたパターンのみを発生する機能を持たせる場合と、ＢＩＳＴ回路制御パッド１０５の制御により複雑なシーケンスを持ったパターンを発生する機能を有する、いわゆるプログラマブルＢＩＳＴの構成とする場合がある。ＢＩＳＴ回路１０１より検査が可能であるが、ＤＲＡＭ出入力パッド１０４よりもメモリアクセスを実施し検査することが可能なパスも設けられる。 The operation of the semiconductor memory device configured as described above will be described below.
The DRAM 100 is a general DRAM and has a function of storing and reading data by a control signal and a data input / output signal. The BIST circuit 101 and the DRAM input / output pad 104 are connected to the input / output. The BIST circuit 101 has a pattern generation function and a data determination function for realizing a read operation and a write operation with respect to the DRAM 100 in response to a control signal from the BIST circuit control pad 105. Only a pattern determined according to a request is provided. There are cases where a function to be generated is provided and a so-called programmable BIST configuration having a function of generating a pattern having a complicated sequence by the control of the BIST circuit control pad 105. Although the BIST circuit 101 can be inspected, a path is also provided through which memory access can be performed and inspected from the DRAM input / output pad 104.

まず、半導体記憶装置１０００のテスト（検査）時の動作を説明する。
テスト時には、第１のＤＲＡＭ電源パッド１０６、レギュレター電源パッド１０７には比較的高い電圧（例えば３．３Ｖ）が印加される。これによりこの電圧が、ＤＲＡＭ１００の内部のメモリセルアレイ２００に並ぶメモリセルに接続されるワード線ＷＬに印加される。その電圧を、レギュレター１０２により所望の低い電圧（例えば１．５Ｖ）に変換し、第２のＤＲＡＭ電源１１０として出力する。トランスファーゲート制御パッド１０８はＨレベルに設定され、トランスファーゲート１０３はオフ状態となる。ＢＩＳＴ回路１０１にはレギュレター１０２より出力される電圧は印加されなくなり、テスト用ＢＩＳＴ電源パッド１０９より、ＢＩＳＴ回路１０１を動作させるのに必要な電圧（すなわち比較的低い電圧）を印加する。 First, the operation at the time of test (inspection) of the semiconductor memory device 1000 will be described.
During the test, a relatively high voltage (for example, 3.3 V) is applied to the first DRAM power supply pad 106 and the regulator power supply pad 107. As a result, this voltage is applied to the word line WL connected to the memory cells arranged in the memory cell array 200 in the DRAM 100. The voltage is converted to a desired low voltage (for example, 1.5 V) by the regulator 102 and output as the second DRAM power supply 110. Transfer gate control pad 108 is set to the H level, and transfer gate 103 is turned off. The voltage output from the regulator 102 is not applied to the BIST circuit 101, and a voltage necessary for operating the BIST circuit 101 (that is, a relatively low voltage) is applied from the test BIST power supply pad 109.

上記のような電圧を印加し、安定状態に達した後にＢＩＳＴ回路制御パッド１０５よりＤＲＡＭ検査開始の設定を行うことで、検査を実行できる。
テスト時以外（製品として使う場合で通常動作させる場合）には、同様に第１のＤＲＡＭ電源パッド１０６、レギュレター電源パッド１０７には比較的高い電圧（例えば３．３Ｖ）が印加される。これによりこの電圧が、ＤＲＡＭ１００の内部のメモリセルアレイ２００に並ぶメモリセルに接続されるワード線ＷＬに印加される。その電圧を、レギュレター１０２により、所望の低い電圧（例えば１．５Ｖ）に変換し、第２のＤＲＡＭ電源１１０として出力する。 The inspection can be executed by applying the voltage as described above and setting the DRAM inspection start from the BIST circuit control pad 105 after reaching the stable state.
Except at the time of testing (when used as a product and in normal operation), a relatively high voltage (for example, 3.3 V) is applied to the first DRAM power supply pad 106 and the regulator power supply pad 107 in the same manner. As a result, this voltage is applied to the word line WL connected to the memory cells arranged in the memory cell array 200 in the DRAM 100. The voltage is converted to a desired low voltage (for example, 1.5 V) by the regulator 102 and output as the second DRAM power supply 110.

この場合は、トランスファーゲート制御パッド１０８はＬレベルに設定する。トランスファーゲート１０３はオン状態となる。ＢＩＳＴ回路１０１にはレギュレター１０２より出力される第２のＤＲＡＭ電源１１０の電圧が印加される。この際には、テスト用ＢＩＳＴ電源パッド１０９には電圧は印加しない。 In this case, transfer gate control pad 108 is set to L level. The transfer gate 103 is turned on. The BIST circuit 101 is applied with the voltage of the second DRAM power supply 110 output from the regulator 102. At this time, no voltage is applied to the test BIST power supply pad 109.

上記のような構成によれば、テスト時、すなわちＢＩＳＴ回路１０１を動作させる場合には、ＢＩＳＴ回路１０１の電圧を外部より印加することで、レギュレター１０２にＢＩＳＴ回路１０１を動作させるのに必要十分な能力の回路を搭載する必要をなくすことができる。また、テスト時以外には、レギュレター１０２を介して、ＢＩＳＴ回路１０１に電圧を印加し、テスト用ＢＩＳＴ電源パッド１０９には電圧を印加する必要をなくすことができる。 According to the above configuration, when testing, that is, when the BIST circuit 101 is operated, the voltage of the BIST circuit 101 is applied from the outside, which is necessary and sufficient for the regulator 102 to operate the BIST circuit 101. It is possible to eliminate the need to install a capacity circuit. Further, it is possible to eliminate the need to apply a voltage to the BIST circuit 101 via the regulator 102 and to apply a voltage to the test BIST power supply pad 109 except during testing.

そのため、レギュレター１０２の必要とする電流供給能力は、ＤＲＡＭ１００を動作させるのに必要な電力とＢＩＳＴ回路１０１が非動作時に消費するリーク電流（一般的に動作電流に比較して非常に小さい）のみを供給できる分だけでよく、レギュレター１０２を構成する回路面積を小さくすることが可能となり、製品コストの増加を抑えることができる。 Therefore, the current supply capability required by the regulator 102 is only the power required to operate the DRAM 100 and the leakage current consumed by the BIST circuit 101 when not operating (generally very small compared to the operating current). Only the amount that can be supplied is sufficient, and the circuit area constituting the regulator 102 can be reduced, thereby suppressing an increase in product cost.

また同時に、テスト時以外には、ＢＩＳＴ回路１０１の電源をレギュレター１０２を介して供給する構成とすることにより、半導体記憶装置１０００に供給する電圧は、比較的高い電圧の１種類の電圧とすることが可能となる。
（実施の形態２）
本発明の実施の形態２の半導体記憶装置を説明する。 At the same time, the power supplied to the BIST circuit 101 is supplied via the regulator 102 except for the test, so that the voltage supplied to the semiconductor memory device 1000 is one kind of relatively high voltage. Is possible.
(Embodiment 2)
A semiconductor memory device according to the second embodiment of the present invention will be described.

図３は本実施の形態２の半導体記憶装置の構成を示すブロック図である。ここでは、図１と同様の構成のものに関しては、同一の符号を付し、その説明を省く。図３において、３０００は半導体記憶装置、３００はレベルシフターブロックであり、図１と異なる点は、ＢＩＳＴ回路１０１とＤＲＡＭ１００の間の接続線にレベルシフターが挿入されている点が異なる。レベルシフターブロック３００には、第２のＤＲＡＭ電源１１０と、テスト用ＢＩＳＴ電源パッド１０９が接続される。 FIG. 3 is a block diagram showing a configuration of the semiconductor memory device according to the second embodiment. Here, the same components as those in FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted. 3, 3000 is a semiconductor memory device, and 300 is a level shifter block. The difference from FIG. 1 is that a level shifter is inserted in a connection line between the BIST circuit 101 and the DRAM 100. The level shifter block 300 is connected to a second DRAM power supply 110 and a test BIST power supply pad 109.

図４は本実施の形態２の半導体記憶装置におけるレベルシフターブロック３００の内部構成を示す回路図である。図４において、４００はレベルシフター、４０１は第１のレベルシフター群、４０２は第２のレベルシフター群である。レベルシフター４００は、ある電圧で入力される電圧を、別の電圧の出力に変換する回路であり、一般的なものであるので、ここでの詳しい回路説明は省略する。 FIG. 4 is a circuit diagram showing an internal configuration of the level shifter block 300 in the semiconductor memory device of the second embodiment. In FIG. 4, 400 is a level shifter, 401 is a first level shifter group, and 402 is a second level shifter group. The level shifter 400 is a circuit that converts a voltage input at a certain voltage into an output of another voltage, and is a general circuit, and thus detailed circuit description thereof is omitted here.

第１のレベルシフター群４０１を構成するレベルシフター４００の入力は、ＢＩＳＴ回路１０１の出力に接続され（例えばアドレス信号）、出力はＤＲＡＭ１００の入力（例えばアドレス信号入力）に接続される。レベルシフター４００の入力側の電源にはテスト用ＢＩＳＴ電源パッド１０９が接続され、出力側の電源には第２のＤＲＡＭ電源１１０が接続されている。同様に、第２のレベルシフター群４０２を構成するレベルシフター４００の入力は、ＤＲＡＭ１００の出力（例えばデータ出力）に接続され、出力はＢＩＳＴ回路１０１の入力（例えばデータ入力）に接続される。レベルシフター４００の入力側の電源には第２のＤＲＡＭ電源１１０が接続され、出力側の電源にはテスト用ＢＩＳＴ電源パッド１０９が接続されている。 The input of the level shifter 400 constituting the first level shifter group 401 is connected to the output of the BIST circuit 101 (for example, an address signal), and the output is connected to the input of the DRAM 100 (for example, an address signal input). A test BIST power supply pad 109 is connected to the power supply on the input side of the level shifter 400, and a second DRAM power supply 110 is connected to the power supply on the output side. Similarly, the input of the level shifter 400 constituting the second level shifter group 402 is connected to the output (for example, data output) of the DRAM 100, and the output is connected to the input (for example, data input) of the BIST circuit 101. The second DRAM power supply 110 is connected to the power supply on the input side of the level shifter 400, and the test BIST power supply pad 109 is connected to the power supply on the output side.

以上のように構成された実施の形態２における半導体記憶装置について、その動作を以下に説明する。
テスト時には、第１のＤＲＡＭ電源パッド１０６、レギュレター電源パッド１０７には比較的高い電圧（例えば３．３Ｖ）が印加される。これによりこの電圧が、ＤＲＡＭ１００の内部のメモリセルアレイ２００に並ぶメモリセルに接続されるワード線ＷＬに印加される。その電圧を、レギュレター１０２により所望の低い電圧（例えば１．５Ｖ）に変換し、第２のＤＲＡＭ電源１１０として出力する。トランスファーゲート制御パッド１０８はＨレベルに設定され、トランスファーゲート１０３はオフ状態となり、ＢＩＳＴ回路１０１にはレギュレター１０２より出力される電圧は印加されなくなる。 The operation of the semiconductor memory device according to the second embodiment configured as described above will be described below.
During the test, a relatively high voltage (for example, 3.3 V) is applied to the first DRAM power supply pad 106 and the regulator power supply pad 107. As a result, this voltage is applied to the word line WL connected to the memory cells arranged in the memory cell array 200 in the DRAM 100. The voltage is converted to a desired low voltage (for example, 1.5 V) by the regulator 102 and output as the second DRAM power supply 110. The transfer gate control pad 108 is set to the H level, the transfer gate 103 is turned off, and the voltage output from the regulator 102 is not applied to the BIST circuit 101.

テスト用ＢＩＳＴ電源パッド１０９より、ＢＩＳＴ回路１０１を動作させるのに必要な電圧（すなわち比較的低い電圧）を印加する。第２のＤＲＡＭ電源１１０の電圧とテスト用ＢＩＳＴ電源パッド１０９に印加する電圧が異なる場合には、レベルシフターブロック３００により、ＤＲＡＭ１００、ＢＩＳＴ回路１０１に入力される信号の電圧が、それぞれに適合した供給電圧に等しくなる。 A voltage necessary for operating the BIST circuit 101 (that is, a relatively low voltage) is applied from the test BIST power supply pad 109. When the voltage of the second DRAM power supply 110 is different from the voltage applied to the test BIST power supply pad 109, the level shifter block 300 supplies the voltages of the signals input to the DRAM 100 and the BIST circuit 101 in accordance with the respective voltages. Equal to the voltage.

上記のような構成によれば、テスト時、すなわちＢＩＳＴ回路１０１を動作させる場合には、ＢＩＳＴ回路１０１の電圧を外部より印加することで、レギュレター１０２にＢＩＳＴ回路１０１を動作させるのに必要十分な能力の回路を搭載する必要をなくすことができる。一方、ＢＩＳＴ回路１０１を高速で動作させたい場合は、ＢＩＳＴ回路１０９に印加される電圧として高い電圧を印加するほうが安定した動作を実現できる場合がある。 According to the above configuration, when testing, that is, when the BIST circuit 101 is operated, the voltage of the BIST circuit 101 is applied from the outside, which is necessary and sufficient for the regulator 102 to operate the BIST circuit 101. It is possible to eliminate the need to install a capacity circuit. On the other hand, when it is desired to operate the BIST circuit 101 at a high speed, a stable operation may be realized by applying a high voltage as the voltage applied to the BIST circuit 109.

以上のように、ＤＲＡＭ１００に印加する電圧に対して、異なる電圧をＢＩＳＴ回路１０１に印加させたい場合にも、レベルシフターブロック３００を挿入することにより、ＤＲＡＭ１００とＢＩＳＴ回路１０１のそれぞれの供給電圧に等しい電圧が印加されることになり、それぞれの入力バッファ等で貫通電流を発生させることなく、安定した検査を行うことが可能となる。 As described above, even when it is desired to apply a different voltage to the BIST circuit 101 with respect to the voltage applied to the DRAM 100, the level shifter block 300 is inserted to equal the supply voltages of the DRAM 100 and the BIST circuit 101. A voltage is applied, and stable inspection can be performed without generating a through current in each input buffer or the like.

次に、上記の実施の形態１および実施の形態２における半導体記憶装置１０００の内部に配置されているトランスファーゲート制御パッド１０８の別の構成例を説明する。
図５は本実施の形態１および実施の形態２の半導体記憶装置におけるトランスファーゲート制御パッド１０８の別の構成例を示す回路図である。図５において、５００はトランスファーゲート制御パッド、５０１はメタルパッド、５０２はプルダウン抵抗である。トランスファーゲート１０３を構成するＰチャネルトランジスタのゲートにはメタルパッド５０１及びプルダウン抵抗５０２の１端子が接続される。プルダウン抵抗５０２の別の端子は接地される。 Next, another configuration example of transfer gate control pad 108 arranged in semiconductor memory device 1000 in the first and second embodiments will be described.
FIG. 5 is a circuit diagram showing another configuration example of the transfer gate control pad 108 in the semiconductor memory devices of the first and second embodiments. In FIG. 5, 500 is a transfer gate control pad, 501 is a metal pad, and 502 is a pull-down resistor. A metal pad 501 and one terminal of a pull-down resistor 502 are connected to the gate of the P-channel transistor constituting the transfer gate 103. Another terminal of the pull-down resistor 502 is grounded.

上記のような構成によれば、テスト時にはメタルパッド５０１にＨレベルを印加することで、トランスファーゲート１０３を遮断状態とすることが可能となり、テスト用ＢＩＳＴ電源パッド１０９を介してＢＩＳＴ回路１０１に電圧を印加することが可能となる。テスト時以外にはメタルパッドに電気的に接続を行わない場合でも、Ｌレベルに設定することが可能となり、ＢＩＳＴ回路１０１にレギュレター１０２の出力を接続することが可能となる。 According to the above configuration, the H level can be applied to the metal pad 501 during the test so that the transfer gate 103 can be cut off, and the voltage is applied to the BIST circuit 101 via the test BIST power supply pad 109. Can be applied. Even when the metal pad is not electrically connected except during the test, it can be set to the L level, and the output of the regulator 102 can be connected to the BIST circuit 101.

次に、上記の実施の形態１および実施の形態２における半導体記憶装置１０００の内部に配置されているトランスファーゲート１０３およびトランスファーゲート制御パッド１０８の別の構成例を説明する。 Next, another configuration example of transfer gate 103 and transfer gate control pad 108 arranged inside semiconductor memory device 1000 in the first and second embodiments will be described.

図６は本実施の形態１および実施の形態２の半導体記憶装置におけるトランスファーゲート１０３およびトランスファーゲート制御パッド１０８の別の構成例を示す回路図である。図６において、６００はＮチャネルトランジスタ、６０１はトランスファーゲート制御パッド、６０２はメタルパッド、６０３はプルアップ抵抗である。 FIG. 6 is a circuit diagram showing another configuration example of transfer gate 103 and transfer gate control pad 108 in the semiconductor memory device according to the first and second embodiments. In FIG. 6, 600 is an N-channel transistor, 601 is a transfer gate control pad, 602 is a metal pad, and 603 is a pull-up resistor.

トランスファーゲート１０３を構成するＮチャネルトランジスタ６００のゲートには、メタルパッド６０２及びプルアップ抵抗６０３の１端子が接続される。Ｎチャネルトランジスタ６００のゲート酸化膜は、ＤＲＡＭ１００内のメモリセルを構成するトランジスタと同じ、膜厚の比較的厚いものが用いられる。プルアップ抵抗６０３の別の端子はメタルパッド６０２に印加される電圧と同レベルの電圧ＶＤＤが印加される。 A metal pad 602 and one terminal of a pull-up resistor 603 are connected to the gate of the N-channel transistor 600 constituting the transfer gate 103. The gate oxide film of N channel transistor 600 is the same as the transistor constituting the memory cell in DRAM 100 and has a relatively thick film thickness. A voltage VDD having the same level as the voltage applied to the metal pad 602 is applied to another terminal of the pull-up resistor 603.

上記のような構成によれば、トランスファーゲート１０３をＮチャネルトランジスタ６００で構成した場合、ＢＩＳＴ回路１０１にレギュレター１０２の出力を接続する場合は、Ｎチャネルトランジスタ６００のゲート電圧として、レギュレター１０２の出力電圧１１０にＮチャネルトランジスタ６００のしきい値電圧（一般に〜０．６Ｖ）を加えたもの以上が必要になるが、レギュレターの出力電圧１１０が降圧（例えば１．５Ｖ）されているので、Ｎチャネルトランジスタ６００のゲート電圧に高い電圧（例えば３．３Ｖ）を印加すれば、問題なく制御可能である。 According to the above configuration, when the transfer gate 103 is configured by the N-channel transistor 600, when the output of the regulator 102 is connected to the BIST circuit 101, the output voltage of the regulator 102 is used as the gate voltage of the N-channel transistor 600. 110 is required to be equal to or higher than the threshold voltage of the N-channel transistor 600 (generally ~ 0.6V), but the regulator output voltage 110 is stepped down (for example, 1.5V). If a high voltage (for example, 3.3 V) is applied to the gate voltage of 600, control is possible without problems.

よって、Ｐチャネルトランジスタで構成した場合に比べ、比較的電流能力の高いＮチャネルトランジスタによる安定供給が可能となる。
また、プルアップ抵抗６０３により、テスト時以外には、メタルパッド６０２に電気的に接続を行わない場合でも、メタルパッド６０２をＨレベルに設定することが可能となり、ＢＩＳＴ回路１０１にレギュレター１０２の出力を接続することが可能となる。 Therefore, stable supply by an N-channel transistor having a relatively high current capability is possible as compared with the case where it is configured by a P-channel transistor.
Further, the pull-up resistor 603 makes it possible to set the metal pad 602 to the H level even when not electrically connected to the metal pad 602 except during the test, and the regulator 102 outputs the regulator 102 to the BIST circuit 101. Can be connected.

次に、上記の実施の形態１および実施の形態２における半導体記憶装置１０００の内部に配置されているトランスファーゲート１０３およびトランスファーゲート制御パッド１０８のさらに別の構成例を説明する。 Next, still another configuration example of transfer gate 103 and transfer gate control pad 108 arranged inside semiconductor memory device 1000 in the first and second embodiments will be described.

図７は本実施の形態１および実施の形態２の半導体記憶装置におけるトランスファーゲート１０３およびトランスファーゲート制御パッド１０８のさらに別の構成例を示す回路図である。図７において、７００は薄膜Ｎチャネルトランジスタ、７０１はトランスファーゲート制御パッド、７０２はメタルパッド、７０３はレベルシフターである。 FIG. 7 is a circuit diagram showing still another configuration example of transfer gate 103 and transfer gate control pad 108 in the semiconductor memory device according to the first and second embodiments. In FIG. 7, 700 is a thin film N-channel transistor, 701 is a transfer gate control pad, 702 is a metal pad, and 703 is a level shifter.

トランスファーゲート１０３を構成する薄膜Ｎチャネルトランジスタ７００のゲートにはレベルシフター７０３の出力が入力される。レベルシフター７０３の入力にはメタルパッド７０２が接続される。薄膜Ｎチャネルトランジスタ７００のゲート酸化膜は、ＤＲＡＭ１００内のメモリセルを構成するトランジスタのゲート酸化膜より膜厚が薄く、かつＢＩＳＴ回路１０１を構成するものと同等の比較的薄いものが用いられる。レベルシフター７０３は、メタルパッド７０２に入力される比較的高い電圧（例えば３．３Ｖ）の信号を比較的低い電圧（例えば１．５Ｖ）に変換する機能を有する。 The output of the level shifter 703 is input to the gate of the thin film N-channel transistor 700 constituting the transfer gate 103. A metal pad 702 is connected to the input of the level shifter 703. The gate oxide film of the thin-film N-channel transistor 700 is thinner than the gate oxide film of the transistor constituting the memory cell in the DRAM 100 and is relatively thin equivalent to that constituting the BIST circuit 101. The level shifter 703 has a function of converting a relatively high voltage (for example, 3.3 V) signal input to the metal pad 702 into a relatively low voltage (for example, 1.5 V).

上記のような構成によれば、トランスファーゲート１０３を薄膜Ｎチャネルトランジスタ７００で構成した場合、ゲート酸化膜の信頼性上から高い電圧は印加できないが、レベルシフター７０３により、低い電圧に変換することで、信頼性を保った状態で制御することが可能となる。 According to the above configuration, when the transfer gate 103 is configured by the thin-film N-channel transistor 700, a high voltage cannot be applied because of the reliability of the gate oxide film, but the level shifter 703 converts it to a low voltage. Thus, it is possible to perform control while maintaining reliability.

よって、比較的厚いゲート酸化膜のＮチャネルトランジスタで構成した場合に比べ、比較的電流能力の高い薄膜Ｎチャネルトランジスタによる安定供給、もしくはチップ面積の削減が可能となる。 Therefore, it is possible to stably supply the thin film N-channel transistor having a relatively high current capability or to reduce the chip area as compared with the case where the N-channel transistor having a relatively thick gate oxide film is used.

なお、上記の実施の形態１、２においては、通常動作時にレギュレターからＢＩＳＴ回路に電源を供給するように構成しているが、このように構成することによって、ＢＩＳＴ回路の出力を所定のレベルに固定し、ＢＩＳＴ回路とＤＲＡＭとの間の接続配線がフローティングになることを防止し、貫通電流の発生を防ぐことができる。
（実施の形態３）
本発明の実施の形態３の半導体記憶装置を説明する。 In the first and second embodiments, power is supplied from the regulator to the BIST circuit during normal operation. With this configuration, the output of the BIST circuit is set to a predetermined level. The connection wiring between the BIST circuit and the DRAM can be prevented from floating, and the occurrence of a through current can be prevented.
(Embodiment 3)
A semiconductor memory device according to a third embodiment of the present invention will be described.

図８は本実施の形態３の半導体記憶装置の構成を示すブロック図である。ここでは、図１と同様の構成のものに関しては説明を省く。図８において、８００はバスホールドブロックであり、半導体記憶装置１０００には、ＤＲＡＭ１００、ＢＩＳＴ回路１０１、レギュレター１０２が搭載される。ＤＲＡＭ１００には、第１のＤＲＡＭ電源パッド１０６が接続され、またレギュレター１０２の出力である第２のＤＲＡＭ電源１１０が接続される。第１のＤＲＡＭ電源パッド１０６に印加される電圧は、第２のＤＲＡＭ電源１１０に印加される電圧よりも高い電圧が印加され、ＤＲＡＭ１００のワード線電圧に使用される。また、第２のＤＲＡＭ電源１１０は、ＤＲＡＭ１００の内部の制御回路に接続される。 FIG. 8 is a block diagram showing a configuration of the semiconductor memory device according to the third embodiment. Here, the description of the same configuration as in FIG. 1 is omitted. In FIG. 8, reference numeral 800 denotes a bus hold block. A DRAM 100, a BIST circuit 101, and a regulator 102 are mounted on the semiconductor memory device 1000. A first DRAM power supply pad 106 is connected to the DRAM 100, and a second DRAM power supply 110 that is an output of the regulator 102 is connected to the DRAM 100. The voltage applied to the first DRAM power supply pad 106 is higher than the voltage applied to the second DRAM power supply 110 and is used as the word line voltage of the DRAM 100. The second DRAM power supply 110 is connected to a control circuit inside the DRAM 100.

ＢＩＳＴ回路１０１を構成するトランジスタのゲート酸化膜は、ＤＲＡＭ１００の内部に配置されるメモリアレイを構成するトランジスタのゲート酸化膜よりも膜厚の薄いゲート酸化膜が用いられ、信頼性確保のため比較的低い電圧を必要とする。また、それによりＢＩＳＴ回路１０１の高速動作の実現も可能としている。 As the gate oxide film of the transistor constituting the BIST circuit 101, a gate oxide film thinner than the gate oxide film of the transistor constituting the memory array disposed in the DRAM 100 is used. Requires a low voltage. This also makes it possible to realize a high-speed operation of the BIST circuit 101.

ＤＲＡＭ１００には、バスホールドブロック８００を介してＢＩＳＴ回路１０１が接続される。ＢＩＳＴ回路１０１には、ＢＩＳＴ回路制御パッド１０５が接続される。ＢＩＳＴ回路１０１の電源にはテスト用ＢＩＳＴ電源パッドが接続される。レギュレター１０２には、レギュレター電源パッド１０７が接続される。 A BIST circuit 101 is connected to the DRAM 100 via a bus hold block 800. A BIST circuit control pad 105 is connected to the BIST circuit 101. A test BIST power supply pad is connected to the power supply of the BIST circuit 101. A regulator power supply pad 107 is connected to the regulator 102.

次に、上記の実施の形態３における半導体記憶装置１０００の内部に配置されているバスホールドブロック８００を説明する。
図９は本実施の形態３の半導体記憶装置におけるバスホールドブロック８００の構成を示す回路図である。図９において、９００はバスホールド回路である。バスホールド回路９００は、インバーター２個がループ接続された一般的な信号保持回路であり、電源として、ＤＲＡＭ１００に供給されるレギュレター１０２の出力である第２のＤＲＡＭ電源１１０が接続される。ＢＩＳＴ回路１０１とＤＲＡＭ１００間に接続される信号線には、バスホールド回路９００が配置される。このバスホールド回路９００は、ＢＩＳＴ回路１０１の出力に相当する信号のみに接続してもよいし、全信号に接続してもよい。 Next, the bus hold block 800 arranged inside the semiconductor memory device 1000 in the third embodiment will be described.
FIG. 9 is a circuit diagram showing the configuration of the bus hold block 800 in the semiconductor memory device of the third embodiment. In FIG. 9, reference numeral 900 denotes a bus hold circuit. The bus hold circuit 900 is a general signal holding circuit in which two inverters are connected in a loop, and a second DRAM power supply 110 that is an output of the regulator 102 supplied to the DRAM 100 is connected as a power supply. A bus hold circuit 900 is disposed on a signal line connected between the BIST circuit 101 and the DRAM 100. The bus hold circuit 900 may be connected only to a signal corresponding to the output of the BIST circuit 101 or may be connected to all signals.

以上のように構成された実施の形態３における半導体記憶装置について、以下にその動作を説明する。
テスト時には、ＢＩＳＴ回路１０１には、テスト用ＢＩＳＴ電源パッド１０９を通じて外部より電圧が印加される。一方、テスト時以外には、テスト用ＢＩＳＴ電源パッド１０９は接地される。ＢＩＳＴ回路１０１とＤＲＡＭ１００を接続する信号線の電圧は、バスホールド回路９００により固定されるため、ＤＲＡＭ１００のインターフェイス２０４にて貫通電流を流すことがない。 The operation of the semiconductor memory device according to the third embodiment configured as described above will be described below.
During the test, a voltage is applied to the BIST circuit 101 from the outside through the test BIST power pad 109. On the other hand, the test BIST power pad 109 is grounded except during the test. Since the voltage of the signal line connecting the BIST circuit 101 and the DRAM 100 is fixed by the bus hold circuit 900, no through current flows through the interface 204 of the DRAM 100.

以上の構成によれば、テスト時は、ＢＩＳＴ回路１０１に、テスト用ＢＩＳＴ電源パッド１０９を介して、外部よりの電圧を印加することにより、ＢＩＳＴ回路１０１はレギュレター１０２からの電圧の供給を受ける必要がないため、レギュレター１０２としては、テスト時のＢＩＳＴ回路１０１への電力供給能力を持つ必要が無く、回路面積を削減できる。 According to the above configuration, during the test, the BIST circuit 101 needs to be supplied with the voltage from the regulator 102 by applying an external voltage to the BIST circuit 101 via the test BIST power supply pad 109. Therefore, the regulator 102 does not need to have power supply capability to the BIST circuit 101 at the time of the test, and the circuit area can be reduced.

また、テスト時以外の通常動作時には、ＢＩＳＴ回路１０１の電源を接地し、出力がバスホールドブロック８００内のバスホールド回路９００で固定されるため、ＢＩＳＴ回路１０１とレギュレター１０２との接続を制御する必要性をなくすことができる。 Also, during normal operation other than during testing, the power supply of the BIST circuit 101 is grounded, and the output is fixed by the bus hold circuit 900 in the bus hold block 800. Therefore, it is necessary to control the connection between the BIST circuit 101 and the regulator 102. Sex can be lost.

本発明の半導体記憶装置は、レギュレターとしての回路規模を縮小化して回路面積の増加を抑えることができ、製品全体のチップ面積を小さくして製品コストを抑えることができるもので、ＤＲＡＭおよびＢＩＳＴ回路を搭載した半導体記憶装置に適用できる。 The semiconductor memory device of the present invention can reduce the circuit scale as a regulator to suppress an increase in circuit area, reduce the chip area of the entire product and suppress the product cost. DRAM and BIST circuits It can be applied to a semiconductor memory device equipped with

本発明の実施の形態１の半導体記憶装置の構成を示すブロック図1 is a block diagram showing a configuration of a semiconductor memory device according to a first embodiment of the present invention. 同実施の形態１の半導体記憶装置におけるＤＲＡＭの構成を示すブロック図FIG. 2 is a block diagram showing a configuration of a DRAM in the semiconductor memory device of the first embodiment. 本発明の実施の形態２の半導体記憶装置の構成を示すブロック図Block diagram showing a configuration of a semiconductor memory device according to a second embodiment of the present invention. 同実施の形態２の半導体記憶装置におけるレベルシフターブロックの構成を示す回路図The circuit diagram which shows the structure of the level shifter block in the semiconductor memory device of the second embodiment 本発明の実施の形態１および実施の形態２の半導体記憶装置におけるトランスファーゲート制御パッドの別の構成例を示す回路図The circuit diagram which shows another structural example of the transfer gate control pad in the semiconductor memory device of Embodiment 1 and Embodiment 2 of this invention 同実施の形態１および実施の形態２の半導体記憶装置におけるトランスファーゲートおよびトランスファーゲート制御パッドの別の構成例を示す回路図The circuit diagram which shows another structural example of the transfer gate and transfer gate control pad in the semiconductor memory device of Embodiment 1 and Embodiment 2 同実施の形態１および実施の形態２の半導体記憶装置におけるトランスファーゲートおよびトランスファーゲート制御パッドのさらに別の構成例を示す回路図The circuit diagram which shows another example of a structure of the transfer gate and transfer gate control pad in the semiconductor memory device of Embodiment 1 and Embodiment 2 本発明の実施の形態３の半導体記憶装置の構成を示すブロック図Block diagram showing a configuration of a semiconductor memory device according to a third embodiment of the present invention. 同実施の形態３の半導体記憶装置におけるバスホールドブロックの構成を示す回路図The circuit diagram which shows the structure of the bus hold block in the semiconductor memory device of Embodiment 3

Explanation of symbols

１０００、３０００半導体記憶装置
１００ＤＲＡＭ
１０１ＢＩＳＴ回路
１０２レギュレター
１０３トランスファーゲート
１０４ＤＲＡＭ出入力パッド
１０５ＢＩＳＴ回路制御パッド
１０６第１のＤＲＡＭ電源パッド
１０７レギュレター電源パッド
１０８トランスファーゲート制御パッド
１０９テスト用ＢＩＳＴ電源パッド
１１０第２のＤＲＡＭ電源
２００メモリアレイ
２０１ロウコントローラー
２０２カラムコントローラー
２０３制御回路
２０４インターフェイス
ＷＬワード線
ＢＬビット線
３００レベルシフターブロック
４００レベルシフター
４０１第１のレベルシフター群
４０２第２のレベルシフター群
５００トランスファーゲート制御パッド
５０１メタルパッド
５０２プルダウン抵抗
６００Ｎチャネルトランジスタ
６０１トランスファーゲート制御パッド
６０２メタルパッド
６０３プルアップ抵抗
７００薄膜Ｎチャネルトランジスタ
７０１トランスファーゲート制御パッド
７０２メタルパッド
７０３レベルシフター
８００バスホールドブロック
９００バスホールド回路 1000, 3000 Semiconductor memory device 100 DRAM
DESCRIPTION OF SYMBOLS 101 BIST circuit 102 Regulator 103 Transfer gate 104 DRAM input / output pad 105 BIST circuit control pad 106 First DRAM power pad 107 Regulator power pad 108 Transfer gate control pad 109 Test BIST power pad 110 Second DRAM power supply 200 Memory array 201 Row controller 202 Column controller 203 Control circuit 204 Interface WL Word line BL Bit line 300 Level shifter block 400 Level shifter 401 First level shifter group 402 Second level shifter group 500 Transfer gate control pad 501 Metal pad 502 Pull-down resistor 600 N Channel transistor 601 Transfer gate control buffer De 602 metal pad 603 pull-up resistor 700 thin N-channel transistor 701 transfer gate control pad 702 metal pad 703 level shifter 800 bus hold block 900 bus hold circuit

Claims

A semiconductor memory device including a DRAM, a BIST circuit electrically connected to the DRAM and having a test function for the DRAM, a regulator, and a transfer gate, wherein the DRAM has a gate oxide film having a first thickness And a transistor having a gate oxide film having a second thickness smaller than the first thickness, and the power is supplied from the output side of the regulator, and the BIST circuit has the second thickness. The power supply is supplied from the outside when the DRAM is inspected, and is supplied from the output side of the regulator via the transfer gate during a normal operation other than the inspection. A semiconductor memory device.

A semiconductor memory device including a DRAM, a BIST circuit having a test function for the DRAM, a regulator, a transfer gate, and a level shifter electrically connected to the DRAM and the BIST circuit. The DRAM comprises a transistor having a gate oxide film having a first thickness and a transistor having a gate oxide film having a second thickness smaller than the first thickness, and the power supply is provided from the output side of the regulator. The BIST circuit is composed of a transistor having the gate oxide film of the second thickness, and the power is supplied from the outside when the DRAM is inspected, and the regulator is supplied during a normal operation other than the inspection. Is supplied from the output side of the level shifter through the transfer gate. Has a function of converting a signal from the DRAM to the BIST circuit into the same voltage as the output side of the transfer gate, and a function of converting a signal from the BIST circuit to the DRAM into the same voltage as the output side of the regulator. And a semiconductor memory device.

The transfer gate is composed of one or a plurality of P-channel transistors, the output side of the regulator is connected to the source of the P-channel transistor, and power is supplied from the drain to the BIST circuit. The semiconductor memory device according to claim 1.

4. The semiconductor memory device according to claim 3, wherein on / off of the transfer gate is externally controlled through a pad.

4. The semiconductor memory device according to claim 3, wherein on / off of the transfer gate is controlled from the outside through a pad having a pull-down function.

The transfer gate is composed of one or a plurality of N-channel transistors, the output side of the regulator is connected to the drain of the N-channel transistor, and power is supplied from the source to the BIST circuit. The semiconductor memory device according to claim 1.

As the transfer gate, a second transfer gate composed of one or a plurality of second N-channel transistors made of the gate oxide film having the second thickness is used, and the second transfer gate is the first transfer gate. The output side of the regulator is connected to the drain of two N-channel transistors, power is supplied from the source to the BIST circuit, and on / off of the regulator is controlled from the outside through a pad through a second level shifter. The semiconductor memory device according to claim 1 or 2.

A semiconductor including a DRAM, a BIST circuit electrically connected to the DRAM and having a test function for the DRAM, a regulator, and a bus hold circuit electrically connected between the DRAM and the BIST circuit The DRAM comprises a transistor having a gate oxide film having a first thickness and a transistor having a gate oxide film having a second thickness thinner than the first thickness, and the power supply thereof is Supplied from the output side of the regulator, the BIST circuit is composed of a transistor having a gate oxide film of the second thickness, the power is supplied from the outside, and the bus hold circuit is connected between the DRAM and the BIST circuit. Having a function of holding the power supply voltage or ground voltage of the DRAM with respect to the signal of Storage device.

9. The semiconductor memory device according to claim 8, wherein the bus hold circuit has the voltage holding function only for a signal from the BIST circuit to the DRAM.