JP2006164001A - Ice server - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an ICE server capable of conveniently debugging the program of a multiprocessor system. <P>SOLUTION: An SW break management section 13 notifies a debugger 4A of the instruction code of an original program before a debugger 4B held by an SW break point table 12 sets an SW break point as a memory read result when a memory read request from the debugger 4A is directed to the SW break point set by the debugger 4B. When the memory read request from the debugger 4B is directed to the SW break point set by the debugger 4A, the SW break management section 13 notifies the debugger 4B of the instruction code of the original program before the debugger 4A held by the SW break point table 12 sets the SW break point as the memory read result. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、マルチプロセッサシステムのプログラムデバッグを行う場合に使用して好適なＩＣＥ（In-Circuit Emulator：インサーキットエミュレータ）サーバに関する。   The present invention relates to an ICE (In-Circuit Emulator) server suitable for use in program debugging of a multiprocessor system.

図５は従来のマルチプロセッサ・デバッグシステムの一例を示す図である。図５中、１Ａ、１Ｂはデバッガ、２Ａ、２ＢはＩＣＥ、３Ａ、３Ｂはマルチプロセッサシステムを構成するプロセッサであり、共有メモリを有するものである。この例では、デバッガ１ＡはＩＣＥ２Ａを介してプロセッサ３Ａのプログラムデバッグを行い、デバッガ１ＢはＩＣＥ２Ｂを介してプロセッサ３Ｂのプログラムデバッグを行う。
特開平８−３０５６０７号公報 特開平６−３３２７４７号公報 FIG. 5 is a diagram showing an example of a conventional multiprocessor debugging system. In FIG. 5, 1A and 1B are debuggers, 2A and 2B are ICE, 3A and 3B are processors constituting a multiprocessor system, and have a shared memory. In this example, the debugger 1A performs program debugging of the processor 3A through the ICE 2A, and the debugger 1B performs program debugging of the processor 3B through the ICE 2B.
JP-A-8-305607 JP-A-6-332747

図５に示す従来のマルチプロセッサ・デバッグシステムでは、デバッガ１Ａ、１Ｂがメモリ空間を共有した場合、いずれか一方のデバッガがメモリを参照するときに、他方のデバッガが設定したソフトウエアブレークポイント（以下、ＳＷブレークポイントという）の値が表示されてしまい、本来のメモリ値が表示できないという問題点があった。   In the conventional multiprocessor debugging system shown in FIG. 5, when the debuggers 1A and 1B share the memory space, when one of the debuggers refers to the memory, a software breakpoint (hereinafter referred to as a software breakpoint) set by the other debugger is set. , SW breakpoint) is displayed, and the original memory value cannot be displayed.

また、いずれか一方のデバッガが設定した命令コードへのＳＷブレークポイントを他方のデバッガが通過した際に命令ブレークが発生した場合、ユーザには他方のデバッガでＳＷブレークポイントを設定していない命令コードで命令ブレークが発生したように見えてしまうという問題点があった。   In addition, when an instruction break occurs when the other debugger passes a SW breakpoint to an instruction code set by one of the debuggers, an instruction code for which the user has not set a SW breakpoint in the other debugger There was a problem that it seemed that an instruction break occurred.

また、デバッガ１ＡとＩＣＥ２Ａの通信プロトコル及びデバッガ１ＢとＩＣＥ２Ｂの通信プロトコルは、それぞれ、一致している必要があり、ＩＣＥとデバッガの通信プロトコルが異なる場合には、通信プロトコルを変更する必要があるという問題点があった。また、デバッガが対象プロセッサに接続されていない状態では、当該対象プロセッサの状態を表示できないという問題点があった。   Further, the communication protocol of the debugger 1A and the ICE 2A and the communication protocol of the debugger 1B and the ICE 2B need to match, respectively, and when the communication protocol of the ICE and the debugger are different, the communication protocol needs to be changed. There was a problem. Further, there is a problem that the state of the target processor cannot be displayed when the debugger is not connected to the target processor.

本発明は、かかる点に鑑み、マルチプロセッサシステムのプログラムデバッグを勝手良く行うことができるＩＣＥサーバを提供することを目的とする。   The present invention has been made in view of the above, and an object of the present invention is to provide an ICE server that can easily perform program debugging of a multiprocessor system.

本発明中、第１の発明は、複数のデバッガとＩＣＥとの間に接続されるＩＣＥサーバであって、前記複数のデバッガが設定したソフトウエアブレークポイントを管理する所定手段を有するものである。   In the present invention, the first invention is an ICE server connected between a plurality of debuggers and the ICE, and has predetermined means for managing software breakpoints set by the plurality of debuggers.

第２の発明は、複数のデバッガとＩＣＥとの間に接続されるＩＣＥサーバであって、前記複数のデバッガと前記ＩＣＥの通信プロトコルを変更することなく、前記複数のデバッガと前記ＩＣＥとの間の通信を可能とする所定手段を有するものである。   A second invention is an ICE server connected between a plurality of debuggers and an ICE, and the communication protocol between the plurality of debuggers and the ICE is changed between the plurality of debuggers and the ICE. There are predetermined means for enabling communication.

第３の発明は、複数のデバッガとＩＣＥとの間に接続されるＩＣＥサーバであって、各デバッガが対象とするプロセッサの状態を一括管理する所定手段を有するものである。   A third invention is an ICE server connected between a plurality of debuggers and an ICE, and has predetermined means for collectively managing the states of processors targeted by each debugger.

第１の発明によれば、前記所定手段により、メモリにはＳＷブレークポイントを設定したままで、ユーザは、いずれかのデバッガが対象とするプロセッサのプログラムデバッグを行う場合、他のデバッガが設定したＳＷブレークポイントを気にせずに、プログラムデバッグを行うことができるので、マルチプロセッサシステムのプログラムデバッグを勝手良く行うことができる。   According to the first invention, when the user performs program debugging of the processor targeted by any debugger while the SW breakpoint is set in the memory by the predetermined means, the user sets the other debugger. Since program debugging can be performed without worrying about SW breakpoints, program debugging of a multiprocessor system can be performed without permission.

第２の発明によれば、前記所定手段により、ユーザは、通信プロトコルの変更を行う必要がないので、マルチプロセッサシステムのプログラムデバッグを勝手良く行うことができる。   According to the second invention, the predetermined means does not require the user to change the communication protocol, so the program debugging of the multiprocessor system can be performed without permission.

第３の発明によれば、前記所定手段により、対象とするプロセッサに接続されていないデバッガがあるときでも、全プロセッサの状態把握が可能となるので、マルチプロセッサシステムのプログラムデバッグを勝手良く行うことができる。   According to the third invention, since the state of all the processors can be grasped by the predetermined means even when there is a debugger not connected to the target processor, the program debugging of the multiprocessor system can be performed without permission. Can do.

（第１実施形態）
図１は本発明の第１実施形態を使用したマルチプロセッサ・デバッグシステムの一例を示す図である。図１中、４Ａ、４Ｂはデバッガ、５は本発明の第１実施形態、６Ａ、６ＢはＩＣＥ、７Ａ、７Ｂはマルチプロセッサシステムを構成するプロセッサであり、共有メモリを有するものである。 (First embodiment)
FIG. 1 is a diagram showing an example of a multiprocessor debugging system using the first embodiment of the present invention. In FIG. 1, 4A and 4B are debuggers, 5 is the first embodiment of the present invention, 6A and 6B are ICE, 7A and 7B are processors constituting a multiprocessor system, and have a shared memory.

本例では、デバッガ４Ａは本発明の第１実施形態５及びＩＣＥ６Ａを介してプロセッサ７Ａのプログラムデバッグを行い、デバッガ４Ｂは本発明の第１実施形態５及びＩＣＥ６Ｂを介してプロセッサ７Ｂのプログラムデバッグを行う。   In this example, the debugger 4A performs program debugging of the processor 7A via the first embodiment 5 and ICE 6A of the present invention, and the debugger 4B performs program debugging of the processor 7B via the first embodiment 5 and ICE 6B of the present invention. Do.

本発明の第１実施形態５において、８Ａはデバッガ４Ａとの接続を図るデバッガ用インタフェース、８Ｂはデバッガ４Ｂとの接続を図るデバッガ用インタフェース、９ＡはＩＣＥ６Ａとの接続を図るＩＣＥ用インタフェース、９ＢはＩＣＥ６Ｂとの接続を図るＩＣＥ用インタフェースである。   In the first embodiment 5 of the present invention, 8A is a debugger interface for connecting to the debugger 4A, 8B is a debugger interface for connecting to the debugger 4B, 9A is an ICE interface for connecting to the ICE 6A, and 9B is This is an ICE interface for connecting to the ICE 6B.

１０はデバッガ４Ａ、４Ｂとの通信を行うマルチデバッガ通信部、１１はＩＣＥ６Ａ、６Ｂを制御するＩＣＥ制御部、１２はＳＷブレークの管理に必要な情報を保持させるためのＳＷブレークポイントテーブル、１３はＳＷブレークポイントテーブル１２を使用してＳＷブレークを管理するＳＷブレーク管理部である。   10 is a multi-debugger communication unit for communicating with the debuggers 4A and 4B, 11 is an ICE control unit for controlling the ICEs 6A and 6B, 12 is an SW breakpoint table for holding information necessary for SW break management, and 13 is The SW break management unit manages SW breaks using the SW breakpoint table 12.

１４Ａ、１５Ａはデバッガ４ＡとＩＣＥ６Ａの通信プロトコルが異なる場合に、デバッガ４ＡとＩＣＥ６Ａの通信プロトコルを変更することなく、デバッガ４ＡとＩＣＥ６Ａとの間の通信を可能とするＩＣＥプロトコル変換部である。   Reference numerals 14A and 15A denote ICE protocol conversion units that enable communication between the debugger 4A and the ICE 6A without changing the communication protocol between the debugger 4A and the ICE 6A when the communication protocols of the debugger 4A and the ICE 6A are different.

１４Ｂ、１５Ｂはデバッガ４ＢとＩＣＥ６Ｂの通信プロトコルが異なる場合に、デバッガ４ＢとＩＣＥ６Ｂの通信プロトコルを変更することなく、デバッガ４ＢとＩＣＥ６Ｂとの間の通信を可能とするＩＣＥプロトコル変換部である。   Reference numerals 14B and 15B denote ICE protocol converters that enable communication between the debugger 4B and the ICE 6B without changing the communication protocol between the debugger 4B and the ICE 6B when the communication protocols of the debugger 4B and the ICE 6B are different.

１６はプロセッサ７Ａ、７Ｂの状態（実行中、リセット、ブレーク停止等の状態）を把握するプロセッサ状態把握部、１７はプロセッサ状態把握部１６が把握したプロセッサ７Ａ、７Ｂの状態情報を保持するプロセッサ状態テーブルである。   Reference numeral 16 denotes a processor state grasping unit that grasps the states of the processors 7A and 7B (states such as executing, reset, and break stop). It is a table.

図２はＳＷブレークポイントテーブル１２の構成例を示す図である。ＳＷブレークポイントテーブル１２は、ＳＷブレークポイントのアドレスを表示するアドレス表示欄１８と、ＳＷブレークポイントにあった元のプログラムの命令コードを表示する命令コード表示欄１９と、ＳＷブレークポイントを設定したデバッガを表示するＳＷブレークポイント設定デバッガ表示欄２０を有している。   FIG. 2 is a diagram showing a configuration example of the SW breakpoint table 12. The SW breakpoint table 12 includes an address display field 18 for displaying the address of the SW breakpoint, an instruction code display field 19 for displaying the instruction code of the original program at the SW breakpoint, and a debugger in which the SW breakpoint is set. SW breakpoint setting debugger display field 20 is displayed.

ＳＷブレークポイントテーブル１２は、ＳＷブレーク管理部１３により管理され、アドレス表示欄１８、命令コード表示欄１９及びＳＷブレークポイント設定デバッガ表示欄２０への各情報の書き込みは、ＳＷブレーク管理部１３により行われる。   The SW breakpoint table 12 is managed by the SW break management unit 13, and each information is written to the address display column 18, the instruction code display column 19 and the SW breakpoint setting debugger display column 20 by the SW break management unit 13. Is called.

本発明の第１実施形態５では、ＳＷブレーク管理部１３は、デバッガ４Ａからのメモリ読出し要求が、デバッガ４Ｂが設定したＳＷブレークポイントに対するものである場合、即ち、デバッガ４Ａが、デバッガ４Ｂが設定したＳＷブレークポイントの命令コードを読もうとした場合、ＳＷブレークポイントテーブル１２が保持するデバッガ４ＢがＳＷブレークポイントを設定する前の元のプログラムの命令コードをメモリ読み出し結果としてデバッガ４Ａに通知する。   In the first embodiment 5 of the present invention, the SW break management unit 13 sets the memory read request from the debugger 4A to the SW breakpoint set by the debugger 4B, that is, the debugger 4A sets the debugger 4B. When trying to read the instruction code of the SW breakpoint, the debugger 4B held in the SW breakpoint table 12 notifies the debugger 4A of the instruction code of the original program before setting the SW breakpoint as a memory read result.

また、ＳＷブレーク管理部１３は、デバッガ４Ｂからのメモリ読出し要求が、デバッガ４Ａが設定したＳＷブレークポイントに対するものである場合、即ち、デバッガ４Ｂが、デバッガ４Ａが設定したＳＷブレークポイントの命令コードを読もうとした場合、ＳＷブレークポイントテーブル１２が保持するデバッガ４ＡがＳＷブレークポイントを設定する前の元のプログラムの命令コードをメモリ読み出し結果としてデバッガ４Ｂに通知する。   Further, when the memory read request from the debugger 4B is for the SW breakpoint set by the debugger 4A, that is, the SW break management unit 13 sets the instruction code of the SW breakpoint set by the debugger 4A. When attempting to read, the debugger 4A held in the SW breakpoint table 12 notifies the debugger 4B of the instruction code of the original program before setting the SW breakpoint as a memory read result.

このＳＷブレーク管理部１３の機能により、メモリにはＳＷブレークポイントを設定したままで、デバッガ４Ａは、デバッガ４ＢがＳＷブレークポイントを設定する前の元のプログラムの命令コードを読むことができ、また、デバッガ４Ｂは、デバッガ４ＡがＳＷブレークポイントを設定する前の元のプログラムの命令コードを読むことができる。   The function of the SW break management unit 13 allows the debugger 4A to read the instruction code of the original program before the debugger 4B sets the SW breakpoint while the SW breakpoint is set in the memory. The debugger 4B can read the instruction code of the original program before the debugger 4A sets the SW breakpoint.

また、ＳＷブレーク管理部１３は、プロセッサ７Ａが、デバッガ４Ｂが設定したＳＷブレークポイントの命令コードを実行して命令ブレークが発生した場合、命令ブレークの発生をデバッガ４Ａに通知することなく、プログラムの命令コードを再実行させ、また、プロセッサ７Ｂが、デバッガ４Ａが設定したＳＷブレークポイントの命令コードを実行して命令ブレークが発生した場合、命令ブレークの発生をデバッガ４Ｂに通知することなく、プログラムの命令コードを再実行させるようにすることもできる。   In addition, when the processor 7A executes the instruction code of the SW breakpoint set by the debugger 4B and an instruction break occurs, the SW break management unit 13 does not notify the debugger 4A of the occurrence of the instruction break, and When the instruction code is re-executed and the instruction break occurs when the processor 7B executes the instruction code of the SW breakpoint set by the debugger 4A, the instruction of the program is not notified to the debugger 4B. The instruction code can be re-executed.

このように、本発明の第１実施形態５では、ＳＷブレークポイントテーブル１２とＳＷブレーク管理部１３とを設け、全てのプロセッサ７Ａ、７ＢのＳＷブレークポイントを管理するとしているので、メモリにはＳＷブレークポイントを設定したままで、ユーザは、デバッガ４Ａによるプロセッサ７Ａのプログラムデバッグにおいては、デバッガ４Ｂが設定したＳＷブレークポイントを気にせずに、デバッグを行うことができ、また、デバッガ４Ｂによるプロセッサ７Ｂのプログラムデバッグにおいては、デバッガ４Ａが設定したＳＷブレークポイントを気にせずに、デバッグを行うことができる。   As described above, in the first embodiment 5 of the present invention, the SW breakpoint table 12 and the SW break management unit 13 are provided to manage the SW breakpoints of all the processors 7A and 7B. With the breakpoint set, the user can perform debugging without worrying about the SW breakpoint set by the debugger 4B in the program debugging of the processor 7A by the debugger 4A, and the processor 7B by the debugger 4B. In this program debugging, debugging can be performed without worrying about the SW breakpoint set by the debugger 4A.

また、ＩＣＥプロトコル変換部１４Ａ、１５Ａ、１４Ｂ、１５Ｂを備えているので、デバッガ４ＡとＩＣＥ６Ａの通信プロトコル及びデバッガ４ＢとＩＣＥ６Ｂの通信プロトコルが異なる場合であっても、デバッガ４ＡとＩＣＥ６Ａの通信プロトコル及びデバッガ４ＢとＩＣＥ６Ｂの通信プロトコルを変更することなく、即ち、デバッガ４Ａ、４Ｂ及びＩＣＥ６Ａ、６Ｂにあるモニタプログラムを変更することなく、デバッガ４ＡとＩＣＥ６Ａとの間及びデバッガ４ＢとＩＣＥ６Ｂとの間の通信を行うことができる。   Since the ICE protocol conversion units 14A, 15A, 14B, and 15B are provided, even if the communication protocol between the debugger 4A and the ICE 6A and the communication protocol between the debugger 4B and the ICE 6B are different, the communication protocol between the debugger 4A and the ICE 6A Communication between the debugger 4A and the ICE 6A and between the debugger 4B and the ICE 6B without changing the communication protocol between the debugger 4B and the ICE 6B, that is, without changing the monitor programs in the debuggers 4A and 4B and the ICE 6A and 6B. It can be performed.

また、プロセッサ状態テーブル１７を参照することにより、ユーザは、デバッガ４Ａがプロセッサ７Ａに接続されていない場合であっても、プロセッサ７Ａ、７Ｂの状態を一括表示して、プロセッサ７Ａ、７Ｂの状態把握を行うことができ、また、デバッガ４Ｂがプロセッサ７Ｂに接続されていない場合であっても、プロセッサ７Ａ、７Ｂの状態を一括表示してプロセッサ７Ａ、７Ｂの状態把握を行うことができる。したがって、動作状態によりデバッガ４Ａ、４Ｂの連携などを行うことができる。   Further, by referring to the processor state table 17, even when the debugger 4A is not connected to the processor 7A, the user can collectively display the states of the processors 7A and 7B and grasp the states of the processors 7A and 7B. In addition, even when the debugger 4B is not connected to the processor 7B, the states of the processors 7A and 7B can be grasped by collectively displaying the states of the processors 7A and 7B. Therefore, the debuggers 4A and 4B can be linked depending on the operating state.

図３は本発明の第１実施形態を使用したマルチプロセッサ・デバッグシステムの他の例を示す図である。図３に示す例では、ＩＣＥ６Ａには２個のプロセッサ７Ａ、２１が接続されており、デバッガ４Ａは、本発明の第１実施形態５及びＩＣＥ６Ａを介してプロセッサ７Ａ、２１のプログラムデバッグを行い、デバッガ４Ｂは、本発明の第１実施形態５及びＩＣＥ６Ｂを介してプロセッサ７Ｂのプログラムデバッグを行う。   FIG. 3 is a diagram showing another example of the multiprocessor debugging system using the first embodiment of the present invention. In the example shown in FIG. 3, two processors 7A and 21 are connected to the ICE 6A, and the debugger 4A performs program debugging of the processors 7A and 21 via the first embodiment 5 and the ICE 6A of the present invention. The debugger 4B performs program debugging of the processor 7B via the first embodiment 5 of the present invention and the ICE 6B.

この例では、ユーザは、デバッガ４Ａ、４Ｂが設定したＳＷブレークポイントを気にせずにプロセッサ７Ａ、２１、７Ｂのプログラムデバッグを行うことができ、また、デバッガ４ＡとＩＣＥ６Ａの通信プロトコル及びデバッガ４ＢとＩＣＥ６Ｂの通信プロトコルが異なる場合であっても、デバッガ４ＡとＩＣＥ６Ａの通信プロトコル及びデバッガ４ＢとＩＣＥ６Ｂの通信プロトコルを変更する必要がなく、また、全てのプロセッサ７Ａ、２１、７Ｂの状態把握を行うことができる。   In this example, the user can perform program debugging of the processors 7A, 21 and 7B without worrying about the SW breakpoint set by the debuggers 4A and 4B, and the communication protocol of the debugger 4A and the ICE 6A and the debugger 4B. Even if the communication protocol of ICE6B is different, there is no need to change the communication protocol of debugger 4A and ICE6A and the communication protocol of debugger 4B and ICE6B, and the status of all processors 7A, 21 and 7B should be grasped. Can do.

以上のように、本発明の第１実施形態５によれば、図１に示すように使用する場合には、マルチプロセッサシステムを構成するプロセッサ７Ａ、７Ｂのプログラムデバッグを勝手良く行うことができ、また、図３に示すように使用する場合には、マルチプロセッサシステムを構成するプロセッサ７Ａ、７Ｂ、２１のプログラムデバッグを勝手良く行うことができる。   As described above, according to the first embodiment 5 of the present invention, when used as shown in FIG. 1, program debugging of the processors 7A and 7B constituting the multiprocessor system can be performed without permission. Further, when used as shown in FIG. 3, program debugging of the processors 7A, 7B, and 21 constituting the multiprocessor system can be performed without permission.

（第２実施形態）
図４は本発明の第２実施形態を使用したマルチプロセッサ・デバッグシステムの一例を示す図である。本発明の第２実施形態２２は、２個のプロセッサ７Ａ、７Ｂに対して１個のＩＣＥ２３が使用される場合に使用するものであり、ＩＣＥ２３に対応させて１個のＩＣＥ用インタフェース２４を備えるようにし、その他については、図１に示す本発明の第１実施形態５と同様に構成したものである。 (Second Embodiment)
FIG. 4 is a diagram showing an example of a multiprocessor debug system using the second embodiment of the present invention. The second embodiment 22 of the present invention is used when one ICE 23 is used for the two processors 7A and 7B, and includes one ICE interface 24 corresponding to the ICE 23. In other respects, the configuration is the same as that of the first embodiment 5 of the present invention shown in FIG.

本発明の第２実施形態２２によれば、本発明の第１実施形態５と同様に、ユーザは、デバッガ４Ａ、４Ｂが設定したＳＷブレークポイントを気にせずに、プロセッサ７Ａ、７Ｂのプログラムデバッグを行うことができ、また、デバッガ４Ａ、４ＢとＩＣＥ２３の通信プロトコルが異なる場合であっても、デバッガ４Ａ、４ＢとＩＣＥ２３の通信プロトコルの変更を行う必要がなく、また、プロセッサ７Ａ、７Ｂの状態把握を行うことができるので、プロセッサ７Ａ、７Ｂのプログラムデバッグを勝手良く行うことができる。   According to the second embodiment 22 of the present invention, similarly to the first embodiment 5 of the present invention, the user can debug the programs of the processors 7A and 7B without worrying about the SW breakpoint set by the debuggers 4A and 4B. Even if the communication protocols of the debuggers 4A and 4B and the ICE 23 are different, there is no need to change the communication protocol of the debuggers 4A and 4B and the ICE 23, and the states of the processors 7A and 7B Since it can be grasped, program debugging of the processors 7A and 7B can be performed without permission.

なお、本発明の第１実施形態５及び第２実施形態２２においては、ＳＷブレークポイントテーブル１２及びＳＷブレーク管理部１３からなるＳＷブレーク管理手段と、ＩＣＥプロトコル変換部１４Ａ、１５Ａ、１４Ｂ、１５ＢからなるＩＣＥプロトコル変換手段と、プロセッサ状態把握部１６及びプロセッサ状態テーブル１７からなるプロセッサ状態把握・保持手段を設けるようにした場合について説明したが、この代わりに、これら３個の手段のうち、いずれか１個又は２個の手段のみを設けるようにしても良い。   In the first embodiment 5 and the second embodiment 22 of the present invention, the SW break management means including the SW breakpoint table 12 and the SW break management unit 13 and the ICE protocol conversion units 14A, 15A, 14B, and 15B are used. The ICE protocol conversion means and the processor state grasping / holding means including the processor state grasping unit 16 and the processor state table 17 have been described. Instead, any one of these three means is provided. Only one or two means may be provided.

ここで、本発明のＩＣＥサーバを整理すると、本発明のＩＣＥサーバには、少なくとも、以下のＩＣＥサーバが含まれる。   Here, when the ICE server of the present invention is organized, the ICE server of the present invention includes at least the following ICE servers.

（付記１）複数のデバッガとＩＣＥとの間に接続されるＩＣＥサーバであって、前記複数のデバッガが設定したソフトウエアブレークポイントを管理する所定手段を有することを特徴とするＩＣＥサーバ。   (Supplementary Note 1) An ICE server connected between a plurality of debuggers and an ICE, the ICE server having predetermined means for managing software breakpoints set by the plurality of debuggers.

（付記２）前記所定手段は、前記複数のデバッガのうち、いずれかのデバッガからのメモリ読出し要求が、他のデバッガが設定したＳＷブレークポイントに対するものである場合、元のプログラムの命令コードをメモリ読出し結果として前記いずれかのデバッガに通知することを特徴とする付記１記載のＩＣＥサーバ。   (Supplementary Note 2) If the memory read request from any of the plurality of debuggers is for a SW breakpoint set by another debugger, the predetermined means stores the instruction code of the original program in the memory 2. The ICE server according to appendix 1, wherein one of the debuggers is notified as a read result.

（付記３）前記所定手段は、前記複数のデバッガのうち、いずれかのデバッガが制御するプロセッサが、他のデバッガが設定したＳＷブレークポイントの命令コードを実行して命令ブレークが発生した場合、前記命令ブレークの発生を前記いずれかのデバッガに通知することなく、プログラムの命令コードを再実行させることを特徴とする付記１記載のＩＣＥサーバ。   (Supplementary Note 3) When the processor controlled by any one of the plurality of debuggers executes the instruction code of the SW breakpoint set by another debugger and the instruction break occurs, The ICE server according to appendix 1, wherein the instruction code of the program is re-executed without notifying one of the debuggers of occurrence of an instruction break.

（付記４）前記所定手段は、前記複数のデバッガが設定したＳＷブレークポイントのアドレスと、前記複数のデバッガが前記ＳＷブレークポイントを設定する前の元のプログラムの命令コードとを関連付けて保持する所定テーブルを有することを特徴とする付記１又は２記載のＩＣＥサーバ。   (Supplementary Note 4) The predetermined unit is a predetermined unit that associates and holds the address of the SW breakpoint set by the plurality of debuggers and the instruction code of the original program before the plurality of debuggers set the SW breakpoint. The ICE server according to appendix 1 or 2, characterized by having a table.

（付記５）複数のデバッガとＩＣＥとの間に接続されるＩＣＥサーバであって、前記複数のデバッガと前記ＩＣＥの通信プロトコルを変更することなく、前記複数のデバッガと前記ＩＣＥとの間の通信を可能とする所定手段を有することを特徴とするＩＣＥサーバ。   (Supplementary Note 5) An ICE server connected between a plurality of debuggers and an ICE, wherein communication between the plurality of debuggers and the ICE is performed without changing a communication protocol between the plurality of debuggers and the ICE. An ICE server comprising a predetermined means for enabling

（付記６）複数のデバッガとＩＣＥとの間に接続されるＩＣＥサーバであって、各デバッガが対象とするプロセッサの状態を一括管理する所定手段を有することを特徴とするＩＣＥサーバ。   (Supplementary Note 6) An ICE server connected between a plurality of debuggers and an ICE, the ICE server having predetermined means for collectively managing the states of processors targeted by each debugger.

（付記７）前記所定手段は、前記プロセッサの状態を把握するプロセッサ状態把握部と、前記プロセッサ状態把握部が把握した前記プロセッサの状態を記憶するプロセッサ状態テーブルを有することを特徴とする付記６記載のＩＣＥサーバ。   (Additional remark 7) The said predetermined means has a processor state grasping | ascertainment part which grasps | ascertains the state of the said processor, and a processor state table which memorize | stores the state of the said processor which the said processor state grasping | ascertainment part grasped. ICE server.

本発明の第１実施形態を使用したマルチプロセッサ・デバッグシステムの一例を示す図である。It is a figure which shows an example of the multiprocessor debugging system using 1st Embodiment of this invention. 本発明の第１実施形態が備えるソフトウエアブレークポイントテーブルの構成例を示す図である。It is a figure which shows the structural example of the software breakpoint table with which 1st Embodiment of this invention is provided. 本発明の第１実施形態を使用したマルチプロセッサ・デバッグシステムの他の例を示す図である。It is a figure which shows the other example of the multiprocessor debugging system using 1st Embodiment of this invention. 本発明の第２実施形態を使用したマルチプロセッサ・デバッグシステムの一例を示す図である。It is a figure which shows an example of the multiprocessor debugging system using 2nd Embodiment of this invention. 従来のマルチプロセッサ・デバッグシステムの一例を示す図である。It is a figure which shows an example of the conventional multiprocessor debugging system.

符号の説明Explanation of symbols

１Ａ、１Ｂ…デバッガ
２Ａ、２Ｂ…インサーキットエミュレータ
３Ａ、３Ｂ…プロセッサ
４Ａ、４Ｂ…デバッガ
５…本発明の第１実施形態（ＩＣＥサーバ）
６Ａ、６Ｂ…インサーキットエミュレータ
７Ａ、７Ｂ…プロセッサ
８Ａ、８Ｂ…デバッガ用インタフェース
９Ａ、９Ｂ…インサーキットエミュレータ用インタフェース
１０…マルチデバッガ通信部
１１…ＩＣＥ制御部
１２…ソフトウエアブレークポイントテーブル
１３…ソフトウエアブレーク管理部
１４Ａ、１５Ａ、１４Ｂ、１５Ｂ…ＩＣＥプロトコル変換部
１６…プロセッサ状態把握部
１７…プロセッサ状態テーブル
１８…アドレス表示欄
１９…命令コード表示欄
２０…ソフトウエアブレークポイント設定デバッガ表示欄
２１…プロセッサ
２２…本発明の第２実施形態（ＩＣＥサーバ）
２３…インサーキットエミュレータ
２４…インサーキットエミュレータ用インタフェース

DESCRIPTION OF SYMBOLS 1A, 1B ... Debugger 2A, 2B ... In-circuit emulator 3A, 3B ... Processor 4A, 4B ... Debugger 5 ... 1st Embodiment of this invention (ICE server)
6A, 6B ... In-circuit emulator 7A, 7B ... Processor 8A, 8B ... Debugger interface 9A, 9B ... In-circuit emulator interface 10 ... Multi-debugger communication unit 11 ... ICE control unit 12 ... Software breakpoint table 13 ... Software Break management unit 14A, 15A, 14B, 15B ... ICE protocol conversion unit 16 ... processor state grasping unit 17 ... processor state table 18 ... address display column 19 ... instruction code display column 20 ... software breakpoint setting debugger display column 21 ... processor 22 ... Second embodiment of the present invention (ICE server)
23 ... In-circuit emulator 24 ... In-circuit emulator interface

Claims (5)

複数のデバッガとインサーキットエミュレータとの間に接続されるＩＣＥサーバであって、
前記複数のデバッガが設定したソフトウエアブレークポイントを管理する所定手段を有することを特徴とするＩＣＥサーバ。 An ICE server connected between a plurality of debuggers and an in-circuit emulator,
An ICE server comprising predetermined means for managing software breakpoints set by the plurality of debuggers. 前記所定手段は、前記複数のデバッガのうち、いずれかのデバッガからのメモリ読出し要求が、他のデバッガが設定したソフトウエアブレークポイントに対するものである場合、元のプログラムの命令コードをメモリ読出し結果として前記いずれかのデバッガに通知することを特徴とする請求項１記載のＩＣＥサーバ。   When the memory read request from one of the plurality of debuggers is for a software breakpoint set by another debugger, the predetermined means uses the instruction code of the original program as the memory read result The ICE server according to claim 1, wherein one of the debuggers is notified. 前記所定手段は、前記複数のデバッガのうち、いずれかのデバッガが制御するプロセッサが、他のデバッガが設定したソフトウエアブレークポイントの命令コードを実行して命令ブレークが発生した場合、前記命令ブレークの発生を前記いずれかのデバッガに通知することなく、プログラムの命令コードを再実行させる所定手段を有することを特徴とする請求項１記載のＩＣＥサーバ。   The predetermined means may be configured such that when an instruction break occurs when a processor controlled by any of the plurality of debuggers executes an instruction code of a software breakpoint set by another debugger, the instruction break 2. The ICE server according to claim 1, further comprising predetermined means for re-executing the instruction code of the program without notifying any of the debuggers of occurrence. 複数のデバッガとインサーキットエミュレータとの間に接続されるＩＣＥサーバであって、
前記複数のデバッガと前記インサーキットエミュレータの通信プロトコルを変更することなく、前記複数のデバッガと前記インサーキットエミュレータとの間の通信を可能とする所定手段を有することを特徴とするＩＣＥサーバ。 An ICE server connected between a plurality of debuggers and an in-circuit emulator,
An ICE server comprising predetermined means for enabling communication between the plurality of debuggers and the in-circuit emulator without changing a communication protocol between the plurality of debuggers and the in-circuit emulator. 複数のデバッガとインサーキットエミュレータとの間に接続されるＩＣＥサーバであって、
各デバッガが対象とするプロセッサの状態を一括管理する所定手段を有することを特徴とするＩＣＥサーバ。

An ICE server connected between a plurality of debuggers and an in-circuit emulator,
An ICE server comprising predetermined means for collectively managing a state of a target processor of each debugger.

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1855205A1 (en) * 2006-01-11 2007-11-14 Seiko Epson Corporation Debug supporting device, and program for causing computer to execute debug processing method
US8701089B2 (en) 2008-03-14 2014-04-15 Panasonic Corporation Program execution device and method for controlling the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0520120A (en) * 1991-07-11 1993-01-29 Nec Corp Parallel processing computer system
JPH08249289A (en) * 1995-03-10 1996-09-27 Omron Corp Memory controller and its control method
JP2000215080A (en) * 1999-01-21 2000-08-04 Ntt Communicationware Corp Terminal device, repeating device, server and debugging information acquisition system, debug information acquiring method, and recording medium
JP2004021751A (en) * 2002-06-19 2004-01-22 Matsushita Electric Ind Co Ltd Debug system, debug program, and debug program storage medium

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0520120A (en) * 1991-07-11 1993-01-29 Nec Corp Parallel processing computer system
JPH08249289A (en) * 1995-03-10 1996-09-27 Omron Corp Memory controller and its control method
JP2000215080A (en) * 1999-01-21 2000-08-04 Ntt Communicationware Corp Terminal device, repeating device, server and debugging information acquisition system, debug information acquiring method, and recording medium
JP2004021751A (en) * 2002-06-19 2004-01-22 Matsushita Electric Ind Co Ltd Debug system, debug program, and debug program storage medium

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1855205A1 (en) * 2006-01-11 2007-11-14 Seiko Epson Corporation Debug supporting device, and program for causing computer to execute debug processing method
EP1855205A4 (en) * 2006-01-11 2010-04-28 Seiko Epson Corp Debug supporting device, and program for causing computer to execute debug processing method
US7992042B2 (en) 2006-01-11 2011-08-02 Seiko Epson Corporation Debug support device, and program for directing computer to perform debugging method
US8701089B2 (en) 2008-03-14 2014-04-15 Panasonic Corporation Program execution device and method for controlling the same

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