JP2006147908A - Semiconductor device and its manufacturing method, and lead frame - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device and its manufacturing method capable of reducing a cost and capable of lowering multi-rows of terminals, an increase in the number of pins and a mounting area, and a lead frame. <P>SOLUTION: In the semiconductor device and its manufacturing method, semiconductor chips 2 are mounted on an internal lead frame 3, external lead frames 4 are fitted around the internal lead frame 3, and the semiconductor chips 2 are connected to the internal lead frame 3 and the external lead frames 4, respectively. The lead frame is composed of the internal lead frame 3 with the mounted semiconductor chips 2 and the external lead frames 4 fitted around the internal lead frame 3, and the internal lead frame 3 is arranged inside the external lead frames 4 supported by supporting materials 9 while being supported by insulating materials 8. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体装置及びその製造方法、並びにリードフレームに関するものである。   The present invention relates to a semiconductor device, a manufacturing method thereof, and a lead frame.

近年、携帯電子機器の発展により、より小型／高密度でローコストな製品の要求が強くなってきている。これに伴い、半導体ＩＣ（integrated circuit）パッケージは飛躍的に小型化、薄型化が進んできており、ＬＧＡ（Land Grid Array）と呼ばれる外部端子が底面に格子状に配置されたパッケージや、ＣＳＰ（Chip Size Package）と呼ばれる、パッケージ実装面積とチップ面積がほぼ同等のパッケージ構造が提案されている。しかし、これらＬＧＡやＣＳＰは一般的に高価なインターポーザ基板を用いることが多く、リードフレームを用いたＬＱＦＰ（Low-profile Quad Flat Package）やＱＦＮ（Quad Flat Non-leaded package）より、組立費用が高かった。   In recent years, with the development of portable electronic devices, there is an increasing demand for smaller / high density and low cost products. Accordingly, semiconductor IC (integrated circuit) packages have been dramatically reduced in size and thickness, and packages in which external terminals called LGA (Land Grid Array) are arranged in a lattice pattern on the bottom, CSP ( A package structure called a “Chip Size Package” in which the package mounting area and the chip area are almost equal has been proposed. However, these LGAs and CSPs generally use expensive interposer substrates, and assembly costs are higher than LQFP (Low-profile Quad Flat Package) or QFN (Quad Flat Non-leaded package) using lead frames. It was.

これに対応するため、インターポーザ基板に代わり、リードフレームを用いたＬＧＡ、ＣＳＰの構造が各半導体メーカーより提案されている（例えば、後記の特許文献１参照。）。   In order to deal with this, LGA and CSP structures using lead frames instead of interposer substrates have been proposed by semiconductor manufacturers (for example, see Patent Document 1 described later).

例えば、リードフレームを適用した半導体パッケージには図１４や図１５に示すような構造があり、外部接続端子上にワイヤーボンドするタイプ（図１４）と、インナーリード上にワイヤーボンドするタイプ（図１５）とがある。   For example, a semiconductor package to which a lead frame is applied has a structure as shown in FIG. 14 or FIG. 15, and a type in which wire bonding is performed on an external connection terminal (FIG. 14) and a type in which wire bonding is performed on an inner lead (FIG. 15). )

図１４に示すような構造は、半導体チップ３０の外周部にリードフレームの外部接続端子３１を格子状に配置し、半導体チップ３０と外部接続端子３１とをワイヤーボンディングによって接続したタイプである。このようなリードフレームは、元々インナーリードで相互に連結された外部接続端子３１をエッチング又はパンチ等で島状にし、絶縁シート等で保持して作製することができる。インナーリード部分はカットしてしまうので、配線の引き回しはなく、端子３１上にワイヤーボンドする構造となる。   The structure as shown in FIG. 14 is a type in which the external connection terminals 31 of the lead frame are arranged in a lattice shape on the outer periphery of the semiconductor chip 30 and the semiconductor chip 30 and the external connection terminals 31 are connected by wire bonding. Such a lead frame can be manufactured by forming the external connection terminals 31 that are originally connected to each other with inner leads into an island shape by etching or punching and holding them with an insulating sheet or the like. Since the inner lead portion is cut, the wiring is not routed and a wire bond is formed on the terminal 31.

一方、図１５に示すような構造は、インナーリード３３を引き回し、半導体チップ３０の存在域内にリードフレームの外部接続端子３１を配置するファンイン構造である。インナーリード３３はハーフエッチを行い、パッケージ底面には露出しないようになっている。また、半導体チップ３０は絶縁性のダイボンド材３２を介してリードフレーム上にダイボンドされる。   On the other hand, the structure as shown in FIG. 15 is a fan-in structure in which the inner lead 33 is routed and the external connection terminal 31 of the lead frame is arranged in the region where the semiconductor chip 30 exists. The inner lead 33 is half-etched so as not to be exposed on the bottom surface of the package. The semiconductor chip 30 is die-bonded on the lead frame via an insulating die-bonding material 32.

特開２００２−２４６５２９号公報（８頁１４欄２０行目〜１１頁１９欄１３行目、図１〜図５）JP 2002-246529 A (page 8, column 14, line 20 to page 11, column 19, line 13, FIGS. 1 to 5)

しかしながら、上述したような従来例による半導体パッケージ構造では、下記のような理由によりパッケージの小型化、多ピン化に問題があった。   However, the semiconductor package structure according to the conventional example as described above has a problem in reducing the size and the number of pins of the package for the following reasons.

例えば、図１４に示すような構造では、リードフレームは、元々インナーリードで相互に連結された外部接続端子３１をエッチング又はパンチ等で島状にし、絶縁シート等で保持して作製する。そして、インナーリード部分はカットしてしまうので、配線の引き回しはなく、端子３１上にワイヤーボンドする構造となる。このため、半導体チップ３０の外周部に外部接続端子３１を配置するファンアウト構造とするしかなく、半導体チップ３０の存在域内に端子３１を配置するファンイン構造を採用することができない。従って、パッケージ実装面積が大きくなり、また搭載できる半導体チップ３０のサイズが小さい等の問題がある。   For example, in the structure shown in FIG. 14, the lead frame is manufactured by forming the external connection terminals 31 that are originally connected to each other by the inner leads into an island shape by etching or punching and holding it with an insulating sheet or the like. Since the inner lead portion is cut, the wiring is not routed and a wire bond is formed on the terminal 31. For this reason, there is only a fan-out structure in which the external connection terminals 31 are arranged on the outer periphery of the semiconductor chip 30, and a fan-in structure in which the terminals 31 are arranged in the area where the semiconductor chip 30 exists cannot be adopted. Therefore, there are problems such as an increase in the package mounting area and a small size of the semiconductor chip 30 that can be mounted.

一方、図１５に示すような半導体パッケージはファンイン構造を適用することができるため、図１４に示すような構造に比べてパッケージの小型化に向く。しかしながら、インナーリード３３をリードフレーム外枠又はダイパッド部分から引き回して、ワイヤーボンドする必要があった。このインナーリード３３は、外部接続端子３１の間を通過する構造となるため、金属板をエッチング又はプレスすることにより成形されるリードフレームでは、端子ピッチの縮小や、端子の多列化、多ピン化に限界があった（例えば、板厚２００μｍのリードフレームの場合、エッチングの製法上、端子０．６５ｍｍピッチでは２列、端子０．８ｍｍピッチでは３列が限界であった。）。   On the other hand, since a fan-in structure can be applied to the semiconductor package as shown in FIG. 15, it is suitable for downsizing the package as compared with the structure as shown in FIG. However, it has been necessary to wire bond the inner lead 33 from the lead frame outer frame or die pad portion. Since this inner lead 33 has a structure that passes between the external connection terminals 31, in a lead frame that is formed by etching or pressing a metal plate, the terminal pitch is reduced, the number of terminals is increased, the number of pins is increased. (For example, in the case of a lead frame having a plate thickness of 200 μm, two rows were used at the terminal 0.65 mm pitch and three rows were used at the terminal 0.8 mm pitch due to the etching method).

本発明は、上述したような問題点を解決するためになされたものであって、その目的は、コストを低減することができ、端子の多列化、多ピン化及び実装面積を低減することができる半導体装置及びその製造方法、並びにリードフレームを提供することにある。   The present invention has been made to solve the above-described problems, and its object is to reduce the cost, increase the number of terminals, increase the number of pins, and reduce the mounting area. An object of the present invention is to provide a semiconductor device, a manufacturing method thereof, and a lead frame.

即ち、本発明は、半導体チップが内側リードフレームにマウントされ、前記内側リードフレームの周囲に外側リードフレームが設けられ、前記半導体チップが前記内側リードフレーム及び前記外側リードフレームにそれぞれ接続されている、半導体装置に係るものである。   That is, according to the present invention, a semiconductor chip is mounted on an inner lead frame, an outer lead frame is provided around the inner lead frame, and the semiconductor chip is connected to the inner lead frame and the outer lead frame, This relates to a semiconductor device.

また、本発明の半導体装置の製造方法であって、
前記内側リードフレームを形成する工程と、前記内側リードフレームを前記外側リードフレームに配する工程と、前記内側リードフレーム上に前記半導体チップをマウントする工程と、前記半導体チップと前記内側リードフレーム及び前記外側リードフレームとをそれぞれ接続する工程とを有する、半導体装置の製造方法に係るものである。 Also, a method for manufacturing a semiconductor device of the present invention,
Forming the inner lead frame, disposing the inner lead frame on the outer lead frame, mounting the semiconductor chip on the inner lead frame, the semiconductor chip, the inner lead frame, and the The present invention relates to a method of manufacturing a semiconductor device, including a step of connecting each of the outer lead frames.

さらに、半導体チップをマウントする内側リードフレームと、この内側リードフレームの周囲に設けられた外側リードフレームとからなり、前記内側リードフレームが絶縁材によって支持されながら、支持材によって支持された前記外側リードフレームの内側に配されている、リードフレームに係るものである。   Furthermore, the inner lead frame for mounting the semiconductor chip and the outer lead frame provided around the inner lead frame, the outer lead supported by the support material while the inner lead frame is supported by the insulating material. The present invention relates to a lead frame disposed inside the frame.

本発明によれば、例えばインターポーザ基板を用いてなる従来例による半導体装置に比べ、リードフレームを用いるので安価であり、これに加え、前記半導体チップが前記内側リードフレームにマウントされ、前記内側リードフレームの周囲に前記外側リードフレームが設けられ、前記半導体チップが前記内側リードフレーム及び前記外側リードフレームにそれぞれ接続されているので、図１４に示すようなファンアウト構造しか採用できなかった従来例による半導体パッケージに比べて、大きな面積の前記半導体チップを小さな実装面積に搭載することができる。   According to the present invention, for example, a lead frame is used compared with a semiconductor device according to a conventional example using an interposer substrate, so that it is inexpensive. In addition, the semiconductor chip is mounted on the inner lead frame, and the inner lead frame is used. The outer lead frame is provided in the periphery of the semiconductor chip, and the semiconductor chip is connected to the inner lead frame and the outer lead frame, respectively. Therefore, only the fan-out structure as shown in FIG. Compared to the package, the semiconductor chip having a larger area can be mounted on a smaller mounting area.

また、例えば、前記内側リードフレーム及び前記外側リードフレームをそれぞれ、図１５に示すような従来例によるリードフレームと同じ製造方法で作製し、かつ外部接続端子ピッチを従来例と同等として、本発明の半導体装置と従来例による半導体パッケージ（図１５）とを比較した場合、本発明の半導体装置は前記外部接続端子をより多列化することが可能となる。さらに、図１５に示すような従来例による半導体パッケージと同じ実装面積の場合で比較すると、本発明の半導体装置は一層の多ピン化が可能となり、或いは、同じピン数で比較すると、本発明の半導体装置はより実装面積を低減することができる。   Further, for example, the inner lead frame and the outer lead frame are each manufactured by the same manufacturing method as the lead frame according to the conventional example as shown in FIG. When comparing the semiconductor device and the semiconductor package according to the conventional example (FIG. 15), the semiconductor device of the present invention can make the external connection terminals more multi-row. Further, when compared with the case of the same mounting area as that of the conventional semiconductor package as shown in FIG. 15, the semiconductor device of the present invention can be further increased in number of pins, or when compared with the same number of pins, The semiconductor device can further reduce the mounting area.

本発明において、前記外側リードフレームの外部接続端子の配列領域より内側に、前記内側リードフレームの外部接続端子が配置されていることが望ましい。   In the present invention, it is preferable that the external connection terminals of the inner lead frame are arranged inside the array region of the external connection terminals of the outer lead frame.

また、前記内側リードフレームに前記半導体チップとは別の電子部品もマウントすることができる。例えば、前記内側リードフレームの一方の面上に前記半導体チップが、その他方の面上に前記別の電子部品がマウントされていることが好ましい。これによれば、複数の半導体チップや様々な電子部品を小さな実装面積で１パッケージ化することができる。   Also, electronic components other than the semiconductor chip can be mounted on the inner lead frame. For example, it is preferable that the semiconductor chip is mounted on one surface of the inner lead frame and the other electronic component is mounted on the other surface. According to this, a plurality of semiconductor chips and various electronic components can be formed into one package with a small mounting area.

また、前記半導体チップと前記内側リードフレーム及び前記外側リードフレームとがワイヤーボンディングによって接続されていることが好ましい。但し、これに限らずフリップチップ方式によって接続することも勿論可能である。   The semiconductor chip is preferably connected to the inner lead frame and the outer lead frame by wire bonding. However, not limited to this, it is of course possible to connect by a flip chip method.

さらに、前記内側リードフレーム及び前記外側リードフレームの各外部接続端子が露出するようにして、絶縁材によってパッケージ化されていることが好ましい。   Furthermore, it is preferable that each external connection terminal of the inner lead frame and the outer lead frame is exposed and packaged with an insulating material.

本発明の半導体装置の製造方法において、前記内側リードフレームを絶縁材によって支持しながら、支持材によって支持された前記外側リードフレームに配する際、前記外側リードフレームの外部接続端子の配列領域より内側に、前記内側リードフレームの外部接続端子を配置することが好ましい。   In the method of manufacturing a semiconductor device according to the present invention, when the inner lead frame is supported by an insulating material and disposed on the outer lead frame supported by a support material, the inner lead frame is arranged on the inner side of the arrangement region of the external connection terminals of the outer lead frame. In addition, it is preferable to arrange external connection terminals of the inner lead frame.

以下、本発明の好ましい実施の形態を図面を参照して説明する。   Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.

第１の実施の形態
図１は、本発明に基づく半導体装置の概略図である。 First Embodiment FIG. 1 is a schematic diagram of a semiconductor device according to the present invention.

図１に示すように、本発明に基づく半導体装置１は、半導体チップ２が内側リードフレーム３にマウントされ、内側リードフレーム３の周囲に外側リードフレーム４が設けられ、半導体チップ２が内側リードフレーム３及び外側リードフレーム４にそれぞれ接続されている。   As shown in FIG. 1, in a semiconductor device 1 according to the present invention, a semiconductor chip 2 is mounted on an inner lead frame 3, an outer lead frame 4 is provided around the inner lead frame 3, and the semiconductor chip 2 is connected to the inner lead frame. 3 and the outer lead frame 4, respectively.

また、外側リードフレーム４の外部接続端子５の配列領域より内側に、内側リードフレーム３の外部接続端子６が配置されていることが好ましい。   In addition, it is preferable that the external connection terminal 6 of the inner lead frame 3 is disposed inside the arrangement region of the external connection terminals 5 of the outer lead frame 4.

また、半導体チップ２と内側リードフレーム３及び外側リードフレーム４とがワイヤー７によって接続されている。   The semiconductor chip 2 is connected to the inner lead frame 3 and the outer lead frame 4 by wires 7.

さらに、内側リードフレーム３及び外側リードフレーム４の各外部接続端子５、６が露出するようにして、絶縁材８によってパッケージ化されていることが好ましい。   Furthermore, it is preferable that the external connection terminals 5 and 6 of the inner lead frame 3 and the outer lead frame 4 are packaged with an insulating material 8 so as to be exposed.

以下に、図面を参照しながら、図１に示した本発明に基づく半導体装置１の製造方法の一例を工程順に説明する。   Hereinafter, an example of a method for manufacturing the semiconductor device 1 according to the present invention shown in FIG. 1 will be described in the order of steps with reference to the drawings.

まず、図２（ａ）に示すように、内側リードフレーム３を支持材９によって保持する。内側リードフレーム３は、図４（ａ）に示すような構造であり、材料は一般的なＣｕ系又はＦｅ／Ｎｉ合金材料等を使うことができ、公知の製造方法によって得られる。次いで、図２（ｂ）に示すように、内側リードフレーム３の板厚と同じ厚さで絶縁材（絶縁性樹脂）８により樹脂封止を行い、支持材９を剥がす。次いで、図２（ｃ）に示すように、インナーリードや外部接続端子６を連結するバーの部分でダイシングカットする（例えば、図４（ａ）のダイシングカットラインを参照。）。ここで、個片化された内側リードフレーム３は、絶縁材８でインナーリードや外部接続端子６を保持している。例えば、リードフレーム板厚２００μｍの場合、外部接続端子６が０．６５ｍｍピッチで２列のものが実現できる。   First, as shown in FIG. 2A, the inner lead frame 3 is held by the support material 9. The inner lead frame 3 has a structure as shown in FIG. 4A, and a general Cu-based or Fe / Ni alloy material or the like can be used as the material, and is obtained by a known manufacturing method. Next, as shown in FIG. 2B, resin sealing is performed with an insulating material (insulating resin) 8 with the same thickness as the plate thickness of the inner lead frame 3, and the support material 9 is peeled off. Next, as shown in FIG. 2C, dicing is cut at the bar portion connecting the inner lead and the external connection terminal 6 (for example, see the dicing cut line in FIG. 4A). Here, the separated inner lead frame 3 holds the inner leads and the external connection terminals 6 with an insulating material 8. For example, when the lead frame thickness is 200 μm, the external connection terminals 6 can be realized in two rows with a pitch of 0.65 mm.

次に、図２（ｄ）に示すように、絶縁材８によって支持された内側リードフレーム３を、支持材９によって支持された外側リードフレーム４に配する。このとき、外側リードフレーム４の外部接続端子５の配列領域より内側に、内側リードフレーム３の外部接続端子６を配置する。なお、外側リードフレーム４の外部接続端子５は、その配列領域より内側に、内側リードフレーム３の外部接続端子６を配置できるよう、図４（ｂ）に示すようなデザインとする。例えば、外側リードフレーム４を上記の内側リードフレーム３と同様にして板厚２００μｍ、外部接続端子５を０．６５ｍｍピッチ、２列で作製すると、結果的に外部接続端子０．６５ｍｍピッチ、４列のリードフレームが実現できることになる。   Next, as shown in FIG. 2D, the inner lead frame 3 supported by the insulating material 8 is disposed on the outer lead frame 4 supported by the supporting material 9. At this time, the external connection terminals 6 of the inner lead frame 3 are arranged inside the arrangement region of the external connection terminals 5 of the outer lead frame 4. The external connection terminals 5 of the outer lead frame 4 are designed as shown in FIG. 4B so that the external connection terminals 6 of the inner lead frame 3 can be arranged inside the arrangement region. For example, when the outer lead frame 4 is manufactured in the same manner as the inner lead frame 3 with a plate thickness of 200 μm and the external connection terminals 5 are formed with 0.65 mm pitch and two rows, the external connection terminals are 0.65 mm pitch and four rows as a result. The lead frame can be realized.

次に、図２（ｅ）に示すように、内側リードフレーム３上にダイボンド材（絶縁性）１０を介して半導体チップ２をマウントする。次いで、図３（ｆ）に示すように、半導体チップ２と内側リードフレーム３及び外側リードフレーム４とをそれぞれワイヤー７によって接続する。   Next, as shown in FIG. 2 (e), the semiconductor chip 2 is mounted on the inner lead frame 3 via a die bond material (insulating property) 10. Next, as shown in FIG. 3 (f), the semiconductor chip 2 is connected to the inner lead frame 3 and the outer lead frame 4 by wires 7.

次に、図３（ｇ）に示すように、内側リードフレーム３及び外側リードフレーム４の各外部接続端子５、６が露出するようにして、絶縁材８によってパッケージ化し、支持材９を剥がす。そして、図３（ｈ）に示すように、個片にダイシングカットする。   Next, as shown in FIG. 3G, the external connection terminals 5 and 6 of the inner lead frame 3 and the outer lead frame 4 are exposed so as to be packaged with an insulating material 8, and the support material 9 is peeled off. Then, as shown in FIG. 3 (h), dicing is cut into individual pieces.

本実施の形態によれば、例えばインターポーザ基板を用いてなる従来例による半導体装置に比べ、リードフレームを用いるので安価であり、これに加え、半導体チップ２が内側リードフレーム３にマウントされ、内側リードフレーム３の周囲に外側リードフレーム４が設けられ、半導体チップ２が内側リードフレーム３及び外側リードフレーム４にそれぞれ接続されているので、図１４に示すようなファンアウト構造しか採用できなかった従来例による半導体パッケージに比べて、大きな面積の半導体チップ２を小さな実装面積に搭載することができる。   According to the present embodiment, for example, a lead frame is used, which is less expensive than a conventional semiconductor device using an interposer substrate. In addition, the semiconductor chip 2 is mounted on the inner lead frame 3, and the inner lead is used. Since the outer lead frame 4 is provided around the frame 3 and the semiconductor chip 2 is connected to the inner lead frame 3 and the outer lead frame 4, respectively, only a fan-out structure as shown in FIG. As compared with the semiconductor package according to the above, the semiconductor chip 2 having a large area can be mounted on a small mounting area.

また、例えば、内側リードフレーム３及び外側リードフレーム４をそれぞれ、図１５に示すような従来例によるリードフレームと同じ製造方法で作製し、かつ外部接続端子５、６のピッチを従来例と同等として、本発明に基づく半導体装置１と従来例による半導体パッケージ（図１５）とを比較した場合、本発明に基づく半導体装置１は外部接続端子５、６をより多列化することが可能となる。さらに、図１５に示すような従来例による半導体パッケージと同じ実装面積の場合で比較すると、本発明に基づく半導体装置１は一層の多ピン化が可能となり、或いは、同じピン数で比較すると、本発明に基づく半導体装置１はより実装面積を低減することができる。   Further, for example, the inner lead frame 3 and the outer lead frame 4 are respectively manufactured by the same manufacturing method as the lead frame according to the conventional example as shown in FIG. 15, and the pitch of the external connection terminals 5 and 6 is set to be equal to that of the conventional example. When the semiconductor device 1 according to the present invention is compared with the semiconductor package according to the conventional example (FIG. 15), the semiconductor device 1 according to the present invention can make the external connection terminals 5 and 6 more multi-row. Further, when compared with the case of the same mounting area as the semiconductor package according to the conventional example as shown in FIG. 15, the semiconductor device 1 according to the present invention can be further increased in number of pins, or when compared with the same number of pins, The semiconductor device 1 according to the invention can further reduce the mounting area.

例えば、図５（ｂ）に示すように、従来例による半導体装置において、板厚２００μｍのリードフレームを用い、外部接続端子（Φ０．４ｍｍ）０．８ｍｍピッチで４列の構造とした場合、そのパッケージサイズは□８．２ｍｍであった。これに対し、本発明に基づく半導体装置は、図５（ａ）に示すように、図５（ｂ）と同じピン数としても、外部接続端子（Φ０．３５ｍｍ）０．６５ｍｍピッチで４列のとき、そのパッケージサイズは□５．９５ｍｍまで縮小することができる。   For example, as shown in FIG. 5B, in a semiconductor device according to a conventional example, when a lead frame having a thickness of 200 μm is used and external connection terminals (Φ0.4 mm) have a four-row structure at a pitch of 0.8 mm, The package size was □ 8.2 mm. On the other hand, as shown in FIG. 5A, the semiconductor device according to the present invention has the same number of pins as that in FIG. Sometimes the package size can be reduced to □ 5.95 mm.

第２の実施の形態
図６に示すように、本実施の形態による半導体装置１は、基本的には第１の実施の形態と同様であるが、内側リードフレーム３に半導体チップ２とは別の半導体チップ２’もマウントされている。 Second Embodiment As shown in FIG. 6, the semiconductor device 1 according to the present embodiment is basically the same as the first embodiment, but the inner lead frame 3 is separated from the semiconductor chip 2. The semiconductor chip 2 'is also mounted.

以下に、図面を参照しながら、図６に示した本発明に基づく半導体装置１の製造方法の一例を工程順に説明する。   Hereinafter, an example of a method for manufacturing the semiconductor device 1 according to the present invention shown in FIG. 6 will be described in the order of steps with reference to the drawings.

まず、図７（ａ）に示すように、内側リードフレーム３を支持材９によって保持する。次いで、図７（ｂ）に示すように、内側リードフレーム３上にダイボンド材（絶縁性）１０を介して半導体チップ２をマウントし、半導体チップ２と内側リードフレーム３とをワイヤー７によって接続する。   First, as shown in FIG. 7A, the inner lead frame 3 is held by the support material 9. Next, as shown in FIG. 7B, the semiconductor chip 2 is mounted on the inner lead frame 3 via the die bond material (insulating property) 10, and the semiconductor chip 2 and the inner lead frame 3 are connected by the wire 7. .

次に、図７（ｃ）に示すように、内側リードフレーム３の外部接続端子６が露出するようにして、絶縁材８によってパッケージ化し、支持材９を剥がす。次いで、図７（ｄ）に示すように、インナーリードや外部接続端子６を連結するバーの部分でダイシングカットする。ここで、個片化された内側リードフレーム３は、絶縁材８でインナーリードや外部接続端子６が保持されている。   Next, as shown in FIG. 7C, the external connection terminals 6 of the inner lead frame 3 are exposed so as to be packaged with an insulating material 8, and the support material 9 is peeled off. Next, as shown in FIG. 7 (d), dicing is cut at the bar portion connecting the inner lead and the external connection terminal 6. Here, the separated inner lead frame 3 holds the inner leads and the external connection terminals 6 with an insulating material 8.

次に、図７（ｅ）に示すように、半導体チップ２がマウントされた内側リードフレーム３を、支持材９によって支持された外側リードフレーム４に配する。このとき、外側リードフレーム４の外部接続端子５の配列領域より内側に、内側リードフレーム３の外部接続端子６を配置する。   Next, as shown in FIG. 7E, the inner lead frame 3 on which the semiconductor chip 2 is mounted is disposed on the outer lead frame 4 supported by the support material 9. At this time, the external connection terminals 6 of the inner lead frame 3 are arranged inside the arrangement region of the external connection terminals 5 of the outer lead frame 4.

次に、図８（ｆ）に示すように、内側リードフレーム３上にダイボンド材（絶縁性）１０を介して別の半導体チップ２’をマウントする。次いで、図８（ｇ）に示すように、半導体チップ２’と外側リードフレーム４とをワイヤー７によって接続する。   Next, as shown in FIG. 8F, another semiconductor chip 2 ′ is mounted on the inner lead frame 3 via a die bond material (insulating property) 10. Next, as shown in FIG. 8G, the semiconductor chip 2 ′ and the outer lead frame 4 are connected by a wire 7.

次に、図８（ｈ）に示すように、内側リードフレーム３及び外側リードフレーム４の各外部接続端子５、６が露出するようにして、絶縁材８によってパッケージ化し、支持材９を剥がす。そして、図８（ｉ）に示すように、個片にダイシングカットする。   Next, as shown in FIG. 8 (h), the external connection terminals 5 and 6 of the inner lead frame 3 and the outer lead frame 4 are exposed so as to be packaged by the insulating material 8, and the support material 9 is peeled off. Then, as shown in FIG. 8 (i), dicing is cut into individual pieces.

本実施の形態によれば、第１の実施の形態による半導体装置と同様の効果が奏せられると共に、内側リードフレーム３に半導体チップ２とは別の半導体チップ２’もマウントすることにより、前記半導体チップの積層構造を容易に作製することができる。   According to the present embodiment, the same effect as that of the semiconductor device according to the first embodiment can be obtained, and by mounting the semiconductor chip 2 ′ different from the semiconductor chip 2 on the inner lead frame 3, A laminated structure of semiconductor chips can be easily produced.

第３の実施の形態
図９に示すように、本実施の形態による半導体装置１は、内側リードフレーム３に半導体チップ２とは別の電子部品１１もマウントされている。即ち、内側リードフレーム３の一方の面上に半導体チップ２が、その他方の面上に別の電子部品１１がマウントされている。 Third Embodiment As shown in FIG. 9, in the semiconductor device 1 according to the present embodiment, an electronic component 11 other than the semiconductor chip 2 is mounted on the inner lead frame 3. That is, the semiconductor chip 2 is mounted on one surface of the inner lead frame 3 and another electronic component 11 is mounted on the other surface.

以下に、図面を参照しながら、図９に示した本発明に基づく半導体装置の製造方法の一例を工程順に説明する。   Hereinafter, an example of a method of manufacturing the semiconductor device according to the present invention shown in FIG. 9 will be described in the order of steps with reference to the drawings.

まず、図１０（ａ）に示すように、内側リードフレーム３を支持材９によって保持する。次いで、図１０（ｂ）に示すように、クリームはんだ１２を内側リードフレーム３上にスクリーン印刷し、図１０（ｃ）に示すように、別の電子部品１１をリフロー等ではんだ付け実装する。そして、図１０（ｄ）に示すように、内側リードフレーム３の外部接続端子６が露出するようにして、絶縁材８によってパッケージ化し、支持材９を剥がす。そして、図１０（ｅ）に示すように、個片にダイシングカットする。   First, as shown in FIG. 10A, the inner lead frame 3 is held by the support material 9. Next, as shown in FIG. 10B, cream solder 12 is screen-printed on the inner lead frame 3, and another electronic component 11 is soldered and mounted by reflow or the like as shown in FIG. 10C. Then, as shown in FIG. 10 (d), the external connection terminals 6 of the inner lead frame 3 are exposed so that they are packaged with an insulating material 8 and the support material 9 is peeled off. Then, as shown in FIG. 10E, dicing is cut into individual pieces.

次に、図１１（ｆ）に示すように、上記のようにして作製した別の電子部品１１がマウントされた内側リードフレーム３を上下反転させて、支持材９によって支持された外側リードフレーム４に配する。   Next, as shown in FIG. 11 (f), the inner lead frame 3 on which another electronic component 11 manufactured as described above is mounted is turned upside down, and the outer lead frame 4 supported by the support member 9. To arrange.

次に、図１１（ｇ）に示すように、内側リードフレーム３の別の電子部品１１がマウントされているのとは逆の面上に、半導体チップ２をダイボンド材１０を介してマウントし、図１１（ｈ）に示すように、半導体チップ２と内側リードフレーム３及び外側リードフレーム４とをそれぞれワイヤー７によって接続する。   Next, as shown in FIG. 11 (g), the semiconductor chip 2 is mounted via the die-bonding material 10 on the surface opposite to the other electronic component 11 of the inner lead frame 3 mounted. As shown in FIG. 11 (h), the semiconductor chip 2 is connected to the inner lead frame 3 and the outer lead frame 4 by wires 7.

次に、図１１（ｉ）に示すように、外側リードフレーム４の外部接続端子５が露出するようにして、絶縁材８によってパッケージ化し、支持材９を剥がす。そして、図１１（ｊ）に示すように、個片にダイシングカットする。   Next, as shown in FIG. 11 (i), the external connection terminals 5 of the outer lead frame 4 are exposed so as to be packaged with an insulating material 8, and the support material 9 is peeled off. Then, as shown in FIG. 11 (j), dicing is cut into individual pieces.

本実施の形態によれば、第１の実施の形態による半導体装置と同様の効果が奏せられると共に、半導体チップ２と、別の電子部品１１とを積層構造とした上で、金属ワイヤー７等を用いて相互の電気的な接続が可能となる。   According to the present embodiment, the same effect as that of the semiconductor device according to the first embodiment can be obtained, and the semiconductor chip 2 and another electronic component 11 can be stacked to form a metal wire 7 or the like. It becomes possible to make electrical connection with each other.

なお、別の電子部品１１としては特に限定されず、例えば、ＳＡＷフィルターのようなセラミック中空パッケージ、ＬＴＣＣ部品等が挙げられる。   In addition, it does not specifically limit as another electronic component 11, For example, a ceramic hollow package like a SAW filter, a LTCC component, etc. are mentioned.

第４の実施の形態
図１２に示すように、本実施の形態による半導体装置１は、第２の実施の形態において、内側リードフレーム３の厚さを低く抑えた構造である。例えば、半導体チップ２を１００〜１２０μｍ程度に研削し、内側リードフレーム３の板厚内に収められるようにする。具体的には、１００μｍ厚の半導体チップ２を内側リードフレーム３の支持材（図示せず）にダイボンドし、内側リードフレーム３のハーフエッチング部分にワイヤーボンドすることで実現することができる。そして、この内側リードフレーム３を外側リードフレーム４の支持材（図示せず）上に固定し、ワイヤーボンド、樹脂封止、個片化することで、より薄型の半導体チップスタック構造のパッケージが実現できる。 Fourth Embodiment As shown in FIG. 12, the semiconductor device 1 according to the present embodiment has a structure in which the thickness of the inner lead frame 3 is kept low in the second embodiment. For example, the semiconductor chip 2 is ground to about 100 to 120 μm so that it can be accommodated within the thickness of the inner lead frame 3. Specifically, the semiconductor chip 2 having a thickness of 100 μm can be realized by die bonding to a support material (not shown) of the inner lead frame 3 and wire bonding to a half-etched portion of the inner lead frame 3. Then, the inner lead frame 3 is fixed on a support material (not shown) of the outer lead frame 4 and wire bonding, resin sealing, and separation into individual pieces, thereby realizing a thinner package of a semiconductor chip stack structure. it can.

第５の実施の形態
図１３に示すように、本実施の形態による半導体装置１は、第１の実施の形態において、内側リードフレーム３を複数使用し、外側リードフレーム４の外部接続端子５の配列領域より内側に、これら内側リードフレーム３の外部接続端子６を配置する構造である。このように、複数の半導体チップ２、２’を並設して１パッケージ化すれば、より多ピン化が実現できる。 Fifth Embodiment As shown in FIG. 13, the semiconductor device 1 according to the present embodiment uses a plurality of inner lead frames 3 in the first embodiment, and the external connection terminals 5 of the outer lead frame 4. In this structure, the external connection terminals 6 of the inner lead frame 3 are arranged inside the arrangement region. In this way, if a plurality of semiconductor chips 2 and 2 ′ are arranged in parallel to form one package, a higher number of pins can be realized.

以上、本発明を実施の形態について説明したが、上述の例は、本発明の技術的思想に基づき種々に変形が可能である。   As mentioned above, although embodiment of this invention was described, the above-mentioned example can be variously modified based on the technical idea of this invention.

例えば、前記半導体チップと前記内側リードフレーム及び前記外側リードフレームとをそれぞれワイヤーボンディングによって接続する方法を例に挙げて説明したが、これに限らず例えば、フリップチップ方式であってもよい。   For example, the method of connecting the semiconductor chip to the inner lead frame and the outer lead frame by wire bonding has been described as an example. However, the present invention is not limited to this, and for example, a flip chip method may be used.

第１の実施の形態による、本発明に基づく半導体装置の概略平面図（ａ）、概略断面図（ｂ）である。1A is a schematic plan view of a semiconductor device according to the present invention, and FIG. 同、本発明に基づく半導体装置の製造方法の一例を工程順に示す概略断面図である。FIG. 2 is a schematic cross-sectional view showing an example of a method for manufacturing a semiconductor device according to the present invention in the order of steps. 同、本発明に基づく半導体装置の製造方法の一例を工程順に示す概略断面図である。FIG. 2 is a schematic cross-sectional view showing an example of a method for manufacturing a semiconductor device according to the present invention in the order of steps. 同、内側リードフレームの概略平面図（ａ）、及び外側リードフレームの概略平面図（ｂ）である。FIG. 4 is a schematic plan view (a) of the inner lead frame and a schematic plan view (b) of the outer lead frame. 同、ピン数が同じ場合における、本発明に基づく半導体装置と従来例による半導体装置の面積を比較する模式図である。FIG. 4 is a schematic diagram comparing the areas of a semiconductor device according to the present invention and a semiconductor device according to a conventional example when the number of pins is the same. 第２の実施の形態による、本発明に基づく半導体装置の概略平面図（ａ）、概略断面図（ｂ）である。It is the schematic plan view (a) and schematic sectional drawing (b) of the semiconductor device based on this invention by 2nd Embodiment. 同、本発明に基づく半導体装置の製造方法の一例を工程順に示す概略断面図である。FIG. 2 is a schematic cross-sectional view showing an example of a method for manufacturing a semiconductor device according to the present invention in the order of steps. 同、本発明に基づく半導体装置の製造方法の一例を工程順に示す概略断面図である。FIG. 2 is a schematic cross-sectional view showing an example of a method for manufacturing a semiconductor device according to the present invention in the order of steps. 第３の実施の形態による、本発明に基づく半導体装置の概略平面図（ａ）、概略断面図（ｂ）である。It is the schematic plan view (a) and schematic sectional drawing (b) of the semiconductor device based on this invention by 3rd Embodiment. 同、本発明に基づく半導体装置の製造方法の一例を工程順に示す概略断面図である。FIG. 2 is a schematic cross-sectional view showing an example of a method for manufacturing a semiconductor device according to the present invention in the order of steps. 同、本発明に基づく半導体装置の製造方法の一例を工程順に示す概略断面図である。FIG. 2 is a schematic cross-sectional view showing an example of a method for manufacturing a semiconductor device according to the present invention in the order of steps. 第４の実施の形態による、本発明に基づく半導体装置の概略平面図（ａ）、概略断面図（ｂ）である。It is the schematic plan view (a) and schematic sectional drawing (b) of the semiconductor device based on this invention by 4th Embodiment. 第５の実施の形態による、本発明に基づく半導体装置の概略平面図（ａ）、概略断面図（ｂ）である。It is the schematic plan view (a) and schematic sectional drawing (b) of the semiconductor device based on this invention by 5th Embodiment. 従来例による半導体装置の概略平面図（ａ）、概略断面図（ｂ）である。It is the schematic plan view (a) and schematic sectional drawing (b) of the semiconductor device by a prior art example. 他の従来例による半導体装置の概略平面図（ａ）、概略断面図（ｂ）である。It is the schematic plan view (a) and schematic sectional drawing (b) of the semiconductor device by another prior art example.

符号の説明Explanation of symbols

１…半導体装置、２、２’…半導体チップ、３…内側リードフレーム、
４…外側リードフレーム、５、６…外部接続端子、７…ワイヤー、８…絶縁材、
９…支持材、１０…ダイボンド材、１１…別の電子部品 DESCRIPTION OF SYMBOLS 1 ... Semiconductor device, 2 2 '... Semiconductor chip, 3 ... Inner lead frame,
4 ... Outer lead frame, 5, 6 ... External connection terminal, 7 ... Wire, 8 ... Insulating material,
9 ... Support material, 10 ... Die bond material, 11 ... Another electronic component

Claims (16)

半導体チップが内側リードフレームにマウントされ、前記内側リードフレームの周囲に外側リードフレームが設けられ、前記半導体チップが前記内側リードフレーム及び前記外側リードフレームにそれぞれ接続されている、半導体装置。   A semiconductor device, wherein a semiconductor chip is mounted on an inner lead frame, an outer lead frame is provided around the inner lead frame, and the semiconductor chip is connected to the inner lead frame and the outer lead frame, respectively. 前記外側リードフレームの外部接続端子の配列領域より内側に、前記内側リードフレームの外部接続端子が配置されている、請求項１に記載した半導体装置。   2. The semiconductor device according to claim 1, wherein the external connection terminals of the inner lead frame are arranged inside an array region of the external connection terminals of the outer lead frame. 前記内側リードフレームに前記半導体チップとは別の電子部品もマウントされている、請求項１に記載した半導体装置。   The semiconductor device according to claim 1, wherein an electronic component different from the semiconductor chip is mounted on the inner lead frame. 前記内側リードフレームの一方の面上に前記半導体チップが、その他方の面上に前記別の電子部品がマウントされている、請求項３に記載した半導体装置。   4. The semiconductor device according to claim 3, wherein the semiconductor chip is mounted on one surface of the inner lead frame, and the other electronic component is mounted on the other surface. 前記半導体チップと前記内側リードフレーム及び前記外側リードフレームとがワイヤーボンディングによって接続されている、請求項１に記載した半導体装置。   The semiconductor device according to claim 1, wherein the semiconductor chip is connected to the inner lead frame and the outer lead frame by wire bonding. 前記内側リードフレーム及び前記外側リードフレームの各外部接続端子が露出するようにして、絶縁材によってパッケージ化されている、請求項１に記載した半導体装置。   The semiconductor device according to claim 1, wherein the external lead terminals of the inner lead frame and the outer lead frame are packaged with an insulating material so as to be exposed. 請求項１に記載した半導体装置の製造方法であって、
前記内側リードフレームを形成する工程と、前記内側リードフレームを前記外側リードフレームに配する工程と、前記内側リードフレーム上に前記半導体チップをマウントする工程と、前記半導体チップと前記内側リードフレーム及び前記外側リードフレームとをそれぞれ接続する工程とを有する、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
Forming the inner lead frame, disposing the inner lead frame on the outer lead frame, mounting the semiconductor chip on the inner lead frame, the semiconductor chip, the inner lead frame, and the A method of manufacturing a semiconductor device, comprising: connecting each of the outer lead frames. 前記内側リードフレームを絶縁材によって支持しながら、支持材によって支持された前記外側リードフレームに配する際、前記外側リードフレームの外部接続端子の配列領域より内側に、前記内側リードフレームの外部接続端子を配置する、請求項７に記載した半導体装置の製造方法。   When the inner lead frame is supported by an insulating material and disposed on the outer lead frame supported by the support material, the outer lead terminals of the inner lead frame are arranged on the inner side of the arrangement region of the outer lead terminals of the outer lead frame. The method for manufacturing a semiconductor device according to claim 7, wherein: 前記内側リードフレームに前記半導体チップとは別の電子部品もマウントする、請求項７に記載した半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 7, wherein an electronic component different from the semiconductor chip is mounted on the inner lead frame. 前記内側リードフレームの一方の面上に前記半導体チップを、その他方の面上に前記別の電子部品をマウントする、請求項９に記載した半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 9, wherein the semiconductor chip is mounted on one surface of the inner lead frame, and the other electronic component is mounted on the other surface. 前記半導体チップと前記内側リードフレーム及び前記外側リードフレームとをワイヤーボンディングによって接続する、請求項７に記載した半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 7, wherein the semiconductor chip is connected to the inner lead frame and the outer lead frame by wire bonding. 前記内側リードフレーム及び前記外側リードフレームの各外部接続端子が露出するようにして、絶縁材によってパッケージ化する、請求項７に記載した半導体装置の製造方法。   8. The method of manufacturing a semiconductor device according to claim 7, wherein the external connection terminals of the inner lead frame and the outer lead frame are exposed and packaged with an insulating material. 半導体チップをマウントする内側リードフレームと、この内側リードフレームの周囲に設けられた外側リードフレームとからなり、前記内側リードフレームが絶縁材によって支持されながら、支持材によって支持された前記外側リードフレームの内側に配されている、リードフレーム。   An inner lead frame for mounting a semiconductor chip and an outer lead frame provided around the inner lead frame. The inner lead frame is supported by an insulating material while being supported by an insulating material. Lead frame arranged inside. 前記外側リードフレームの外部接続端子の配列領域より内側に、前記内側リードフレームの外部接続端子が配置されている、請求項１３に記載したリードフレーム。   The lead frame according to claim 13, wherein the external connection terminals of the inner lead frame are arranged inside an array region of the external connection terminals of the outer lead frame. 前記内側リードフレームに前記半導体チップとは別の電子部品もマウントされる、請求項１３に記載したリードフレーム。   The lead frame according to claim 13, wherein an electronic component different from the semiconductor chip is also mounted on the inner lead frame. 前記内側リードフレームの一方の面上に前記半導体チップが、その他方の面上に前記別の電子部品がマウントされる、請求項１５に記載したリードフレーム。   The lead frame according to claim 15, wherein the semiconductor chip is mounted on one surface of the inner lead frame, and the other electronic component is mounted on the other surface.
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