JP2006135076A - Ferroelectric memory and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、強誘電体メモリ及びその製造方法に関する。 The present invention relates to a ferroelectric memory and a method for manufacturing the same.
強誘電体キャパシタ上にタングステンからなるコンタクト部を形成し、上方のAl配線パターンと電気的に接続することが多く行われている。この場合、タングステンは水素雰囲気中で処理するため、強誘電体キャパシタ上のコンタクトホールから水素が入り込み、それにより強誘電体キャパシタの特性が劣化することがある。特に、強誘電体キャパシタの微細化が進むと、タングステンなどからなるコンタクト部の形成処理による水素の影響は無視できない。改善策として、例えば、強誘電体キャパシタの上部電極を厚く形成することにより水素バリア効果を向上させることが考えられるが、上部電極を厚くすると強誘電体キャパシタのエッチングが煩雑になり、微細化に対応した製造が難しい。
本発明の目的は、強誘電体キャパシタの特性の劣化を防止するとともに、微細化及び多層化が実現可能な強誘電体メモリ及びその製造方法を提供することにある。 An object of the present invention is to provide a ferroelectric memory capable of miniaturization and multilayering and a method for manufacturing the same, while preventing the deterioration of the characteristics of the ferroelectric capacitor.
(1)本発明に係る強誘電体メモリの製造方法は、
(a)基体の上方に形成された第1の絶縁層に、第1及び第2のコンタクト部を形成すること、
(b)下部電極、強誘電体層及び上部電極が順に積層された積層体を形成すること、
(c)前記積層体をパターニングすることにより、前記第1のコンタクト部の上方に強誘電体キャパシタを形成すること、
(d)前記第1の絶縁層の上方に、前記強誘電体キャパシタ及び前記第2のコンタクト部を被覆する第2の絶縁層を形成すること、
(e)前記第2の絶縁層に前記第2のコンタクト部を露出するコンタクトホールを形成すること、
(f)第3のコンタクト部を形成するために、前記コンタクトホールを含む領域に導電層を設けること、
(g)前記導電層及び前記第2の絶縁層を、前記強誘電体キャパシタの前記上部電極が露出するまで研磨すること、
を含む。
(1) A method for manufacturing a ferroelectric memory according to the present invention includes:
(A) forming first and second contact portions on the first insulating layer formed above the substrate;
(B) forming a laminate in which a lower electrode, a ferroelectric layer, and an upper electrode are laminated in order;
(C) patterning the stacked body to form a ferroelectric capacitor above the first contact portion;
(D) forming a second insulating layer covering the ferroelectric capacitor and the second contact portion above the first insulating layer;
(E) forming a contact hole exposing the second contact portion in the second insulating layer;
(F) providing a conductive layer in a region including the contact hole in order to form a third contact portion;
(G) polishing the conductive layer and the second insulating layer until the upper electrode of the ferroelectric capacitor is exposed;
including.
本発明によれば、第3のコンタクト部の形成工程が水素による処理を伴う場合に、強誘電体キャパシタは第2の絶縁層により被覆された状態になっているので、水素による強誘電体キャパシタの還元を防止し、その特性の劣化を防止することができる。また、例えば上部電極を水素バリアの効果が期待できる程度に厚く形成する必要がなく、水素による影響にとらわれず、微細化に対応した強誘電体キャパシタの製造方法が実現できる。また、強誘電体キャパシタを研磨により露出させるので、強誘電体キャパシタ上に形成する電気的接続部の平坦性を確保することができ、多層化に対応した製造方法が実現できる。 According to the present invention, when the third contact portion forming process involves treatment with hydrogen, the ferroelectric capacitor is covered with the second insulating layer. Can be prevented and deterioration of its characteristics can be prevented. Further, for example, it is not necessary to form the upper electrode as thick as the effect of the hydrogen barrier can be expected, and a manufacturing method of a ferroelectric capacitor corresponding to miniaturization can be realized without being affected by hydrogen. In addition, since the ferroelectric capacitor is exposed by polishing, the flatness of the electrical connection portion formed on the ferroelectric capacitor can be ensured, and a manufacturing method corresponding to multilayering can be realized.
なお、本発明において、特定のA層の上方にB層が設けられているとは、A層上に直接B層が設けられている場合と、A層上に他の層を介してB層が設けられている場合と、を含むものとする。このことは、以下の発明においても同様である。 In the present invention, the B layer is provided above the specific A layer means that the B layer is provided directly on the A layer and the B layer via another layer on the A layer. Is provided. The same applies to the following inventions.
(2)この強誘電体メモリの製造方法において、
前記(c)工程で、前記積層体の上方にハードマスクを形成し、前記積層体のうち前記ハードマスクから露出する領域をエッチングすることにより、前記強誘電体キャパシタを形成してもよい。
(2) In this method of manufacturing a ferroelectric memory,
In the step (c), the ferroelectric capacitor may be formed by forming a hard mask above the stacked body and etching a region of the stacked body exposed from the hard mask.
(3)この強誘電体メモリの製造方法において、
前記(d)、(e)及び(f)工程を、前記強誘電体キャパシタの上方に前記ハードマスクを残した状態で行い、
前記(g)工程で、前記ハードマスクの全部を除去してもよい。
(3) In this method of manufacturing a ferroelectric memory,
The steps (d), (e) and (f) are performed with the hard mask left above the ferroelectric capacitor,
In the step (g), the entire hard mask may be removed.
(4)この強誘電体メモリの製造方法において、
前記(g)工程で、CMP(Chemical Mechanical Polishing)法を適用して研磨してもよい。
(4) In this method of manufacturing a ferroelectric memory,
In the step (g), polishing may be performed by applying a CMP (Chemical Mechanical Polishing) method.
(5)この強誘電体メモリの製造方法において、
前記(g)工程後に、前記強誘電体キャパシタの上方に、電気的接続部を形成することをさらに含んでもよい。
(5) In this method of manufacturing a ferroelectric memory,
After the step (g), it may further include forming an electrical connection portion above the ferroelectric capacitor.
(6)この強誘電体メモリの製造方法において、
前記電気的接続部をコンタクト部として形成してもよい。
(6) In this method of manufacturing a ferroelectric memory,
The electrical connection portion may be formed as a contact portion.
(7)この強誘電体メモリの製造方法において、
前記電気的接続部を配線パターンとして形成してもよい。
(7) In this method of manufacturing a ferroelectric memory,
The electrical connection portion may be formed as a wiring pattern.
(8)この強誘電体メモリの製造方法において、
前記(g)工程後に、前記第3のコンタクト部の上方に、他の電気的接続部を形成することをさらに含んでもよい。
(8) In this method of manufacturing a ferroelectric memory,
After the step (g), it may further include forming another electrical connection portion above the third contact portion.
(9)この強誘電体メモリの製造方法において、
前記(c)工程後に、少なくとも前記強誘電体キャパシタを被覆する水素バリア層を形成することをさらに含んでもよい。
(9) In this method of manufacturing a ferroelectric memory,
After the step (c), it may further include forming a hydrogen barrier layer covering at least the ferroelectric capacitor.
(10)本発明に係る強誘電体メモリは、
基体と、
前記基体の上方に形成された第1の絶縁層と、
前記第1の絶縁層に形成された第1及び第2のコンタクト部と、
前記第1のコンタクト部の上方に、下部電極、強誘電体層及び上部電極が順に積層して形成された強誘電体キャパシタと、
前記第1の絶縁層の上方に形成され、前記強誘電体キャパシタの前記上部電極の上面とほぼ同一の高さの上面を有する第2の絶縁層と、
前記第2の絶縁層に形成され、前記第2のコンタクト部の上方に位置する第3のコンタクト部と、
前記強誘電体キャパシタの上方に形成された電気的接続部と、
を含む。
(10) A ferroelectric memory according to the present invention includes:
A substrate;
A first insulating layer formed above the substrate;
First and second contact portions formed in the first insulating layer;
A ferroelectric capacitor formed by sequentially laminating a lower electrode, a ferroelectric layer, and an upper electrode above the first contact portion;
A second insulating layer formed above the first insulating layer and having an upper surface substantially the same height as the upper surface of the upper electrode of the ferroelectric capacitor;
A third contact portion formed on the second insulating layer and positioned above the second contact portion;
An electrical connection formed above the ferroelectric capacitor;
including.
本発明によれば、強誘電体キャパシタ上に形成する電気的接続部の平坦性を確保することができ、微細化及び多層化に対応した強誘電体メモリを提供することができる。 According to the present invention, the flatness of the electrical connection portion formed on the ferroelectric capacitor can be ensured, and a ferroelectric memory corresponding to miniaturization and multilayering can be provided.
(11)この強誘電体メモリにおいて、
前記第3のコンタクト部の上面は、前記強誘電体キャパシタの前記上部電極の上面とほぼ同一の高さに位置してもよい。
(11) In this ferroelectric memory,
The upper surface of the third contact portion may be positioned at substantially the same height as the upper surface of the upper electrode of the ferroelectric capacitor.
以下、本発明の実施の形態について図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図1〜図10は、本発明の実施の形態に係る強誘電体メモリの製造方法を模式的に示す図である。 1 to 10 are views schematically showing a method of manufacturing a ferroelectric memory according to an embodiment of the present invention.
まず、図1〜図3に示すように、基体10上の第1の絶縁層20に、第1及び第2のコンタクト部50,52を形成する。
First, as shown in FIGS. 1 to 3, first and
基体10は、半導体基板(例えばシリコン基板)である。基体10には、複数のトランジスタ(図示しない)が形成されている。トランジスタは、ソース領域又はドレイン領域となる不純物領域と、ゲート絶縁層と、ゲート電極と、を含む。各トランジスタの間には素子分離領域(図示しない)が形成され、トランジスタ間の電気的絶縁が図られている。本実施の形態では、一例として、1T1C型のスタック構造の強誘電体メモリを製造する。
The
図1に示すように、基体10上に第1の絶縁層20を形成する。基体10がシリコン基板である場合、第1の絶縁層20を酸化シリコン層から形成してもよい。第1の絶縁層20として、例えばBPSG(boro-phospho SG)、NSG(non-doped SG)又はPTEOS(plasma TEOS)などの酸化層を、例えば1.0μm以上成膜することができる。第1の絶縁層20は、基体10における複数のトランジスタが形成された面上に形成する。第1の絶縁層20は、基体10の上面の全部を被覆するように形成してもよく、例えばCVD(Chemical Vapor Deposition)法などの公知技術を適用して形成することができる。なお、第1の絶縁層20は、CMP(Chemical Mechanical Polishing)法等の平坦化技術により研磨してもよい。
As shown in FIG. 1, a first
次に、第1の絶縁層20に第1及び第2のコンタクトホール22,24を形成する。第1及び第2のコンタクトホール22,24は、それぞれ、第1の絶縁層20の異なる平面位置に形成する。第1及び第2のコンタクトホール22,24からは、それぞれ、トランジスタのソース領域又はドレイン領域を露出させる。第1及び第2のコンタクトホール22,24は、フォトリソグラフィ技術及びドライエッチング技術を組み合わせて形成することができる。
Next, first and second contact holes 22 and 24 are formed in the first insulating
図1に示す例では、第1及び第2のコンタクトホール22,24のそれぞれの内面にバリア層30を形成する。バリア層30は、コンタクト部の拡散防止を図るためのものである。あるいは、バリア層30により、コンタクト部と絶縁層との密着性の向上を図ることもできる。バリア層30は、スパッタリング等によって成膜することができる。バリア層30は、第1及び第2のコンタクトホール22,24のそれぞれの側面(第1の絶縁層20の端面)及び底面(基体10の上面)に形成し、さらに第1の絶縁層20の上面にも形成する。ただし、バリア層30は、第1及び第2のコンタクトホール22,24を埋めないように形成する。バリア層30は、Ti層及びTiN層の少なくともいずれか1つから形成することができ、単一層又は複数層により形成する。
In the example shown in FIG. 1, the
次に、図2に示すように、第1及び第2のコンタクトホール22,24のそれぞれの内部及び第1の絶縁層20上に、第1の導電層40を形成する。第1の導電層40は、第1及び第2のコンタクトホール22,24の内部(詳しくはバリア層30で囲まれた内側)を埋め込むように形成する。バリア層30を形成する場合には、バリア層30上に第1の導電層40を形成する。第1の導電層40は、CVD法等によって成膜してもよい。第1の導電層40は、例えばタングステン層(W層)から形成してもよい。
Next, as shown in FIG. 2, a first
その後、図3に示すように、第1の導電層40を研磨することにより、第1及び第2のコンタクト部50,52を形成する。研磨工程では作業面を平坦に研磨する。CMP法を適用して研磨してもよい。図3に示す例では、第1の導電層40の一部及びバリア層30の一部を研磨及び除去する。すなわち、第1の導電層40(及びバリア層30)を第1の絶縁層20が露出するまで研磨する。第1のコンタクト部50は、第1のコンタクトホール22の内面に沿って形成されたバリア層32と、バリア層32により囲まれた内側に形成された導電部42と、を含む。第2のコンタクト部52は、第2のコンタクトホール24の内面に沿って形成されたバリア層34と、バリア層34により囲まれた内側に形成された導電部44と、を含む。なお、第1及び第2のコンタクト部50,52は、それぞれ、基体10の内部のいずれかのトランジスタに電気的に接続されている。
Thereafter, as shown in FIG. 3, the first and
図4及び図5に示すように、第1のコンタクト部50上に強誘電体キャパシタ80を形成する。強誘電体キャパシタ80は、第1のコンタクト部50上及びその周辺領域(絶縁層20)上に形成することができる。強誘電体キャパシタ80は、第2のコンタクト部52上には形成しない。
As shown in FIGS. 4 and 5, a
まず、図4に示すように、第1の絶縁層20上に、下部電極72、強誘電体層74及び上部電極76が順に積層された積層体70を形成する。積層体70は、例えば第1及び第2のコンタクト部50,52を含む領域に形成する。また、積層体70の形成工程前に、少なくとも第1のコンタクト部50上にバリア層60を形成してもよい。バリア層60は、導電性を有し、例えばTiAlN層から形成することができる。バリア層60により、第1のコンタクト部50の酸化防止、及び強誘電体キャパシタ80に対する密着性の向上を図ることができる。
First, as illustrated in FIG. 4, a
積層体70の形成方法について詳しく説明する。 A method for forming the laminate 70 will be described in detail.
下部電極72は、例えばPt、Ir、Ir酸化物(IrOx)、Ru、Ru酸化物(RuOx)、SrRu複合酸化物(SrRuOx)などから形成することができる。下部電極72は、単一層又は複数層により形成する。下部電極72の形成方法としては、スパッタリング法、真空蒸着法、CVD法などを適用することができる。
The
強誘電体層74は、Pb、Zr、Tiを構成元素として含む酸化物からなるPZT系強誘電体を用いて形成してもよい。あるいは、TiサイトにNbをドーピングしたPb(Zr、Ti、Nb)O3(PZTN系)を適用してもよい。あるいは、強誘電体層74はこれらの材料に限定されるものではなく、例えばSBT系、BST系、BIT系、BLT系のいずれを適用してもよい。強誘電体層74の形成方法としては、溶液塗布法(ゾル・ゲル法、MOD(Metal Organic Decomposition)法などを含む)、スパッタ法、CVD(Chemical Vapor Deposition)法、MOCVD(Metal Organic Chemical Vapor Deposition)法などを適用することができる。なお、強誘電体層74は、所望の厚みに形成した後、結晶化のために500〜700℃の範囲で数分から数時間をかけて酸素雰囲気中で加熱する。
The
上部電極74は、下部電極72と同様の材料及び方法を適用して形成することができる。下部電極72及び上部電極76の組み合わせは限定されないが、例えば、下部電極72としてIr層を用い、上部電極76としてIrOx層を用いてもよい。なお、上部電極76の成膜後、必要に応じてアニール処理を行ってもよい。
The
次に、積層体70をパターニングする。第1の絶縁層20及び積層体70の間にバリア層60を形成した場合には、積層体70及びバリア層60を一括してパターニングしてもよい。積層体70のパターニングには、マスクMを使用する。マスクMは、ハードマスクであってもよいし、レジストマスク(エマルジョンマスク)であってもよい。
Next, the
例えば、積層体70上にハードマスクを形成し、積層体70のうちハードマスクから露出する領域をエッチングすることにより、強誘電体キャパシタ80を形成してもよい。ハードマスクの平面形状は、強誘電体キャパシタ80の平面形状と一致する。ハードマスク自体は、フォトリソグラフィ技術及びエッチング技術を適用してパターニングすることができる。ハードマスクは、単一層又は複数層により形成することができ、無機化合物から形成することができる。ハードマスクの材質としては、例えば、酸化シリコン、窒化チタン、酸化チタン、酸化アルミニウム、窒化シリコン、プラズマTEOS、タングステンなどが挙げられる。ハードマスクは、絶縁性又は導電性のいずれであってもよい。ハードマスクを使用することにより、強誘電体キャパシタ80の微細化に対応したパターニングを行うことができる。
For example, the
あるいは、ハードマスクの代わりに、有機化合物からなるレジストマスク(エマルジョンマスク)を使用することにより、強誘電体キャパシタ80のパターニングを行ってもよい。その場合も同様に、積層体70のうちレジストマスクから露出する領域をエッチングすることにより、強誘電体キャパシタ80を形成する。本実施の形態では、上部電極76を水素バリアの効果が期待できる程度に厚くする必要がないため、レジストマスクを使用しても十分に微細化に対応したパターニングを行うことができる。また、ハードマスク自体のパターニング工程が省略できるので、製造工程の簡略化を図ることができる。
Alternatively, the
こうして、図5に示すように、強誘電体キャパシタ80を形成することができる。強誘電体キャパシタ80は、下部電極82、強誘電体層84及び上部電極86を含む。強誘電体キャパシタ80と第1のコンタクト部50との間には、バリア層62が形成されている。バリア層62は、強誘電体キャパシタ80の下部電極82と同一平面形状をなしている。なお、強誘電体キャパシタ80のパターニング後、必要に応じてアニール処理を行ってもよい。
In this way, the
また、強誘電体キャパシタ80を形成した後、強誘電体キャパシタ80が水素による影響で劣化するのを防止するため、少なくとも強誘電体キャパシタ80を被覆する水素バリア層90を形成する。図5に示す例では、マスクMを除去した後、水素バリア層90を形成する。水素バリア層90は、無機系材料(例えば酸化アルミニウム層(AlOx層))から形成してもよい。水素バリア層90は、強誘電体キャパシタ80のみならず、第1の絶縁層20及び第2のコンタクト部52を被覆するように形成してもよい。なお、水素バリア層90は、例えばスパッタリング法又はCVD法により、例えば数百Å程度に形成することができる。
In addition, after the
図6に示すように、第1の絶縁層20上に、強誘電体キャパシタ80及び第2のコンタクト部52を被覆する第2の絶縁層100を形成する。水素バリア層90を形成した場合には、水素バリア層90上に第2の絶縁層100を形成する。
As shown in FIG. 6, the second insulating
次に、第2の絶縁層100に第3のコンタクトホール102を形成する。第3のコンタクトホール102は、第2のコンタクト部52上に形成し、第2のコンタクト部52の上面の少なくとも一部を露出させるように形成する。そのために、第2の絶縁層100及び水素バリア層90をドライエッチングによって除去する。ただし、強誘電体キャパシタ80は、第2の絶縁層100により被覆された状態にして外部に露出しないようにする。例えば、第2の絶縁層100のうち、強誘電体キャパシタ80上に数千Å程度の厚みが残るようにする。その後、第3のコンタクト部130を形成するために、第3のコンタクトホール102の内面にバリア層110を形成し(図6参照)、第3のコンタクトホール102の内部を埋め込むように第2の導電層120を形成する(図7参照)。バリア層110及び第2の導電層120については、それぞれ、上述したバリア層30及び第1の導電層40について説明した内容が該当する。
Next, a
本実施の形態によれば、第3のコンタクト部130の形成工程(例えば第2の導電層140(例えばタングステン層)の形成工程)が水素による処理を伴う場合、強誘電体キャパシタ80は第2の絶縁層100により被覆された状態になっているので、水素による強誘電体キャパシタ80の還元を防止し、その特性の劣化を防止することができる。また、本実施の形態によれば、例えば上部電極86を水素バリアの効果が期待できる程度に厚く形成する必要がなく、水素による影響にとらわれず、微細化に対応した強誘電体キャパシタの製造方法が実現できる。
According to the present embodiment, when the step of forming the third contact portion 130 (for example, the step of forming the second conductive layer 140 (for example, tungsten layer)) involves treatment with hydrogen, the
その後、図8に示すように、第2の導電層120及び第2の絶縁層100を、強誘電体キャパシタ80の上部電極86が露出するまで研磨する。また、研磨工程を行うことにより、第3のコンタクト部130を形成することができる。第3のコンタクト部130は、第3のコンタクトホール102の内面に沿って形成されたバリア層112と、バリア層112により囲まれた内側に形成された導電部122と、を含む。
Thereafter, as shown in FIG. 8, the second
研磨工程では作業面を平坦に研磨する。例えばCMP法により研磨してもよい。研磨工程では、まず第2の導電層120を研磨し、その後バリア層110、第2の絶縁層100を順に研磨する。そして、強誘電体キャパシタ80上の水素バリア層90も研磨し、最終的に強誘電体キャパシタ80の上部電極86を露出させる。その場合、上部電極86を研磨する手前で研磨を止めてもよい。上部電極86が貴金属であれば、上部電極86はその周囲の材質(例えば酸化層)よりも研磨されにくいので、上部電極86の研磨前に容易に工程を終了させることができる。あるいは、上部電極86の一部を除去するまで研磨してもよい。すなわち、上部電極86の上面を含む一部を除去することにより、上部電極86の新生面を露出させてもよい。
In the polishing process, the work surface is polished flat. For example, you may grind | polish by CMP method. In the polishing step, first, the second
本実施の形態によれば、研磨により強誘電体キャパシタ80を露出させる。すなわち、例えばドライエッチングを適用して強誘電体キャパシタ80上にコンタクトホールを形成する必要がないので、製造方法の簡略化を図るとともに、エッチングダメージ(例えばプラズマダメージ)による強誘電体キャパシタ80の特性の劣化を防止することができる。
According to the present embodiment, the
図8に示すように、研磨工程終了後の第2の絶縁層104の上面は、強誘電体キャパシタ80の上部電極86の上面とほぼ同一の高さに位置している。詳しくは、上部電極86の上面と第2の絶縁層104の上面とは、同一の高さに位置していてもよいし、研磨精度の誤差範囲内で実質的に同一の高さに位置していてもよい。例えば、後者の場合、上部電極86の周囲の第2の絶縁層104の研磨が少々進行し、上部電極86が第2の絶縁層104の上面よりもわずかに突出していてもよい。また、第3のコンタクト部130の上面も同様に、強誘電体キャパシタ80の上部電極86の上面とほぼ同一の高さに位置していてもよい。言い換えれば、本実施の形態では、強誘電体キャパシタ80の上部電極86の上面、第2の絶縁層104の上面、及び第3のコンタクト部130の上面のそれぞれの高さが一致している。
As shown in FIG. 8, the upper surface of the second insulating
ここで、変形例として、上述した強誘電体キャパシタ80のパターニング工程において使用されるマスクM(例えばハードマスク)を残した状態で、図5〜図7に示される各工程を行ってもよい。その場合には、導電層120及び第2の絶縁層100の研磨工程において、マスクMの全部を除去することにより、強誘電体キャパシタ80の上部電極86を露出させる。これによれば、マスクMは、強誘電体キャパシタ80の上部電極86を露出させる目的で行う研磨工程により除去することができるので、改めてマスクMの除去工程を設ける必要がなく、製造工程の簡略化を図ることができる。
Here, as a modification, each process shown in FIGS. 5 to 7 may be performed with the mask M (for example, a hard mask) used in the above-described patterning process of the
次に、図9に示すように、強誘電体キャパシタ80上に電気的接続部140を形成する。電気的接続部140は、半導体チップの電極パッドに使用される金属(例えばアルミニウム層(Al層)又は銅層(Cu層))から形成してもよい。電気的接続部140は、複数層により形成してもよく、例えば強誘電体キャパシタ80上に、Ti層、TiN層、Al層(又はCu層)及びTiN層を順に積層して形成してもよい。電気的接続部140は、第2の絶縁層104上の全面にスパッタリング法により成膜し、その後フォトリソグラフィ技術及びエッチング技術を組み合わせて所定形状にパターニングする。第3のコンタクト部130上にも電気的接続部150を形成する場合には、電気的接続部140,150を同時にパターニングして形成すればよい。電気的接続部140,150は、上下方向の電気的接続のためのコンタクト部として形成してもよい。その場合、電気的接続部140,150の平面形状は、他のコンタクト部と同一又は類似の形状をなし、例えば角形状(例えば四角形状)又は丸形状をなしていてもよい。あるいは、電気的接続部140,150は、平面上の異なる複数点間を電気的に接続する配線パターンとして形成してもよい。なお、電気的接続部140は、強誘電体キャパシタ80の上部電極86を含む領域(例えば上部電極86及びその周囲の第2の絶縁層104の領域)に形成してもよい。また、電気的接続部150は、第3のコンタクト部130を含む領域(例えば第3のコンタクト部130及びその周囲の第2の絶縁層104の領域)に形成してもよい。
Next, as shown in FIG. 9, an
本実施の形態によれば、研磨工程を行った後の平坦な面上に電気的接続部140,150を形成するので、電気的接続部140,150の平坦性を確保することができ、多層化に対応した製造方法が実現できる。
According to the present embodiment, since the
その後、必要に応じて、電気的接続部140,150に電気的に接続するコンタクト部を形成する。図10に示す例では、第2の絶縁層104上に、電気的接続部140,150を被覆する第3の絶縁層160を形成し、第3の絶縁層160に第4及び第5のコンタクト部170,172を形成する。詳しくは、第4のコンタクト部170を電気的接続部140上に形成し、第5のコンタクト部172を電気的接続部150上に形成する。第3の絶縁層160、第4及び第5のコンタクト部170,172の詳細は、上述の内容から導き出せるので省略する。なお、第4及び第5のコンタクト部170,172の上方に、図示しない他のコンタクト部及び絶縁層などを形成し、さらなる多層化を図ってもよい。また、最上部には、図示しない電極パッド及びパッシベーションなどを形成する。
Thereafter, contact portions that are electrically connected to the
本実施の形態に係る強誘電体メモリの製造方法によれば、上述したように、強誘電体キャパシタ80の特性の劣化を防止するとともに、強誘電体メモリの微細化及び多層化が実現可能な製造方法を提供することができる。
According to the method for manufacturing a ferroelectric memory according to the present embodiment, as described above, the characteristics of the
本実施の形態に係る強誘電体メモリは、基体10と、第1及び第2の絶縁層20,104と、第1〜第3のコンタクト部50,52,130と、強誘電体キャパシタ80と、を含む。下層側の第1の絶縁層20には、第1及び第2のコンタクト部50,52が形成され、上層側の第2の絶縁層104には、強誘電体キャパシタ80と第3のコンタクト部130が形成されている。強誘電体キャパシタ80は、第1のコンタクト部50上に形成され、第3のコンタクト部130は、第2のコンタクト部52上に形成されている。そして、第2の絶縁層104の上面は、強誘電体キャパシタ80の上部電極86の上面とほぼ同一の高さに位置している。また、第3のコンタクト部130の上面は、強誘電体キャパシタ80の上部電極86の上面とほぼ同一の高さに位置している。これにより、強誘電体キャパシタ80上に形成された電気的接続部140と、第3のコンタクト部130上に形成された電気的接続部150との平坦性を確保することができる。電気的接続部140(電気的接続部150)が平坦であれば、コンタクトホールの形状に伴う凹凸がある場合に比べて、第4のコンタクト部170(第5のコンタクト部172)を自由な平面位置(例えば強誘電体キャパシタ80とオーバーラップする位置)に形成することが可能になるので、微細化及び多層化に対応して製造自由度の大幅な向上を図ることができる。
The ferroelectric memory according to the present embodiment includes a
なお、本実施の形態に係る強誘電体メモリのその他の詳細は、上述の製造方法から導き出せる内容を含み、強誘電体キャパシタの特性の劣化を防止するとともに、強誘電体メモリの微細化及び多層化を図ることができる。 The other details of the ferroelectric memory according to the present embodiment include the contents that can be derived from the above-described manufacturing method, and prevent the deterioration of the characteristics of the ferroelectric capacitor, as well as the miniaturization and multilayer of the ferroelectric memory. Can be achieved.
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。 The present invention is not limited to the above-described embodiments, and various modifications can be made. For example, the present invention includes configurations that are substantially the same as the configurations described in the embodiments (for example, configurations that have the same functions, methods, and results, or configurations that have the same purposes and results). In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In addition, the present invention includes a configuration that achieves the same effect as the configuration described in the embodiment or a configuration that can achieve the same object. Further, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.
10…基体 20…第1の絶縁層 22…第1のコンタクトホール
24…第2のコンタクトホール 30,32,34…バリア層 40…第1の導電層
42,44…導電部 52…第2のコンタクト部 60,62…バリア層
70…積層体 72,82…下部電極 74,84…強誘電体層
76,76…上部電極 80…強誘電体キャパシタ 90…水素バリア層
100,104…第2の絶縁層 102…第3のコンタクトホール
110,112…バリア層 120…第2の導電層 122…導電部
130…第3のコンタクト部 140,150…電気的接続部 160…第3の絶縁層
170…第4のコンタクト部 172…第5のコンタクト部
DESCRIPTION OF
Claims (11)
(b)下部電極、強誘電体層及び上部電極が順に積層された積層体を形成すること、
(c)前記積層体をパターニングすることにより、前記第1のコンタクト部の上方に強誘電体キャパシタを形成すること、
(d)前記第1の絶縁層の上方に、前記強誘電体キャパシタ及び前記第2のコンタクト部を被覆する第2の絶縁層を形成すること、
(e)前記第2の絶縁層に前記第2のコンタクト部を露出するコンタクトホールを形成すること、
(f)第3のコンタクト部を形成するために、前記コンタクトホールを含む領域に導電層を設けること、
(g)前記導電層及び前記第2の絶縁層を、前記強誘電体キャパシタの前記上部電極が露出するまで研磨すること、
を含む、強誘電体メモリの製造方法。 (A) forming first and second contact portions on the first insulating layer formed above the substrate;
(B) forming a laminate in which a lower electrode, a ferroelectric layer, and an upper electrode are laminated in order;
(C) patterning the stacked body to form a ferroelectric capacitor above the first contact portion;
(D) forming a second insulating layer covering the ferroelectric capacitor and the second contact portion above the first insulating layer;
(E) forming a contact hole exposing the second contact portion in the second insulating layer;
(F) providing a conductive layer in a region including the contact hole in order to form a third contact portion;
(G) polishing the conductive layer and the second insulating layer until the upper electrode of the ferroelectric capacitor is exposed;
A method for manufacturing a ferroelectric memory, comprising:
前記(c)工程で、前記積層体の上方にハードマスクを形成し、前記積層体のうち前記ハードマスクから露出する領域をエッチングすることにより、前記強誘電体キャパシタを形成する、強誘電体メモリの製造方法。 The method of manufacturing a ferroelectric memory according to claim 1.
In the step (c), a ferroelectric memory is formed by forming a ferroelectric capacitor by forming a hard mask above the stacked body and etching a region of the stacked body exposed from the hard mask. Manufacturing method.
前記(d)、(e)及び(f)工程を、前記強誘電体キャパシタの上方に前記ハードマスクを残した状態で行い、
前記(g)工程で、前記ハードマスクの全部を除去する、強誘電体メモリの製造方法。 The method of manufacturing a ferroelectric memory according to claim 2.
The steps (d), (e) and (f) are performed with the hard mask left above the ferroelectric capacitor,
A method of manufacturing a ferroelectric memory, wherein all of the hard mask is removed in the step (g).
前記(g)工程で、CMP(Chemical Mechanical Polishing)法を適用して研磨する、強誘電体メモリの製造方法。 In the manufacturing method of the ferroelectric memory in any one of Claims 1-3,
A method of manufacturing a ferroelectric memory, wherein polishing is performed by applying a CMP (Chemical Mechanical Polishing) method in the step (g).
前記(g)工程後に、前記強誘電体キャパシタの上方に、電気的接続部を形成することをさらに含む、強誘電体メモリの製造方法。 In the manufacturing method of the ferroelectric memory in any one of Claims 1-4,
A method of manufacturing a ferroelectric memory, further comprising forming an electrical connection portion above the ferroelectric capacitor after the step (g).
前記電気的接続部をコンタクト部として形成する、強誘電体メモリの製造方法。 The method of manufacturing a ferroelectric memory according to claim 5.
A method of manufacturing a ferroelectric memory, wherein the electrical connection portion is formed as a contact portion.
前記電気的接続部を配線パターンとして形成する、強誘電体メモリの製造方法。 The method of manufacturing a ferroelectric memory according to claim 5.
A method of manufacturing a ferroelectric memory, wherein the electrical connection portion is formed as a wiring pattern.
前記(g)工程後に、前記第3のコンタクト部の上方に、他の電気的接続部を形成することをさらに含む、強誘電体メモリの製造方法。 In the manufacturing method of the ferroelectric memory in any one of Claims 5-7,
A method of manufacturing a ferroelectric memory, further comprising forming another electrical connection portion above the third contact portion after the step (g).
前記(c)工程後に、少なくとも前記強誘電体キャパシタを被覆する水素バリア層を形成することをさらに含む、強誘電体メモリの製造方法。 In the manufacturing method of the ferroelectric memory in any one of Claims 1-8,
A method of manufacturing a ferroelectric memory, further comprising forming a hydrogen barrier layer covering at least the ferroelectric capacitor after the step (c).
前記基体の上方に形成された第1の絶縁層と、
前記第1の絶縁層に形成された第1及び第2のコンタクト部と、
前記第1のコンタクト部の上方に、下部電極、強誘電体層及び上部電極が順に積層して形成された強誘電体キャパシタと、
前記第1の絶縁層の上方に形成され、前記強誘電体キャパシタの前記上部電極の上面とほぼ同一の高さの上面を有する第2の絶縁層と、
前記第2の絶縁層に形成され、前記第2のコンタクト部の上方に位置する第3のコンタクト部と、
前記強誘電体キャパシタの上方に形成された電気的接続部と、
を含む、強誘電体メモリ。 A substrate;
A first insulating layer formed above the substrate;
First and second contact portions formed in the first insulating layer;
A ferroelectric capacitor formed by sequentially laminating a lower electrode, a ferroelectric layer, and an upper electrode above the first contact portion;
A second insulating layer formed above the first insulating layer and having an upper surface substantially the same height as the upper surface of the upper electrode of the ferroelectric capacitor;
A third contact portion formed on the second insulating layer and positioned above the second contact portion;
An electrical connection formed above the ferroelectric capacitor;
Including a ferroelectric memory.
前記第3のコンタクト部の上面は、前記強誘電体キャパシタの前記上部電極の上面とほぼ同一の高さに位置する、強誘電体メモリ。 The ferroelectric memory according to claim 10, wherein
The ferroelectric memory, wherein an upper surface of the third contact portion is positioned at substantially the same height as an upper surface of the upper electrode of the ferroelectric capacitor.
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