JP2006128916A

JP2006128916A - Power amplifier circuit and power amplifier

Info

Publication number: JP2006128916A
Application number: JP2004312548A
Authority: JP
Inventors: Kuniya Araki; 邦彌荒木; Takeyoshi Watanabe; 健芳渡辺
Original assignee: NF Corp
Current assignee: NF Corp
Priority date: 2004-10-27
Filing date: 2004-10-27
Publication date: 2006-05-18
Anticipated expiration: 2024-10-27
Also published as: JP4820544B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide an unexpensive power amplifier circuit and a power amplifier from which a stable output without distortion can be obtained. <P>SOLUTION: The power amplifier circuit includes: a first drive circuit 17 wherein a source of an N channel FET 1 and a drain of an N channel FET 2 are connected in common, a load 3 is connected to the connecting point, a positive polarity power supply is connected to a drain of the N channel FET 1, a negative polarity power supply is connected to a source of the N channel FET 2, and a gate of the N channel FET 1 is controlled relative to an output from the connecting point between the source of the N channel FET 1 and the drain of the N channel FET 2 to the load 3; and a second drive circuit 18 for controlling the gate of the N channel FET 2 relative to the negative polarity power supply. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、プッシュプル出力の電力増幅回路および電力増幅器に関するものである。 The present invention relates to a push-pull output power amplifier circuit and a power amplifier.

従来、プッシュプル出力の電力増幅回路として、例えば、図３に示すように基準電位ＣＯＭで共通接続された正極性電源（＋ＶDD）１００ａと負極性電源（−ＶDD）１００ｂで構成される電源１００の間に、コンプリメント・タイプのＭＯＳ−ＦＥＴからなるＮチャンネルＦＥＴ１０１とＰチャンネルＦＥＴ１０２を接続し、これらＮチャンネルＦＥＴ１０１とＰチャンネルＦＥＴ１０２の接続点に負荷１０３を接続し、この負荷１０３に対しＮチャンネルＦＥＴ１０１より電流を吐き出し、ＰチャンネルＦＥＴ１０２で吸込むような動作を行なうことで、所定の出力を供給するようにしたものがある。 Conventionally, as a power amplifier circuit of push-pull output, for example, as shown in FIG. 3, a power supply 100 composed of a positive power supply (+ VDD) 100a and a negative power supply (−VDD) 100b commonly connected at a reference potential COM. Between the N-channel FET 101 and the P-channel FET 102 made of a complementary type MOS-FET, a load 103 is connected to a connection point between the N-channel FET 101 and the P-channel FET 102, and the N-channel FET 101 is connected to the load 103. There is one that supplies a predetermined output by performing an operation of discharging more current and sucking it by the P-channel FET 102.

このように構成された回路では、ＮチャンネルＦＥＴ１０１とＰチャンネルＦＥＴ１０２が正負対称のプッシュプル・ソース・フォロワであり、つまり、電源正極側にも電源負極側にもソース・フォロワで、同じ特性の低インピーダンス出力となるため、出力に歪が少ない安定した動作を得ることができる。
特開平８−３２３６７号公報 In the circuit thus configured, the N-channel FET 101 and the P-channel FET 102 are positive / negative symmetrical push-pull source followers, that is, the source follower is the same for both the power supply positive side and the power supply negative side. Since it becomes an impedance output, a stable operation with little distortion in the output can be obtained.
JP-A-8-32367

ところで、最近、スイッチング素子として用いられるＦＥＴは、ＮチャンネルＦＥＴが主流になっており、これとともにＰチャンネルＦＥＴは、種類が少なく、例えば所望するハイパワーのものや周波数特性のものを入手するのが困難で、価格的にも高価なものになっている。 By the way, recently, FETs used as switching elements are mainly N-channel FETs. Along with this, there are few types of P-channel FETs. For example, it is possible to obtain desired high power and frequency characteristics. It is difficult and expensive.

そこで、従来、図３で述べたＰチャンネルＦＥＴに代えてＮチャンネルＦＥＴを使用し、電源正極側にソースフォロワ、電源負極側にソース接地を用いることにより、ＮチャンネルＦＥＴのみでプッシュプル回路を構成したものが考えられている。 Therefore, conventionally, an N-channel FET is used in place of the P-channel FET described in FIG. 3, and a source follower is used on the positive side of the power source and a source ground is used on the negative side of the power source. What is considered.

ところが、このようにするとソースフォロワ側は低インピーダンス出力であるのに対し、ソース接地側は高インピーダンス出力となって、正負非対称の関係となるため、出力に歪が発生し、安定した動作を得ることができないという問題を生じる。 However, when this is done, the source follower side has a low impedance output, whereas the grounded source side has a high impedance output, which is a positive / negative asymmetric relationship, which causes distortion in the output and obtains stable operation. The problem of being unable to do so.

一方、このようなプッシュプル出力の電力増幅回路には、コンプリメント・タイプのＰＮＰトランジスタとＮＰＮトランジスタや、ＰチャンネルＩＧＢＴとＮチャンネルＩＧＢＴを用いたものも知られている。しかし、これらについても、ＰＮＰトランジスタは、種類が少なく、所望するものの入手が困難で、価格的にも高価になっており、ＰチャンネルＩＧＢＴにあっては、一般的に入手できるものが存在していない。 On the other hand, as such a push-pull output power amplifying circuit, a circuit using a complement type PNP transistor and an NPN transistor, or a P-channel IGBT and an N-channel IGBT is also known. However, there are few types of PNP transistors, and it is difficult to obtain desired ones, and the price is expensive. There are some commonly available P-channel IGBTs. Absent.

このため、これらについても、ＮＰＮトランジスタやＮチャンネルＩＧＢＴのみでプッシュプル回路を構成しようとすると、この場合、電源正極側にエミッタフォロワ、電源負極側にエミッタ接地が用いられ、エミッタフォロワ側で低インピーダンス出力、エミッタ接地側で高インピーダンス出力となって、正負非対称となるため、出力に歪が発生し、安定した動作を得ることができないという問題を生じる。 For this reason, if an attempt is made to configure a push-pull circuit with only an NPN transistor or N-channel IGBT, an emitter follower is used on the power supply positive side and an emitter ground is used on the power supply negative side, and a low impedance is provided on the emitter follower side. Since the output becomes a high impedance output on the grounded emitter side and becomes asymmetrical between positive and negative, distortion occurs in the output, and a stable operation cannot be obtained.

本発明は上記事情に鑑みてなされたもので、歪のない安定した出力を得られる安価な電力増幅回路および電力増幅器を提供することを目的とする。 The present invention has been made in view of the above circumstances, and an object thereof is to provide an inexpensive power amplifier circuit and power amplifier capable of obtaining a stable output without distortion.

請求項１記載の発明は、第１のＮチャンネルＦＥＴのソースと第２のＮチャンネルＦＥＴのドレインを共通接続し、この接続点に負荷を接続するとともに、第１のＮチャンネルＦＥＴのドレインに電源正極、第２のＮチャンネルＦＥＴのソースに電源負極を接続してなる増幅回路であって、前記第１のＮチャンネルＦＥＴのソースと第２のＮチャンネルＦＥＴのドレインの接続点の負荷への出力を基準として、前記第１のＮチャンネルＦＥＴのゲートを制御する第１の駆動手段と、前記電源負極を基準として、前記第２のＮチャンネルＦＥＴのゲートを制御する第２の駆動手段と、を具備したことを特徴としている。 According to the first aspect of the present invention, the source of the first N-channel FET and the drain of the second N-channel FET are connected in common, a load is connected to this connection point, and the power source is connected to the drain of the first N-channel FET. An amplifier circuit having a power supply negative electrode connected to a source of a positive electrode and a second N-channel FET, and output to a load at a connection point between the source of the first N-channel FET and the drain of the second N-channel FET The first drive means for controlling the gate of the first N-channel FET with reference to the second power supply means, and the second drive means for controlling the gate of the second N-channel FET with reference to the power supply negative electrode, It is characterized by having.

請求項２記載の発明は、第１のＮＰＮトランジスタのエミッタと第２のＮＰＮトランジスタのコレクタを共通接続し、この接続点に負荷を接続するとともに、第１のＮＰＮトランジスタのコレクタに電源正極、第２のＮＰＮトランジスタのエミッタに電源負極を接続してなる増幅回路であって、前記第１のＮＰＮトランジスタのエミッタと第２のＮＰＮトランジスタのコレクタの接続点の負荷への出力を基準として、前記第１のＮＰＮトランジスタのベースを制御する第１の駆動手段と、前記電源負極を基準として、前記第２のＮＰＮトランジスタのベースを制御する第２の駆動手段と、を具備したことを特徴としている。 According to the second aspect of the present invention, the emitter of the first NPN transistor and the collector of the second NPN transistor are connected in common, a load is connected to this connection point, the power supply positive electrode is connected to the collector of the first NPN transistor, An amplifier circuit having a power supply negative electrode connected to the emitter of the second NPN transistor, wherein the output of the first NPN transistor to the load at the connection point of the collector of the second NPN transistor is used as a reference. The first drive means for controlling the base of one NPN transistor and the second drive means for controlling the base of the second NPN transistor with reference to the power supply negative electrode are provided.

請求項３記載の発明は、第１のＮチャンネルＩＧＢＴのエミッタと第２のＮチャンネルＩＧＢＴのコレクタを共通接続し、この接続点に負荷を接続するとともに、第１のＮチャンネルＩＧＢＴのコレクタに電源正極、第２のＮチャンネルＩＧＢＴのエミッタに電源負極を接続してなる増幅回路であって、前記第１のＮチャンネルＩＧＢＴのエミッタと第２のＮチャンネルＩＧＢＴのコレクタの接続点の負荷への出力を基準として、前記第１のＮチャンネルＩＧＢＴのゲートを制御する第１の駆動手段と、前記電源負極を基準として、前記第２のＮチャンネルＩＧＢＴのゲートを制御する第２の駆動手段と、を具備したことを特徴としている。 According to a third aspect of the present invention, the emitter of the first N-channel IGBT and the collector of the second N-channel IGBT are connected in common, a load is connected to this connection point, and a power source is connected to the collector of the first N-channel IGBT. An amplifying circuit comprising a positive electrode and a power supply negative electrode connected to an emitter of a second N-channel IGBT, and an output to a load at a connection point between the emitter of the first N-channel IGBT and the collector of the second N-channel IGBT The first drive means for controlling the gate of the first N-channel IGBT with reference to the second power supply means, and the second drive means for controlling the gate of the second N-channel IGBT with the power supply negative electrode as a reference. It is characterized by having.

請求項４記載の発明は、請求項１乃至３のいずれかに記載の発明において、さらにクロスオーバ歪を抑制するクロスオーバ歪抑制手段を有し、前記第１および第２の駆動手段は、前記クロスオーバ歪抑制手段の出力を適用してゲートもしくはベースを制御することを特徴としている。 According to a fourth aspect of the invention, in the first aspect of the invention according to any one of the first to third aspects, there is further provided crossover distortion suppressing means for suppressing crossover distortion, wherein the first and second driving means are The gate or base is controlled by applying the output of the crossover distortion suppressing means.

請求項５記載の発明は、請求項１乃至４のいずれかに記載の電力増幅回路を適用したことを特徴とする電力増幅器である。 The invention described in claim 5 is a power amplifier characterized by applying the power amplifier circuit according to any one of claims 1 to 4.

本発明によれば、歪のない安定した出力を得られる安価な電力増幅回路および電力増幅器を提供できる。 According to the present invention, it is possible to provide an inexpensive power amplifier circuit and power amplifier that can obtain a stable output without distortion.

以下、本発明の実施の形態を図面に従い説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる電力増幅回路の概略構成を示している。 (First embodiment)
FIG. 1 shows a schematic configuration of a power amplifier circuit according to a first embodiment of the present invention.

図１において、１、２はプッシュプル回路を構成するＮチャンネルＦＥＴで、ＮチャンネルＦＥＴ１のソースは抵抗１ａを介してＮチャンネルＦＥＴ２のドレインに接続され、この接続点Ａに、負荷３が接続されている。また、ＮチャンネルＦＥＴ１のドレインは、正極性電源＋ＶDDに接続され、ＮチャンネルＦＥＴ２のソースは、抵抗２ａを介して負極性電源−ＶDDに接続されている。 In FIG. 1, reference numerals 1 and 2 denote N-channel FETs constituting a push-pull circuit. The source of the N-channel FET 1 is connected to the drain of the N-channel FET 2 via a resistor 1a, and the load 3 is connected to this connection point A. ing. Further, the drain of the N-channel FET 1 is connected to the positive power supply + VDD, and the source of the N-channel FET 2 is connected to the negative power supply −VDD through the resistor 2a.

一方、４，５は電流源で、このうち電流源４には、ＰＮＰトランジスタ６のエミッタが接続され、電流源５には、ＰＮＰトランジスタ７のエミッタが接続されている。これらＰＮＰトランジスタ６、７は、それぞれのエミッタを抵抗８を介して接続されている。 On the other hand, 4 and 5 are current sources, of which the current source 4 is connected to the emitter of the PNP transistor 6, and the current source 5 is connected to the emitter of the PNP transistor 7. These PNP transistors 6 and 7 have their emitters connected via a resistor 8.

ＰＮＰトランジスタ６は、コレクタを抵抗９を介して負極性電源−ＶDDに接続され、ベースに、信号源１９より入力信号が与えられるようになっている。また、ＰＮＰトランジスタ７は、コレクタを抵抗１０を介して負極性電源−ＶDDに接続され、ベースは接地されている。 The PNP transistor 6 has a collector connected through a resistor 9 to a negative power source -VDD, and an input signal is given from a signal source 19 to the base. The PNP transistor 7 has a collector connected to the negative power source -VDD via a resistor 10 and a base grounded.

抵抗９両端には、第１の電圧−電流変換回路１１が接続されている。この第１の電圧−電流変換回路１１は、抵抗９に現れた電圧に応じた電流出力を発生するようになっている。 A first voltage-current conversion circuit 11 is connected to both ends of the resistor 9. The first voltage-current conversion circuit 11 generates a current output corresponding to the voltage appearing at the resistor 9.

また、抵抗１０両端には、第２の電圧−電流変換回路１２が接続されている。この第２の電圧−電流変換回路１２は、第１の電圧−電流変換回路１１と全く同様に構成されている。 A second voltage-current conversion circuit 12 is connected to both ends of the resistor 10. The second voltage-current conversion circuit 12 is configured in exactly the same way as the first voltage-current conversion circuit 11.

第１の電圧−電流変換回路１１出力端子には、クロスオーバ歪抑制手段としての第１のＡＢ級信号発生回路１３が接続されている。この第１のＡＢ級信号発生回路１３には、例えば、特許文献１に開示されたものが適用されている。この第１のＡＢ級信号発生回路１３は、不図示のトランジスタの組み合わせで構成されるもので、Ａ級動作では、クロスオーバ歪が発生しないがアイドリング電流が大きいため効率が悪く、また、Ｂ級動作では、高効率を得られるがクロスオーバ歪が発生するのに対し、これらの利点のみを両立させるように、出力波形にクロスオーバ歪を発生せず、且つアイドリング信号が小さくなるように予め入出力特性を非線型化した電流出力を発生するようにしている。 The output terminal of the first voltage-current conversion circuit 11 is connected to a first class AB signal generation circuit 13 as crossover distortion suppression means. As the first class AB signal generation circuit 13, for example, the one disclosed in Patent Document 1 is applied. The first class AB signal generation circuit 13 is composed of a combination of transistors (not shown). In class A operation, crossover distortion does not occur, but the efficiency is poor due to a large idling current. In operation, high efficiency can be obtained, but crossover distortion occurs. However, in order to achieve both of these advantages, the output waveform is not subjected to crossover distortion and the idling signal is reduced in advance. A current output with non-linear output characteristics is generated.

第２の電圧−電流変換回路１２の出力端子には、第２のＡＢ級信号発生回路１４が接続されている。この第２のＡＢ級信号発生回路１４は、第１のＡＢ級信号発生回路１３と全く同様に構成されており、出力波形にクロスオーバ歪を発生せず、且つアイドリング信号が小さくなるように予め入出力特性を非線型化し、さらに極性を反転した電流出力を発生するようにしている。 A second class AB signal generation circuit 14 is connected to the output terminal of the second voltage-current conversion circuit 12. The second class AB signal generation circuit 14 is configured in exactly the same manner as the first class AB signal generation circuit 13, and does not generate crossover distortion in the output waveform, and the idling signal is reduced in advance. The input / output characteristics are made non-linear and a current output with the polarity reversed is generated.

第１のＡＢ級信号発生回路１３の非反転出力端子には、第１の電流−電圧変換回路１５が接続されている。この第１の電流−電圧変換回路１５は、ＯＰアンプ１５ａと抵抗１５ｂを有するもので、ＯＰアンプ１５ａの反転入力端子には、第１のＡＢ級信号発生回路１３の非反転出力端子が接続され、また、ＯＰアンプ１５ａの反転入力端子と出力端子との間には、抵抗１５ｂが接続され、さらにＯＰアンプ１５ａの非反転入力端子には、接続点Ａが接続されており、第１のＡＢ級信号発生回路１３の電流出力に応じた電圧出力を発生するようにしている。また、第１の電流−電圧変換回路１５は、レベルシフト機能を有しており、電圧出力の基準レベルを、基準電位から接続点Ａの電圧にシフトするようにしている。ここでの基準電位は、正極性電源＋ＶDDと負極性電源−ＶDDの接続点の電位（図３参照）である。その他、この基準電位としては、正負対称電源の場合は正負電源の接続点の電位、単一電源の場合は正極又は負極の電位、単一電源より電位発生手段を用いて適当に設定される電位などが考えられる。 A first current-voltage conversion circuit 15 is connected to the non-inverting output terminal of the first class AB signal generation circuit 13. The first current-voltage conversion circuit 15 includes an OP amplifier 15a and a resistor 15b. The non-inverting output terminal of the first class AB signal generating circuit 13 is connected to the inverting input terminal of the OP amplifier 15a. A resistor 15b is connected between the inverting input terminal and the output terminal of the OP amplifier 15a, and a connection point A is connected to the non-inverting input terminal of the OP amplifier 15a. A voltage output corresponding to the current output of the class signal generation circuit 13 is generated. Further, the first current-voltage conversion circuit 15 has a level shift function, and shifts the reference level of the voltage output from the reference potential to the voltage at the connection point A. The reference potential here is the potential at the connection point between the positive power supply + VDD and the negative power supply −VDD (see FIG. 3). In addition, as the reference potential, in the case of a positive / negative symmetric power source, the potential at the connection point of the positive / negative power source, in the case of a single power source, the potential of the positive or negative electrode, the potential appropriately set using the potential generating means from the single power source Etc. are considered.

第２のＡＢ級信号発生回路１４の反転出力端子には、第２の電流−電圧変換回路１６が接続されている。この第２の電流−電圧変換回路１６もＯＰアンプ１６ａと抵抗１６ｂを有しており、ＯＰアンプ１６ａの反転入力端子には、第２のＡＢ級信号発生回路１４の反転出力端子が接続され、また、ＯＰアンプ１６ａの反転入力端子と出力端子との間に抵抗１６ｂが接続され、さらにＯＰアンプ１６ａの非反転入力端子には、負極性電源−ＶDDが接続され、第１のＡＢ級信号発生回路１４の電流出力に応じた電圧出力を発生するようにしている。また、第２の電流−電圧変換回路１６も、レベルシフト機能を有しており、電圧出力の基準レベルを上述した基準電位から負極性電源−ＶDDにシフトするようにしている。第１の電流−電圧変換回路１５の出力端子には、第１の駆動手段として第１の駆動回路１７が接続されている。この第１の駆動回路１７は、ＯＰアンプ１７ａを有し、このＯＰアンプ１７ａの非反転入力端子に第１の電流−電圧変換回路１５の出力端子が接続され、反転入力端子には、はＮチャンネルＦＥＴ１のソースと抵抗１ａの接続点が接続されている。また、ＯＰアンプ１７ａの出力端子には、ＮチャンネルＦＥＴ１のゲートが接続されている。 A second current-voltage conversion circuit 16 is connected to the inverting output terminal of the second class AB signal generation circuit 14. The second current-voltage conversion circuit 16 also includes an OP amplifier 16a and a resistor 16b. The inverting input terminal of the second class AB signal generating circuit 14 is connected to the inverting input terminal of the OP amplifier 16a. Further, a resistor 16b is connected between the inverting input terminal and the output terminal of the OP amplifier 16a, and a negative polarity power source -VDD is connected to the non-inverting input terminal of the OP amplifier 16a to generate the first class AB signal. A voltage output corresponding to the current output of the circuit 14 is generated. The second current-voltage conversion circuit 16 also has a level shift function, and shifts the reference level of the voltage output from the above-described reference potential to the negative power source -VDD. A first drive circuit 17 is connected to the output terminal of the first current-voltage conversion circuit 15 as a first drive means. The first drive circuit 17 has an OP amplifier 17a. The output terminal of the first current-voltage conversion circuit 15 is connected to the non-inverting input terminal of the OP amplifier 17a, and N is connected to the inverting input terminal. A connection point between the source of the channel FET1 and the resistor 1a is connected. Further, the gate of the N-channel FET 1 is connected to the output terminal of the OP amplifier 17a.

この場合、ＮチャンネルＦＥＴ１のソースに直列接続される抵抗１ａは、ＮチャンネルＦＥＴ１に流れる電流に応じた電圧を発生するもので、この電圧がＯＰアンプ１７ａの反転入力端子に与えられている。これにより、ＯＰアンプ１７ａは、抵抗１ａに流れる電流が所定の値になるようにＮチャンネルＦＥＴ１のゲートを制御するようになり、ＮチャンネルＦＥＴ１とともに定電流出力回路を構成している。また、この場合のＮチャンネルＦＥＴ１は、ソース側の出力（抵抗１ａに現れる電圧）を基準にしてゲートが制御されることで、ソース接地に構成されている。 In this case, the resistor 1a connected in series with the source of the N-channel FET 1 generates a voltage corresponding to the current flowing through the N-channel FET 1, and this voltage is applied to the inverting input terminal of the OP amplifier 17a. Thus, the OP amplifier 17a controls the gate of the N-channel FET 1 so that the current flowing through the resistor 1a becomes a predetermined value, and constitutes a constant current output circuit together with the N-channel FET 1. Further, the N-channel FET 1 in this case is configured to be grounded by controlling the gate with reference to the output on the source side (voltage appearing in the resistor 1a).

第２の電流−電圧変換回路１６の出力端子には、第２の駆動手段として第２の駆動回路１８が接続されている。この第２の駆動回路１８は、ＯＰアンプ１８ａを有し、このＯＰアンプ１８ａの非反転入力端子に第２の電流−電圧変換回路１６の出力端子が接続され、反転入力端子にはＮチャンネルＦＥＴ２のソースと抵抗２ａの接続点が接続されている。また、ＯＰアンプ１８ａの出力端子には、ＮチャンネルＦＥＴ２のゲートが接続されている。 A second drive circuit 18 is connected to the output terminal of the second current-voltage conversion circuit 16 as second drive means. The second drive circuit 18 has an OP amplifier 18a, the output terminal of the second current-voltage conversion circuit 16 is connected to the non-inverting input terminal of the OP amplifier 18a, and the N-channel FET 2 is connected to the inverting input terminal. Is connected to the connection point of the resistor 2a. Further, the gate of the N-channel FET 2 is connected to the output terminal of the OP amplifier 18a.

この場合、ＮチャンネルＦＥＴ２のソースに直列接続される抵抗２ａは、ＮチャンネルＦＥＴ２に流れる電流に応じた電圧を発生するもので、この電圧がＯＰアンプ１８ａの反転入力端子に与えられている。これにより、ＯＰアンプ１８ａは、抵抗２ａに流れる電流が所定の値になるようにＮチャンネルＦＥＴ２のゲートを制御するようになり、ＮチャンネルＦＥＴ２とともに定電流出力回路を構成している。また、この場合のＮチャンネルＦＥＴ２は、ソース側の出力（抵抗２ａに現れる電圧）を基準にしてゲートが制御されることで、ソース接地に構成されている。 In this case, the resistor 2a connected in series with the source of the N-channel FET 2 generates a voltage corresponding to the current flowing through the N-channel FET 2, and this voltage is applied to the inverting input terminal of the OP amplifier 18a. Thus, the OP amplifier 18a controls the gate of the N-channel FET 2 so that the current flowing through the resistor 2a becomes a predetermined value, and constitutes a constant current output circuit together with the N-channel FET 2. In this case, the N-channel FET 2 is configured to be grounded by controlling the gate with reference to the output on the source side (voltage appearing in the resistor 2a).

次に、このように構成した実施の形態の作用を説明する。 Next, the operation of the embodiment configured as described above will be described.

いま、信号源１９よりＰＮＰトランジスタ６のベースに入力信号が与えられると、ＰＮＰトランジスタ６、７が入力信号を増幅する。ＰＮＰトランジスタ６の出力は、抵抗９より第１の電圧−電流変換回路１１に与えられる。第１の電圧−電流変換回路１１は、抵抗９に現れた電圧を電流に変換し、電流出力を発生する。 Now, when an input signal is given from the signal source 19 to the base of the PNP transistor 6, the PNP transistors 6 and 7 amplify the input signal. The output of the PNP transistor 6 is given from the resistor 9 to the first voltage-current conversion circuit 11. The first voltage-current conversion circuit 11 converts the voltage appearing at the resistor 9 into a current and generates a current output.

第１の電圧−電流変換回路１１からの出力は、第１のＡＢ級信号発生回路１３に与えられる。第１のＡＢ級信号発生回路１３は、第１の電圧−電流変換回路１１から入力される電流に対しクロスオーバ歪を抑制した電流出力を発生する。第１のＡＢ級信号発生回路１３からの電流出力は、第１の電流−電圧変換回路１５に与えられる。 The output from the first voltage-current conversion circuit 11 is given to the first class AB signal generation circuit 13. The first class AB signal generation circuit 13 generates a current output in which crossover distortion is suppressed with respect to the current input from the first voltage-current conversion circuit 11. The current output from the first class AB signal generation circuit 13 is given to the first current-voltage conversion circuit 15.

第１の電流−電圧変換回路１５は、第１のＡＢ級信号発生回路１３からの出力電流を電圧に変換し電圧出力を発生し、同時に、レベルシフト機能により電圧出力の基準レベルを、基準電位から接続点Ａの電位にシフトする。 The first current-voltage conversion circuit 15 converts the output current from the first class AB signal generation circuit 13 into a voltage to generate a voltage output. At the same time, the reference level of the voltage output is changed to the reference potential by the level shift function. To the potential at the connection point A.

第１の電流−電圧変換回路１５によりレベルシフトされた電圧出力は、第１の駆動回路１７に与えられる。第１の駆動回路１７のＯＰアンプ１７ａでは、抵抗１ａに現れる電圧を基準にして、抵抗１ａに流れる電流が所定の値になるようにＮチャンネルＦＥＴ１のゲートを制御する。 The voltage output level-shifted by the first current-voltage conversion circuit 15 is supplied to the first drive circuit 17. The OP amplifier 17a of the first drive circuit 17 controls the gate of the N-channel FET 1 so that the current flowing through the resistor 1a becomes a predetermined value with reference to the voltage appearing at the resistor 1a.

一方、ＰＮＰトランジスタ７の出力は、抵抗１０より第２の電圧−電流変換回路１２に与えられる。第２の電圧−電流変換回路１２は、抵抗１０に現れた電圧を電流に変換し、電流出力を発生する。 On the other hand, the output of the PNP transistor 7 is given from the resistor 10 to the second voltage-current conversion circuit 12. The second voltage-current conversion circuit 12 converts the voltage appearing at the resistor 10 into a current and generates a current output.

第２の電圧−電流変換回路１２からの出力は、第２のＡＢ級信号発生回路１４に与えられる。第２のＡＢ級信号発生回路１４は、第２の電圧−電流変換回路１２から入力される電流に対しクロスオーバ歪を抑制し、極性を反転した電流出力を発生する。第２のＡＢ級信号発生回路１４からの電流出力は、第２の電流−電圧変換回路１６に与えられる。 The output from the second voltage-current conversion circuit 12 is given to the second class AB signal generation circuit 14. The second class AB signal generation circuit 14 suppresses crossover distortion with respect to the current input from the second voltage-current conversion circuit 12 and generates a current output with the polarity reversed. The current output from the second class AB signal generation circuit 14 is supplied to the second current-voltage conversion circuit 16.

第２の電流−電圧変換回路１６は、第２のＡＢ級信号発生回路１４からの出力電流を電圧に変換し電圧出力を発生し、同時に、レベルシフト機能により電圧出力の基準レベルを基準電位から負極性電源−ＶDDにシフトする。 The second current-voltage conversion circuit 16 converts the output current from the second class AB signal generation circuit 14 into a voltage and generates a voltage output. At the same time, the reference level of the voltage output is changed from the reference potential by the level shift function. Shift to negative power supply -VDD.

第２の電流−電圧変換回路１６によりレベルシフトされた電圧出力は、第２の駆動回路１８に与えられる。第２の駆動回路１８のＯＰアンプ１８ａでは、抵抗２ａに現れる電圧を基準にして、抵抗２ａに流れる電流が所定の値になるようにＮチャンネルＦＥＴ２のゲートを制御する。 The voltage output level-shifted by the second current-voltage conversion circuit 16 is supplied to the second drive circuit 18. The OP amplifier 18a of the second drive circuit 18 controls the gate of the N-channel FET 2 so that the current flowing through the resistor 2a becomes a predetermined value with reference to the voltage appearing at the resistor 2a.

これにより、ＮチャンネルＦＥＴ１、２より負荷３に対して所定の定電流出力が供給されることになる。 As a result, a predetermined constant current output is supplied from the N-channel FETs 1 and 2 to the load 3.

従って、このようにすれば、ＮチャンネルＦＥＴ１、２によりプッシュプル回路が構成され、電源正極側にも電源負極側にもソース接地で正負対称であり、同じ特性の高インピーダンス出力となるので、歪が少ない安定した出力を得ることができる。 Therefore, if this is done, a push-pull circuit is formed by the N-channel FETs 1 and 2, and both the power supply positive side and the power supply negative side are symmetrical with respect to the source ground and have a high impedance output with the same characteristics. A stable output with less can be obtained.

また、ＮチャンネルＦＥＴ１、２のみを使用しているので、汎用のＭＯＳ−ＦＥＴを使用することができ、入手の困難さを解決できるとともに、価格的にも安価にできる。 Further, since only the N-channel FETs 1 and 2 are used, a general-purpose MOS-FET can be used, so that the difficulty in obtaining can be solved and the price can be reduced.

さらに、第１および第２のＡＢ級信号発生回路１３、１４を介して第１および第２の駆動回路１７、１８を駆動することにより、クロスオーバ歪の補償と高効率を両立した動作を得られるので、高性能の電力増幅回路を実現することもできる。 Furthermore, by driving the first and second drive circuits 17 and 18 via the first and second class AB signal generation circuits 13 and 14, an operation that achieves both the compensation of the crossover distortion and the high efficiency can be obtained. Therefore, a high-performance power amplifier circuit can be realized.

さらにまた、ＮチャンネルＦＥＴ１、２のいずれもソース接地で、高インピーダンス出力の定電流出力回路を構成しているので、並列接続されたような場合も、回路各々の電流が加算され、総合的に所望の電圧を出力するように動作し、自動的にバランスするような動作を得られる。これにより、大電流の供給を必要とする場合は、上述した電力増幅回路を複数並列運転させることにより、大電流供給用の電力増幅器を容易に実現することができる。 Furthermore, since both N-channel FETs 1 and 2 are grounded at the source and constitute a constant current output circuit with a high impedance output, even when they are connected in parallel, the currents of the respective circuits are added together. It operates to output a desired voltage, and an operation that automatically balances can be obtained. As a result, when a large current supply is required, a power amplifier for supplying a large current can be easily realized by operating a plurality of the power amplifier circuits described above in parallel.

なお、このような電力増幅回路を使用する電力増幅器は、電力増幅回路のインピーダンス出力が高くても低くても、電力増幅器の構成（具体的には帰還の方法）によって、出力を定電圧出力（低インピーダンス）にすることも定電流出力（高インピーダンス）にすることも、あるいは定電圧／定電流を切り替え可能にすることなども可能である。 Note that a power amplifier using such a power amplifier circuit has a constant voltage output (specifically a feedback method) regardless of whether the impedance output of the power amplifier circuit is high or low. (Low impedance), constant current output (high impedance), or switching between constant voltage / constant current is possible.

（第２の実施の形態）
次に、第２の実施の形態を説明する。 (Second Embodiment)
Next, a second embodiment will be described.

図２は、第２の実施の形態にかかる電力増幅回路の概略構成を示している。 FIG. 2 shows a schematic configuration of the power amplifier circuit according to the second embodiment.

図２において、２１，２２は、プッシュプル回路を構成するＮＰＮトランジスタで、これらＮＰＮトランジスタ２１のエミッタは，ＮＰＮトランジスタ２２のコレクタに接続され、この接続点Ｂに負荷２３が接続されている。 In FIG. 2, reference numerals 21 and 22 denote NPN transistors constituting a push-pull circuit. The emitters of these NPN transistors 21 are connected to the collector of the NPN transistor 22, and a load 23 is connected to this connection point B.

ＮＰＮトランジスタ２１のコレクタは、正極性電源＋ＶDDに接続され、ＮＰＮトランジスタ２１のエミッタは、負極性電源−ＶDDに接続されている。 The collector of the NPN transistor 21 is connected to the positive power source + VDD, and the emitter of the NPN transistor 21 is connected to the negative power source -VDD.

一方、２４は信号源で、この信号源２４は、交流信号を入力信号ａとして発生する。信号源２４には、駆動波形生成回路２５が接続されている。この駆動波形生成回路２５は、入力信号ａより正側半波信号ｂと負側半波信号ｃを生成して出力する（Ｂ級動作）。 On the other hand, 24 is a signal source, and this signal source 24 generates an AC signal as an input signal a. A drive waveform generation circuit 25 is connected to the signal source 24. The drive waveform generation circuit 25 generates and outputs a positive half-wave signal b and a negative half-wave signal c from the input signal a (class B operation).

駆動波形生成回路２５には、第１のレベルシフト回路２６と第２のレベルシフト回路２７が接続されている。 A first level shift circuit 26 and a second level shift circuit 27 are connected to the drive waveform generation circuit 25.

第１のレベルシフト回路２６は、正側半波信号ｂの基準レベルを、基準電位から接続点Ｂの電圧にシフトした出力信号ｂ’を発生するようにしている。ここでの基準電位は、第１の実施の形態で説明した通りである。また、第２のレベルシフト回路２７は、負側半波信号ｃの基準レベルを、基準電位から負極性電源−ＶDDにシフトするとともに、位相反転させた出力信号ｃ’を発生するようにしている。 The first level shift circuit 26 generates an output signal b 'in which the reference level of the positive half-wave signal b is shifted from the reference potential to the voltage at the connection point B. The reference potential here is as described in the first embodiment. The second level shift circuit 27 shifts the reference level of the negative half-wave signal c from the reference potential to the negative power source −VDD and generates an output signal c ′ whose phase is inverted. .

第１のレベルシフト回路２６には、第１の駆動回路２８が接続されている。第１の駆動回路２８は、ＮＰＮトランジスタ２１のエミッタに接続され、このＮＰＮトランジスタ２１のエミッタの電圧を基準にして、ベースを制御するようになっており、ＮＰＮトランジスタ２１とともにエミッタ接地出力回路を構成している。 A first drive circuit 28 is connected to the first level shift circuit 26. The first drive circuit 28 is connected to the emitter of the NPN transistor 21, and controls the base with reference to the voltage of the emitter of the NPN transistor 21, and constitutes a grounded emitter output circuit together with the NPN transistor 21. is doing.

第２のレベルシフト回路２７には、第２の駆動回路２９が接続されている。第２の駆動回路２９は、ＮＰＮトランジスタ２２のエミッタに接続され、このＮＰＮトランジスタ２２のエミッタ電圧を基準にして、ベースを制御するようになっており、ＮＰＮトランジスタ２２とともにエミッタ接地出力回路を構成している。 A second drive circuit 29 is connected to the second level shift circuit 27. The second drive circuit 29 is connected to the emitter of the NPN transistor 22 and controls the base with reference to the emitter voltage of the NPN transistor 22, and constitutes a grounded emitter output circuit together with the NPN transistor 22. ing.

このような構成において、信号源２４より入力信号ａが与えられると、駆動波形生成回路２５より正側半波信号ｂと負側半波信号ｃが生成される。駆動波形生成回路２５からの正側半波信号ｂは、第１のレベルシフト回路２６に与えられ、基準レベルを、基準電位から接続点Ｂの電圧にシフトされ、出力信号ｂ’として第１の駆動回路２８に入力される。第１の駆動回路２８は、ＮＰＮトランジスタ２１のエミッタの電圧を基準にして、ベースを制御する。 In such a configuration, when the input signal a is given from the signal source 24, the drive waveform generation circuit 25 generates the positive half-wave signal b and the negative half-wave signal c. The positive half-wave signal b from the drive waveform generation circuit 25 is given to the first level shift circuit 26, the reference level is shifted from the reference potential to the voltage at the connection point B, and the first signal is output as the first output signal b ′. Input to the drive circuit 28. The first drive circuit 28 controls the base with reference to the voltage of the emitter of the NPN transistor 21.

一方、駆動波形生成回路２５からの負側半波信号ｃは、第２のレベルシフト回路２７に与えられ、基準レベルを、基準電位から負極性電源−ＶDDにシフトするとともに位相反転され、出力信号ｃ’として第２の駆動回路２９に入力される。第２の駆動回路２９は、ＮＰＮトランジスタ２２のエミッタの電圧を基準にして、ベースを制御する。 On the other hand, the negative half-wave signal c from the drive waveform generation circuit 25 is supplied to the second level shift circuit 27, and the reference level is shifted from the reference potential to the negative polarity power source -VDD and the phase thereof is inverted. c ′ is input to the second drive circuit 29. The second drive circuit 29 controls the base with reference to the emitter voltage of the NPN transistor 22.

これにより、ＮチャンネルＦＥＴ１、２より負荷３に対して所定の出力が供給されることになる。 As a result, a predetermined output is supplied from the N-channel FETs 1 and 2 to the load 3.

従って、このようにしても、ＮＰＮトランジスタ２１、２２によりプッシュプル回路が構成され、電源正極側にも電源負極側にもエミッタ接地で正負対称であり、同じ特性の高インピーダンス出力となるので、歪が少ない安定した出力を得ることができる。 Accordingly, even in this case, a push-pull circuit is constituted by the NPN transistors 21 and 22, and both the power supply positive side and the power supply negative side are symmetric with respect to the emitter grounding and have a high impedance output with the same characteristics. A stable output with less can be obtained.

また、ＮＰＮトランジスタ２１、２２のみを使用しているので、入手の困難さを解決できるとともに、価格的にも安価にできる。 In addition, since only the NPN transistors 21 and 22 are used, it is possible to solve the difficulty of acquisition and to reduce the price.

さらに、ＮＰＮトランジスタ２１、２２のいずれもエミッタ接地で、高インピーダンス出力となっているので、大電流の供給を必要とする場合は、上述した電力増幅回路を複数並列運転させることにより、大電流供給用の電力増幅器を容易に実現することができる。 Further, since both NPN transistors 21 and 22 are grounded and have a high impedance output, when a large current needs to be supplied, a large current is supplied by operating a plurality of the power amplifier circuits described above in parallel. Therefore, a power amplifier can be easily realized.

なお、第２の実施の形態にも、第１の実施の形態で述べたＡＢ級信号発生回路を適用することができる。このようにすれば、クロスオーバ歪の補償と高効率を両立した動作を得られるので、高性能の電力増幅回路を実現できる。 Note that the class AB signal generation circuit described in the first embodiment can also be applied to the second embodiment. In this way, it is possible to obtain an operation that achieves both high-efficiency compensation and crossover distortion compensation, thereby realizing a high-performance power amplifier circuit.

また、第２の実施の形態では、プッシュプル回路を構成するＮＰＮトランジスタ２１，２２について述べたが、これらＮＰＮトランジスタ２１，２２に代えてＮチャンネルＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を用いた場合も、上述したのと同様な効果を得ることができる。ＩＧＢＴは、等価的にＭＯＳ−ＦＥＴとバイポーラトランジスタを組み合わせて１チップとなった素子で、ＭＯＳ−ＦＥＴの高速スイッチング性、低駆動電力性と、バイポーラトランジスタの低抵抗といった特徴を合わせ持っている。そして、このようなＮチャンネルＩＧＢＴは、図２に示すＮＰＮトランジスタ２１，２２と置き換えるだけで、第２の実施の形態と全く同じ動作を得ることができる。ここでは、図２を援用して、詳細な説明は省略する。 In the second embodiment, the NPN transistors 21 and 22 constituting the push-pull circuit are described. However, an N-channel IGBT (insulated gate bipolar transistor) may be used in place of the NPN transistors 21 and 22. The same effects as described above can be obtained. An IGBT is an element that is equivalently combined into one chip by combining a MOS-FET and a bipolar transistor, and has characteristics such as high-speed switching performance and low driving power of the MOS-FET and low resistance of the bipolar transistor. Such an N-channel IGBT can obtain exactly the same operation as that of the second embodiment by simply replacing the NPN transistors 21 and 22 shown in FIG. Here, the detailed description is omitted with the aid of FIG.

その他、本発明は、上記実施の形態に限定されるものでなく、実施段階では、その要旨を変更しない範囲で種々変形することが可能である。 In addition, this invention is not limited to the said embodiment, In the implementation stage, it can change variously in the range which does not change the summary.

さらに、上記実施の形態には、種々の段階の発明が含まれており、開示されている複数の構成要件における適宜な組み合わせにより種々の発明が抽出できる。例えば、実施の形態に示されている全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題を解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出できる。 Furthermore, the above embodiments include inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. For example, even if some constituent requirements are deleted from all the constituent requirements shown in the embodiment, the problem described in the column of the problem to be solved by the invention can be solved, and is described in the column of the effect of the invention. If the above effect is obtained, a configuration from which this configuration requirement is deleted can be extracted as an invention.

本発明の第１の実施の形態にかかる電力増幅回路の概略構成を示す図。The figure which shows schematic structure of the power amplifier circuit concerning the 1st Embodiment of this invention. 本発明の第２の実施の形態にかかる電力増幅回路の概略構成を示す図。The figure which shows schematic structure of the power amplifier circuit concerning the 2nd Embodiment of this invention. 従来の電力増幅回路の一例の概略構成を示す図。The figure which shows schematic structure of an example of the conventional power amplifier circuit.

Explanation of symbols

１，２…ＮチャンネルＦＥＴ
１ａ、２ａ…抵抗、３…負荷
４、５…電流源、
６、７…ＰＮＰトランジスタ
８、９，１０…抵抗、
１１…第１の電圧−電流変換回路
１２…第２の電圧−電流変換回路
１３…第１のＡＢ級信号発生回路
１４…第２のＡＢ級信号発生回路
１５…第１の電流−電圧変換回路
１５ａ…ＯＰアンプ、１５ｂ…抵抗
１６…第２の電流−電圧変換回路
１６ａ…ＯＰアンプ、１６ｂ…抵抗
１７…第１の駆動回路、１７ａ…ＯＰアンプ
１８…第２の駆動回路、１８ａ…ＯＰアンプ
１９…信号源、２１、２２…ＮＰＮトランジスタ
２３…負荷、２４…信号源
２５…駆動波形生成回路
２６…第１のレベルシフト回路
２７…第２のレベルシフト回路
２８…第１の駆動回路
２９…第２の駆動回路 1,2 ... N-channel FET
1a, 2a ... resistor, 3 ... load 4, 5 ... current source,
6, 7 ... PNP transistor 8, 9, 10 ... resistance,
DESCRIPTION OF SYMBOLS 11 ... 1st voltage-current conversion circuit 12 ... 2nd voltage-current conversion circuit 13 ... 1st class AB signal generation circuit 14 ... 2nd class AB signal generation circuit 15 ... 1st current-voltage conversion circuit DESCRIPTION OF SYMBOLS 15a ... OP amplifier, 15b ... Resistor 16 ... 2nd current-voltage conversion circuit 16a ... OP amplifier, 16b ... Resistor 17 ... 1st drive circuit, 17a ... OP amplifier 18 ... 2nd drive circuit, 18a ... OP amplifier DESCRIPTION OF SYMBOLS 19 ... Signal source 21, 22 ... NPN transistor 23 ... Load, 24 ... Signal source 25 ... Drive waveform generation circuit 26 ... First level shift circuit 27 ... Second level shift circuit 28 ... First drive circuit 29 ... Second drive circuit

Claims

The source of the first N-channel FET and the drain of the second N-channel FET are connected in common, a load is connected to this connection point, the power supply positive electrode is connected to the drain of the first N-channel FET, and the second N-channel FET An amplifier circuit having a power source negative electrode connected to the source of
First driving means for controlling a gate of the first N-channel FET with reference to an output to a load at a connection point between a source of the first N-channel FET and a drain of the second N-channel FET;
Second driving means for controlling the gate of the second N-channel FET with reference to the power supply negative electrode;
A power amplifying circuit comprising:

The emitter of the first NPN transistor and the collector of the second NPN transistor are connected in common, a load is connected to this connection point, the power supply positive electrode is connected to the collector of the first NPN transistor, and the power supply is connected to the emitter of the second NPN transistor. An amplification circuit formed by connecting a negative electrode,
First driving means for controlling a base of the first NPN transistor based on an output to a load at a connection point between a source of the first NPN transistor and a collector of the second NPN transistor;
Second driving means for controlling a base of the second NPN transistor with respect to the power source negative electrode;
A power amplifying circuit comprising:

The emitter of the first N-channel IGBT and the collector of the second N-channel IGBT are connected in common, a load is connected to this connection point, the power supply positive electrode is connected to the collector of the first N-channel IGBT, and the second N-channel IGBT is connected. An amplifier circuit having a power supply negative electrode connected to the emitter of
First driving means for controlling a gate of the first N-channel IGBT with reference to an output to a load at a connection point between an emitter of the first N-channel IGBT and a collector of the second N-channel IGBT;
Second driving means for controlling the gate of the second N-channel IGBT with respect to the power supply negative electrode;
A power amplifying circuit comprising:

Further, crossover distortion suppression means for suppressing crossover distortion is provided, and the first and second drive means control the gate or base by applying the output of the crossover distortion suppression means. The power amplifier circuit according to claim 1.

5. A power amplifier to which the power amplifier circuit according to claim 1 is applied.