JP2006120801A

JP2006120801A - Semiconductor device and manufacturing method therefor

Info

Publication number: JP2006120801A
Application number: JP2004306113A
Authority: JP
Inventors: Shuichi Oda; 秀一尾田; Tomohiro Yamashita; 朋弘山下; Takeshi Hayashi; 岳林
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-10-20
Filing date: 2004-10-20
Publication date: 2006-05-11

Abstract

<P>PROBLEM TO BE SOLVED: To provide a reliable semiconductor device in which the diffusion of boron from a source/drain extension to a gate insulator is restricted, and to provide a manufacturing method therefor. <P>SOLUTION: The semiconductor device comprises a semiconductor substrate, pairs of source/drain extensions that are each formed on the upper layer of the semiconductor substrate at a given interval, gate insulators that are each formed at a region between the pair of source/drain extensions to have a region which overlaps the source/drain extension, and gate electrodes formed on the gate insulators. Only the regions of the gate insulators corresponding to the regions where the gate electrode and the source/drain extension overlaps each other are nitrogen-introduced regions where nitrogen is introduced. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体装置及びその製造方法に関し、特に、ゲート絶縁膜の一部に窒素を導入した半導体装置及びその製造方法に関するものである。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device in which nitrogen is introduced into a part of a gate insulating film and a manufacturing method thereof.

半導体装置は近年、高集積化が進み、１チップに多くの素子が搭載されている。これらの素子の大部分が電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Silicon Field Effect Transistor）である。ＭＯＳＦＥＴは、電子が流れるｎＭＯＳＦＥＴ（negative ＭＯＳＦＥＴ）と、正孔が流れるｐ（positive ＭＯＳＦＥＴ）とがあり、これらの極性の異なるトランジスタの組み合わせで回路が構成される。微細化が進んだＭＯＳＦＥＴの構造の特徴としては、浅い接合で且つ低抵抗のソース・ドレインエクステンション（ＳＤＥ：Source/Drain Extension）構造と、ソース・ドレイン拡散層を低抵抗化するために拡散層上にコバルトなどの高融点金属とのシリコン化合物、いわゆるシリサイドを配置した構造を有する。 In recent years, semiconductor devices have been highly integrated and many elements are mounted on one chip. Most of these elements are field effect transistors (MOSFETs). MOSFETs include nMOSFETs (electron MOSFETs) through which electrons flow and ps (positive MOSFETs) through which holes flow, and a circuit is configured by a combination of transistors having different polarities. The miniaturized MOSFET structure is characterized by a shallow junction and low resistance source / drain extension (SDE) structure, and on the diffusion layer to reduce the resistance of the source / drain diffusion layer. And a silicon compound with a refractory metal such as cobalt, so-called silicide.

このような半導体装置においては、一般的に基板としてシリコン基板が用いられ、ゲート絶縁膜としてシリコン酸化膜（ＳｉＯ₂）が用いられている。このシリコン酸化膜は、絶縁性や信頼性に優れた膜であり、シリコン半導体ではゲート絶縁膜として広く使用されている。しかしながら、この絶縁膜のボロンが入ると準位が形成され、漏れ電流が多くなることや電気伝導をつかさどる電子や正孔が準位に捕獲されて絶縁膜の信頼性が低下することが知られている。さらに絶縁膜の薄膜化が進みにつれてこれらに影響が顕著化してくる。 In such a semiconductor device, a silicon substrate is generally used as a substrate, and a silicon oxide film (SiO ₂ ) is used as a gate insulating film. This silicon oxide film is a film having excellent insulating properties and reliability, and is widely used as a gate insulating film in silicon semiconductors. However, it is known that when boron enters this insulating film, a level is formed, leakage current increases, and electrons and holes that control electrical conduction are trapped in the level, reducing the reliability of the insulating film. ing. Further, as the insulating film becomes thinner, the influence becomes more prominent.

従来、ソースドレイン注入のボロンがゲート電極にも注入されるためにゲート電極からのボロンの絶縁膜への拡散を抑制する必要があった。窒素はボロンよりも質量が軽く早く拡散するために、ボロンの拡散を抑制する。このため、ゲートからのボロンの拡散を抑制するためにゲート絶縁膜にアニールなどにより窒素が導入されている。窒素は、シリコン基板と酸化膜絶縁膜界面で界面準位の増加や、窒素が正の電荷の固定電化となり、移動度の劣化などデバイスの特性劣化を引き起こすために、絶縁膜のゲート側の窒素濃度を高くし、界面ほど少なくなるように窒素が分布している。このような絶縁膜の品質の改善を行う為の技術としては、たとえばゲート絶縁膜の両端部に窒素を含む窒素含有領域が設けられ、また、ゲート絶縁膜はその膜厚が均一に形成された半導体装置が提案されている（たとえば特許文献１参照）。 Conventionally, since boron for source / drain injection is also injected into the gate electrode, it has been necessary to suppress diffusion of boron from the gate electrode into the insulating film. Nitrogen has a lighter mass and diffuses faster than boron, thus suppressing the diffusion of boron. For this reason, nitrogen is introduced into the gate insulating film by annealing or the like in order to suppress the diffusion of boron from the gate. Nitrogen increases the interface state at the interface between the silicon substrate and the oxide insulating film, and the nitrogen becomes a fixed charge of positive charge, causing deterioration of device characteristics such as mobility. Nitrogen is distributed so as to increase the concentration and decrease at the interface. As a technique for improving the quality of such an insulating film, for example, a nitrogen-containing region containing nitrogen is provided at both ends of the gate insulating film, and the gate insulating film has a uniform thickness. A semiconductor device has been proposed (see, for example, Patent Document 1).

特開平９−３１２３９３号公報JP-A-9-31393

しかしながら、微細化の進展に伴い、ソース・ドレインエクステンションは浅くなり、また抵抗値を下げる必要性から、ソース・ドレイン濃度とほぼ同等にまで高濃度となっている。この結果、ソース・ドレインエクステンション部分のゲート電極とのオーバーラップ領域で該ソース・ドレインエクステンション部分のボロンが窒素濃度の低い絶縁膜界面に拡散するようになり、ゲート絶縁膜の劣化を引き起こしてしまう。 However, with the progress of miniaturization, the source / drain extension becomes shallower and the concentration is increased to almost the same as the source / drain concentration because of the necessity of lowering the resistance value. As a result, boron in the source / drain extension portion diffuses to the interface of the insulating film having a low nitrogen concentration in the overlap region with the gate electrode in the source / drain extension portion, thereby causing deterioration of the gate insulating film.

そして、ゲート絶縁膜における窒素導入領域が小さすぎる場合には、リーク電流が増大してしまい半導体装置の信頼性が低下してしまうという問題が生じる。一方、ゲート絶縁膜における窒素導入領域が大きすぎる場合には、ＮＢＴＩ（negative bias temperature instability）の劣化や固定電荷によるしきい値変動を生じてしまうという問題が生じる。 And when the nitrogen introduction area | region in a gate insulating film is too small, a leak current will increase and the problem that the reliability of a semiconductor device will fall arises. On the other hand, when the nitrogen introduction region in the gate insulating film is too large, there arises a problem that a negative bias temperature instability (NBTI) is deteriorated and a threshold fluctuation is caused by a fixed charge.

本発明は、上記に鑑みてなされたものであって、ソースドレインエクステンションからゲート絶縁膜へのボロンの拡散が抑制された信頼性の高い半導体装置およびその製造方法を得ることを目的とする。 The present invention has been made in view of the above, and an object of the present invention is to obtain a highly reliable semiconductor device in which diffusion of boron from a source / drain extension to a gate insulating film is suppressed and a method for manufacturing the same.

上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置は、半導体基板と、半導体基板の上層部に所定の間隔で形成された一対のソースドレインエクステンションと、半導体基板上の一対のソースドレインエクステンションに挟まれた領域にソースドレインエクステンションとオーバーラップする領域を有して形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、を備え、ゲート絶縁膜は、ゲート電極とソースドレインエクステンションとのオーバーラップ領域に対応する領域のみが、窒素が導入された窒素導入領域とされていることを特徴とする。 In order to solve the above-described problems and achieve the object, a semiconductor device according to the present invention includes a semiconductor substrate, a pair of source / drain extensions formed at a predetermined interval in an upper layer portion of the semiconductor substrate, and a semiconductor substrate. A gate insulating film formed to have a region overlapping with the source / drain extension in a region sandwiched between the pair of source / drain extensions, and a gate electrode formed on the gate insulating film. Only the region corresponding to the overlap region between the gate electrode and the source / drain extension is a nitrogen introduction region into which nitrogen is introduced.

この発明によれば、ゲート絶縁膜に所定の濃度で窒素が導入された窒素導入領域を有している。これにより、ソースドレインエクステンションに高濃度で含有されるボロンのゲート絶縁膜への拡散が抑制され、ボロンによるゲート絶縁膜中の浅い準位の形成が生じない。そして、この発明によれば、ゲート絶縁膜における窒素導入領域が、ソースドレインエクステンションとゲート電極とのオーバーラップ領域と対応する領域に限定されている。これにより、窒素導入領域に起因したリーク電流の増大やＮＢＴＩ（negative bias temperature instability）の劣化、固定電荷によるしきい値変動が防止される。 According to the present invention, the gate insulating film has the nitrogen introduction region into which nitrogen is introduced at a predetermined concentration. Thereby, the diffusion of boron contained in the source / drain extension at a high concentration into the gate insulating film is suppressed, and formation of a shallow level in the gate insulating film due to boron does not occur. According to the present invention, the nitrogen introduction region in the gate insulating film is limited to a region corresponding to the overlap region between the source / drain extension and the gate electrode. This prevents an increase in leakage current due to the nitrogen introduction region, deterioration of NBTI (negative bias temperature instability), and threshold fluctuation due to fixed charges.

この発明によれば、ゲート絶縁膜における窒素導入領域の最適形成領域を設定することにより、ソースドレインエクステンションからゲート絶縁膜へのボロンの拡散が抑制された信頼性の高い半導体装置を得ることができる、という効果を奏する。 According to the present invention, it is possible to obtain a highly reliable semiconductor device in which boron diffusion from the source / drain extension to the gate insulating film is suppressed by setting the optimal formation region of the nitrogen introduction region in the gate insulating film. , Has the effect.

以下に、本発明にかかる半導体装置およびその製造方法の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。 Embodiments of a semiconductor device and a manufacturing method thereof according to the present invention will be described below in detail with reference to the drawings. In addition, this invention is not limited to the following description, In the range which does not deviate from the summary of this invention, it can change suitably.

実施の形態１．
図１−１は、本発明の実施の形態１にかかる半導体装置の構造を模式的に示す断面図である。また、図１−２は、図１−１におけるゲート電極７１の周辺部を拡大して示す断面図である。図１−１に示すように、半導体基板１であるシリコン基板は、Ｎ型ウエル１１とＰ型ウエル１２を有し、Ｎ型ウエル１１はＮ型素子分離拡散層２１、Ｐ型ウエル１２はＰ型素子分離拡散層２２によりそれぞれ分離されている。 Embodiment 1 FIG.
FIG. 1-1 is a cross-sectional view schematically showing the structure of the semiconductor device according to the first embodiment of the present invention. FIG. 1-2 is an enlarged cross-sectional view of the periphery of the gate electrode 71 in FIG. 1-1. As shown in FIG. 1A, the silicon substrate which is the semiconductor substrate 1 has an N-type well 11 and a P-type well 12. The N-type well 11 is an N-type element isolation diffusion layer 21, and the P-type well 12 is P. Each is separated by a mold element isolation diffusion layer 22.

Ｎ型ウエル１１の上層であって半導体基板１の表層には、各素子を分離するための素子分離２と、素子分離２間の領域であって素子が形成される能動領域に互いに距離を隔ててＰ型ソース・ドレイン拡散層５１が形成される。同様に、Ｐ型ウエル１２の上層であって半導体基板１の表層には、各素子を分離するための素子分離２と、素子分離２間の領域であって素子が形成される能動領域に互いに距離を隔ててＮ型ソース・ドレイン拡散層５２が形成される。 The upper layer of the N-type well 11 and the surface layer of the semiconductor substrate 1 are separated from each other by an element isolation 2 for isolating the elements and an active region between the element isolations 2 where the elements are formed. Thus, the P-type source / drain diffusion layer 51 is formed. Similarly, in the upper layer of the P-type well 12 and on the surface layer of the semiconductor substrate 1, element isolation 2 for isolating each element and an active region between the element isolations 2 where the elements are formed are mutually connected. N-type source / drain diffusion layers 52 are formed at a distance.

Ｐ型ソース・ドレイン拡散層５１上には互いに距離を隔ててソース・ドレインエクステンション（Source/Drain Extension：ＳＤＥ）層３１が形成され、その端部の周囲には不純物層４１が配置されている。同様に、Ｎ型ソース・ドレイン拡散層５２上には互いに距離を隔ててソース・ドレインエクステンション（ＳＤＥ）層３２が形成され、その端部の周囲には不純物層４２が配置されている。また、ＳＤＥ層３１上には互いに距離を隔ててコバルトをシリサイド化したシリサイド層１０１ａが形成され、ＳＤＥ層３２上には互いに距離を隔ててコバルトをシリサイド化したシリサイド層１０２ａが形成される。 A source / drain extension (Source / Drain Extension: SDE) layer 31 is formed on the P-type source / drain diffusion layer 51 at a distance from each other, and an impurity layer 41 is disposed around the end portion thereof. Similarly, a source / drain extension (SDE) layer 32 is formed on the N-type source / drain diffusion layer 52 at a distance from each other, and an impurity layer 42 is disposed around the end of the source / drain extension (SDE) layer 32. Further, a silicide layer 101 a in which cobalt is silicided at a distance from each other is formed on the SDE layer 31, and a silicide layer 102 a in which cobalt is silicided at a distance from each other is formed on the SDE layer 32.

そして、半導体基板１上のシリサイド層１０１ａに挟まれた領域には、図１−２に示すように半導体基板１側から酸化膜からなるゲート絶縁膜６１、ゲート電極７１及びシリサイド層１０１ｂがこの順で積層された積層構造を有するゲート構造７５が形成されている。ここで、ゲート絶縁膜６１の端部であって、ＳＤＥ層３１とゲート電極７１とがオーバーラップする領域は、所定の濃度で窒素が導入された窒素導入ゲート絶縁膜６１ａとされている。ここで、窒素導入ゲート絶縁膜６１ａにおいては、窒素濃度の分布が半導体基板１との界面側の窒素濃度が低く、ゲート電極７１側の窒素濃度が高い分布とされている。また、窒素導入ゲート絶縁膜６１ａ、ゲート電極７１およびシリサイド層１０１ｂの側壁には、酸化膜８１と窒化膜９１の２層からなるゲートサイドウォールスペーサ９５が形成されている。 In the region sandwiched between the silicide layers 101a on the semiconductor substrate 1, as shown in FIG. 1-2, the gate insulating film 61, the gate electrode 71, and the silicide layer 101b made of an oxide film are arranged in this order from the semiconductor substrate 1 side. Thus, a gate structure 75 having a stacked structure is formed. Here, a region where the SDE layer 31 and the gate electrode 71 overlap at the end of the gate insulating film 61 is a nitrogen-introduced gate insulating film 61a into which nitrogen is introduced at a predetermined concentration. Here, in the nitrogen-introduced gate insulating film 61a, the nitrogen concentration distribution is such that the nitrogen concentration on the interface side with the semiconductor substrate 1 is low and the nitrogen concentration on the gate electrode 71 side is high. Further, gate sidewall spacers 95 including two layers of an oxide film 81 and a nitride film 91 are formed on the sidewalls of the nitrogen-introduced gate insulating film 61a, the gate electrode 71, and the silicide layer 101b.

同様に、半導体基板１上のシリサイド層１０２ａに挟まれた領域には、図１−２に示すように半導体基板１側から酸化膜からなるゲート絶縁膜６２、ゲート電極７２及びシリサイド層１０２ｂがこの順で積層された積層構造を有するゲート構造７６が形成されている。ここで、ゲート絶縁膜６２の端部であって、ＳＤＥ層３２とゲート電極７２とがオーバーラップする領域は、所定の濃度で窒素が導入された窒素導入ゲート絶縁膜６２ａとされている。ここで、窒素導入ゲート絶縁膜６２ａにおいては、窒素濃度の分布が半導体基板１との界面側の窒素濃度が低く、ゲート電極７２側の窒素濃度が高い分布とされている。また、窒素導入ゲート絶縁膜６２ａ、ゲート電極７２およびシリサイド層１０２ｂの側壁には、酸化膜８２と窒化膜９２の２層からなるゲートサイドウォールスペーサ９６が形成されている。 Similarly, in the region sandwiched between the silicide layers 102a on the semiconductor substrate 1, as shown in FIG. 1-2, the gate insulating film 62, the gate electrode 72, and the silicide layer 102b made of an oxide film are formed from the semiconductor substrate 1 side. A gate structure 76 having a laminated structure laminated in order is formed. Here, a region where the SDE layer 32 and the gate electrode 72 overlap at the end of the gate insulating film 62 is a nitrogen-introduced gate insulating film 62a into which nitrogen is introduced at a predetermined concentration. Here, in the nitrogen-introduced gate insulating film 62a, the nitrogen concentration distribution is such that the nitrogen concentration on the interface side with the semiconductor substrate 1 is low and the nitrogen concentration on the gate electrode 72 side is high. A gate sidewall spacer 96 composed of two layers of an oxide film 82 and a nitride film 92 is formed on the sidewalls of the nitrogen-introduced gate insulating film 62a, the gate electrode 72, and the silicide layer 102b.

半導体基板１上にはゲート構造７５、７６および素子分離２を覆う層間絶縁膜１１０が形成されている。そして、層間絶縁膜１１０には、導電性材料からなり層間絶縁膜１１０の上面からシリサイド層１０１ａ、１０２ａまで達してＰ型ソース・ドレイン拡散層５１およびＮ型ソース・ドレイン拡散層５２に導通するコンタクト１２０が形成され、さらに該層間絶縁膜１１０上にはコンタクト１２０と導通する配線層１３０が形成されている。 An interlayer insulating film 110 is formed on the semiconductor substrate 1 to cover the gate structures 75 and 76 and the element isolation 2. The interlayer insulating film 110 is made of a conductive material and reaches the silicide layers 101 a and 102 a from the upper surface of the interlayer insulating film 110 and is electrically connected to the P-type source / drain diffusion layer 51 and the N-type source / drain diffusion layer 52. 120 is formed, and a wiring layer 130 that is electrically connected to the contact 120 is formed on the interlayer insulating film 110.

以上のように構成された本発明にかかる半導体装置においては、ゲート絶縁膜６１の端部であって、ＳＤＥ層３１とゲート電極７１とがオーバーラップする領域が、所定の濃度で窒素が導入された窒素導入ゲート絶縁膜６１ａとされている。このように、ＳＤＥ層３１とゲート電極７１とがオーバーラップする領域に合わせてゲート絶縁膜に窒素分布させることにより、ＳＤＥ層３１に高濃度で含有されるボロンのゲート絶縁膜６１への拡散を効果的に抑制することができる。これにより、ボロンによる絶縁膜中の浅い準位の形成を確実に無くすことができる。そしてトラップアシストによるゲートリークの低減やゲート酸化膜耐圧評価（ＴＤＤＢ）などの信頼性を効果的に改善することができる。また、ゲート絶縁膜におけるゲート電極７１下部のＰ型ソース・ドレイン拡散層５１間の領域、いわゆるチャネル領域に対応する領域（ゲート絶縁膜６１）およびその基板との界面には窒素を含有しないため、半導体装置の電気特性にはほとんど影響がない。 In the semiconductor device according to the present invention configured as described above, nitrogen is introduced into the end region of the gate insulating film 61 where the SDE layer 31 and the gate electrode 71 overlap with a predetermined concentration. The nitrogen introduction gate insulating film 61a is formed. In this way, by distributing nitrogen in the gate insulating film in accordance with the region where the SDE layer 31 and the gate electrode 71 overlap, diffusion of boron contained in the SDE layer 31 at a high concentration into the gate insulating film 61 is prevented. It can be effectively suppressed. Thereby, formation of a shallow level in the insulating film due to boron can be surely eliminated. Further, reliability such as gate leakage reduction by gate assist and gate oxide breakdown voltage evaluation (TDDB) can be effectively improved. In addition, the region between the P-type source / drain diffusion layers 51 below the gate electrode 71 in the gate insulating film, the region corresponding to the so-called channel region (gate insulating film 61), and the interface with the substrate do not contain nitrogen. There is almost no influence on the electrical characteristics of the semiconductor device.

ここで、ゲート絶縁膜における窒素導入領域がＳＤＥ層３１とゲート電極７１とがオーバーラップする領域に対して小さい場合には、リーク電流が増大してしまい半導体装置の信頼性が低下してしまう。一方、ゲート絶縁膜における窒素導入領域がＳＤＥ層３１とゲート電極７１とがオーバーラップする領域に対して大きい場合には、ＮＢＴＩ（negative bias temperature instability）の劣化や固定電荷によるしきい値変動を生じてしまう。したがって、ＳＤＥ層３１とゲート電極７１とがオーバーラップする領域に合わせてゲート絶縁膜に窒素分布させることにより、上述した効果を確実に得ることができる。 Here, when the nitrogen introduction region in the gate insulating film is smaller than the region where the SDE layer 31 and the gate electrode 71 overlap, the leakage current increases and the reliability of the semiconductor device decreases. On the other hand, when the nitrogen introduction region in the gate insulating film is larger than the region where the SDE layer 31 and the gate electrode 71 overlap, deterioration of NBTI (negative bias temperature instability) and threshold fluctuation due to fixed charge occur. End up. Therefore, by distributing nitrogen in the gate insulating film in accordance with the region where the SDE layer 31 and the gate electrode 71 overlap, the above-described effect can be reliably obtained.

同様に、ゲート絶縁膜６２の端部であって、ＳＤＥ層３２とゲート電極７２とがオーバーラップする領域は、所定の濃度で窒素が導入された窒素導入ゲート絶縁膜６２ａとされている。このように、ＳＤＥ層３２とゲート電極７２とがオーバーラップする領域に合わせてゲート絶縁膜に窒素分布させることにより、ＳＤＥ層３２に高濃度で含有されるボロンのゲート絶縁膜６２への拡散を効果的に抑制することができる。そして、ゲート絶縁膜におけるゲート電極７２下部のＰ型ソース・ドレイン拡散層５２間の領域、いわゆるチャネル領域に対応する領域（ゲート絶縁膜６２）およびその基板との界面には窒素を含有しないため、半導体装置の電気特性にはほとんど影響がない。 Similarly, a region where the SDE layer 32 and the gate electrode 72 overlap at the end of the gate insulating film 62 is a nitrogen-introduced gate insulating film 62a into which nitrogen is introduced at a predetermined concentration. In this way, by distributing nitrogen in the gate insulating film in accordance with the region where the SDE layer 32 and the gate electrode 72 overlap, diffusion of boron contained in the SDE layer 32 at a high concentration into the gate insulating film 62 is prevented. It can be effectively suppressed. Since the region between the P-type source / drain diffusion layers 52 under the gate electrode 72 in the gate insulating film, the region corresponding to the so-called channel region (gate insulating film 62), and the interface with the substrate do not contain nitrogen, There is almost no influence on the electrical characteristics of the semiconductor device.

したがって、この半導体装置においては、微細化が進んだＭＯＳＦＥＴにおいて、ＳＤＥ層からゲート絶縁膜へのボロンの拡散が抑制された信頼性の高い、また電気特性に優れた高品質の半導体装置が実現されている。 Therefore, in this semiconductor device, a high-quality semiconductor device with high reliability and excellent electrical characteristics in which diffusion of boron from the SDE layer to the gate insulating film is suppressed is realized in the MOSFET which has been miniaturized. ing.

つぎに、図１−１および図１−２に示す本実施の形態にかかる半導体装置の製造方法について図面を参照しながら説明する。図１−３〜図１−２６は本実施の形態にかかる半導体装置の製造工程を説明する断面図である。まず、半導体基板１を準備し、半導体記憶素子を分離するための素子分離２をＬＯＣＯＳ（Local Oxidation of Silicon）法などの公知の方法で図１−３に示すように該半導体基板１上に選択的に形成する。その後、熱酸化法により、図１−３に示すように半導体基板１上に酸化膜３を形成する。 Next, a method for manufacturing the semiconductor device according to the present embodiment shown in FIGS. 1-1 and 1-2 will be described with reference to the drawings. FIGS. 1-3 to 1-26 are cross-sectional views illustrating the manufacturing steps of the semiconductor device according to the present embodiment. First, a semiconductor substrate 1 is prepared, and element isolation 2 for isolating a semiconductor memory element is selected on the semiconductor substrate 1 by a known method such as a LOCOS (Local Oxidation of Silicon) method as shown in FIG. Form. Thereafter, an oxide film 3 is formed on the semiconductor substrate 1 by thermal oxidation as shown in FIG.

つぎに、図１−４に示すように写真製版によりｎＭＯＳＦＥＴの形成領域を開口したフォトレジスト２００を形成し、該フォトレジスト２００をマスクとしてＮ型ウエル形成用の不純物、しきい値調整用の不純物および素子分離拡散層形成用の不純物のイオン注入を行い、図１−５に示すようにＮ型ウエル１１およびＮ型素子分離拡散層２１を形成する。つづいて、フォトレジスト２００を除去後、図１−６に示すように写真製版によりｐＭＯＳＦＥＴの形成領域を開口したフォトレジスト２０２を形成し、該フォトレジスト２０２をマスクとしてＰ型ウエル形成用の不純物、しきい値調整用の不純物および素子分離拡散層形成用の不純物のイオン注入を行い、図１−７に示すようにＰ型ウエル１２およびＰ型素子分離拡散層２２を形成する。 Next, as shown in FIG. 1-4, a photoresist 200 having an nMOSFET formation region opened is formed by photolithography, and an N-type well forming impurity and a threshold adjusting impurity are formed using the photoresist 200 as a mask. Then, ion implantation of impurities for forming an element isolation diffusion layer is performed to form an N-type well 11 and an N-type element isolation diffusion layer 21 as shown in FIG. 1-5. Subsequently, after removing the photoresist 200, as shown in FIG. 1-6, a photoresist 202 having a pMOSFET formation region opened is formed by photolithography, and impurities for forming a P-type well are formed using the photoresist 202 as a mask. Ions of the impurity for adjusting the threshold and the impurity for forming the element isolation diffusion layer are implanted to form the P type well 12 and the P type element isolation diffusion layer 22 as shown in FIG. 1-7.

つぎに、図１−８に示すようにゲート絶縁膜となる膜厚が３．０ｎｍ以下の酸化膜６０をウエット酸化などにより改めて半導体基板１の表面に形成する。そして、図１−９に示すように酸化膜６０および素子分離２上にたとえば多結晶シリコンをＣＶＤにより堆積して多結晶シリコン膜７０を形成する。さらに写真製版により図１−１０に示すようにゲート電極形成部のみを残したフォトレジスト２０４を該多結晶シリコン膜７０上に形成し、該フォトレジスト２０４をマスクとして多結晶シリコン膜７０および酸化膜６０の異方性エッチングを行い、図１−１１に示すようにゲート電極７１、７２およびゲート絶縁膜６１、６２を形成する。 Next, as shown in FIGS. 1-8, an oxide film 60 having a thickness of 3.0 nm or less to be a gate insulating film is formed again on the surface of the semiconductor substrate 1 by wet oxidation or the like. Then, for example, polycrystalline silicon is deposited on the oxide film 60 and the element isolation 2 by CVD as shown in FIG. 1-9 to form a polycrystalline silicon film 70. Further, as shown in FIG. 1-10, a photoresist 204 is formed on the polycrystalline silicon film 70 by photoengraving, and the polycrystalline silicon film 70 and the oxide film are formed using the photoresist 204 as a mask. 60, anisotropic etching is performed to form gate electrodes 71 and 72 and gate insulating films 61 and 62 as shown in FIG.

そして、フォトレジスト２０４を除去した後、アンモニア１００％のアンモニア環境下において略８００℃の温度でアンモニアアニール処理を行ってゲート絶縁膜６１、６２に窒素を導入し、図１−１２に示すようにゲート絶縁膜６１、６２の側壁部近傍に窒素導入を行い、ゲート絶縁膜６１、６２の側壁部近傍に窒素導入ゲート絶縁膜６１ａ、６２ａを形成する。ゲート電極７１、７２を形成後にアンモニアアニール処理を行うことにより、窒素導入ゲート絶縁膜６１ａにおける窒素濃度の分布を、半導体基板１との界面側の窒素濃度が低く、ゲート電極７１側の窒素濃度が高い分布とすることが可能である。ここで、アンモニアアニールの処理時間は、ＳＤＥ層３１、３２とゲート電極７１、７２とがオーバーラップする領域と、ゲート絶縁膜６１、６２の窒素導入領域が一致するように調整する。たとえば、ゲート絶縁膜６１、６２において窒素密度が１０Ｅ１８／ｃｍ³以上になる領域が１０ｎｍ程度の長さになるように、２分に設定して行う。なお、ゲート絶縁膜６１、６２の側壁部近傍に対する窒素導入は、アンモニアアニールに限らず、たとえばＮＯアニールやプラズマを用いた窒化などによっても行うことができる。 Then, after removing the photoresist 204, an ammonia annealing process is performed at a temperature of about 800 ° C. in an ammonia environment of 100% ammonia to introduce nitrogen into the gate insulating films 61 and 62, as shown in FIG. 1-12. Nitrogen is introduced near the side walls of the gate insulating films 61 and 62, and nitrogen introduced gate insulating films 61a and 62a are formed near the side walls of the gate insulating films 61 and 62. By performing ammonia annealing after forming the gate electrodes 71 and 72, the nitrogen concentration distribution in the nitrogen-introduced gate insulating film 61a is such that the nitrogen concentration on the interface side with the semiconductor substrate 1 is low and the nitrogen concentration on the gate electrode 71 side is low. High distribution is possible. Here, the processing time of the ammonia annealing is adjusted so that the region where the SDE layers 31 and 32 and the gate electrodes 71 and 72 overlap with the nitrogen introduction region of the gate insulating films 61 and 62 coincide. For example, the gate insulating films 61 and 62 are set to 2 minutes so that the region where the nitrogen density is 10E18 / cm ³ or more has a length of about 10 nm. The introduction of nitrogen into the vicinity of the side wall portions of the gate insulating films 61 and 62 is not limited to ammonia annealing, but can be performed by, for example, NO annealing or nitriding using plasma.

ついで、図１−１３に示すようにｎＭＯＳＦＥＴの形成領域を開口したフォトレジスト２０６を形成し、該フォトレジスト２０６および多結晶シリコンからなるゲート電極７１をマスクとして砒素を高ドーズ低エネルギーの条件でイオン注入し、図１−１４に示すようにＳＤＥ層３１を形成する。ＳＤＥ層３１形成のための注入エネルギーやドーズ量は各世代で要求されるＳＤＥ層の深さや抵抗値により適宜決定される。ただし、ＳＤＥ層３１とゲート電極７１とがオーバーラップする領域と、ゲート絶縁膜６１の窒素導入領域、すなわち窒素導入ゲート絶縁膜６１ａとが一致するように条件を調整する。つづいて、斜めイオン注入により逆の電導性を有するボロンの不純物層４１を図１−１５に示すようにＳＤＥ層３１の端部の周囲であって該ＳＤＥ層３１よりもチャネル領域側に形成する。 Next, as shown in FIG. 1-13, a photoresist 206 having an opening in the nMOSFET formation region is formed, and arsenic is ionized under conditions of high dose and low energy using the photoresist 206 and the gate electrode 71 made of polycrystalline silicon as a mask. The SDE layer 31 is formed as shown in FIG. 1-14. The implantation energy and dose for forming the SDE layer 31 are appropriately determined depending on the depth and resistance value of the SDE layer required for each generation. However, the conditions are adjusted so that the region where the SDE layer 31 and the gate electrode 71 overlap with the nitrogen introduction region of the gate insulating film 61, that is, the nitrogen introduction gate insulating film 61a. Subsequently, a boron impurity layer 41 having reverse conductivity by oblique ion implantation is formed around the end of the SDE layer 31 and closer to the channel region than the SDE layer 31 as shown in FIG. 1-15. .

そして、フォトレジスト２０６の除去後、今度は図１−１６に示すようにｐＭＯＳＦＥＴの形成領域を開口したフォトレジスト２０８を形成し、該フォトレジスト２０８および多結晶シリコンからなるゲート電極７２をマスクとして砒素を高ドーズ低エネルギーの条件でイオン注入し、図１−１７に示すようにＳＤＥ層３２を形成する。ＳＤＥ層３２形成のための注入エネルギーやドーズ量は各世代で要求されるＳＤＥ層の深さや抵抗値により適宜決定される。ただし、ＳＤＥ層３２とゲート電極７２とがオーバーラップする領域と、ゲート絶縁膜６２の窒素導入領域、すなわち窒素導入ゲート絶縁膜６２ａとが一致するように条件を調整する。つづいて、斜めイオン注入により逆の電導性を有するボロンの不純物層４２を図１−１８に示すようにＳＤＥ層３２の端部の周囲であって該ＳＤＥ層３２よりもチャネル領域側に形成する。 Then, after the removal of the photoresist 206, as shown in FIG. 1-16, a photoresist 208 having an opening in the formation region of the pMOSFET is formed, and arsenic is formed using the photoresist 208 and the gate electrode 72 made of polycrystalline silicon as a mask. Are implanted under conditions of high dose and low energy to form an SDE layer 32 as shown in FIG. 1-17. The implantation energy and dose for forming the SDE layer 32 are appropriately determined depending on the depth and resistance value of the SDE layer required for each generation. However, the conditions are adjusted so that the region where the SDE layer 32 and the gate electrode 72 overlap and the nitrogen introduction region of the gate insulating film 62, that is, the nitrogen introduction gate insulating film 62a coincide. Subsequently, a boron impurity layer 42 having reverse conductivity by oblique ion implantation is formed around the end of the SDE layer 32 and closer to the channel region than the SDE layer 32 as shown in FIG. 1-18. .

つぎに、ゲート電極７１を覆うように半導体基板１上に、たとえば略１０ｎｍの膜厚の酸化膜を形成し、さらにその上に略５０ｎｍの膜厚の窒化膜を形成する。そしてエッチバックを行うことにより、図１−１９に示すように窒素導入ゲート絶縁膜６１ａおよびゲート電極７１の側壁に酸化膜８１と窒化膜９１の２層からなるゲートサイドウォールスペーサ９５が形成され、窒素導入ゲート絶縁膜６２ａおよびゲート電極７２の側壁に酸化膜８２と窒化膜９２の２層からなるゲートサイドウォールスペーサ９６が形成される。 Next, an oxide film having a thickness of, for example, about 10 nm is formed on the semiconductor substrate 1 so as to cover the gate electrode 71, and a nitride film having a thickness of about 50 nm is further formed thereon. By performing etch back, a gate sidewall spacer 95 composed of two layers of an oxide film 81 and a nitride film 91 is formed on the sidewalls of the nitrogen-introduced gate insulating film 61a and the gate electrode 71 as shown in FIG. Gate sidewall spacers 96 composed of two layers of an oxide film 82 and a nitride film 92 are formed on the sidewalls of the nitrogen-introduced gate insulating film 62 a and the gate electrode 72.

その後、図１−２０に示すようにｎＭＯＳＦＥＴの形成領域を開口したフォトレジスト２１０を形成し、該フォトレジスト２１０、ゲート電極７１およびゲートサイドウォールスペーサ９５をマスクとして砒素をイオン注入してＰ型ソース・ドレイン拡散層５１を形成する。そして、フォトレジスト２１０の除去後、今度は図１−２１に示すようにｐＭＯＳＦＥＴの形成領域を開口したフォトレジスト２１２を形成し、該フォトレジスト２１２、ゲート電極７２およびゲートサイドウォールスペーサ９６をマスクとして砒素をイオン注入してＮ型ソース・ドレイン拡散層５２を形成する。その後、Ｐ型ソース・ドレイン拡散層５１およびＮ型ソース・ドレイン拡散層５２の活性化アニール処理を行う。 Thereafter, as shown in FIG. 1-20, a photoresist 210 having an opening for forming the nMOSFET is formed, and arsenic is ion-implanted using the photoresist 210, the gate electrode 71 and the gate sidewall spacer 95 as a mask to form a P-type source. -The drain diffusion layer 51 is formed. Then, after the removal of the photoresist 210, a photoresist 212 having an opening in the formation region of the pMOSFET is formed as shown in FIG. 1-21, and the photoresist 212, the gate electrode 72 and the gate sidewall spacer 96 are used as a mask. N-type source / drain diffusion layers 52 are formed by ion implantation of arsenic. Thereafter, activation annealing of the P-type source / drain diffusion layer 51 and the N-type source / drain diffusion layer 52 is performed.

つぎに、半導体基板１上の全面に高融点金属であるコバルトを堆積し、略５００℃の温度でアニール処理を施すことにより堆積したコバルトをシリサイド化する。そして、ゲートサイドウォールスペーサ９５、９６上の未反応コバルトを除去することで、図１−２２に示すようにシリサイド層１０１ａ、１０２ａおよびシリサイド層１０１ｂ、１０２ｂが形成される。さらに７００℃以上の温度でアニール処理を施すことによりシリサイド層１０１ａ、１０２ａおよびシリサイド層１０１ｂ、１０２ｂの低抵抗化を行う。 Next, cobalt, which is a refractory metal, is deposited on the entire surface of the semiconductor substrate 1, and the deposited cobalt is silicided by annealing at a temperature of about 500 ° C. Then, by removing unreacted cobalt on the gate sidewall spacers 95 and 96, silicide layers 101a and 102a and silicide layers 101b and 102b are formed as shown in FIG. Furthermore, the resistance of the silicide layers 101a and 102a and the silicide layers 101b and 102b is reduced by annealing at a temperature of 700 ° C. or higher.

その後、図１−２３に示すように層間絶縁膜１１０として低温の酸化膜を堆積し、図１−２４に示すように該層間絶縁膜１１０の表面からシリサイド層１０１ａおよびシリサイド層１０２ａまで達するコンタクトホール２１４を形成する。そして、少なくとも導電材料を含む材料により該コンタクトホール２１４を埋め込んで、図１−２５に示すようにシリサイド層１０１ａ（Ｐ型ソース・ドレイン拡散層５１）およびシリサイド層１０２ａ（Ｎ型ソース・ドレイン拡散層５２）に導通するコンタクト１２０を形成する。さらに、図１−２６に示すように層間絶縁膜１１０上にコンタクト１２０と導通する配線層１３０を形成することにより、図１−１および図１−２に示す本実施の形態にかかる半導体装置を作製することができる。 Thereafter, a low-temperature oxide film is deposited as an interlayer insulating film 110 as shown in FIG. 1-23, and contact holes reaching the silicide layer 101a and the silicide layer 102a from the surface of the interlayer insulating film 110 as shown in FIG. 1-24. 214 is formed. Then, the contact hole 214 is filled with a material containing at least a conductive material, and as shown in FIG. 1-25, the silicide layer 101a (P-type source / drain diffusion layer 51) and the silicide layer 102a (N-type source / drain diffusion layer) 52) is formed to be conductive. Furthermore, as shown in FIG. 1-26, a wiring layer 130 that is electrically connected to the contact 120 is formed on the interlayer insulating film 110, whereby the semiconductor device according to the present embodiment shown in FIG. 1-1 and FIG. Can be produced.

実施の形態２．
実施の形態２においては、上述した実施の形態１にかかる半導体装置の変形例について説明する。図２−１は、本発明の実施の形態２にかかる半導体装置の構造を模式的に示す断面図である。また、図２−２は、図２−１におけるゲート電極７１の周辺部を拡大して示す断面図である。なお、以下の図面においては、理解の容易のため、実施の形態１における説明と同様の部材については同じ符号を付してある。図２−１に示すように、半導体基板１であるシリコン基板は、Ｎ型ウエル１１とＰ型ウエル１２を有し、Ｎ型ウエル１１はＮ型素子分離拡散層２１、Ｐ型ウエル１２はＰ型素子分離拡散層２２によりそれぞれ分離されている。 Embodiment 2. FIG.
In the second embodiment, a modified example of the semiconductor device according to the first embodiment will be described. FIG. 2-1 is a sectional view schematically showing the structure of the semiconductor device according to the second embodiment of the present invention. FIG. 2B is an enlarged sectional view showing the peripheral portion of the gate electrode 71 in FIG. In addition, in the following drawings, the same code | symbol is attached | subjected about the member similar to description in Embodiment 1 for easy understanding. As shown in FIG. 2A, the silicon substrate as the semiconductor substrate 1 has an N-type well 11 and a P-type well 12. The N-type well 11 is an N-type element isolation diffusion layer 21, and the P-type well 12 is P Each is separated by a mold element isolation diffusion layer 22.

そして、半導体基板１上のシリサイド層１０１ａに挟まれた領域には、図２−２に示すように半導体基板１側から酸化膜からなるゲート絶縁膜６１、ゲート電極７１及びシリサイド層１０１ｂがこの順で積層された積層構造を有するゲート構造７５が形成されている。ここで、ゲート絶縁膜６１の端部であって、ＳＤＥ層３１とゲート電極７１とがオーバーラップする領域は、所定の濃度で窒素が導入された窒素導入ゲート絶縁膜６１ａとされている。ここで、窒素導入ゲート絶縁膜６１ａにおいては、窒素濃度の分布が半導体基板１との界面側の窒素濃度が低く、ゲート電極７１側の窒素濃度が高い分布とされている。また、窒素導入ゲート絶縁膜６１ａ、ゲート電極７１およびシリサイド層１０１ｂの側壁には、オフセットスペーサ２２１が形成され、さらに該オフセットスペーサ２２１の側面に酸化膜８１と窒化膜９１の２層からなるゲートサイドウォールスペーサ９５が形成されている。 In the region sandwiched between the silicide layers 101a on the semiconductor substrate 1, as shown in FIG. 2-2, the gate insulating film 61, the gate electrode 71, and the silicide layer 101b made of an oxide film are arranged in this order from the semiconductor substrate 1 side. Thus, a gate structure 75 having a stacked structure is formed. Here, a region where the SDE layer 31 and the gate electrode 71 overlap at the end of the gate insulating film 61 is a nitrogen-introduced gate insulating film 61a into which nitrogen is introduced at a predetermined concentration. Here, in the nitrogen-introduced gate insulating film 61a, the nitrogen concentration distribution is such that the nitrogen concentration on the interface side with the semiconductor substrate 1 is low and the nitrogen concentration on the gate electrode 71 side is high. Further, offset spacers 221 are formed on the sidewalls of the nitrogen-introduced gate insulating film 61a, the gate electrode 71, and the silicide layer 101b, and the gate side consisting of two layers of an oxide film 81 and a nitride film 91 is formed on the side surfaces of the offset spacer 221. Wall spacers 95 are formed.

同様に、半導体基板１上のシリサイド層１０２ａに挟まれた領域には、図２−２に示すように半導体基板１側から酸化膜からなるゲート絶縁膜６２、ゲート電極７２及びシリサイド層１０２ｂがこの順で積層された積層構造を有するゲート構造７６が形成されている。ここで、ゲート絶縁膜６２の端部であって、ＳＤＥ層３２とゲート電極７２とがオーバーラップする領域は、所定の濃度で窒素が導入された窒素導入ゲート絶縁膜６２ａとされている。ここで、窒素導入ゲート絶縁膜６２ａにおいては、窒素濃度の分布が半導体基板１との界面側の窒素濃度が低く、ゲート電極７２側の窒素濃度が高い分布とされている。また、窒素導入ゲート絶縁膜６２ａ、ゲート電極７２およびシリサイド層１０２ｂの側壁には、オフセットスペーサ２２２が形成され、さらに該オフセットスペーサ２２２の側面に酸化膜８２と窒化膜９２の２層からなるゲートサイドウォールスペーサ９６が形成されている。 Similarly, in the region sandwiched between the silicide layers 102a on the semiconductor substrate 1, as shown in FIG. 2B, the gate insulating film 62, the gate electrode 72, and the silicide layer 102b made of an oxide film are formed from the semiconductor substrate 1 side. A gate structure 76 having a laminated structure laminated in order is formed. Here, a region where the SDE layer 32 and the gate electrode 72 overlap at the end of the gate insulating film 62 is a nitrogen-introduced gate insulating film 62a into which nitrogen is introduced at a predetermined concentration. Here, in the nitrogen-introduced gate insulating film 62a, the nitrogen concentration distribution is such that the nitrogen concentration on the interface side with the semiconductor substrate 1 is low and the nitrogen concentration on the gate electrode 72 side is high. Further, offset spacers 222 are formed on the side walls of the nitrogen-introduced gate insulating film 62a, the gate electrode 72, and the silicide layer 102b, and the gate side consisting of two layers of the oxide film 82 and the nitride film 92 is formed on the side surfaces of the offset spacer 222. Wall spacers 96 are formed.

以上のように構成された本発明にかかる半導体装置においても、上述した実施の形態１の場合と同様に、ゲート絶縁膜６１の端部であってＳＤＥ層３１とゲート電極７１とがオーバーラップする領域が、所定の濃度で窒素が導入された窒素導入ゲート絶縁膜６１ａとされている。このように、ＳＤＥ層３１とゲート電極７１とがオーバーラップする領域に合わせてゲート絶縁膜に窒素分布させることにより、ＳＤＥ層３１に高濃度で含有されるボロンのゲート絶縁膜６１への拡散を効果的に抑制することができる。これにより、ボロンによる絶縁膜中の浅い準位の形成を確実に無くすことができる。そしてトラップアシストによるゲートリークの低減やゲート酸化膜耐圧評価（ＴＤＤＢ）などの信頼性を効果的に改善することができる。また、ゲート絶縁膜におけるゲート電極７１下部のＰ型ソース・ドレイン拡散層５１間の領域、いわゆるチャネル領域に対応する領域（ゲート絶縁膜６１）およびその基板との界面には窒素を含有しないため、半導体装置の電気特性にはほとんど影響がない。 Also in the semiconductor device according to the present invention configured as described above, the SDE layer 31 and the gate electrode 71 overlap each other at the end of the gate insulating film 61 as in the case of the first embodiment. The region is a nitrogen introduction gate insulating film 61a into which nitrogen is introduced at a predetermined concentration. In this way, by distributing nitrogen in the gate insulating film in accordance with the region where the SDE layer 31 and the gate electrode 71 overlap, diffusion of boron contained in the SDE layer 31 at a high concentration into the gate insulating film 61 is prevented. It can be effectively suppressed. Thereby, formation of a shallow level in the insulating film due to boron can be surely eliminated. Further, reliability such as gate leakage reduction by gate assist and gate oxide breakdown voltage evaluation (TDDB) can be effectively improved. In addition, the region between the P-type source / drain diffusion layers 51 below the gate electrode 71 in the gate insulating film, the region corresponding to the so-called channel region (gate insulating film 61), and the interface with the substrate do not contain nitrogen. There is almost no influence on the electrical characteristics of the semiconductor device.

つぎに、図２−１および図２−２に示す本実施の形態にかかる半導体装置の製造方法について図面を参照しながら説明する。図２−３〜図１−１４は本実施の形態にかかる半導体装置の製造工程を説明する断面図である。まず、半導体基板１を準備し、半導体記憶素子を分離するための素子分離２をＬＯＣＯＳ（Local Oxidation of Silicon）法などの公知の方法で図２−３に示すように該半導体基板１上に選択的に形成する。その後、熱酸化法により、図２−３に示すように半導体基板１上に酸化膜３を形成する。 Next, a method for manufacturing the semiconductor device according to the present embodiment shown in FIGS. 2-1 and 2-2 will be described with reference to the drawings. FIGS. 2-3 to 1-14 are cross-sectional views illustrating the manufacturing steps of the semiconductor device according to the present embodiment. First, a semiconductor substrate 1 is prepared, and element isolation 2 for isolating a semiconductor memory element is selected on the semiconductor substrate 1 by a known method such as a LOCOS (Local Oxidation of Silicon) method as shown in FIG. Form. Thereafter, an oxide film 3 is formed on the semiconductor substrate 1 by thermal oxidation as shown in FIG.

つぎに、図２−４に示すように写真製版によりｎＭＯＳＦＥＴの形成領域を開口したフォトレジスト２００を形成し、該フォトレジスト２００をマスクとしてＮ型ウエル形成用の不純物、しきい値調整用の不純物および素子分離拡散層形成用の不純物のイオン注入を行い、図２−５に示すようにＮ型ウエル１１およびＮ型素子分離拡散層２１を形成する。つづいて、フォトレジスト２００を除去後、図２−６に示すように写真製版によりｐＭＯＳＦＥＴの形成領域を開口したフォトレジスト２０２を形成し、該フォトレジスト２０２をマスクとしてＰ型ウエル形成用の不純物、しきい値調整用の不純物および素子分離拡散層形成用の不純物のイオン注入を行い、図２−７に示すようにＰ型ウエル１２およびＰ型素子分離拡散層２２を形成する。 Next, as shown in FIG. 2-4, a photoresist 200 having an nMOSFET formation region opened is formed by photolithography, and an impurity for forming an N-type well and an impurity for adjusting a threshold value are formed using the photoresist 200 as a mask. Then, ion implantation of impurities for forming an element isolation diffusion layer is performed to form an N-type well 11 and an N-type element isolation diffusion layer 21 as shown in FIG. 2-5. Subsequently, after removing the photoresist 200, as shown in FIG. 2-6, a photoresist 202 having an opening for forming a pMOSFET is formed by photolithography, and impurities for forming a P-type well are formed using the photoresist 202 as a mask. Ions of the impurity for adjusting the threshold and the impurity for forming the element isolation diffusion layer are implanted to form the P type well 12 and the P type element isolation diffusion layer 22 as shown in FIG. 2-7.

つぎに、図２−８に示すようにゲート絶縁膜となる膜厚が３．０ｎｍ以下の酸化膜６０をウエット酸化などにより改めて半導体基板１の表面に形成する。そして、図２−９に示すように酸化膜６０および素子分離２上にたとえば多結晶シリコンをＣＶＤにより堆積して多結晶シリコン膜７０を形成する。さらに写真製版により図２−１０に示すようにゲート電極形成部のみを残したフォトレジスト２０４を該多結晶シリコン膜７０上に形成し、図２−１１に示すように該フォトレジスト２０４をマスクとして多結晶シリコン膜７０および酸化膜６０の異方性エッチングを行い、フォトレジスト２０４を除去することにより図２−１２に示すようにゲート電極７１、７２およびゲート絶縁膜６１、６２を形成する。 Next, as shown in FIG. 2-8, an oxide film 60 having a thickness of 3.0 nm or less to be a gate insulating film is formed again on the surface of the semiconductor substrate 1 by wet oxidation or the like. Then, as shown in FIG. 2-9, for example, polycrystalline silicon is deposited on the oxide film 60 and the element isolation 2 by CVD to form a polycrystalline silicon film 70. Further, a photoresist 204 is formed on the polycrystalline silicon film 70 by photolithography so that only the gate electrode forming portion is left as shown in FIG. 2-10, and the photoresist 204 is used as a mask as shown in FIG. 2-11. By performing anisotropic etching of the polycrystalline silicon film 70 and the oxide film 60 and removing the photoresist 204, gate electrodes 71 and 72 and gate insulating films 61 and 62 are formed as shown in FIG.

フォトレジスト２０４を除去した後、酸化膜をたとえば２０ｎｍの膜厚で堆積し、等方エッチングを行って図２−１３に示すようにゲート電極７１とゲート絶縁膜６１との側壁、およびゲート電極７２とゲート絶縁膜６２との側壁にオフセットスペーサ２２１、２２２を形成する。 After removing the photoresist 204, an oxide film is deposited to a thickness of 20 nm, for example, and isotropically etched to form sidewalls of the gate electrode 71 and the gate insulating film 61 and the gate electrode 72 as shown in FIG. And offset spacers 221 and 222 are formed on the side walls of the gate insulating film 62.

つぎに、アンモニア１００％のアンモニア環境下において略８００℃の温度でアンモニアアニール処理を行ってゲート絶縁膜６１、６２に窒素を導入し、図２−１４に示すようにオフセットスペーサ２２１、２２２およびゲート絶縁膜６１、６２の側壁部近傍に窒素導入を行い、ゲート絶縁膜６１、６２の側壁部近傍に窒素導入ゲート絶縁膜６１ａ、６２ａを形成する。ゲート電極７１、７２を形成後にアンモニアアニール処理を行うことにより、窒素導入ゲート絶縁膜６１ａにおける窒素濃度の分布を、半導体基板１との界面側の窒素濃度が低く、ゲート電極７１側の窒素濃度が高い分布とすることが可能である。そして、オフセットスペーサ２２１、２２２を介して窒素を導入することにより、窒素導入ゲート絶縁膜６１ａにおける窒素濃度の分布を半導体基板１との界面側の窒素濃度が低く、ゲート電極７１側の窒素濃度が高い分布とすることが容易となる。 Next, an ammonia annealing process is performed at a temperature of approximately 800 ° C. in an ammonia environment of 100% ammonia to introduce nitrogen into the gate insulating films 61 and 62. As shown in FIG. 2-14, the offset spacers 221 and 222 and the gate Nitrogen is introduced into the vicinity of the side walls of the insulating films 61 and 62, and nitrogen-introducing gate insulating films 61a and 62a are formed in the vicinity of the side walls of the gate insulating films 61 and 62. By performing ammonia annealing after forming the gate electrodes 71 and 72, the nitrogen concentration distribution in the nitrogen-introduced gate insulating film 61a is such that the nitrogen concentration on the interface side with the semiconductor substrate 1 is low and the nitrogen concentration on the gate electrode 71 side is low. High distribution is possible. Then, by introducing nitrogen through the offset spacers 221, 222, the nitrogen concentration distribution in the nitrogen-introduced gate insulating film 61a is such that the nitrogen concentration on the interface side with the semiconductor substrate 1 is low and the nitrogen concentration on the gate electrode 71 side is low. It becomes easy to obtain a high distribution.

ここで、アンモニアアニールの処理時間は、ＳＤＥ層３１、３２とゲート電極７１、７２とがオーバーラップする領域と、ゲート絶縁膜６１、６２の窒素導入領域が一致するように調整する。たとえば、ゲート絶縁膜６１、６２において窒素密度が１０Ｅ１８／ｃｍ³以上になる領域が１０ｎｍ程度の長さになるように、２分に設定して行う。なお、ゲート絶縁膜６１、６２の側壁部近傍に対する窒素導入は、アンモニアアニールに限らず、たとえばＮＯアニールやプラズマを用いた窒化などによっても行うことができる。 Here, the processing time of the ammonia annealing is adjusted so that the region where the SDE layers 31 and 32 and the gate electrodes 71 and 72 overlap with the nitrogen introduction region of the gate insulating films 61 and 62 coincide. For example, the gate insulating films 61 and 62 are set to 2 minutes so that the region where the nitrogen density is 10E18 / cm ³ or more has a length of about 10 nm. The introduction of nitrogen into the vicinity of the side wall portions of the gate insulating films 61 and 62 is not limited to ammonia annealing, but can be performed by, for example, NO annealing or nitriding using plasma.

これ以降は上述した実施の形態１において説明した図１−１３〜図１−２６の工程と同様の工程を行うことにより、図２−１および図２−２に示す本実施の形態にかかる半導体装置を作製することができる。 Thereafter, by performing the same process as the process of FIGS. 1-13 to 1-26 described in the first embodiment described above, the semiconductor according to the present embodiment shown in FIGS. 2-1 and 2-2 is performed. A device can be made.

実施の形態３．
実施の形態３においては、上述した実施の形態１にかかる半導体装置の他の変形例について説明する。図３−１は、本発明の実施の形態３にかかる半導体装置の構造を模式的に示す断面図である。また、図３−２は、図３−１におけるゲート電極７１の周辺部を拡大して示す断面図である。なお、以下の図面においては、理解の容易のため、実施の形態１における説明と同様の部材については同じ符号を付してある。 Embodiment 3 FIG.
In the third embodiment, another modification of the semiconductor device according to the first embodiment described above will be described. FIG. 3A is a schematic cross-sectional view of the structure of the semiconductor device according to the third embodiment of the present invention. FIG. 3-2 is an enlarged cross-sectional view of the peripheral portion of the gate electrode 71 in FIG. 3-1. In addition, in the following drawings, the same code | symbol is attached | subjected about the member similar to description in Embodiment 1 for easy understanding.

本実施の形態にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ゲート絶縁膜としてシリコン酸化膜ではなく、ハフニウムやランタンなどの高誘電体膜からなるゲート絶縁膜２３１を形成していることである。そして、ゲート絶縁膜２３１の端部であって、ＳＤＥ層３１とゲート電極７１とがオーバーラップする領域は、所定の濃度で窒素が導入された窒素導入ゲート絶縁膜２３１ａとされている。 The semiconductor device according to the present embodiment differs from the semiconductor device according to the first embodiment in that a gate insulating film 231 made of a high dielectric film such as hafnium or lanthanum is formed as a gate insulating film instead of a silicon oxide film. It is that. A region where the SDE layer 31 and the gate electrode 71 overlap at the end of the gate insulating film 231 is a nitrogen-introduced gate insulating film 231a into which nitrogen is introduced at a predetermined concentration.

以上のように構成された本実施の形態にかかる半導体装置においても、実施の形態１において説明した本発明の効果を得ることができる。さらに、本実施の形態にかかる半導体装置においては、ゲート絶縁膜として高誘電体膜を用いている。半導体装置の微細化に伴ってゲート絶縁膜（シリコン酸化膜）が薄くなった場合には、トンネリングによる漏れ電流の発生や不純物がゲート電極から絶縁膜中への拡散などに起因した電気特性の低下、信頼性の低下が生じる。しかしながら、本実施の形態にかかる半導体装置においてはゲート絶縁膜として電気特性を低下させずに半導体装置の微細化に対応可能な高誘電体膜を用いている。したがって、本実施の形態にかかる半導体装置においては、より電気特性、信頼性に優れた半導体装置を実現することが可能である。 Also in the semiconductor device according to the present embodiment configured as described above, the effects of the present invention described in the first embodiment can be obtained. Furthermore, in the semiconductor device according to the present embodiment, a high dielectric film is used as the gate insulating film. When the gate insulating film (silicon oxide film) becomes thinner with the miniaturization of semiconductor devices, the electrical characteristics deteriorate due to the generation of leakage current due to tunneling and the diffusion of impurities from the gate electrode into the insulating film. As a result, a decrease in reliability occurs. However, in the semiconductor device according to the present embodiment, a high dielectric film that can cope with miniaturization of the semiconductor device without degrading electrical characteristics is used as the gate insulating film. Therefore, in the semiconductor device according to the present embodiment, it is possible to realize a semiconductor device with more excellent electrical characteristics and reliability.

また、本実施の形態にかかる半導体装置は、ゲート絶縁膜としてシリコン酸化膜ではなく、ハフニウムやランタンなどの高誘電体膜からなるゲート絶縁膜２３１を形成すること以外は、実施の形態２の場合と同様にして作製することができる。 Further, the semiconductor device according to the present embodiment is the same as in the second embodiment except that the gate insulating film 231 made of a high dielectric film such as hafnium or lanthanum is formed as the gate insulating film instead of the silicon oxide film. It can be produced in the same manner.

なお、上記においてはゲート絶縁膜がハフニウムやランタンなどの高誘電体膜からなる場合について説明したが、ゲート絶縁膜として高誘電体材料のシリコン化合物からなる膜を用いることも可能であり、この場合においても上記と同様の効果を得ることができる。 In the above description, the case where the gate insulating film is made of a high dielectric film such as hafnium or lanthanum has been described. However, it is also possible to use a film made of a silicon compound of a high dielectric material as the gate insulating film. The same effect as described above can be obtained also in.

実施の形態４．
実施の形態４においては、上述した実施の形態２にかかる半導体装置の他の変形例について説明する。図４−１は、本発明の実施の形態４にかかる半導体装置の構造を模式的に示す断面図である。また、図４−２は、図４−１におけるゲート電極７１の周辺部を拡大して示す断面図である。なお、以下の図面においては、理解の容易のため、実施の形態２における説明と同様の部材については同じ符号を付してある。 Embodiment 4 FIG.
In the fourth embodiment, another modification of the semiconductor device according to the second embodiment described above will be described. FIG. 4A is a schematic cross-sectional view of the structure of the semiconductor device according to the fourth embodiment of the present invention. FIG. 4B is an enlarged cross-sectional view of the periphery of the gate electrode 71 in FIG. In addition, in the following drawings, the same code | symbol is attached | subjected about the member similar to description in Embodiment 2 for easy understanding.

本実施の形態にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、ゲート絶縁膜としてシリコン酸化膜ではなく、ハフニウムやランタンなどの高誘電体膜からなるゲート絶縁膜２４１を形成していることである。そして、ゲート絶縁膜２４１の端部であって、ＳＤＥ層３１とゲート電極７１とがオーバーラップする領域は、所定の濃度で窒素が導入された窒素導入ゲート絶縁膜２４１ａとされている。 The semiconductor device according to the present embodiment is different from the semiconductor device according to the second embodiment in that a gate insulating film 241 made of a high dielectric film such as hafnium or lanthanum is formed as a gate insulating film instead of a silicon oxide film. It is that. A region where the SDE layer 31 and the gate electrode 71 overlap at the end of the gate insulating film 241 is a nitrogen-introduced gate insulating film 241a into which nitrogen is introduced at a predetermined concentration.

以上のように構成された本実施の形態にかかる半導体装置においても、実施の形態２において説明した本発明の効果を得ることができる。さらに、本実施の形態にかかる半導体装置においては、ゲート絶縁膜として高誘電体膜を用いている。半導体装置の微細化に伴ってゲート絶縁膜（シリコン酸化膜）が薄くなった場合には、トンネリングによる漏れ電流の発生や不純物がゲート電極から絶縁膜中への拡散などに起因した電気特性の低下、信頼性の低下が生じる。しかしながら、本実施の形態にかかる半導体装置においてはゲート絶縁膜として電気特性を低下させずに半導体装置の微細化に対応可能な高誘電体膜を用いている。したがって、本実施の形態にかかる半導体装置においては、より電気特性、信頼性に優れた半導体装置を実現することが可能である。 Also in the semiconductor device according to the present embodiment configured as described above, the effects of the present invention described in the second embodiment can be obtained. Furthermore, in the semiconductor device according to the present embodiment, a high dielectric film is used as the gate insulating film. When the gate insulating film (silicon oxide film) becomes thinner with the miniaturization of semiconductor devices, the electrical characteristics deteriorate due to the generation of leakage current due to tunneling and the diffusion of impurities from the gate electrode into the insulating film. As a result, a decrease in reliability occurs. However, in the semiconductor device according to the present embodiment, a high dielectric film that can cope with miniaturization of the semiconductor device without degrading electrical characteristics is used as the gate insulating film. Therefore, in the semiconductor device according to the present embodiment, it is possible to realize a semiconductor device with more excellent electrical characteristics and reliability.

また、本実施の形態にかかる半導体装置は、ゲート絶縁膜としてシリコン酸化膜ではなく、ハフニウムやランタンなどの高誘電体膜からなるゲート絶縁膜２４１を形成すること以外は、実施の形態２の場合と同様にして作製することができる。 Further, the semiconductor device according to the present embodiment is the same as that in the second embodiment except that the gate insulating film is not a silicon oxide film but a gate insulating film 241 made of a high dielectric film such as hafnium or lanthanum. It can be produced in the same manner.

実施の形態５．
実施の形態５においては、上述した実施の形態１にかかる半導体装置の他の変形例について説明する。図５−１は、本発明の実施の形態５にかかる半導体装置の構造を模式的に示す断面図である。また、図５−２は、図５−１におけるゲート電極７１の周辺部を拡大して示す断面図である。なお、以下の図面においては、理解の容易のため、実施の形態１における説明と同様の部材については同じ符号を付してある。 Embodiment 5. FIG.
In the fifth embodiment, another modification of the semiconductor device according to the first embodiment described above will be described. FIG. 5-1 is a cross-sectional view schematically showing the structure of the semiconductor device according to the fifth embodiment of the present invention. FIG. 5B is an enlarged cross-sectional view of the peripheral portion of the gate electrode 71 in FIG. In addition, in the following drawings, the same code | symbol is attached | subjected about the member similar to description in Embodiment 1 for easy understanding.

本実施の形態にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ゲート絶縁膜をシリコン酸化膜６１、６２上に、ハフニウムやランタンなどの高誘電体膜からなるゲート絶縁膜２３１、２３２を積層して形成していることである。そして、ゲート絶縁膜６１、６２およびゲート絶縁膜２３１、２３２の端部であって、ＳＤＥ層３１、３２とゲート電極７１、７２とがオーバーラップする領域は、所定の濃度で窒素が導入された窒素導入ゲート絶縁膜６１ａ、６２ａおよび窒素導入ゲート絶縁膜２３１ａ、２３２ａとされている。 The semiconductor device according to the present embodiment is different from the semiconductor device according to the first embodiment in that the gate insulating film is formed on the silicon oxide films 61 and 62 and the gate insulating film 231 made of a high dielectric film such as hafnium or lanthanum. 232 is formed by laminating. Nitrogen is introduced at a predetermined concentration in the end portions of the gate insulating films 61 and 62 and the gate insulating films 231 and 232 where the SDE layers 31 and 32 and the gate electrodes 71 and 72 overlap. Nitrogen introduced gate insulating films 61a and 62a and nitrogen introduced gate insulating films 231a and 232a are formed.

以上のように構成された本実施の形態にかかる半導体装置においても、実施の形態１において説明した本発明の効果を得ることができる。さらに、本実施の形態にかかる半導体装置においては、シリコン酸化膜からなるゲート絶縁膜６１と、ハフニウムやランタンなどの高誘電体膜からなるゲート絶縁膜２３１、２３２を積層した積層膜を用いている。これにより、本実施の形態にかかる半導体装置においては、上述した実施の形態１における効果と実施の形態３における効果とを得ることができる。また、シリコン酸化膜６１、６２上に、ハフニウムやランタンなどの高誘電体膜からなるゲート絶縁膜２３１、２３２を積層して形成しているため、すなわち、シリコン酸化膜６１、６２を半導体基板との界面側に配し、高誘電体膜からなるゲート絶縁膜２４１、２４２をゲート電極７１、７２側に配しているため、ゲート電極７１、７２からシリコン酸化膜６１、６２に不純物が浸入することをより確実に防止することができる。したがって、本実施の形態にかかる半導体装置においても、より電気特性、信頼性に優れた半導体装置を実現することが可能である。 Also in the semiconductor device according to the present embodiment configured as described above, the effects of the present invention described in the first embodiment can be obtained. Furthermore, in the semiconductor device according to the present embodiment, a stacked film is used in which a gate insulating film 61 made of a silicon oxide film and gate insulating films 231 and 232 made of a high dielectric film such as hafnium or lanthanum are stacked. . Thereby, in the semiconductor device concerning this Embodiment, the effect in Embodiment 1 mentioned above and the effect in Embodiment 3 can be acquired. Since the gate insulating films 231 and 232 made of a high dielectric film such as hafnium or lanthanum are stacked on the silicon oxide films 61 and 62, that is, the silicon oxide films 61 and 62 are formed on the semiconductor substrate. Since the gate insulating films 241 and 242 made of a high dielectric film are disposed on the gate electrodes 71 and 72 side, impurities enter the silicon oxide films 61 and 62 from the gate electrodes 71 and 72. This can be prevented more reliably. Therefore, also in the semiconductor device according to the present embodiment, it is possible to realize a semiconductor device with more excellent electrical characteristics and reliability.

また、本実施の形態にかかる半導体装置は、シリコン酸化膜からなるゲート絶縁膜６１、６２を形成した後に、高誘電体膜からなるゲート絶縁膜２４１、２４２を形成すること以外は、実施の形態１の場合と同様にして作製することができる。 The semiconductor device according to the present embodiment is the same as the embodiment except that the gate insulating films 61 and 62 made of a silicon oxide film are formed and then the gate insulating films 241 and 242 made of a high dielectric film are formed. It can be produced in the same manner as in the case of 1.

なお、上記においてはシリコン酸化膜からなるゲート絶縁膜６１、６２と、ハフニウムやランタンなどの高誘電体膜からなるゲート絶縁膜２３１、２３２を積層した場合について説明したが、高誘電体膜に代えて高誘電体材料のシリコン化合物からなる膜を用いることも可能であり、この場合においても上記と同様の効果を得ることができる。 In the above description, the case where the gate insulating films 61 and 62 made of a silicon oxide film and the gate insulating films 231 and 232 made of a high dielectric film such as hafnium or lanthanum are stacked is described. It is also possible to use a film made of a silicon compound of a high dielectric material, and in this case, the same effect as described above can be obtained.

実施の形態６．
実施の形態６においては、上述した実施の形態２にかかる半導体装置の他の変形例について説明する。図６−１は、本発明の実施の形態６にかかる半導体装置の構造を模式的に示す断面図である。また、図６−２は、図６−１におけるゲート電極７１の周辺部を拡大して示す断面図である。なお、以下の図面においては、理解の容易のため、実施の形態１における説明と同様の部材については同じ符号を付してある。 Embodiment 6 FIG.
In the sixth embodiment, another modification of the semiconductor device according to the second embodiment described above will be described. FIG. 6A is a schematic cross-sectional view of the structure of the semiconductor device according to the sixth embodiment of the present invention. FIG. 6B is an enlarged cross-sectional view of the periphery of the gate electrode 71 in FIG. In addition, in the following drawings, the same code | symbol is attached | subjected about the member similar to description in Embodiment 1 for easy understanding.

本実施の形態にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、ゲート絶縁膜をシリコン酸化膜６１、６２と、ハフニウムやランタンなどの高誘電体膜からなるゲート絶縁膜２４１、２４２を積層して形成していることである。そして、ゲート絶縁膜６１、６２およびゲート絶縁膜２４１、２４２の端部であって、ＳＤＥ層３１、３２とゲート電極７１、７２とがオーバーラップする領域は、所定の濃度で窒素が導入された窒素導入ゲート絶縁膜６１ａ、６２ａおよび窒素導入ゲート絶縁膜２４１ａ、２４２ａとされている。 The semiconductor device according to the present embodiment is different from the semiconductor device according to the second embodiment in that the gate insulating film is made of silicon oxide films 61 and 62 and a gate insulating film 241 made of a high dielectric film such as hafnium or lanthanum, That is, 242 is laminated. Nitrogen is introduced at a predetermined concentration in the end portions of the gate insulating films 61 and 62 and the gate insulating films 241 and 242 where the SDE layers 31 and 32 and the gate electrodes 71 and 72 overlap. Nitrogen introduced gate insulating films 61a and 62a and nitrogen introduced gate insulating films 241a and 242a are formed.

以上のように構成された本実施の形態にかかる半導体装置においても、実施の形態２において説明した本発明の効果を得ることができる。さらに、本実施の形態にかかる半導体装置においては、シリコン酸化膜からなるゲート絶縁膜６１、６２上に、ハフニウムやランタンなどの高誘電体膜からなるゲート絶縁膜２４１、２４２を積層した積層膜を用いている。これにより、本実施の形態にかかる半導体装置においては、上述した実施の形態２における効果と実施の形態４における効果とを得ることができる。また、シリコン酸化膜６１、６２上に、ハフニウムやランタンなどの高誘電体膜からなるゲート絶縁膜２４１、２４２を積層して形成しているため、すなわち、シリコン酸化膜６１、６２を半導体基板との界面側に配し、高誘電体膜からなるゲート絶縁膜２４１、２４２をゲート電極７１、７２側に配しているため、ゲート電極７１、７２からシリコン酸化膜６１、６２に不純物が浸入することをより確実に防止することができる。したがって、本実施の形態にかかる半導体装置においても、より電気特性、信頼性に優れた半導体装置を実現することが可能である。 Also in the semiconductor device according to the present embodiment configured as described above, the effects of the present invention described in the second embodiment can be obtained. Furthermore, in the semiconductor device according to the present embodiment, a laminated film in which gate insulating films 241 and 242 made of a high dielectric film such as hafnium or lanthanum are laminated on gate insulating films 61 and 62 made of a silicon oxide film. Used. Thereby, in the semiconductor device concerning this Embodiment, the effect in Embodiment 2 mentioned above and the effect in Embodiment 4 can be acquired. Further, since the gate insulating films 241 and 242 made of high dielectric films such as hafnium and lanthanum are stacked on the silicon oxide films 61 and 62, that is, the silicon oxide films 61 and 62 are formed on the semiconductor substrate. Since the gate insulating films 241 and 242 made of a high dielectric film are disposed on the gate electrodes 71 and 72 side, impurities enter the silicon oxide films 61 and 62 from the gate electrodes 71 and 72. This can be prevented more reliably. Therefore, also in the semiconductor device according to the present embodiment, it is possible to realize a semiconductor device with more excellent electrical characteristics and reliability.

また、本実施の形態にかかる半導体装置は、シリコン酸化膜からなるゲート絶縁膜６１を形成した後に、高誘電体膜からなるゲート絶縁膜２４１、２４２を形成すること以外は、実施の形態１の場合と同様にして作製することができる。 The semiconductor device according to the present embodiment is the same as that of the first embodiment except that the gate insulating films 61 and 242 made of high dielectric films are formed after the gate insulating film 61 made of a silicon oxide film is formed. It can be produced in the same manner as in the case.

なお、上記においてはシリコン酸化膜からなるゲート絶縁膜６１、６２と、ハフニウムやランタンなどの高誘電体膜からなるゲート絶縁膜２４１、２４２を積層した場合について説明したが、高誘電体膜に代えて高誘電体材料のシリコン化合物からなる膜を用いることも可能であり、この場合においても上記と同様の効果を得ることができる。 In the above description, the case where the gate insulating films 61 and 62 made of a silicon oxide film and the gate insulating films 241 and 242 made of a high dielectric film such as hafnium or lanthanum are stacked is described. It is also possible to use a film made of a silicon compound of a high dielectric material, and in this case, the same effect as described above can be obtained.

実施の形態７．
実施の形態７においては、上述した実施の形態１にかかる半導体装置の他の変形例について説明する。図７−１は、本発明の実施の形態５にかかる半導体装置の構造を模式的に示す断面図である。また、図７−２は、図７−１におけるゲート電極７１の周辺部を拡大して示す断面図である。なお、以下の図面においては、理解の容易のため、実施の形態１における説明と同様の部材については同じ符号を付してある。 Embodiment 7 FIG.
In the seventh embodiment, another modification of the semiconductor device according to the first embodiment described above will be described. FIG. 7-1 is a sectional view schematically showing the structure of the semiconductor device according to the fifth embodiment of the present invention. FIG. 7B is an enlarged cross-sectional view of the periphery of the gate electrode 71 in FIG. In addition, in the following drawings, the same code | symbol is attached | subjected about the member similar to description in Embodiment 1 for easy understanding.

本実施の形態にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、半導体基板１としてシリコン基板ではなく、シリコン層３０２、絶縁層（酸化膜）３０４およびシリコン薄膜層３０６からなるＳＯＩ（Silicon On Insulator）基板３００を用いていることである。すなわち、絶縁層（酸化膜）によって素子間を電気的に分離する。ｐｎ接合で分離する方法に比べ、素子の間を絶縁材料で隔てているため、近接して素子を作製してもリーク電流が流れにくくなるという効果を得ることができる。また、電気的な干渉を考慮する必要のない絶縁物に囲まれた構成で素子を作製するため、動作速度の向上やＬＳＩの高密度化、低消費電力化が可能となる。したがって、本実施の形態にかかる半導体装置においても、より電気特性、信頼性に優れた半導体装置を実現することが可能である。 The semiconductor device according to the present embodiment differs from the semiconductor device according to the first embodiment in that the semiconductor substrate 1 is not a silicon substrate, but an SOI composed of a silicon layer 302, an insulating layer (oxide film) 304, and a silicon thin film layer 306. (Silicon On Insulator) substrate 300 is used. That is, the elements are electrically separated by the insulating layer (oxide film). Compared with the method of separating by a pn junction, since the elements are separated by an insulating material, an effect that leakage current hardly flows even when the elements are manufactured close to each other can be obtained. In addition, since an element is manufactured with a structure surrounded by an insulator that does not need to consider electrical interference, it is possible to improve operation speed, increase the density of LSI, and reduce power consumption. Therefore, also in the semiconductor device according to the present embodiment, it is possible to realize a semiconductor device with more excellent electrical characteristics and reliability.

なお、ここでは、実施の形態１の変形例として示したが、本発明においては、上述した実施の形態２〜実施の形態６の構成においてＳＯＩ基板を用いることも可能である。この場合も、上記と同様の効果を得ることができる。 Although shown here as a modification of the first embodiment, in the present invention, an SOI substrate can also be used in the configurations of the second to sixth embodiments described above. In this case, the same effect as described above can be obtained.

以上のように、本発明にかかる半導体装置は、微細化が要求される半導体装置に有用である。 As described above, the semiconductor device according to the present invention is useful for a semiconductor device that is required to be miniaturized.

本発明の実施の形態１にかかる半導体装置の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the semiconductor device concerning Embodiment 1 of this invention. 図１−１におけるゲート電極の周辺部を拡大して示す断面図である。It is sectional drawing which expands and shows the peripheral part of the gate electrode in FIGS. 本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention. 本発明の実施の形態２にかかる半導体装置の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the semiconductor device concerning Embodiment 2 of this invention. 図２−１におけるゲート電極の周辺部を拡大して示す断面図である。It is sectional drawing which expands and shows the peripheral part of the gate electrode in FIGS. 本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 2 of this invention. 本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 2 of this invention. 本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 2 of this invention. 本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 2 of this invention. 本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 2 of this invention. 本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 2 of this invention. 本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 2 of this invention. 本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 2 of this invention. 本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 2 of this invention. 本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 2 of this invention. 本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 2 of this invention. 本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device concerning Embodiment 2 of this invention. 本発明の実施の形態３にかかる半導体装置の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the semiconductor device concerning Embodiment 3 of this invention. 図３−１におけるゲート電極の周辺部を拡大して示す断面図である。It is sectional drawing which expands and shows the peripheral part of the gate electrode in FIGS. 本発明の実施の形態４にかかる半導体装置の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the semiconductor device concerning Embodiment 4 of this invention. 図４−１におけるゲート電極の周辺部を拡大して示す断面図である。It is sectional drawing which expands and shows the peripheral part of the gate electrode in FIGS. 本発明の実施の形態５にかかる半導体装置の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the semiconductor device concerning Embodiment 5 of this invention. 図５−１におけるゲート電極の周辺部を拡大して示す断面図である。It is sectional drawing which expands and shows the peripheral part of the gate electrode in FIGS. 本発明の実施の形態６にかかる半導体装置の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the semiconductor device concerning Embodiment 6 of this invention. 図６−１におけるゲート電極の周辺部を拡大して示す断面図である。It is sectional drawing which expands and shows the peripheral part of the gate electrode in FIGS. 本発明の実施の形態７にかかる半導体装置の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the semiconductor device concerning Embodiment 7 of this invention. 図７−１におけるゲート電極の周辺部を拡大して示す断面図である。FIG. 7 is an enlarged cross-sectional view illustrating a peripheral portion of a gate electrode in FIG.

Explanation of symbols

１半導体基板
２素子分離
３酸化膜
１１Ｎ型ウエル
１２Ｐ型ウエル
２１Ｎ型素子分離拡散層
２２Ｐ型素子分離拡散層
３１ＳＤＥ層
３２ＳＤＥ層
４１不純物層
４２不純物層
５１Ｐ型ソース・ドレイン拡散層
５２Ｎ型ソース・ドレイン拡散層
６０酸化膜
６１ゲート絶縁膜
６１ａ窒素導入ゲート絶縁膜
６２ゲート絶縁膜
６２ａ窒素導入ゲート絶縁膜
７０多結晶シリコン膜
７１ゲート電極
７２ゲート電極
７５ゲート構造
７６ゲート構造
８１酸化膜
８２酸化膜
９１窒化膜
９２窒化膜
９５ゲートサイドウォールスペーサ
９６ゲートサイドウォールスペーサ
１０１ａシリサイド層
１０１ｂシリサイド層
１０２ａシリサイド層
１０１ｂシリサイド層
１１０層間絶縁膜
１２０コンタクト
１３０配線層
２００フォトレジスト
２０２フォトレジスト
２０４フォトレジスト
２０６フォトレジスト
２０８フォトレジスト
２１０フォトレジスト
２１２フォトレジスト
２１４コンタクトホール
２２１オフセットスペーサ
２２２オフセットスペーサ
２３１高誘電体膜からなるゲート絶縁膜
２３１ａ窒素導入ゲート絶縁膜
２３２高誘電体膜からなるゲート絶縁膜
２３２ａ窒素導入ゲート絶縁膜
２４１高誘電体膜からなるゲート絶縁膜
２４１ａ窒素導入ゲート絶縁膜
２４２高誘電体膜からなるゲート絶縁膜
２４２ａ窒素導入ゲート絶縁膜
３００ＳＯＩ基板
３０２シリコン層
３０４絶縁層
３０６シリコン薄膜層 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Element isolation | separation 3 Oxide film 11 N type well 12 P type well 21 N type element isolation diffusion layer 22 P type element isolation diffusion layer 31 SDE layer 32 SDE layer 41 Impurity layer 42 Impurity layer 51 P type source / drain diffusion Layer 52 N-type source / drain diffusion layer 60 Oxide film 61 Gate insulating film 61a Nitrogen-introduced gate insulating film 62 Gate insulating film 62a Nitrogen-introduced gate insulating film 70 Polycrystalline silicon film 71 Gate electrode 72 Gate electrode 75 Gate structure 76 Gate structure 81 Oxide film 82 Oxide film 91 Nitride film 92 Nitride film 95 Gate sidewall spacer 96 Gate sidewall spacer 101a Silicide layer 101b Silicide layer 102a Silicide layer 101b Silicide layer 110 Interlayer insulating film 120 Contact 130 Wiring layer 200 Toresist 202 Photoresist 204 Photoresist 206 Photoresist 208 Photoresist 210 Photoresist 212 Photoresist 214 Contact hole 221 Offset spacer 222 Offset spacer 231 Gate insulating film 231a made of high dielectric film 231a Nitrogen introduced gate insulating film 232 From high dielectric film Gate insulating film 232a Nitrogen introduced gate insulating film 241 Gate insulating film made of high dielectric film 241a Nitrogen introduced gate insulating film 242 Gate insulating film made of high dielectric film 242a Nitrogen introduced gate insulating film 300 SOI substrate 302 Silicon layer 304 Insulating Layer 306 Silicon thin film layer

Claims

A semiconductor substrate;
A pair of source / drain extensions formed at predetermined intervals on the upper layer of the semiconductor substrate;
A gate insulating film formed to have a region overlapping with the source / drain extension in a region sandwiched between the pair of source / drain extensions on the semiconductor substrate;
A gate electrode formed on the gate insulating film;
With
The semiconductor device according to claim 1, wherein the gate insulating film has only a region corresponding to an overlap region between the gate electrode and the source / drain extension as a nitrogen introduction region into which nitrogen is introduced.

2. The semiconductor according to claim 1, wherein the nitrogen-introduced region has a distribution of a low nitrogen concentration on the interface side with the semiconductor substrate and a high nitrogen concentration on the gate electrode side in the nitrogen introduction region. apparatus.

The semiconductor device according to claim 1, wherein the gate insulating film is a film made of a high dielectric material or a silicon compound of a high dielectric material.

2. The semiconductor device according to claim 1, wherein the gate insulating film is formed by stacking a film made of a high dielectric material or a silicon compound of a high dielectric material on an oxide film.

The semiconductor device according to claim 1, wherein the semiconductor substrate is an SOI substrate.

A source / drain extension step of forming a pair of source / drain extensions formed at predetermined intervals on the upper layer of the semiconductor substrate;
Forming a gate insulating film having a region overlapping with the source / drain extension in a region sandwiched between the pair of source / drain extensions on the semiconductor substrate;
Forming a gate electrode on the gate insulating film; and
A nitrogen introduction region forming step for forming a nitrogen introduction region by introducing nitrogen only into a region corresponding to an overlap region between the gate electrode and the source / drain extension in the gate insulating film;
A method for manufacturing a semiconductor device, comprising:

The method of manufacturing a semiconductor device according to claim 6, wherein the nitrogen introduction region forming step is performed by ammonia annealing after the gate electrode forming step.

After the gate electrode formation step, further includes a sidewall formation step of forming a sidewall on the side wall of the gate electrode,
The method of manufacturing a semiconductor device according to claim 7, wherein the nitrogen introduction region forming step is performed by ammonia annealing after the sidewall forming step.

7. The method of manufacturing a semiconductor device according to claim 6, wherein a film made of a high dielectric material or a silicon compound of a high dielectric material is formed as the gate insulating film.

7. The method of manufacturing a semiconductor device according to claim 6, wherein a laminated film in which a film made of a high dielectric material or a silicon compound of a high dielectric material is laminated on an oxide film is formed as the gate insulating film.