JP2006119829A - 記憶制御装置及び記憶制御方法 - Google Patents

Abstract

【課題】 記憶制御装置と外部の記憶制御装置とを含んだ記憶システムの構築を容易に行うことができるようにする。
【解決手段】 記憶制御装置（２０）は、ホスト装置（１０）と、外部記憶デバイス（４２）を有する外部記憶制御装置（４０）とに接続される。外部記憶制御装置（４０）は、外部記憶デバイスのアドレスである外部アドレスと、記憶制御装置に設定される内部記憶デバイスのアドレスである内部アドレスとのうちの少なくとも一方を表すアドレス情報を記憶する。記憶制御装置は、外部記憶制御装置からアドレス情報を受信し、そのアドレス情報に基づいて、内部アドレスと外部アドレスとの対応付けを表すアドレス対応情報（３）を生成し、内部アドレスをアクセス先としたライト／リード命令をホスト装置から受信した場合、アドレス対応情報を参照することで、その内部アドレスに対応付けられている外部アドレスを特定し、その特定された外部アドレスにアクセスする。
【選択図】図１

Description

本発明は、外部の記憶制御装置に接続される記憶制御装置及びその記憶制御装置において実現される記憶制御方法に関する。

例えば特開２００４−５３７０号公報に開示されているように、記憶制御装置に外部の記憶制御装置を連結し、記憶制御装置と外部の記憶制御装置とを含んだ一つの記憶システムを構築する技術が知られている。具体的には、例えば、ホストコンピュータと第一の記憶制御装置とが第一の通信経路を介して接続され、且つ、第一の記憶制御装置と第二の記憶制御装置とが第二の通信経路を介して接続される。第一の記憶制御装置は、第一の通信経路を介してホストコンピュータから第一のデータ入出力要求を受信し、その第一のデータ入出力要求が自身の担当でないと判断した場合には、その第一のデータ入出力要求に対応する第二のデータ入出力要求を第二の通信手段を介して第二の記憶制御装置に送信する。この場合、第二の記憶制御装置が、第二のデータ入出力要求を受信し、その要求に対応するデータ入出力処理を実行する。

特開２００４−５３７０号公報

この種の技術では、例えば、第二の記憶制御装置に故障が発生した場合、第二の記憶制御装置を第一の記憶制御装置から切り離し、別の第二の記憶制御装置を第一の記憶制御装置に接続する作業が行われる。このような復旧作業を容易に行うことができれば、ユーザ（例えば、第一の記憶制御装置の管理者）にとって便利である。

従って、本発明の目的の一つは、記憶制御装置と外部の記憶制御装置とを含んだ記憶システムの構築を容易に行うことができるようにすることにある。

本発明の他の目的は、後述の説明から明らかになるであろう。

本発明の第一の側面に従う記憶制御装置は、ライト命令又はリード命令であるライト／リード命令を送信するホスト装置と、外部記憶デバイスを有する外部記憶制御装置とに接続することができるものである。前記外部記憶制御装置は、外部記憶デバイスのアドレスである外部アドレスと、前記記憶制御装置に設定される内部記憶デバイスのアドレスである内部アドレスとのうちの少なくとも一方を表すアドレス情報を記憶し、且つ、前記記憶しているアドレス情報を前記記憶制御装置に送信する。前記記憶制御装置は、記憶資源と、制御部とを備える。前記制御部は、前記外部記憶制御装置から前記アドレス情報を受信し、前記受信したアドレス情報に基づいて、内部アドレスと外部アドレスとの対応付けを表すアドレス対応情報を前記記憶資源上に生成する。また、前記制御部は、前記ホスト装置から前記ライト／リード命令を受信し、前記記憶資源上のアドレス対応情報を参照することで、前記内部アドレスに対応付けられている外部アドレスを特定し、前記ライト／リード命令に従うアクセス先が前記対応付けられた内部アドレスの場合、前記特定された外部アドレスにデータを書き込む、又は、その特定された外部アドレスからデータを読み出して前記ホスト装置に送信する。

記憶制御装置に接続される外部記憶制御装置の数は、１であっても２以上であってもよい。同様に、存在する外部記憶デバイスの数も、１であっても２以上であってもよい。

「外部記憶デバイス」としては、例えば、物理的な記憶デバイスであっても論理的な記憶デバイスであっても良い。また、「外部記憶制御装置」としては、例えば、ハードディスクを備えるハードディスクドライブであっても良いし、複数の物理記憶デバイスを備えるディスクアレイ装置であってもよい。

「内部記憶デバイス」としては、例えば、物理的な記憶デバイス或いは論理的な記憶デバイスのように実体のある記憶デバイスであっても良いし、実体の無い仮想的な記憶デバイスであっても良い。具体的には、例えば、実体のある記憶デバイスの場合、記憶制御装置は、その記憶デバイスにはデータを書くことができ、一方、仮想的な記憶デバイスの場合、それは仮想的なものなのでデータを書くことができず、その仮想的な記憶デバイスに外部記憶デバイスが対応付けられていれば、その外部記憶デバイスにデータを書くことができる。

「制御部」は、マイクロプロセッサであっても良いし、マイクロプロセッサを備えた回路基板等であっても良い。

「記憶資源」は、論理的な資源であっても良いし物理的な資源であっても良い。後者の場合は、例えば、記憶資源は、メモリであっても良いし、ハードディスクであっても良い。

「記憶制御装置」は、例えば、パーソナルコンピュータであっても良いし、外部記憶制御装置と同様の記憶制御装置であっても良い。記憶制御装置は、必ずしも、実体のある記憶デバイスを備えていなくても良い。

この記憶制御装置の第一の実施態様では、前記アドレス情報は、前記内部アドレスを表す内部アドレス情報を含み、前記外部記憶デバイスに格納されている。この場合、前記制御部が、前記外部記憶デバイスから読み出されたアドレス情報を受信し、前記外部記憶デバイスの外部アドレスと、前記受信したアドレス情報中の内部アドレス情報が表す内部アドレスとの対応付けを表すアドレス対応情報を生成する。

なお、この第一の実施態様では、複数の外部記憶デバイスが存在する場合には、各記憶デバイス毎にアドレス情報が格納されてもよいし、一つの外部記憶デバイスに複数のアドレス情報が格納されても良い。前者の場合、記憶制御装置は、アドレス情報の読出し元の外部記憶デバイスの外部アドレスと、そのアドレス情報に含まれている内部アドレス情報が表す内部アドレスとを対応付けることができる。一方、後者の場合、複数のアドレス情報の各々には、内部アドレス情報の他に、その情報が表す内部アドレスに対応付けられる外部アドレスを表す外部アドレス情報が含まれており、記憶制御装置は、受信したアドレス情報に含まれている内部アドレス情報と外部アドレス情報とに基づいて、内部アドレスと外部アドレスとの対応付けを行うことができる。

この記憶制御装置の第二の実施態様では、前記制御装置は、一以上の外部記憶制御装置と接続することができる。前記一以上の外部記憶制御装置は、複数の外部記憶デバイスを備える。一つの外部記憶制御装置が複数の外部記憶デバイスを備えていても良いし、各外部記憶制御装置が少なくとも一つの外部記憶デバイスを備えていても良い。前記記憶資源が、複数の記憶デバイスにそれぞれ対応した複数の内部アドレスを表す内部デバイス情報を記憶している。この場合、前記制御部が、複数の外部記憶デバイスにそれぞれ対応した複数の外部アドレスを特定するための外部デバイス情報を入力して前記記憶資源に書込む。外部デバイス情報は、例えば、ユーザの手作業によって入力されたものでもよいし、外部記憶制御装置に送信した特定のコマンドの応答として受信したものでもよい。前記制御部は、前記外部デバイス情報と前記アドレス情報とに基づいて、前記複数の外部アドレスのうち内部アドレスに対応付けられない未対応の外部アドレスがどれであるかを前記記憶資源に記憶させる。また、前記制御部は、前記内部デバイス情報と前記アドレス情報とに基づいて、前記複数の内部アドレスのうち外部アドレスが対応付けられない未対応の内部アドレスがどれであるかを前記記憶資源に記憶させる。前記制御部は、前記記憶資源に記憶されている未対応の内部アドレスがアクセス先である前記ライト／リード命令を前記ホスト装置から受信した場合、前記記憶資源に記憶されている一以上の未対応の外部アドレスの中から少なくとも一つの外部アドレスを選択し、選択された外部アドレスにアクセスする。また、前記制御部は、前記選択された外部アドレスと、前記アクセス先の未対応の内部アドレスとの対応付けを表すアドレス対応情報を前記記憶資源上に生成する。

この記憶制御装置の第三の実施態様では、前記記憶制御装置が、実体のある内部記憶デバイスを備える。前記制御部は、前記受信したアドレス情報に基づいて内部アドレスと外部アドレスとの対応付けを行う場合、その内部アドレスが前記実体のある内部記憶デバイスのアドレスならば、前記内部記憶デバイスと前記外部記憶デバイスとの対応付けを表すデバイス対応情報を前記記憶資源上に生成する。また、前記制御部は、前記記憶資源上に生成されたデバイス対応情報に基づいて、前記実体のある内部記憶デバイスに書かれたデータを、前記実体のある内部記憶デバイスに対応付けられた外部記憶デバイスに書き込む、或いは、前記外部記憶デバイスに書き込まれたデータを、その外部記憶デバイスに対応付けられた前記実体のある内部記憶デバイスに書き込む。

この記憶制御装置の第四の実施態様では、前記第三の実施態様において、前記アドレス情報は、前記外部記憶デバイスの記憶容量を表す外部記憶容量情報と、前記実体のある内部記憶デバイスの記憶容量を表す内部記憶容量情報とを含む。この場合、前記制御部は、前記受信したアドレス情報中の外部記憶容量情報が表す記憶容量が、前記内部記憶容量情報が表す記憶容量以上である場合に、前記デバイス対応情報を生成する。

この記憶制御装置の第五の実施態様では、前記第三の実施態様において、前記アドレス情報は、内部アドレスを表す内部アドレス情報を含む。前記記憶資源は、前記実体のある記憶デバイスの内部アドレスを表す別の内部アドレス情報を記憶する。前記制御部は、前記受信したアドレス情報に含まれている内部アドレス情報が前記別の内部アドレス情報に適合しない場合には、前記内部アドレス情報に基づいて仮想的な内部記憶デバイスを設定する。前記制御部は、前記設定された仮想的な内部記憶デバイスも、前記実体のある内部記憶デバイスも、前記制御装置が有する内部記憶デバイスとして前記ホスト装置に提供する。

この第五の実施態様では、例えば、前記制御部は、前記適合しない内部アドレス情報が表す内部アドレスを記憶資源に書込み、且つ、その内部アドレスを有する記憶デバイスを仮想的な記憶デバイスであるとして記憶資源に登録する。記憶資源には、その他に、実体のある内部記憶デバイスに関する情報（例えば内部アドレス）も登録されている。制御部は、ホスト装置に対し、仮想的な記憶デバイスも、実体のある内部記憶デバイスも、記憶制御装置が備える記憶デバイスとして提供する。この場合、ホスト装置は、提供された記憶デバイスに対して、ライト／リード命令を発行することができる。前記制御部は、ライト／リード命令を受信した場合、アクセス先が実体のある内部記憶デバイスの場合には、その内部記憶デバイスに対してデータの読み書きを行うことができる。また、前記制御部は、ライト／リード命令を受信した場合、アクセス先が実体の無い仮想的な記憶デバイスの場合には、アドレス対応情報を参照して、その記憶デバイスに対応付けられた外部記憶デバイスに対して、データの読み書きを行うことができる。もし、アクセス先が仮想的な記憶デバイスであるにも関わらず、その記憶デバイスに外部記憶デバイスが対応付けられていない場合には、前記制御部は、対応付けのされていない外部記憶デバイスを特定し、特定された外部記憶デバイスの外部アドレスを、上記仮想的な記憶デバイスの内部アドレスに対応付けることができる。

この記憶制御装置の第六の実施態様では、前記アドレス情報は、外部アドレス及びローカルアドレスのうちの少なくとも一方に最後にアクセスされた時刻を表す最終アクセス時刻情報を含む。前記制御部は、前記特定された外部アドレスにデータを書き込む、又は、その特定された外部アドレスからデータを読み出して前記ホスト装置に送信することを行った場合、その外部アドレスに対応したアドレス情報に含まれている最終アクセス時刻情報を更新する。前記制御部は、前記記憶資源に記憶されている複数の前記アクセス対応情報のうち、前記最終アクセス時刻情報が表す時刻が最も古いアドレス情報に対応したアドレス対応情報を消去する。

この記憶制御装置の第七の実施態様では、前記アドレス情報は、複数の内部アドレスを表す複数の内部アドレス情報を含む。前記制御部は、前記受信したアドレス情報中の複数の内部アドレス情報がそれぞれ表す複数の内部アドレスを、同一の外部アドレスに対応付け、その対応付けを表すアドレス対応情報を前記記憶資源上に生成する。

この記憶制御装置の第八の実施態様では、前記外部記憶制御装置は、同一の内部アドレスを表す情報を含んだ複数のアドレス情報を記憶している。前記制御部は、前記複数のアドレス情報を受信した場合、同一の内部アドレスと、複数の外部アドレスとの対応付けを表すアドレス対応情報を前記記憶資源上に生成する。

この記憶制御装置の第九の実施態様では、前記制御部は、内部記憶デバイス又は外部記憶デバイスがニアラインか否かを判断し、その判断結果が肯定的である場合に、その内部記憶デバイスの内部アドレスとその外部記憶デバイスの外部アドレスとの対応付けを表すアドレス対応情報を生成する。

この第九の実施態様では、前記制御部は、例えば、各内部記憶デバイス毎に、ニアラインの対象か否かを記憶資源に記録する。これは、例えば、前記制御部が、各内部記憶デバイス毎に、アクセス頻度（単位時間当たりのアクセス回数）を管理し、アクセス頻度が所定値以上の場合には、その内部記憶デバイスはニアラインではないと判断し、それが所定値未満の場合には、その内部記憶デバイスはニアラインであると判断し、その判断結果に基づいて、記憶資源を更新することができる。また、例えば、前記制御部が、ユーザによる手作業に応答して（例えば、記憶制御装置に接続されたコンピュータマシンからの入力に基づいて）、ユーザ所望の内部記憶デバイスに対してニアラインであることを記憶資源上で設定することができる。また、例えば、前記制御部が、内部記憶デバイス又は外部記憶デバイスのデータを参照し、そのデータの更新頻度が所定値以上か否かで、その内部記憶デバイスがニアラインであるか否かを判断してもよい。

本発明の第二の側面に従う方法は、ライト命令又はリード命令であるライト／リード命令を送信するホスト装置と、外部記憶デバイスを有する外部記憶制御装置とに接続することができる記憶制御装置において実現される記憶制御方法である。前記外部記憶制御装置は、外部記憶デバイスと、前記記憶制御装置に設定される内部記憶デバイスとのうちの少なくとも一方のアドレスを表すアドレス情報を記憶し、且つ、前記記憶しているアドレス情報を前記制御装置に送信する。この場合、前記記憶制御方法は、前記外部記憶制御装置から前記アドレス情報を受信するステップと、前記受信したアドレス情報に基づいて、内部アドレスと外部アドレスとの対応付けを表すアドレス対応情報を前記記憶資源上に生成するステップと、前記ホスト装置から前記ライト／リード命令を受信し、前記記憶資源上のアドレス対応情報を参照することで、前記内部アドレスに対応付けられている外部アドレスを特定するステップと、前記ライト／リード命令に従うアクセス先が前記対応付けられた内部アドレスの場合、前記特定された外部アドレスにデータを書き込む、又は、その特定された外部アドレスからデータを読み出して前記ホスト装置に送信するステップとを有する。

上述した記憶制御装置及び記憶制御方法は、メインフレーム系の記憶システムにも、オープン系の記憶システムにも適用することができる。

本発明によれば、記憶制御装置と外部の記憶制御装置とを含んだ記憶システムの構築を容易に行うことができる。

以下、図面を参照して、本発明の一実施形態に係る幾つかの実施例について説明する。

図１は、本発明の一実施形態の第一実施例に係る記憶システムの構成を示す。なお、以下の説明では、第一の記憶制御装置を単に「記憶制御装置」と称し、第二の記憶制御装置を「外部記憶制御装置」と称することがある。また、図１では、第一の記憶制御装置２０に接続される第二の記憶制御装置４０の台数は一つであるが、第一の記憶制御装置２０には複数の第二記憶制御装置４０を接続することもできる。

この記憶システム１００には、一以上の論理記憶デバイス（論理ボリュームとも言う、以下、「ＶＯＬ」と略記する）３１を備える第一の記憶制御装置２０と、一以上のＶＯＬ４２を備える第二の記憶制御装置４０とが備えられる。

第一の記憶制御装置２０には、第一の通信ネットワークＣＮ１を介してホスト装置１０が接続され、第二の通信ネットワークＣＮ２を介して第二の記憶制御装置４０が接続され、第三の通信ネットワークＣＮ３を介して管理サーバ１４が接続される。

ホスト装置１０は、例えば、ＣＰＵ（Central Processing Unit）やメモリ等の情報処理資源を備えたコンピュータ装置であり、例えば、パーソナルコンピュータ、ワークステーション、メインフレーム等として構成される。ホスト装置１０は、例えば、キーボードスイッチやポインティングデバイス、マイクロフォン等の情報入力装置（図示せず）と、例えば、モニタディスプレイやスピーカー等の情報出力装置（図示せず）とを備えている。さらに、ホスト装置１０には、例えば、第一の記憶制御装置２０が提供する記憶領域を使用するデータベースソフトウェア等のアプリケーションプログラム１１と、第一の通信ネットワークＣＮ１介して第一の記憶制御装置２０にアクセスするためのアダプタ１２とが設けられている。

また、ホスト装置１０は、ストレージ管理アプリケーション１３を備えている。ストレージ管理アプリケーション１３は、例えば、図示しないＣＰＵに読み込まれて動作するコンピュータプログラムであり、第一の記憶制御装置２０に指令(制御データ)を出し、第一の記憶制御装置２０の作動を制御するものである。具体的には、例えば、ストレージ管理アプリケーション１３は、第一の記憶制御装置２０で管理している複数のＶＯＬ３１から、コピー元のＶＯＬ３１（又は３２）とコピー先のＶＯＬ３１（又は３２）を選択し、コピー元からコピー先へデータをコピーすることを第一の記憶制御装置２０に行わせることができる。

ホスト装置１０は、第一の通信ネットワークＣＮ１を介して、第一の記憶制御装置２０に対してデータの入出力を行うことができる。ホスト装置１０は、例えば、メインフレーム系のコンピュータマシンとすることができる。ホスト装置１０は、例えば、FICON（Fibre Connection：登録商標）、ESCON（Enterprise System Connection：登録商標）、ACONARC（Advanced Connection Architecture：登録商標）、FIBARC（Fibre Connection Architecture：登録商標）等の通信プロトコルに従って通信を行うことができる。

第一の記憶制御装置２０は、例えば、ディスクアレイサブシステムとして構成されるものである。但し、これに限らず、第一の記憶制御装置２０を、高機能化されたインテリジェント型のファイバチャネルスイッチとして構成することもできる。これは、第二の記憶制御装置４０についても同様である。

第一の記憶制御装置２０は、コントローラ部と、一又は複数の物理記憶デバイス４００とを備える。コントローラ部は、例えば、複数（例えば二つ）のチャネルアダプタ（ＣＨＡ）２Ａ、２Ｂと、複数のディスクアダプタ（ＤＫＡ）２２と、サービスプロセッサ（ＳＶＰ）２３と、キャッシュメモリ２４と、共有メモリ２５と、接続部２６とを備えている。

ＣＨＡ２Ａ、２Ｂは、第一の記憶制御装置２０に接続された外部の装置（例えば、ホスト装置１０或いは第二の記憶制御装置４０）との間のデータ通信を行うものである。各ＣＨＡ２Ａ，２Ｂは、外部の装置と通信を行うための通信ポート２１Ａ、２１Ｂを備えている。この実施例では、ＣＨＡ２Ａは、通信ポート２１Ａ及び第一の通信ネットワークＣＮ１を介してホスト装置１０に接続されており、ＣＨＡ２Ｂは、通信ポート２１Ｂ及び第二の通信ネットワークＣＮ２を介して第二の記憶制御装置４０に接続されている。ＣＨＡ２Ａ、２Ｂは、それぞれＭＰ（Micro Processor）８０１やメモリ等を備えたマイクロコンピュータシステムとして構成されており、外部の装置から受信した各種コマンドを解釈して実行する。例えば、ＣＨＡ２Ａ、２Ｂには、それぞれを識別するためのネットワークアドレスが割り当てられている。また、ＣＨＡ２Ａ、２Ｂは、ＭＰ８０１に読み込まれて稼動する制御プログラム８００により動作することができる。この制御プログラム８００は、例えば、後述する接続処理やデータ処理を行うことができる。

各ＤＫＡ２２は、物理記憶デバイス４００との間のデータ授受を行うものである。各ＤＫＡ２２は、物理記憶デバイス４００に接続するための通信ポート２２Ａを備えている。また、各ＤＫＡ２２は、ＣＰＵやメモリ等を備えたマイクロコンピュータシステムとして構成されている。各ＤＫＡ２２は、ＣＨＡ２Ａ、２Ｂからの指示に従って、物理記憶デバイス４００にデータを書き込んだり、物理記憶デバイス４００からデータを読み出したりする。物理記憶デバイス４００との間でデータ入出力を行う場合、各ＤＫＡ２２は、論理的なアドレスを物理的なアドレスに変換する。各ＤＫＡ２２は、物理記憶デバイス４００がRAIDに従って管理されている場合は、RAID構成に応じたデータアクセスを行う。

ＳＶＰ２３は、第一の記憶制御装置２０の保守又は管理のために操作されるコンピュータ装置であり、例えば、ノート型のパーソナルコンピュータである。ＳＶＰ２３は、装置２０内の障害発生を監視してディスプレイ画面（図示せず）に表示したり、ストレージ管理アプリケーションからの指令に基づいて、ＶＯＬ３１を備える物理的な記憶デバイス（例えばハードディスクドライブ）の閉塞処理等を指示したりすることができる。ＳＶＰ２３には、第三の通信ネットワークＣＮ３を介して管理サーバ１４が接続されている。ＳＶＰ２３は、第三の通信ネットワークＣＮ３を介して、管理サーバ１４からデータ或いは命令を受信することができる。

キャッシュメモリ２４は、ホスト装置１０から受信したデータや、ＶＯＬ３１から読み出されたデータ等を一時的に記憶するものである。共有メモリ２５には、第一の記憶制御装置２０の動作を制御するための情報や、各ＶＯＬ３１と各物理記憶デバイス４００との対応関係を表す情報等が格納される。キャッシュメモリ２４と共有メモリ２５は、図示のように別々のメモリで構築されても良いし、同一のメモリ上で論理的に分割されることにより構築されても良い。

接続部２６は、各ＣＨＡ２１，各ＤＫＡ２２，ＳＶＰ２３，キャッシュメモリ２４，共有メモリ２５を相互に接続させる。接続部２６は、例えば、高速スイッチング動作によってデータ伝送を行う超高速クロスバススイッチ等のような高速バスとして構成することができる。また、LAN、SANのような通信ネットワークでも構成でき、さらに、前述の高速バスとともに複数のネットワークでも構成することができる。

物理記憶デバイス４００としては、例えば、ハードディスク、フレキシブルディスク、磁気テープ、半導体メモリ、光ディスク等のようなデバイスを用いることができる。一又は複数の物理記憶デバイス４００上には、一以上のＶＯＬ３１が用意される。なお、以下、説明を分かり易くするために、第一の記憶制御装置２０に備えられるＶＯＬ３１を「内部ＶＯＬ３１」と言い、それに対し、第二の記憶制御装置４０に備えられるＶＯＬ４２を「外部ＶＯＬ４２」と言うことがある。

図１に点線で示される参照番号３２は、ホスト装置１０（又は管理サーバ１４）に対して提供される仮想的な内部ＶＯＬを示す。別の言い方をすれば、参照番号３２は、第二の記憶制御装置４０の有する外部ＶＯＬ４２を仮想的に第一の記憶制御装置２０側に取り込んだ状態を示すものである。即ち、本実施例では、第一の記憶制御装置２０から見て外部に存在するＶＯＬ４２が、第一の記憶制御装置２０の内部に備えられるＶＯＬ３２として、ホスト装置１０（又は管理サーバ１４）に提供される。別の言い方をすれば、第一の記憶制御装置２０は、第二の記憶制御装置４０の有するＶＯＬ４２を自己のＶＯＬ３２としてホスト装置１０に提供することができるものであるから、自己が直接支配するローカルなＶＯＬ３１（換言すれば、そのＶＯＬ３１を備えるための物理記憶デバイス４００）を有していなくてもよい。つまり、第一の記憶制御装置２０がＶＯＬ３１を全く備えていなくても、ホスト装置１０に対し、記憶資源を提供することができる。

第二の記憶制御装置４０は、第一の記憶制御装置２０と同様の構成をとることができる。例えば、第二の記憶制御装置４０は、通信ポート４１とＶＯＬ４２とを備えている。このほか、ＣＨＡやＤＫＡ等を備えることもできる。第二の記憶制御装置４０は、第二の通信ネットワークＣＮ２を介して第一の記憶制御装置２０に接続されており、外部ＶＯＬ４２は、第一の記憶制御装置２０の内部ＶＯＬ３２として扱われるようになっている。

以上が、本実施例に係る記憶システム１００の概要である。第一の記憶制御装置２０は、共有メモリ２５（又はキャッシュメモリ２４）上で、複数の内部ＶＯＬの各々について、どの内部ＶＯＬが実体のある内部ＶＯＬ３１で、どの内部ＶＯＬが実体のない仮想的な内部ＶＯＬ３２であるかを管理している。ＣＨＡ２Ａは、或る内部ＶＯＬ３１に対するＩ／Ｏ要求（入出力要求、例えばライト命令或いはリード命令）を受けた場合、ＤＫＡ２２Ａに、その或る内部ＶＯＬ３１にアクセスさせる。また、ＣＨＡ２Ａは、或る仮想内部ＶＯＬ３２に対するＩ／Ｏ要求を受けた場合、その仮想内部ＶＯＬ３２に対応した外部ＶＯＬ４２を特定し、ＣＨＡ２Ｂに、特定された外部ＶＯＬ４２にアクセスさせる。

図２Ａは、共有メモリ２５に格納される情報の一例を示す。

共有メモリ２５には、例えば、ＶＯＬを管理するためのＶＯＬ管理テーブル１と、内部ＶＯＬと外部ＶＯＬとの対応付けを管理するためのマッピングテーブル１０２とが記憶される。

図２Ｂは、ＶＯＬ管理テーブルの構成例を示す。

ＶＯＬ管理テーブル１には、内部ＶＯＬに関する情報が登録される。具体的には、例えば、各内部ＶＯＬ毎に、内部ＶＯＬアドレスと、シリンダ数と、ペア相手と、内部ＶＯＬ属性とが登録される。

内部ＶＯＬアドレスは、内部ＶＯＬのアドレスに関する情報であり、例えば、シリンダヘッド番号と、レコード番号とを含んだ情報である。シリンダヘッド番号は、シリンダの位置を表す番号であり、レコード番号は、シリンダ内のどこの位置にアクセスするかを表す番号である。なお、各ＶＯＬは、シリンダの集合である。シリンダとは、ＶＯＬを論理的に区切ったサブ的なＶＯＬである。各ＶＯＬの記憶容量は、そのＶＯＬを構成するシリンダの個数によって異なる。シリンダの記憶サイズは、所定サイズであっても、任意サイズであってもよいが、本実施例では所定サイズとする。シリンダのサイズは、例えば、共有メモリ２５に記憶させることができる。

シリンダ数は、内部ＶＯＬを構成するシリンダの数である。

ペア相手は、内部ＶＯＬに対応付けられたペアの相手（別の内部ＶＯＬ又は外部ＶＯＬ）を表す。なお、内部ＶＯＬにペアが存在しない場合には、そのことを表す情報（例えば「無し」）が登録される。また、ペア相手が外部ＶＯＬの場合、ペア相手の情報は、その外部ＶＯＬのアドレスと、その外部ＶＯＬを有する第二の記憶制御装置のＩＤとの組み合わせで表すことができる。

内部ＶＯＬ属性は、内部ＶＯＬの種類を表す情報である。内部ＶＯＬ属性としては、例えば、実体のある内部ＶＯＬ３１であることを意味する「実ＶＯＬ」というものと、実体の無い仮想的な内部ＶＯＬ３２であることを意味する「仮想ＶＯＬ」というものとがある。

以上がＶＯＬ管理テーブル１の構成例である。このＶＯＬ管理テーブル１に登録される情報項目としては、前述したものに限らず、例えば、前述した項目よりも少なくても多くても良い。

図３は、マッピングテーブル１０２の構成例を示す。

マッピングテーブル１０２は、前述したように、内部ＶＯＬと外部ＶＯＬとの対応付けを管理するためのテーブルである。マッピングテーブル１０２は、例えば、一以上のアドレス対応レコード３を含んでいる。各アドレス対応レコード３は、内部ＶＯＬのアドレスに関するデータである内部アドレスデータと、外部ＶＯＬのアドレスに関するデータである外部アドレスデータとを含んでいる。内部アドレスデータは、例えば、前述した内部ＶＯＬアドレスである。外部アドレスデータは、例えば、接続先の第二の記憶制御装置４０を識別するためのデータ要素（以下、外部装置ＩＤ）と、その第二の記憶制御装置４０が有する外部ＶＯＬ４２の外部ＶＯＬアドレスと、その外部ＶＯＬ４２の使用領域の先頭と終端とを表すデータ要素（例えば、使用エリアの先頭シリンダを表す番号（以下、使用先頭ＣＹＬ＃）と、使用エリアの終端シリンダを表す番号（以下、使用終端ＣＹＬ＃））とを含んだデータである。

第一の記憶制御装置２０（例えば、ＣＨＡ２Ａ、２Ｂのマイクロプロセッサ）は、このようなマッピングテーブル１０２を参照することにより、どの第二記憶制御装置４０のどの外部ＶＯＬ４２に対してどの内部ＶＯＬが対応付けられているかを特定することができる。

図４Ａは、或る外部ＶＯＬの構成例を示す。図４Ｂは、マッピング用データの構成例を示す。

外部ＶＯＬ４２には、ホスト装置１０から送信された書込み対象データの他に、マッピング用データ４７を格納することができる。マッピング用データ４７は、マッピングテーブル１０２中のアドレス対応レコード３の生成に使用されるデータである。

マッピング用データ４７は、制御サブデータ４９と、一以上のマッピング本体サブデータ４８とを含む。

制御サブデータ４９には、マッピング用データ４７に幾つのマッピング本体サブデータ４８が含まれているかを表すマッピング本体サブデータ数と、このマッピング用データ４７を格納している外部ＶＯＬ４２が有する空きのシリンダの数とが記述される。

マッピング本体サブデータ４８は、マッピングテーブル１０２中のアドレス対応レコード３の生成に使用されるサブデータである。マッピング本体サブデータ４８は、例えば、内部ＶＯＬのアドレスと、その内部ＶＯＬのタイプと、その内部ＶＯＬの記憶サイズ（この実施例ではシリンダ数）とを含んでいる。また、マッピング本体サブデータ４８は、このマッピング用データ４７を格納している外部ＶＯＬ４２の使用領域の先頭と終端とを表すサブデータ要素（例えば使用先頭ＣＹＬ＃及び使用終端ＣＹＬ＃）と、その外部ＶＯＬ４２に最後にアクセスされた時間を表す最終アクセス時間とを含んでいる。このマッピング用データ４７を格納している外部ＶＯＬ４２にデータが書き込まれた場合、使用先頭ＣＹＬ＃、使用終端ＣＹＬ＃及び最終アクセス時間のうちの少なくとも一つが、第一の記憶制御装置２０のＣＨＡ２Ｂによって、或いは、第二の記憶制御装置４０の図示しないＣＨＡによって、更新される。

以上が、マッピング用データ４７の構成例である。なお、図４Ｂの例示によれば、マッピング本体サブデータ４８の数は一であるが、その数が二以上の場合には、制御サブデータ４９において、マッピング本体サブデータ数が二以上となり、且つ、同一のマッピング用データ４７に、二以上のマッピング本体サブデータ４８が含まれる。また、マッピング用データ４７は、第二の記憶制御装置４０のどの場所に記憶されていてもよい。例えば、本実施例では、一つの外部ＶＯＬ４２に一つのマッピング用データ４７が格納されるが、必ずしもそうする必要は無い。具体的には、例えば、マッピング用データ４７を格納するための外部ＶＯＬが用意され、その外部ＶＯＬに、複数のマッピング用データ４７が格納されてもよい。その場合、各マッピング用データ４７には、内部ＶＯＬアドレスの他に、その内部ＶＯＬアドレスに対応付けられる外部ＶＯＬアドレスが含まれても良い。また、一又は複数のマッピング用データ４７は、第二記憶制御装置４０の図示しないメモリ（例えば共有メモリ或いはキャッシュメモリ）に記憶されていても良い。

第一の記憶制御装置２０（例えば、ＣＨＡ２Ｂのマイクロプロセッサ８０１に読み込まれる制御プログラム８００）は、以下に説明する接続処理や、データ処理を行うことができる。以下、それぞれの処理の流れについて説明する。

（Ａ）第一の接続処理。

この第一の接続処理は、例えば、第一の記憶制御装置２０に実体のある内部ＶＯＬ３１が一つも存在しない場合、或いは、それが存在しても、第二の記憶制御装置４０から受信するマッピング用データ４７に、内部ＶＯＬ３１の内部ＶＯＬアドレスと同一の内部ＶＯＬアドレスが存在しない場合に、実行することができる。

図５は、第一の接続処理の流れの一例を示す。

ＣＨＡ２Ｂは、第二の記憶制御装置４０に接続した場合（ステップＳ１１）、所定の照会コマンドを、第二通信ネットワークＣＮ２を介して第二の記憶制御装置４０に発行する。第二の記憶制御装置４０（例えば図示しないＣＨＡ）は、その照会コマンドに応答して、図示しないメモリ（例えば共有メモリ）に記憶されているＶＯＬ管理テーブル（図２Ｂのテーブル１と同様のテーブル）を参照し、そのＶＯＬ管理テーブルに基づいて、その第二の記憶制御装置４０に関する構成情報を生成し、生成した構成情報をＣＨＡ２Ｂに送信する。これにより、ＣＨＡ２Ｂは、接続された第二の記憶制御装置４０に関する構成情報を取得する（Ｓ１２）。なお、この構成情報は、第二の記憶制御装置４０の所定の記憶域に用意されていても良い。構成情報には、例えば、その第二の記憶制御装置４０が備える外部ＶＯＬ４２の数と、各外部ＶＯＬ４２毎の外部ＶＯＬアドレス及びシリンダ数とが含まれている。ＣＨＡ２Ｂは、取得した構成情報を、第一の記憶制御装置２０内の記憶域（例えば、自分が有する図示しないメモリ、或いは共有メモリ２５）に蓄積する。

ＣＨＡ２Ｂは、Ｓ１２で取得した構成情報から、接続された第二記憶制御装置４０に存在する一以上の外部ＶＯＬ４２を把握することができる。ＣＨＡ２Ｂは、把握される一以上の外部ＶＯＬ４２のうちの或る外部ＶＯＬに対する特定のリードコマンドを発行する（Ｓ１３）。特定のリードコマンドとは、外部ＶＯＬに存在するであろうマッピング用データ４７の読出しのためのコマンドである。第二記憶制御装置４０は、そのコマンドを受信した場合、指定された外部ＶＯＬにマッピング用データ４７が存在すればそのマッピング用データを読み出して返信し、存在しなければその旨を返信することができる。また、例えば、マッピング用データ４７が、外部ＶＯＬ４２の所定シリンダ（例えば先頭シリンダ）から別の所定シリンダ（例えば終端シリンダ）に向けて連続的に書かれるようになっている場合、所定シリンダを指定したリードコマンドを発行することにより、その所定シリンダから書かれ始めているマッピング用データ４７が取得可能である。

ＣＨＡ２Ｂは、マッピング用データ４７を受信した場合（Ｓ１４でＹＥＳ）、受信したマッピング用データ４７に含まれているマッピング本体サブデータ４８に基づいて、アドレス対応レコード３を生成し、生成したアドレス対応レコード３を、マッピングテーブル１０２に追加する（Ｓ１５）。具体的には、例えば、ＣＨＡ２Ｂは、接続された第二記憶制御装置４０のＩＤと、マッピング用データ４７の読み出し元の外部ＶＯＬ４２の外部アドレスと、マッピング本体サブデータ４８に含まれている使用先頭ＣＹＬ＃及び使用終端ＣＹＬ＃とを、そのマッピング本体サブデータ４８に含まれている内部ＶＯＬアドレスに対応付けることにより、アドレス対応レコード３を生成する。なお、マッピング本体サブデータ４８が複数個含まれている場合には、ＣＨＡ２Ｂは、上記読出し元の外部ＶＯＬ４２に対して、それら複数のマッピング本体サブデータ４８にそれぞれ含まれている複数の内部ＶＯＬアドレスを対応付けることができる。

ＣＨＡ２Ｂは、取得されたマッピング本体サブデータ４８に含まれている内部ＶＯＬアドレスに基づいて、仮想ＶＯＬを登録する（Ｓ１６）。具体的には、例えば、ＣＨＡ２Ｂは、取得されたマッピング本体サブデータ４８に含まれている内部ＶＯＬアドレスを、所定の記憶域（例えば共有メモリ２５）に書く。

Ｓ１４において、マッピング用データ４７を取得できない場合（Ｓ１４でＮＯ）、ＣＨＡ２Ｂは、Ｓ１３のリードコマンドの発行先である外部ＶＯＬに対する書込み処理により（例えば、その外部ＶＯＬにライトコマンドを発行することにより）、その外部ＶＯＬ４２に制御サブデータ４９を書き込む（Ｓ１７）。具体的には、例えば、ＣＨＡ２Ｂは、マッピング本体サブデータ数「０」と、その外部ＶＯＬ４２の空きシリンダ数（Ｓ１２で取得した構成情報から特定されたシリンダ数）とを含んだ制御サブデータ４９を生成し、生成した制御サブデータ４９を、外部ＶＯＬ４２に書き込む。これにより、その外部ＶＯＬ４２には、制御サブデータ４９が存在するがマッピング本体サブデータ４８が存在しない未完成のマッピング用データが格納される。

ＣＨＡ２Ｂは、Ｓ１７の処理を行う場合、未使用外部ＶＯＬ数をカウントアップする（Ｓ１８）。未使用外部ＶＯＬ数のカウント値は、所定の記憶域、例えば、ＣＨＡ２Ｂが備えるレジスタ或いは図示しないメモリ等に記憶させられる。また、ＣＨＡ２Ｂは、その外部ＶＯＬ４２の外部ＶＯＬアドレス（Ｓ１２で取得した構成情報から特定されたアドレス）を、未使用の外部ＶＯＬアドレスとして、所定の記憶域（例えば、ＣＨＡ２Ｂの図示しないメモリ或いは共有メモリ２５）に登録することができる。

ＣＨＡ２Ｂは、Ｓ１２で取得された構成情報から特定される全ての外部ＶＯＬ４２に対して、Ｓ１３乃至Ｓ１８の処理を行う（Ｓ１９でＮＯ）。

ＣＨＡ２Ｂは、それら全ての外部ＶＯＬ４２に対して、Ｓ１３乃至Ｓ１８の処理を行ったならば（Ｓ１９でＹＥＳ）、Ｓ１６で登録された仮想ＶＯＬを設定する（Ｓ２０）。具体的には、例えば、ＣＨＡ２Ｂは、共有メモリ２５に登録された内部ＶＯＬアドレスをＶＯＬ管理テーブル１に追記し、且つ、その内部ＶＯＬアドレスに対応する内部ＶＯＬ属性として「仮想ＶＯＬ」を登録する。

また、ＣＨＡ２Ｂは、未使用外部ＶＯＬ数と同数の仮想ＶＯＬを新たに設定する（Ｓ２１）。具体的には、例えば、ＣＨＡ２Ｂが、所定の規則に従って、未使用外部ＶＯＬ数と同数の内部ＶＯＬアドレスを生成し、それらの内部ＶＯＬアドレスに基づいて、Ｓ２０と同様の方法で仮想ＶＯＬを設定する。

Ｓ１６で登録された仮想ＶＯＬの設定と、未使用外部ＶＯＬ数と同数の仮想ＶＯＬの設定とが終了したならば、接続処理の終了となる（Ｓ２２）。

以上が、第一の接続処理の流れである。なお、第二の記憶制御装置４０は、Ｓ１１で第一の記憶制御装置２０に接続された場合、第一の記憶制御装置２０から照会コマンド及びリードコマンドを受けることなく、構成情報及び各外部ＶＯＬについてのマッピング用データを送信しても良い。

（Ｂ）第一のデータ処理。

この第一のデータ処理は、例えば、図５を参照して説明した第一の接続処理が行われた後に、ホスト装置からＩ／Ｏ要求を受信した場合に実行することができる。

図６は、第一のデータ処理の流れの一例を示す。

ＣＨＡ２Ａは、ホスト装置からＩ／Ｏ要求を受信した場合（Ｓ３１）、Ｉ／Ｏ要求で指定された内部ＶＯＬアドレス（ここでは仮想ＶＯＬアドレス）に対応する外部ＶＯＬアドレスをマッピングテーブル１０２から検索する（Ｓ３２）。

この検索でヒットした場合には（Ｓ３３でＹＥＳ）、ＣＨＡ２Ａは、サーチヒットしたマッピングテーブル１０２のアドレス対応レコード３から、外部ＶＯＬアドレス及び外部装置ＩＤを特定し、特定された外部装置ＩＤに対応する第二記憶制御装置４０の外部ＶＯＬアドレス（特定された外部ＶＯＬアドレス）に対するＩ／Ｏ処理を実行すること（データの書き込み又は読出しをすること）を、その第二記憶制御装置４０に接続されているＣＨＡ２Ｂに対して命じる。具体的には、例えば、ＣＨＡ２Ａは、その命令に関するコマンドを共有メモリ２５に書き、ＣＨＡ２Ｂが、そのコマンドを取得する。ＣＨＡ２Ｂは、ＣＨＡ２Ａからの命令に応答して、上記特定された外部ＶＯＬアドレスに対してＩ／Ｏ処理を実行する（Ｓ３４）。ＣＨＡ２Ｂは、その外部ＶＯＬアドレスに対応した外部ＶＯＬ内のマッピング用データを更新する（Ｓ３５）。具体的には、例えば、ＣＨＡ２Ｂは、Ｓ３２における内部ＶＯＬアドレスを含んだマッピング本体サブデータ４８の使用終端ＣＹＬ＃及び最終アクセス時間を更新する。

Ｓ３３でサーチヒットしなかった場合（Ｓ３３でＮＯ）、ＣＨＡ２Ａは、一以上の未使用の外部ＶＯＬアドレス（例えば、Ｓ１８において登録されたアドレス）の中から選択された外部ＶＯＬアドレスに対してＩ／Ｏ処理を実行することを、その外部ＶＯＬアドレスを有する第二記憶制御装置４０に接続されたＣＨＢ２Ｂに対して命令し、それにより、その外部ＶＯＬアドレスに対してＩ／Ｏ処理が実行される（Ｓ３６）。なお、どの第二記憶制御装置４０にどのＣＨＡ２Ｂが接続されているかは、例えば、共有メモリ２５に記憶されており、ＣＨＡ２Ａは、共有メモリ２５を参照することで、命令先となるＣＨＡ２Ｂを特定することができる。

ＣＨＡ２Ｂは、Ｉ／Ｏ処理で使用したシリンダの番号、Ｉ／Ｏ処理により上記選択された外部ＶＯＬアドレスにアクセス時間、及びＳ３２における内部ＶＯＬアドレスに基づいて、マッピング本体サブデータ４８を生成し、生成したマッピング本体サブデータ４８を、上記選択された外部ＶＯＬアドレスを有する外部ＶＯＬに書き込む（Ｓ３７）。その際、ＣＨＡ２Ｂは、図５のＳ１７で書き込んだ制御サブデータ４９と、そのマッピング本体サブデータ４８とでマッピング用データ４７を構成する。具体的には、例えば、ＣＨＡ２Ｂは、制御サブデータ４９が書かれたシリンダ番号の次のシリンダ番号を有するシリンダからマッピング本体サブデータ４８を書き始める。

ＣＨＡ２Ｂは、Ｓ３７で生成したマッピング本体サブデータ４８に基づいて、図５のＳ１５と同様の方法でアドレス対応レコード３を生成し、生成したアドレス対応レコード３をマッピングテーブル１０２に追加する（Ｓ３８）。

以上が、第一のデータ処理の流れである。なお、この処理において、ＣＨＡ２Ａは、Ｓ３２で、Ｉ／Ｏ要求で指定された内部ＶＯＬアドレスが実体のある内部ＶＯＬ３１のアドレスであり、且つ、Ｓ３３でサーチヒットしなかった場合には、その内部ＶＯＬ３１のアドレスにアクセスすることをＤＫＡ２２に命じてもよい。

（Ｃ）第二の接続処理。

この第二の接続処理は、例えば、第一の記憶制御装置２０に実体のある内部ＶＯＬ３１が存在する場合に実行することができる。

図７は、第二の接続処理の流れの一例についての一部を示し、図８は、第二の接続処理の流れの一例についての別の一部を示す。図７及び図８をつなげることで、第二の接続処理の流れの一例が示される。

第二の接続処理では、図５のＳ１１乃至Ｓ１４と同様の処理が行われる（Ｓ４１乃至Ｓ４４）。また、Ｓ４４でＮＯの場合、図５のＳ１７乃至Ｓ１９の処理が行われる（Ｓ４９、Ｓ５０及びＳ５２）。

ＣＨＡ２Ｂは、Ｓ４４でＹＥＳの場合、Ｓ１５と同様にして、マッピングテーブル１０２にアドレス対応レコードを追加し（Ｓ４５）、取得されたマッピング用データ４７における各マッピング本体サブデータ４８内の内部ＶＯＬアドレスが実装されているか否かを判断する（Ｓ４６）。実装されているか否かは、例えば、その内部ＶＯＬアドレスがＶＯＬ管理テーブル１に登録されており、且つ、その内部ＶＯＬアドレスに対応した内部ＶＯＬ属性が「実ＶＯＬ」であるか否かを調べることにより、判別することができる。

ＣＨＡ２Ｂは、Ｓ４６の判断結果が否定的な場合（Ｓ４６でＮＯ）、マッピング本体サブデータ４８内の内部ＶＯＬアドレスに基づいて仮想ＶＯＬを登録する（Ｓ５１）。具体的には、例えば、ＣＨＡ２Ｂは、共有メモリ２５等の所定の記憶域に、その内部ＶＯＬアドレスが仮想ＶＯＬである旨を記憶させる。

ＣＨＡ２Ｂは、Ｓ４６の判断結果が肯定的な場合（Ｓ４６でＹＥＳ）、取得されたマッピング用データ４７におけるマッピング本体サブデータ４８内の内部ＶＯＬ記憶サイズと、その取得されたマッピング用データ４７における制御サブデータ４９内の空きの記憶サイズとを比較する（Ｓ４７）。

Ｓ４７の比較の結果、空きの記憶サイズが内部ＶＯＬ記憶サイズ未満であれば（Ｓ４７でＮＯ）、ＣＨＡ２Ｂは、取得されたマッピング用データ４７を格納していた外部ＶＯＬを未使用外部ＶＯＬとし、Ｓ５０を実行する。なお、この場合、ＣＨＡ２Ｂは、Ｓ４５で追加したアドレス対応レコードを削除しても良い。

Ｓ４７の比較の結果、空きの記憶サイズが内部ＶＯＬ記憶サイズ以上であれば（Ｓ４７でＹＥＳ）、ＣＨＡ２Ｂは、Ｓ４６で実装であると判断された内部ＶＯＬをバックアップペア対象として登録する（Ｓ４８）。具体的には、例えば、ＣＨＡ２Ｂは、共有メモリ２５等の所定の記憶域に、その実装内部ＶＯＬの内部ＶＯＬアドレスがバックアップ対象である旨（換言すれば、マッピング用データ４７の読出し元の外部ＶＯＬのペア相手となる旨）を記憶させる。

ＣＨＡ２Ｂは、Ｓ５２でＹＥＳとなれば、Ｓ５３の処理にすすみ、バックアップペア対象の登録があるか否かを判断する（Ｓ５３）。

Ｓ５３の判断の結果が否定的な結果の場合（Ｓ５３でＮＯ）、ＣＨＡ２Ｂは、後述するＳ６０の処理を実行する。

Ｓ５３の判断の結果が肯定的な結果の場合（Ｓ５３でＹＥＳ）、ＣＨＡ２Ｂは、バックアップペアを形成するか否かを判定する（Ｓ５４）。この判定は、例えば、管理サーバ１４或いはＳＶＰ２３から、Ｓ４８で登録された実装内部ＶＯＬをバックアップペアとすることの入力を受けたか否かで行うことができる。

Ｓ５４の判定の結果が否定的な結果の場合（Ｓ５４でＮＯ）、ＣＨＡ２Ｂは、未使用外部ＶＯＬ数をカウントアップし（Ｓ５８）、マッピング用データ４７を上記読出し元の外部ＶＯＬ４２から消去し、且つ、新たな制御サブデータ４９を生成し、その制御サブデータ４９をその外部ＶＯＬ４２に書き込む（Ｓ５９）。ここで書き込まれる制御サブデータ４９は、例えば、図５のＳ１７と同様の方法で生成することができる。その後、ＣＨＡ２Ｂは、後述するＳ６０の処理を実行する。

Ｓ５４の判定の結果が肯定的な結果の場合（Ｓ５４でＹＥＳ）、ＣＨＡ２Ｂは、実装内部ＶＯＬと、上記読出し元の外部ＶＯＬとのペアを形成する（Ｓ５５）。具体的には、例えば、ＣＨＡ２Ｂは、ＶＯＬ管理テーブル１において、実装内部ＶＯＬの内部ＶＯＬアドレスに対応したペア相手の欄に、読出し元の外部ＶＯＬのアドレスと、その外部ＶＯＬを有する第二記憶制御装置４０の外部装置ＩＤとを書き込む。

ＣＨＡ２Ｂは、Ｓ５５の後、データの回復を行うか否かを判定する（Ｓ５６）。この判定は、例えば、管理サーバ１４或いはＳＶＰ２３から、データの回復を行うことの入力を受けたか否かで行うことができる。

Ｓ５６の判定の結果が否定的な結果の場合（Ｓ５６でＮＯ）、ＣＨＡ２Ｂは、後述するＳ６０の処理を実行する。

Ｓ５６の判定の結果が肯定的な結果の場合（Ｓ５６でＹＥＳ）、ＣＨＡ２Ｂは、Ｓ５５でペア形成された外部ＶＯＬ４２からデータ（例えば、マッピング用データ４７とは別のデータ）を読み出し、読み出したデータを、ペア形成された実装内部ＶＯＬ３１に書き込む（Ｓ５７）。これにより、外部ＶＯＬ４２のバックアップを実装内部ＶＯＬ３１に生成される。

Ｓ５７（Ｓ５３でＮＯ、Ｓ５６でＮＯ及びＳ５９）の後、Ｓ６０の実行が可能である。

Ｓ６０では、ペア形成オペレーションが実行される。ここでは、例えば、ＣＨＡ２Ｂは、ＳＶＰ２３又は管理サーバ１４からの入力に基づいて、未使用の外部ＶＯＬと、ペア相手の存在しない内部ＶＯＬとの間でペアを形成する。そして、ＣＨＡ２Ｂは、形成したペアの数だけ、未使用外部ＶＯＬの数を減らす（Ｓ６１）。また、ＣＨＡ２Ｂは、ペア形成された外部ＶＯＬ４２のマッピング用データを更新する（例えば図６のＳ３７と同様の処理を行う）（Ｓ６２）。

その後、図５のＳ２０乃至Ｓ２２と同様の処理が行われる（Ｓ６３乃至Ｓ６５）。

以上が、第二の接続処理の流れである。なお、この第二の接続処理でも、第二の記憶制御装置４０は、Ｓ４１で第一の記憶制御装置２０に接続された場合、第一の記憶制御装置２０から照会コマンド及びリードコマンドを受けることなく、構成情報及び各外部ＶＯＬについてのマッピング用データを送信しても良い。また、Ｓ４７の判断処理は、Ｓ４４でＹＥＳとＳ４５との間に行われてもよい。

（Ｄ）第二のデータ処理。

この第二のデータ処理は、例えば、図７及び図８を参照して説明した第二の接続処理が行われた後に、ホスト装置からＩ／Ｏ要求を受信した場合に実行することができる。

図９は、第二のデータ処理の流れの一例を示す。

ＣＨＡ２Ａは、実装内部ＶＯＬ３１に対するＩ／Ｏ要求を受信した場合（Ｓ７１）、ＤＫＡ２２を制御して、その実装内部ＶＯＬ３１に対するＩ／Ｏ処理を実行する（Ｓ７２）。また、ＣＨＡ２Ａは、ＶＯＬ管理テーブル１及び／又はマッピングテーブル１０２を参照して、その実装内部ＶＯＬ３１にバックアップペアが存在するか否かを判定する（Ｓ７３）。このＳ７３では、例えば、実装内部ＶＯＬ３１のアドレスを含んだアドレス対応レコードが見つかった、及び／又は、その実装内部ＶＯＬ３１のペア相手として外部ＶＯＬがＶＯＬ管理テーブル１上に登録されていたことが検出された場合に、肯定的な判定結果となる。

肯定的な判定結果が得られた場合（Ｓ７３でＹＥＳ）、ＣＨＡ２Ａは、ＣＨＡ２Ｂに、ペア相手である外部ＶＯＬ４２に対するＩ／Ｏ処理を実行させる（Ｓ７４）。ＣＨＡ２Ｂは、その外部ＶＯＬ４２におけるマッピング用データ４７（例えば、実装内部ＶＯＬのアドレスを含んだマッピング本体サブデータ４８における最終アクセス時間）を更新する（Ｓ７５）。

Ｓ７３でＮＯの場合、第二のデータ処理が終了してもよい。

以上が第一実施例についての説明である。なお、この第一実施例では、制御サブデータ４９のデータサイズは一定であり、且つ、マッピング本体サブデータ４８のデータサイズも一定であるとすることができる。この場合、ＣＨＡ２Ｂは、例えば、まず、制御サブデータ４９を参照し、その制御サブデータ４９に登録されているマッピング本体サブデータ数に基づいて、読出し範囲を制御することができる。具体的には、例えば、ＣＨＡ２Ｂは、制御サブデータ４９に登録されているマッピング本体サブデータ数がより多くなれば、マッピング本体サブデータの読出し範囲をより広くすることができる。

以上、本実施例によれば、第一の記憶制御装置２０に設定される内部ＶＯＬ（仮想でも実装でもよい）のアドレスを含んだマッピング用データ４７を、第二の記憶制御装置４０が記憶している。そして、第二の記憶制御装置４０が第一の記憶制御装置２０に接続された場合には、第一の記憶制御装置２０が、第二の記憶制御装置４０からマッピング用データ４７を受信し、そのマッピング用データ４７を用いて、内部ＶＯＬアドレスと外部ＶＯＬアドレスとが自動的に対応付ける。これにより、第一の記憶制御装置２０に対する第二の記憶制御装置４０の接続を容易に行うことができる。

次に、本発明の一実施形態の第二実施例について説明する。なお、以下の説明では、第一実施例との相違点を主に説明し、共通点についての説明は省略或いは簡略する。

この第二実施例では、マッピングテーブル１０２のサイズが制限される。具体的には、マッピングテーブル１０２に或る個数のアドレス対応レコード（例えばサイズは一定）が登録された場合には、少なくとも一つのアドレス対応レコードが消去されないと、新たなアドレス対応レコードを追加することができない。そこで、この第二実施例では、以下に説明する方法で、アドレス対応レコードが消去される。

図１０は、第二実施例における接続処理の流れの一部を示す。

ＣＨＡ２Ｂは、生成したアドレス対応レコードをマッピングテーブル１０２に追加した後、マッピングテーブル１０２が満杯になれば（Ｓ２００でＹＥＳ）、最終アクセス時間が最も古いマッピング本体サブデータ４８に対応したアドレス対応レコードをマッピングテーブル１０２から削除する（Ｓ２０１）。マッピングテーブル１０２が満杯か否かは、例えば、アドレス対応レコードが所定の上限値（例えば共有メモリ２５等の所定の記憶域に登録されている）に達したか否かを判定することにより、判定することができる。

図１１は、第二実施例におけるデータ処理の流れの一部を示す。

ＣＨＡ２Ａは、Ｓ３３でＹＥＳの場合、サーチヒットしたアドレス対応レコードを、マッピングテーブル１０２の先頭に移動させる（Ｓ３０７）。すなわち、この第二実施例では、マッピングテーブル１０２の先頭から終端にかけて、最終アクセス時間が古いマッピング本体サブデータに対応したアドレス対応レコードとなる。

Ｓ３３でＮＯの場合、ＣＨＡ２Ｂは、全ての外部ＶＯＬに対してリードコマンドを発行して、一以上のマッピング用データ４７を取得し、取得されたマッピング用データ４７の中から、Ｓ３２で指定された内部ＶＯＬアドレスをサーチする（Ｓ３０１）。

Ｓ３０１で、サーチヒットとならなければ（Ｓ３０１でＮＯ）、ＣＨＡ２Ｂは、指定された内部ＶＯＬアドレスを含んだマッピング本体サブデータを生成し、未使用の外部ＶＯＬの中から選択された外部ＶＯＬに対してそのサブデータを書込み、且つ、そのサブデータを用いてアドレス対応レコードを生成し、マッピングテーブル１０２の先頭に、生成したアドレス対応レコードを追加する（Ｓ３０２）。ＣＨＡ２Ｂは、生成したアドレス対応レコードをマッピングテーブル１０２に追加した後、マッピングテーブル１０２が満杯になれば（Ｓ３０５でＹＥＳ）、最終アクセス時間が最も古いマッピング本体サブデータ４８に対応したアドレス対応レコードをマッピングテーブル１０２から削除する（Ｓ３０６）。

Ｓ３０１で、サーチヒットとなれば（Ｓ３０１でＹＥＳ）、ＣＨＡ２Ｂは、サーチヒットとなったマッピング用データ中のマッピング本体サブデータを用いてアドレス対応レコードを生成し、マッピングテーブル１０２の先頭に、生成したアドレス対応レコードを追加する（Ｓ３０４）。ＣＨＡ２Ｂは、生成したアドレス対応レコードをマッピングテーブル１０２に追加した後、マッピングテーブル１０２が満杯になれば（Ｓ３０５でＹＥＳ）、最終アクセス時間が最も古いマッピング本体サブデータ４８に対応したアドレス対応レコードをマッピングテーブル１０２から削除する（Ｓ３０６）。

Ｓ３０５でＮＯであれば、ＣＨＡ２Ｂは、上記指定された内部ＶＯＬアドレスに対応した外部アドレスを有する外部ＶＯＬに対してＩ／Ｏ処理を行い、且つ、その外部ＶＯＬ内のマッピング用データ４７を更新する。

この第二実施例によれば、マッピングテーブル１０２のサイズが肥大化してしまうことを抑えることができ、故に、メモリ容量の節約が可能となる。

第三実施例では、第一の記憶制御装置２０と第二の記憶制御装置４０とを備えた記憶システム１００が、オープン系のシステムである。例えば、第一の記憶制御装置２０は、第二の記憶制御装置４０に、ＳＣＳＩのプロトコルに従う通信を行うことができる。通信ネットワークＣＮ１〜ＣＮ３の各々を、ＬＡＮ（Local Area Network）或いはＳＡＮ（Storage Area Network）とすることができる。

この第三実施例では、マッピング用データを、図１２に例示する構成とすることができる。すなわち、マッピング用データ１４７を構成する制御サブデータ１４９において、外部ＶＯＬの記憶サイズを、バイトで表すことができる（内部ＶＯＬの記憶サイズについても同様である）。また、マッピング本体サブデータ１４８において、内部ＶＯＬアドレスを、ＬＵＮ（Logical Unit Number）と、ＣＨＡ２Ｂのポート２１ＢのＩＤと、ＣＨＡ２ＢのＷＷＮ（World Wide Name）との組み合わせ（換言すれば、第二記憶制御装置からの内部ＶＯＬに対するパスを特定するための情報）で表すことができる。

第四実施例では、第一の記憶制御装置２０（例えばＣＨＡ２Ｂ）が、内部ＶＯＬ及び外部ＶＯＬのうちの少なくとも一方がニアラインか否かを判定し、ニアラインでなければ、アドレス対応レコードの生成を行わないという制御を実行することができる。その判定は、例えば、図１３に例示するように、Ｓ１４のＹＥＳとＳ１５との間に行うことができる（Ｓ４００）。

この第四実施例では、ＣＨＡ２Ｂ（又は２Ａ）が、ＳＶＰ２３又は管理サーバ２４から、内部ＶＯＬの指定とその指定された内部ＶＯＬがニアラインであることの入力とを受け、その指定及び入力に基づいて、ＶＯＬ管理テーブル１に、各内部ＶＯＬ毎にニアラインであるか否かを登録する。この場合、ＣＨＡ２Ｂは、ＶＯＬ管理テーブル１を参照することで、受信したマッピング用データ４７中の内部ＶＯＬアドレスを有する内部ＶＯＬがニアラインであるか否かを判定し、ニアラインであれば、アドレス対応レコードを生成してマッピングテーブル１０２に追加するが、ニアラインでなければ、アドレス対応レコードを生成せずに、未使用外部ＶＯＬ数をカウントアップする処理を実行することができる。なお、ニアラインであるか否かを表す情報は、マッピング用データ４７の制御サブデータ或いはマッピング本体サブデータのどちらかに登録されても良い。

ここで、「ニアライン」とは、例えば、アクセス頻度が所定値よりも低いことを意味する。ニアラインよりもアクセス頻度が高いものとして、例えば「オンライン」が存在する。例えば、オンラインでは、千分の一秒のオーダーでアクセスが発生するのに対し、ニアラインでは、秒のオーダーでアクセスが発生する。

ニアラインの場合だけアドレス対応レコードを生成することにより、ニアラインの内部ＶＯＬにのみ外部ＶＯＬがマッピングされ、それとは別の内部ＶＯＬには外部ＶＯＬはマッピングされない。このため、アクセス頻度が低い内部ＶＯＬにアクセスされた場合には、外部ＶＯＬにもアクセスされるが、アクセス頻度が高い内部ＶＯＬにアクセスされた場合には、外部ＶＯＬへのアクセスは行われない。これにより、ニアラインの内部ＶＯＬとそれよりもアクセス頻度の高い内部ＶＯＬが記憶制御装置に混在する場合には、アクセス頻度の高い内部ＶＯＬについての処理効率の悪化を抑えることができる。

なお、この第四実施例では、ＣＨＡ２Ｂ又はＣＨＡ２Ａ（ＤＫＡ２２でも良い）が、各内部ＶＯＬ毎に、アクセス頻度（単位時間当たりのアクセス回数）を管理し、アクセス頻度が所定値以上の場合には、その内部ＶＯＬはニアラインではない（例えばオンラインである）と判断し、それが所定値未満の場合には、その内部ＶＯＬはニアラインであると判断してもよい。また、ニアラインか否かの区別は、内部ＶＯＬの種別により行われても良い。その種別は、例えば、ＶＯＬ管理テーブル１等に記録することができる。ニアラインであることを意味する種別としては、例えば、ＳＡＴＡ（Serial ATA）或いはＳＡＳ（Serial Attached SCSI）を採用することができ、ニアラインではないことを意味する種別としては、例えば、ＦＣ（Fiber Channel）を採用することができる。

以上、本発明の好適な幾つかの実施例を説明したが、これらは本発明の説明のための例示であって、本発明の範囲をこれらの実施例にのみ限定する趣旨ではない。本発明は、他の種々の形態でも実施することが可能である。

図１は、本発明の一実施形態の第一実施例に係る記憶システムの構成を示す。 図２Ａは、共有メモリに格納される情報の一例を示す。図２Ｂは、ＶＯＬ管理テーブルの構成例を示す。 図３は、マッピングテーブルの構成例を示す。 図４Ａは、或る外部ＶＯＬの構成例を示す。図４Ｂは、マッピング用データの構成例を示す。 図５は、第一の接続処理の流れの一例を示す。 図６は、第一のデータ処理の流れの一例を示す。 図７は、第二の接続処理の流れの一例についての一部を示す。 図８は、第二の接続処理の流れの一例についての別の一部を示す。 図９は、第二のデータ処理の流れの一例を示す。 図１０は、本発明の一実施形態の第二実施例における接続処理の流れの一部を示す。 図１１は、本発明の一実施形態の第二実施例におけるデータ処理の流れの一部を示す。 図１２は、本発明の一実施形態の第三実施例におけるマッピング用データの構成例を示す。 図１３は、本発明の一実施形態の第四実施例において行われる処理の一例を示す。

符号の説明

１…ＶＯＬ管理テーブル ２Ａ，２Ｂ…ＣＨＡ（チャネルアダプタ） １０・・・ホスト装置 １１…アプリケーションプログラム １２…アダプタ １３…ストレージ管理アプリケーション １４…管理サーバ ２０…第一の記憶制御装置 ２１A、２１Ｂ…通信ポート ２２…ＤＫＡ ２２A…通信ポート ２３…SVP ２４…キャッシュメモリ ２５…共有メモリ ２６…接続部 ３１…記憶デバイス ３２…記憶デバイス(仮想化された内部記憶デバイス) ４０…第二の記憶制御装置 ４１…通信ポート ４２…記憶デバイス １０２…マッピングテーブル CN1…第一の通信ネットワーク CN2…第二の通信ネットワーク CN3…第三の通信ネットワーク

Claims (11)

1. ライト命令又はリード命令であるライト／リード命令を送信するホスト装置と、外部記憶デバイスを有する外部記憶制御装置とに接続することができる記憶制御装置において、
   前記外部記憶制御装置は、外部記憶デバイスのアドレスである外部アドレスと、前記記憶制御装置に設定される内部記憶デバイスのアドレスである内部アドレスとのうちの少なくとも一方を表すアドレス情報を記憶し、且つ、前記記憶しているアドレス情報を前記記憶制御装置に送信し、
   前記記憶制御装置が、記憶資源と、制御部とを備え、
   前記制御部が、前記外部記憶制御装置から前記アドレス情報を受信し、前記受信したアドレス情報に基づいて、内部アドレスと外部アドレスとの対応付けを表すアドレス対応情報を前記記憶資源上に生成し、前記ホスト装置から前記ライト／リード命令を受信し、前記記憶資源上のアドレス対応情報を参照することで、前記内部アドレスに対応付けられている外部アドレスを特定し、前記ライト／リード命令に従うアクセス先が前記対応付けられた内部アドレスの場合、前記特定された外部アドレスにデータを書き込む、又は、その特定された外部アドレスからデータを読み出して前記ホスト装置に送信する、
   記憶制御装置。
2. 前記アドレス情報は、前記内部アドレスを表す内部アドレス情報を含み、前記外部記憶デバイスに格納されており、
   前記制御部が、前記外部記憶デバイスから読み出されたアドレス情報を受信し、前記外部記憶デバイスの外部アドレスと、前記受信したアドレス情報中の内部アドレス情報が表す内部アドレスとの対応付けを表すアドレス対応情報を生成する、
   請求項１記載の記憶制御装置。
3. 前記制御装置は、一以上の外部記憶制御装置と接続することができ、
   前記一以上の外部記憶制御装置は、複数の外部記憶デバイスを備え、
   前記記憶資源が、複数の記憶デバイスにそれぞれ対応した複数の内部アドレスを表す内部デバイス情報を記憶しており、
   前記制御部が、
   複数の外部記憶デバイスにそれぞれ対応した複数の外部アドレスを特定するための外部デバイス情報を入力して前記記憶資源に書込み、
   前記外部デバイス情報と前記アドレス情報とに基づいて、前記複数の外部アドレスのうち内部アドレスに対応付けられない未対応の外部アドレスがどれであるかを前記記憶資源に記憶させ、
   前記内部デバイス情報と前記アドレス情報とに基づいて、前記複数の内部アドレスのうち外部アドレスが対応付けられない未対応の内部アドレスがどれであるかを前記記憶資源に記憶させ、
   前記記憶資源に記憶されている未対応の内部アドレスがアクセス先である前記ライト／リード命令を前記ホスト装置から受信した場合、前記記憶資源に記憶されている一以上の未対応の外部アドレスの中から少なくとも一つの外部アドレスを選択し、選択された外部アドレスにアクセスし、
   前記選択された外部アドレスと、前記アクセス先の未対応の内部アドレスとの対応付けを表すアドレス対応情報を前記記憶資源上に生成する、
   請求項１記載の記憶制御装置。
4. 前記記憶制御装置が、実体のある内部記憶デバイスを備え、
   前記制御部は、
   前記受信したアドレス情報に基づいて内部アドレスと外部アドレスとの対応付けを行う場合、その内部アドレスが前記実体のある内部記憶デバイスのアドレスならば、前記内部記憶デバイスと前記外部記憶デバイスとの対応付けを表すデバイス対応情報を前記記憶資源上に生成し、
   前記記憶資源上に生成されたデバイス対応情報に基づいて、前記実体のある内部記憶デバイスに書かれたデータを、前記実体のある内部記憶デバイスに対応付けられた外部記憶デバイスに書き込む、或いは、前記外部記憶デバイスに書き込まれたデータを、その外部記憶デバイスに対応付けられた前記実体のある内部記憶デバイスに書き込む、
   請求項１記載の記憶制御装置。
5. 前記アドレス情報は、前記外部記憶デバイスの記憶容量を表す外部記憶容量情報と、前記実体のある内部記憶デバイスの記憶容量を表す内部記憶容量情報とを含み、
   前記制御部は、
   前記受信したアドレス情報中の外部記憶容量情報が表す記憶容量が、前記内部記憶容量情報が表す記憶容量以上である場合に、前記デバイス対応情報を生成する、
   請求項４記載の記憶制御装置。
6. 前記アドレス情報は、内部アドレスを表す内部アドレス情報を含み、
   前記記憶資源は、前記実体のある記憶デバイスの内部アドレスを表す別の内部アドレス情報を記憶し、
   前記制御部は、
   前記受信したアドレス情報に含まれている内部アドレス情報が前記別の内部アドレス情報に適合しない場合には、前記内部アドレス情報に基づいて仮想的な内部記憶デバイスを設定し、
   前記設定された仮想的な内部記憶デバイスも、前記実体のある内部記憶デバイスも、前記制御装置が有する内部記憶デバイスとして前記ホスト装置に提供する、
   請求項４記載の記憶制御装置。
7. 前記アドレス情報は、外部アドレス及びローカルアドレスのうちの少なくとも一方に最後にアクセスされた時刻を表す最終アクセス時刻情報を含み、
   前記制御部は、
   前記特定された外部アドレスにデータを書き込む、又は、その特定された外部アドレスからデータを読み出して前記ホスト装置に送信することを行った場合、その外部アドレスに対応したアドレス情報に含まれている最終アクセス時刻情報を更新し、
   前記記憶資源に記憶されている複数の前記アクセス対応情報のうち、前記最終アクセス時刻情報が表す時刻が最も古いアドレス情報に対応したアドレス対応情報を消去する、
   請求項１記載の記憶制御装置。
8. 前記アドレス情報は、複数の内部アドレスを表す複数の内部アドレス情報を含み、
   前記制御部は、前記受信したアドレス情報中の複数の内部アドレス情報がそれぞれ表す複数の内部アドレスを、同一の外部アドレスに対応付け、その対応付けを表すアドレス対応情報を前記記憶資源上に生成する、
   請求項１記載の記憶制御装置。
9. 前記外部記憶制御装置は、同一の内部アドレスを表す情報を含んだ複数のアドレス情報を記憶しており、
   前記制御部は、前記複数のアドレス情報を受信した場合、同一の内部アドレスと、複数の外部アドレスとの対応付けを表すアドレス対応情報を前記記憶資源上に生成する、
   請求項１記載の記憶制御装置。
10. 前記制御部は、内部記憶デバイス又は外部記憶デバイスが、アクセス頻度が所定値よりも低いか否かを判断し、その判断結果が肯定的である場合に、その内部記憶デバイスの内部アドレスとその外部記憶デバイスの外部アドレスとの対応付けを表すアドレス対応情報を生成する、
    請求項１記載の記憶制御装置。
11. ライト命令又はリード命令であるライト／リード命令を送信するホスト装置と、外部記憶デバイスを有する外部記憶制御装置とに接続することができる記憶制御装置において実現される記憶制御方法において、
    前記外部記憶制御装置は、外部記憶デバイスのアドレスである外部アドレスと、前記記憶制御装置に設定される内部記憶デバイスのアドレスである内部アドレスとのうちの少なくとも一方を表すアドレス情報を記憶し、且つ、前記記憶しているアドレス情報を前記記憶制御装置に送信し、
    前記外部記憶制御装置から前記アドレス情報を受信するステップと、
    前記受信したアドレス情報に基づいて、内部アドレスと外部アドレスとの対応付けを表すアドレス対応情報を前記記憶資源上に生成するステップと、
    前記ホスト装置から前記ライト／リード命令を受信し、前記記憶資源上のアドレス対応情報を参照することで、前記内部アドレスに対応付けられている外部アドレスを特定するステップと、
    前記ライト／リード命令に従うアクセス先が前記対応付けられた内部アドレスの場合、前記特定された外部アドレスにデータを書き込む、又は、その特定された外部アドレスからデータを読み出して前記ホスト装置に送信するステップと
    を有する記憶制御方法。

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