JP2006114799A - Semiconductor integrated circuit, design method and design equipment thereof, and design program thereof - Google Patents

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文明 熊澤
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit or the like wherein a GND line for shield is unnecessary. <P>SOLUTION: Flip-flops 11-16 are provided with clock signal input terminals CLK, scanning test enable signal input terminals SE, data signal input terminals D, data signal output terminals Q, scanning data input terminals SI and scanning data output terminals SO, respectively. The flip-flops 11-16 form a scanning chain. When scanning test enable signal is in a second level, a scanning data signal is outputted from the scanning data output terminal S1 being synchronized with a clock signal. When the scanning test enable signal is in a first level, high level or low level is outputted from the scanning data output terminal SI. A scanning data signal wiring 33 is arranged between a pair of signal wirings 31, 32 wherein crosstalk is generated. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体集積回路、半導体集積回路の設計方法、半導体集積回路の設計装置、及び半導体集積回路の設計を行うためのプログラムに関する。   The present invention relates to a semiconductor integrated circuit, a semiconductor integrated circuit design method, a semiconductor integrated circuit design apparatus, and a program for designing a semiconductor integrated circuit.

従来より、スキャンテスト機能を有する半導体集積回路において、スキャン信号線をシールドに利用することが行われている（例えば、特許文献１参照）。
特許文献１には、ゲートアレイあるいはセルベースＩＣ方式の半導体集積回路において、ＧＮＤ線と平行かつ隣接して配線された信号線と、この信号線と平行に、かつ、ＧＮＤ線の反対側に隣接して配線されたスキャン信号線とを具備したことを特徴とする半導体集積回路が掲載されている。
しかしながら、特許文献１掲載の半導体集積回路においては、信号線のシールドのために、スキャン信号線のほかＧＮＤ線をも必要とする。また、この半導体集積回路において、スキャン信号線は、スキャン切り替え信号を伝達するための信号線であり、スキャンデータ信号を伝達するための信号線ではない。 Conventionally, in a semiconductor integrated circuit having a scan test function, a scan signal line is used as a shield (see, for example, Patent Document 1).
In Patent Document 1, in a gate array or cell-based IC type semiconductor integrated circuit, a signal line wired in parallel and adjacent to the GND line, parallel to this signal line, and adjacent to the opposite side of the GND line A semiconductor integrated circuit characterized in that it is provided with a scan signal line wired in this manner.
However, the semiconductor integrated circuit disclosed in Patent Document 1 requires a GND line in addition to the scan signal line in order to shield the signal line. In this semiconductor integrated circuit, the scan signal line is a signal line for transmitting a scan switching signal, and is not a signal line for transmitting a scan data signal.

特開２００１−２４１７２号公報JP 2001-24172 A

そこで、上記の点に鑑み、本発明は、シールドのためにＧＮＤ線を必要としない半導体集積回路を提供することを第１の目的とする。また、本発明はそのような半導体集積回路の設計方法を提供することを第２の目的とする。また、本発明はそのような半導体集積回路の設計方法によって設計された半導体集積回路を提供することを第３の目的とする。また、本発明は、そのような半導体集積回路の設計方法を用いた半導体集積回路の設計装置を提供することを第４の目的とする。また、本発明は、半導体集積回路の設計を行うためのプログラムを提供することを第５の目的とする。   In view of the above, it is a first object of the present invention to provide a semiconductor integrated circuit that does not require a GND line for shielding. A second object of the present invention is to provide a method for designing such a semiconductor integrated circuit. A third object of the present invention is to provide a semiconductor integrated circuit designed by such a method of designing a semiconductor integrated circuit. A fourth object of the present invention is to provide a semiconductor integrated circuit design apparatus using such a semiconductor integrated circuit design method. A fifth object of the present invention is to provide a program for designing a semiconductor integrated circuit.

以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、スキャンテスト機能を有する半導体集積回路であって、クロック信号を入力するためのクロック信号入力端子、通常動作時に第１のレベルとなりスキャンテスト時に第２のレベルとなるスキャンテストイネーブル信号を入力するためのスキャンテストイネーブル信号入力端子、スキャンテストイネーブル信号が第１のレベルのときにデータ信号をクロック信号に同期して入力するためのデータ信号入力端子、スキャンテストイネーブル信号が第１のレベルのときにデータ信号をクロック信号に同期して出力するためのデータ信号出力端子、スキャンテストイネーブル信号が第２のレベルのときにスキャンデータ信号をクロック信号に同期して入力するためのスキャンデータ入力端子、並びに、スキャンテストイネーブル信号が第２のレベルのときにスキャンデータ信号をクロック信号に同期して出力し、スキャンテストイネーブル信号が第１のレベルのときにハイレベル又はローレベルを出力するためのスキャンデータ信号出力端子をそれぞれ有する複数のフリップフロップと、複数のフリップフロップがスキャンチェーンを形成するように複数のフリップフロップのスキャンデータ入力端子とスキャンデータ出力端子との間を電気的に接続するための複数のスキャンデータ信号配線と、を具備し、クロストークが生じ得る信号配線対の間に、複数のスキャンデータ信号配線の中のいずれかのスキャンデータ信号配線が配置されていることを特徴とする。   In order to solve the above problems, a semiconductor integrated circuit according to a first aspect of the present invention is a semiconductor integrated circuit having a scan test function, and includes a clock signal input terminal for inputting a clock signal, A scan test enable signal input terminal for inputting a scan test enable signal which becomes a first level and becomes a second level during a scan test. When the scan test enable signal is at the first level, the data signal is synchronized with the clock signal. Data signal input terminal for input, data signal output terminal for outputting data signal in synchronization with clock signal when scan test enable signal is at first level, and when scan test enable signal is at second level Scan to input the scan data signal in synchronization with the clock signal When the scan test enable signal is at the second level, the scan data signal is output in synchronization with the clock signal, and when the scan test enable signal is at the first level, the high level or the low level is output. A plurality of flip-flops each having a scan data signal output terminal for output, and an electrical connection between the scan data input terminal and the scan data output terminal of the plurality of flip-flops so that the plurality of flip-flops form a scan chain A plurality of scan data signal wirings, and any one of the plurality of scan data signal wirings is arranged between a pair of signal wirings that may cause crosstalk. It is characterized by that.

また、本発明に係る半導体集積回路の設計方法は、クロック信号を入力するためのクロック信号入力端子、通常動作時に第１のレベルとなりスキャンテスト時に第２のレベルとなるスキャンテストイネーブル信号を入力するためのスキャンテストイネーブル信号入力端子、スキャンテストイネーブル信号が第１のレベルのときにデータ信号をクロック信号に同期して入力するためのデータ信号入力端子、スキャンテストイネーブル信号が第１のレベルのときにデータ信号をクロック信号に同期して出力するためのデータ信号出力端子、スキャンテストイネーブル信号が第２のレベルのときにスキャンデータ信号をクロック信号に同期して入力するためのスキャンデータ入力端子、並びに、スキャンテストイネーブル信号が第２のレベルのときにスキャンデータ信号をクロック信号に同期して出力し、スキャンテストイネーブル信号が第１のレベルのときにハイレベル又はローレベルを出力するためのスキャンデータ信号出力端子をそれぞれ有する複数のフリップフロップを含むセルと、複数のフリップフロップがスキャンチェーンを形成するように複数のフリップフロップのスキャンデータ入力端子とスキャンデータ出力端子との間を電気的に接続するための複数のスキャンデータ信号配線を含む複数の信号配線とを配置するステップ（ａ）と、ステップ（ａ）にて配置された複数の信号配線の中からクロストークが生じ得る信号配線対を検出するステップ（ｂ）と、ステップ（ｂ）にてクロストークが生じ得る信号配線対が検出された場合に、複数のスキャンデータ信号配線の中のいずれかのスキャンデータ信号配線をクロストークが生じ得る信号配線対の間に再配置するステップ（ｃ）とを具備する。   The semiconductor integrated circuit design method according to the present invention inputs a clock signal input terminal for inputting a clock signal, and a scan test enable signal which becomes a first level during normal operation and a second level during a scan test. When the scan test enable signal is at the first level, the data signal input terminal for inputting the data signal in synchronization with the clock signal when the scan test enable signal is at the first level, and when the scan test enable signal is at the first level A data signal output terminal for outputting the data signal in synchronization with the clock signal, a scan data input terminal for inputting the scan data signal in synchronization with the clock signal when the scan test enable signal is at the second level, When the scan test enable signal is at the second level A cell including a plurality of flip-flops each outputting a scan data signal in synchronization with a clock signal and having a scan data signal output terminal for outputting a high level or a low level when the scan test enable signal is at a first level And a plurality of signals including a plurality of scan data signal wirings for electrically connecting the scan data input terminals and the scan data output terminals of the plurality of flip-flops so that the plurality of flip-flops form a scan chain A step (a) of arranging wiring, a step (b) of detecting a signal wiring pair capable of causing crosstalk from a plurality of signal wirings arranged in step (a), and a step (b) When a signal wiring pair that can cause crosstalk is detected, the scan data signal wiring Comprising a step (c) to relocate any of the scan data signal lines between the signal wire pair crosstalk may occur.

この半導体集積回路の設計方法において、クロストークが生じ得る信号配線対を検出するステップ（ｄ）と、ステップ（ｄ）にてクロストークが生じ得る信号配線対が検出された場合に、クロストークが生じ得る信号配線対の間隔を広くし、クロストークが生じ得る信号配線対の一方又は両方にリピータ回路を挿入し、若しくは、クロストークが生じ得る信号配線対の間に、所定の電源電位に接続されたシールド専用配線を配置するステップ（ｅ）とを更に具備することとしても良い。   In this semiconductor integrated circuit design method, the step (d) of detecting a signal wiring pair that may cause crosstalk, and a signal wiring pair that may cause crosstalk are detected in step (d). Increase the distance between signal wire pairs that can occur, insert a repeater circuit in one or both of the signal wire pairs that can cause crosstalk, or connect to a predetermined power supply potential between signal wire pairs that can cause crosstalk A step (e) of arranging the shielded dedicated wiring may be further provided.

また、本発明の第２の観点に係る半導体集積回路は、上記した半導体集積回路の設計方法によって設計されたことを特徴とする。   A semiconductor integrated circuit according to the second aspect of the present invention is designed by the above-described semiconductor integrated circuit design method.

また、本発明に係る半導体集積回路の設計装置は、クロック信号を入力するためのクロック信号入力端子、通常動作時に第１のレベルとなりスキャンテスト時に第２のレベルとなるスキャンテストイネーブル信号を入力するためのスキャンテストイネーブル信号入力端子、スキャンテストイネーブル信号が第１のレベルのときにデータ信号をクロック信号に同期して入力するためのデータ信号入力端子、スキャンテストイネーブル信号が第１のレベルのときにデータ信号をクロック信号に同期して出力するためのデータ信号出力端子、スキャンテストイネーブル信号が第２のレベルのときにスキャンデータ信号をクロック信号に同期して入力するためのスキャンデータ入力端子、並びに、スキャンテストイネーブル信号が第２のレベルのときにスキャンデータ信号をクロック信号に同期して出力し、スキャンテストイネーブル信号が第１のレベルのときにハイレベル又はローレベルを出力するためのスキャンデータ信号出力端子をそれぞれ有する複数のフリップフロップを含むセルと、複数のフリップフロップがスキャンチェーンを形成するように複数のフリップフロップのスキャンデータ入力端子とスキャンデータ出力端子との間を電気的に接続するための複数のスキャンデータ信号配線を含む複数の信号配線とを配置するための配置配線処理部と、配置配線処理部によって配置された複数の信号配線の中からクロストークが生じ得る信号配線対を検出するためのクロストーク解析処理部と、クロストーク解析処理部によってクロストークが生じ得る信号配線対が検出された場合に、複数のスキャンデータ信号配線の中のいずれかのスキャンデータ信号配線をクロストークが生じ得る信号配線対の間に再配置するためのスキャンデータ信号配線再配置部とを具備する。   The semiconductor integrated circuit design apparatus according to the present invention inputs a clock signal input terminal for inputting a clock signal, and a scan test enable signal which becomes a first level during normal operation and a second level during a scan test. When the scan test enable signal is at the first level, the data signal input terminal for inputting the data signal in synchronization with the clock signal when the scan test enable signal is at the first level, and when the scan test enable signal is at the first level A data signal output terminal for outputting the data signal in synchronization with the clock signal, a scan data input terminal for inputting the scan data signal in synchronization with the clock signal when the scan test enable signal is at the second level, When the scan test enable signal is at the second level A cell including a plurality of flip-flops each outputting a scan data signal in synchronization with a clock signal and having a scan data signal output terminal for outputting a high level or a low level when the scan test enable signal is at a first level And a plurality of signals including a plurality of scan data signal lines for electrically connecting the scan data input terminals and the scan data output terminals of the plurality of flip-flops so that the plurality of flip-flops form a scan chain An arrangement wiring processing unit for arranging wiring, a crosstalk analysis processing unit for detecting a signal wiring pair that may cause crosstalk from a plurality of signal wirings arranged by the arrangement wiring processing unit, and a crosstalk When a signal wiring pair that can cause crosstalk is detected by the analysis processing unit Comprises a scan data signal line rearrangement unit for rearranging any of the scan data signal lines of a plurality of scan data signal lines between the signal wire pair crosstalk may occur.

また、本発明に係る半導体集積回路の設計プログラムは、クロック信号を入力するためのクロック信号入力端子、通常動作時に第１のレベルとなりスキャンテスト時に第２のレベルとなるスキャンテストイネーブル信号を入力するためのスキャンテストイネーブル信号入力端子、スキャンテストイネーブル信号が第１のレベルのときにデータ信号をクロック信号に同期して入力するためのデータ信号入力端子、スキャンテストイネーブル信号が第１のレベルのときにデータ信号をクロック信号に同期して出力するためのデータ信号出力端子、スキャンテストイネーブル信号が第２のレベルのときにスキャンデータ信号をクロック信号に同期して入力するためのスキャンデータ入力端子、並びに、スキャンテストイネーブル信号が第２のレベルのときにスキャンデータ信号をクロック信号に同期して出力し、スキャンテストイネーブル信号が第１のレベルのときにハイレベル又はローレベルを出力するためのスキャンデータ信号出力端子をそれぞれ有する複数のフリップフロップを含むセルと、複数のフリップフロップがスキャンチェーンを形成するように複数のフリップフロップのスキャンデータ入力端子とスキャンデータ出力端子との間を電気的に接続するための複数のスキャンデータ信号配線を含む複数の信号配線とを配置する手順（ａ）と、手順（ａ）にて配置された複数の信号配線の中からクロストークが生じ得る信号配線対を検出する手順（ｂ）と、手順（ｂ）にてクロストークが生じ得る信号配線対が検出された場合に、複数のスキャンデータ信号配線の中のいずれかのスキャンデータ信号配線をクロストークが生じ得る信号配線対の間に再配置する手順（ｃ）とをＣＰＵに実行させる。   The semiconductor integrated circuit design program according to the present invention inputs a clock signal input terminal for inputting a clock signal, and a scan test enable signal which becomes a first level during normal operation and a second level during a scan test. When the scan test enable signal is at the first level, the data signal input terminal for inputting the data signal in synchronization with the clock signal when the scan test enable signal is at the first level, and when the scan test enable signal is at the first level A data signal output terminal for outputting the data signal in synchronization with the clock signal, a scan data input terminal for inputting the scan data signal in synchronization with the clock signal when the scan test enable signal is at the second level, In addition, the scan test enable signal is at the second level. A plurality of flip-flops each having a scan data signal output terminal for outputting a scan data signal in synchronization with a clock signal and outputting a high level or a low level when the scan test enable signal is at a first level And a plurality of scan data signal lines for electrically connecting the scan data input terminals and the scan data output terminals of the plurality of flip-flops so that the plurality of flip-flops form a scan chain. (A) for arranging the signal wirings, (b) for detecting a signal wiring pair that may cause crosstalk from among the plurality of signal wirings arranged in (a), and (b) If a signal wiring pair that can cause crosstalk is detected, one of multiple scan data signal wirings And steps (c) rearranging the scan data signal lines between the signal wire pair crosstalk can occur to execute the CPU.

以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素については、同一の参照番号で示している。
図１は、本発明の一実施形態に係る半導体集積回路の設計装置の概要を示す図である。図１に示すように、この半導体集積回路の設計装置１は、入力部２と、表示部３と、ネットリスト記録部４と、配置配線処理部５と、第１クロストーク解析処理部６と、スキャンデータ信号配線再配置処理部７と、第２クロストーク解析処理部８と、クロストーク発生防止処理部９とを具備する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In addition, about the same component, it has shown with the same reference number.
FIG. 1 is a diagram showing an outline of a semiconductor integrated circuit design apparatus according to an embodiment of the present invention. As shown in FIG. 1, the semiconductor integrated circuit design apparatus 1 includes an input unit 2, a display unit 3, a netlist recording unit 4, a placement and routing processing unit 5, a first crosstalk analysis processing unit 6, and the like. , A scan data signal wiring rearrangement processing unit 7, a second crosstalk analysis processing unit 8, and a crosstalk occurrence prevention processing unit 9.

入力部２は、ユーザ（半導体集積回路の設計技術者）からの入力を受け付けるためのキーボード、マウス等であり、表示部３は、半導体集積回路の設計結果等を表示するためのＣＲＴ、ＬＣＤ等である。
ネットリスト記録部４は、半導体集積回路の回路情報であるネットリストを記録している。 The input unit 2 is a keyboard, a mouse, or the like for receiving input from a user (semiconductor integrated circuit design engineer), and the display unit 3 is a CRT, LCD, or the like for displaying a design result of the semiconductor integrated circuit. It is.
The net list recording unit 4 records a net list that is circuit information of the semiconductor integrated circuit.

配置配線処理部５は、ネットリストに基づいて、セル（フリップフロップ、ゲート回路等を含む）の配置及び信号配線（データ信号配線、クロック信号配線、スキャンデータ信号配線、スキャンテストイネーブル信号配線等を含む）の配置を行う。なお、ここで、フリップフロップは、クロック信号を入力するためのクロック信号入力端子と、通常動作時に第１のレベル（ここでは、ローレベル）となりスキャンテスト時に第２のレベル（ここでは、ハイレベル）となるスキャンテストイネーブル信号を入力するためのスキャンテストイネーブル信号入力端子と、スキャンテストイネーブル信号が第１のレベルのときにデータ信号をクロック信号に同期して入力するためのデータ信号入力端子と、スキャンテストイネーブル信号が第１のレベルのときにデータ信号をクロック信号に同期して出力するためのデータ信号出力端子と、スキャンテストイネーブル信号が第２のレベルのときにスキャンデータ信号をクロック信号に同期して入力するためのスキャンデータ入力端子と、スキャンテストイネーブル信号が第２のレベルのときにスキャンデータ信号をクロック信号に同期して出力し、スキャンテストイネーブル信号が第１のレベルのときにハイレベル又はローレベルを出力するためのスキャンデータ信号出力端子とを具備する。このフリップフロップは、データ信号出力端子とスキャンデータ信号出力端子とを別個に具備しており、この点において、データ信号出力端子がスキャンデータ信号出力端子を兼ねている従来のフリップフロップと異なる。   The placement and wiring processing unit 5 arranges cells (including flip-flops and gate circuits) and signal wiring (data signal wiring, clock signal wiring, scan data signal wiring, scan test enable signal wiring, etc.) based on the netlist. Including). Here, the flip-flop has a clock signal input terminal for inputting a clock signal and a first level (here, low level) during normal operation, and a second level (here, high level) during a scan test. A scan test enable signal input terminal for inputting a scan test enable signal, and a data signal input terminal for inputting a data signal in synchronization with the clock signal when the scan test enable signal is at the first level; A data signal output terminal for outputting a data signal in synchronization with the clock signal when the scan test enable signal is at the first level; and a clock signal for the scan data signal when the scan test enable signal is at the second level. A scan data input terminal for input in synchronization with the Scan data signal output for outputting a scan data signal in synchronization with a clock signal when the scan enable signal is at the second level, and outputting a high level or a low level when the scan test enable signal is at the first level Terminal. This flip-flop has a data signal output terminal and a scan data signal output terminal separately. In this respect, the data signal output terminal is different from a conventional flip-flop also serving as a scan data signal output terminal.

第１クロストーク解析処理部６は、配置配線処理部５によって配置された複数の信号配線の中からクロストークが生じ得る信号配線対を検出する。
スキャンデータ信号配線再配置処理部７は、クロストークが生じ得る信号配線対が第１クロストーク解析処理部６によって検出された場合に、配置配線処理部５によって配置された複数のスキャンデータ信号配線の中のいずれかのスキャンデータ信号配線を、クロストークが生じ得る信号配線対の間に再配置する。 The first crosstalk analysis processing unit 6 detects a signal wiring pair that may cause crosstalk from among the plurality of signal wirings arranged by the arrangement and wiring processing unit 5.
The scan data signal wiring rearrangement processing unit 7 has a plurality of scan data signal wirings arranged by the arrangement / wiring processing unit 5 when a signal wiring pair that may cause crosstalk is detected by the first crosstalk analysis processing unit 6. Any of the scan data signal wirings is rearranged between signal wiring pairs that may cause crosstalk.

第２クロストーク解析処理部８は、スキャンデータ信号配線再配置処理部７によるスキャンデータ信号配線の再配置の後に、クロストークが生じ得る信号配線対を検出する。
クロストーク発生防止処理部９は、クロストークが生じ得る信号配線対が第２クロストーク解析処理部８によって検出された場合に、既知の方法によってクロストークの発生を防止する。クロストークの発生を防止する既知の方法とは、例えば、図１０（ａ）に示す回路において、信号配線５５と信号配線５６との間にクロストークが生じ得る場合に、（Ａ）図１０（ｂ）に示すように、信号配線５５と信号配線５６との間の間隔を広くする、（Ｂ）図１０（ｃ）に示すように、信号配線５５、信号配線５６の一方（又は両方）にリピータ回路（ここでは、バッファ回路５７）を挿入する、（Ｃ）図１０（ｄ）に示すように、信号配線５５と信号配線５６との間に、所定の電源電位（ここでは、低電位側の電源電位ＶＳＳ）に接続されたシールド専用配線５８を配置する、等である。 The second crosstalk analysis processing unit 8 detects a signal wiring pair that may cause crosstalk after the scan data signal wiring rearrangement by the scan data signal wiring rearrangement processing unit 7.
The crosstalk occurrence prevention processing unit 9 prevents the occurrence of crosstalk by a known method when a signal wiring pair that may cause crosstalk is detected by the second crosstalk analysis processing unit 8. A known method for preventing the occurrence of crosstalk is, for example, when crosstalk can occur between the signal wiring 55 and the signal wiring 56 in the circuit shown in FIG. As shown in b), the interval between the signal wiring 55 and the signal wiring 56 is widened. (B) As shown in FIG. 10C, one (or both) of the signal wiring 55 and the signal wiring 56 is used. A repeater circuit (here, the buffer circuit 57) is inserted. (C) As shown in FIG. 10D, a predetermined power supply potential (here, the low potential side) is placed between the signal wiring 55 and the signal wiring 56. The shield dedicated wiring 58 connected to the power supply potential V SS ).

図１に示す配置配線処理部５、第１クロストーク解析処理部６、スキャンデータ信号配線再配置処理部７、第２クロストーク解析処理部８、及び、クロストーク発生防止処理部９は、ＣＰＵとソフトウェア（プログラム）で構成することができる。このプログラムとセルライブラリは、ハードディスク、フレキシブルディスク、ＭＯ、ＭＴ、ＲＡＭ、ＣＤ−ＲＯＭ、又は、ＤＶＤ−ＲＯＭ等の記録媒体に記録することができる。   The placement and routing processing unit 5, the first crosstalk analysis processing unit 6, the scan data signal wiring rearrangement processing unit 7, the second crosstalk analysis processing unit 8 and the crosstalk occurrence prevention processing unit 9 shown in FIG. And software (program). The program and the cell library can be recorded on a recording medium such as a hard disk, flexible disk, MO, MT, RAM, CD-ROM, or DVD-ROM.

図２は、半導体集積回路の設計装置１の半導体集積回路の設計処理を示すフローチャートである。以下、図２を参照しながら、半導体集積回路の設計装置１の半導体集積回路設計処理について説明する。   FIG. 2 is a flowchart showing a semiconductor integrated circuit design process of the semiconductor integrated circuit design apparatus 1. Hereinafter, a semiconductor integrated circuit design process of the semiconductor integrated circuit design apparatus 1 will be described with reference to FIG.

まず、配置配線処理部５が、ネットリストに基づいて、セルの配置及び信号配線の配置を行う（ステップＳ１１）。図３は、配置配線処理部５によって配置されたセル及び信号配線の一例を示す図である。図３において、フリップフロップ１１〜１６は、クロック信号入力端子ＣＬＫ、スキャンテストイネーブル信号入力端子ＳＥ、データ信号入力端子Ｄ、データ信号出力端子Ｑ、スキャンデータ入力端子ＳＩ、及び、スキャンデータ信号出力端子ＳＯをそれぞれ具備している。図４は、フリップフロップ１１〜１６の真理値表である。   First, the placement and routing processing unit 5 performs cell placement and signal wiring placement based on the netlist (step S11). FIG. 3 is a diagram illustrating an example of cells and signal wirings arranged by the placement and routing processing unit 5. In FIG. 3, flip-flops 11 to 16 include a clock signal input terminal CLK, a scan test enable signal input terminal SE, a data signal input terminal D, a data signal output terminal Q, a scan data input terminal SI, and a scan data signal output terminal. Each has SO. FIG. 4 is a truth table of the flip-flops 11 to 16.

再び図３を参照すると、フリップフロップ１１〜１６のクロック信号入力端子ＣＬＫにはクロック信号が、スキャンテストイネーブル信号入力端子ＳＥにはスキャンテストイネーブル信号が、外部からそれぞれ供給される。
フリップフロップ１１のスキャンデータ信号出力端子ＳＯとフリップフロップ１２のスキャンデータ入力端子ＳＩとの間、フリップフロップ１２のスキャンデータ信号出力端子ＳＯとフリップフロップ１３のスキャンデータ入力端子ＳＩとの間、フリップフロップ１３のスキャンデータ信号出力端子ＳＯとフリップフロップ１４のスキャンデータ入力端子ＳＩとの間、フリップフロップ１４のスキャンデータ信号出力端子ＳＯとフリップフロップ１５のスキャンデータ入力端子ＳＩとの間、及び、フリップフロップ１５のスキャンデータ信号出力端子ＳＯとフリップフロップ１６のスキャンデータ入力端子ＳＩとの間は、スキャンデータ信号配線でそれぞれ接続されており、これにより、フリップフロップ１１〜１６は、スキャンチェーンを形成している。 Referring to FIG. 3 again, the clock signal input terminal CLK of the flip-flops 11 to 16 is supplied with a clock signal, and the scan test enable signal input terminal SE is supplied with a scan test enable signal from the outside.
Between the scan data signal output terminal SO of the flip-flop 11 and the scan data input terminal SI of the flip-flop 12, between the scan data signal output terminal SO of the flip-flop 12 and the scan data input terminal SI of the flip-flop 13, the flip-flop 13 between the scan data signal output terminal SO of the flip-flop 14 and the scan data input terminal SI of the flip-flop 14, between the scan data signal output terminal SO of the flip-flop 14 and the scan data input terminal SI of the flip-flop 15, and the flip-flop The 15 scan data signal output terminals SO and the scan data input terminal SI of the flip-flop 16 are connected to each other by scan data signal wiring, so that the flip-flops 11 to 16 are connected to the scan chain. Forms.

フリップフロップ１１〜１３のデータ信号出力端子Ｑは、信号配線を介してバッファ回路２１〜２３の入力端子にそれぞれ接続され、バッファ回路２１〜２３の出力端子は、信号配線を介してバッファ回路２６〜２４の入力端子にそれぞれ接続され、バッファ回路２４〜２６の出力端子は、信号配線を介してフリップフロップ１４〜１６のデータ信号入力端子Ｄに接続されている。   The data signal output terminals Q of the flip-flops 11 to 13 are connected to the input terminals of the buffer circuits 21 to 23 through signal lines, respectively. The output terminals of the buffer circuits 21 to 23 are connected to the buffer circuits 26 to 26 through the signal lines. The output terminals of the buffer circuits 24 to 26 are connected to the data signal input terminals D of the flip-flops 14 to 16 through signal wirings.

再び図２を参照すると、第１クロストーク解析処理部６が、シミュレーション等を行うことにより、クロストークが生じ得る信号配線対を検出する（ステップＳ１２）。ここでは、図３中のバッファ回路２１とバッファ回路２６との間を接続する信号配線３１及びバッファ回路２３とバッファ回路２４との間を接続する信号配線３２の領域Ａ内の部分において、クロストークが生じ得るものとする。   Referring to FIG. 2 again, the first crosstalk analysis processing unit 6 detects a signal wiring pair that may cause crosstalk by performing a simulation or the like (step S12). Here, the crosstalk in the signal wiring 31 that connects between the buffer circuit 21 and the buffer circuit 26 and the signal wiring 32 that connects between the buffer circuit 23 and the buffer circuit 24 in the region A in FIG. Can occur.

クロストークが生じ得る信号配線対が存在しない場合には処理は終了となるが、クロストークが生じ得る信号配線対が存在する場合（ステップＳ１３）には、スキャンデータ信号配線再配置処理部７が、いずれかのスキャンデータ信号配線をクロストークが生じ得る信号配線対の間に再配置する（ステップＳ１４）。図５は、フリップフロップ１３のスキャンデータ信号出力端子ＳＯとフリップフロップ１４のスキャンデータ入力端子ＳＩとの間を接続する信号配線３３を、領域Ａ内の信号配線３１と信号配線３２との間に再配置した様子を示す図である。   If there is no signal wiring pair that can cause crosstalk, the process ends. If there is a signal wiring pair that can cause crosstalk (step S13), the scan data signal wiring rearrangement processing unit 7 Then, any one of the scan data signal wirings is rearranged between the signal wiring pairs that may cause crosstalk (step S14). In FIG. 5, the signal wiring 33 that connects the scan data signal output terminal SO of the flip-flop 13 and the scan data input terminal SI of the flip-flop 14 is connected between the signal wiring 31 and the signal wiring 32 in the region A. It is a figure which shows a mode that it rearranged.

図５において、スキャンテストイネーブル信号が第１のレベルのとき（通常動作時）、フリップフロップ１３のスキャンデータ出力端子ＳＯは、ハイレベル（ここでは、高電位側の電源電位ＶＤＤ）又はローレベル（ここでは、低電位側の電源電位ＶＳＳ）を出力し、スキャンデータ信号配線３３は、ハイレベル又はローレベルとなる。このようにスキャンデータ信号配線３３がハイレベル又はローレベルとなることにより、データ信号配線３１とデータ信号配線３２との間はシールドされ、データ信号配線３１とデータ信号配線３２との間にクロストークが生じることを防止することができる。また、スキャンテストイネーブル信号が第２のレベルのとき（スキャンテスト時）、スキャンデータ信号配線３３にはスキャンデータ信号が供給されるが、このときフリップフロップ１１〜１６のデータ入力端子Ｄ及びデータ出力端子Ｑは不使用であるため、特に不都合はない。 In FIG. 5, when the scan test enable signal is at the first level (during normal operation), the scan data output terminal SO of the flip-flop 13 is at the high level (here, the power supply potential V DD on the high potential side) or at the low level. (Here, the power supply potential V SS on the low potential side) is output, and the scan data signal wiring 33 becomes high level or low level. As described above, when the scan data signal wiring 33 becomes high level or low level, the data signal wiring 31 and the data signal wiring 32 are shielded, and the data signal wiring 31 and the data signal wiring 32 are crosstalked. Can be prevented. When the scan test enable signal is at the second level (during the scan test), a scan data signal is supplied to the scan data signal wiring 33. At this time, the data input terminal D and the data output of the flip-flops 11 to 16 are supplied. Since the terminal Q is not used, there is no particular inconvenience.

ステップＳ１４にてスキャンデータ信号配線を再配置することにより、クロストークが生じ得る全ての信号配線対に対処できれば良いが、クロストークが生じ得る全ての信号配線対には対処できない可能性も考えられる。そこで、第２クロストーク解析処理部８が、シミュレーション等を行うことにより、クロストークが生じ得る信号配線対を再度検出し（ステップＳ１５）、クロストークが生じ得る信号配線対が存在する場合（ステップＳ１６）には、クロストーク発生防止処理部９が、先に説明した既知の方法（Ａ）〜（Ｃ）を用いてクロストークの発生を防止するための処理を行う（ステップＳ１７）。なお、ステップＳ１４にてクロストークが生じ得る全ての信号配線対に対処できれば、ステップＳ１５〜Ｓ１７は必ずしも必要ではない。   By rearranging the scan data signal wiring in step S14, it is only necessary to deal with all signal wiring pairs that may cause crosstalk. However, there is a possibility that all signal wiring pairs that may cause crosstalk cannot be dealt with. . Therefore, the second crosstalk analysis processing unit 8 detects a signal wiring pair that may cause crosstalk again by performing a simulation or the like (step S15), and there is a signal wiring pair that may cause crosstalk (step S15). In S16), the crosstalk occurrence prevention processing unit 9 performs a process for preventing the occurrence of crosstalk using the known methods (A) to (C) described above (step S17). Note that steps S15 to S17 are not necessarily required if all signal wiring pairs that may cause crosstalk can be dealt with in step S14.

以上説明したように、データ信号出力端子Ｄとスキャンデータ信号出力端子ＳＯとを別個に具備し、通常動作時にスキャンデータ出力端子ＳＯからハイレベル又はローレベルを出力するフリップフロップを用い、クロストークが生じ得る信号配線対の間にスキャンデータ信号配線を再配置することにより、クロストークが生じることを防止することができる。
なお、クロストークが生じ得る信号配線対の間にスキャンデータ信号配線を再配置することにより、スキャンデータ信号配線が長くなってしまうことが考えられるが、このことはデメリットとならず、むしろメリットになるとも考えられる。これは、スキャンデータ信号が、クロックスキューが大きい場合においてスキャンシフト動作時にホールドエラーを招く可能性の高い信号であり、スキャンデータ信号配線が長くなりスキャンデータ信号の遅延量が増加することで、ホールドエラーを招く可能性が低くなると考えられるためである。 As described above, the data signal output terminal D and the scan data signal output terminal SO are separately provided, and a flip-flop that outputs a high level or a low level from the scan data output terminal SO during a normal operation is used. By rearranging the scan data signal wiring between the possible signal wiring pairs, it is possible to prevent crosstalk from occurring.
Although it is conceivable that the scan data signal wiring is lengthened by rearranging the scan data signal wiring between the signal wiring pairs that may cause crosstalk, this is not a disadvantage but rather a merit. It is also considered. This is a signal that has a high possibility of causing a hold error during a scan shift operation when the clock skew is large, and the scan data signal wiring becomes long and the amount of delay of the scan data signal increases. This is because it is considered that the possibility of causing an error is reduced.

なお、上記においては、データ信号配線３１、３２の間にスキャンデータ信号配線３３を再配置する場合について説明したが（図３及び図５参照）、図６に示すように、フリップフロップ１１〜１６に直接関係しない信号配線４５、４６の領域Ｂ内の部分においてクロストークが生じ得る場合、図７に示すように、スキャンデータ信号配線３３を信号配線４５と信号配線４６との間に再配置することとしても良い。
また、図８に示すように、クロック信号配線３４と信号配線４９の領域Ｃ内の部分においてクロストークが生じ得る場合であっても、図９に示すように、スキャンデータ信号配線３３をクロック信号配線３４と信号配線４９との間に再配置することとしても良い。同様に、クロック信号配線とクロック信号配線との間においてクロストークが生じ得る場合も対処可能である。 In the above description, the case where the scan data signal wiring 33 is rearranged between the data signal wirings 31 and 32 has been described (see FIGS. 3 and 5), but as shown in FIG. When the crosstalk can occur in the portion of the signal wirings 45 and 46 not directly related to the region B, the scan data signal wiring 33 is rearranged between the signal wiring 45 and the signal wiring 46 as shown in FIG. It's also good.
Further, as shown in FIG. 8, even if crosstalk can occur in the portion of the clock signal wiring 34 and the signal wiring 49 in the region C, the scan data signal wiring 33 is connected to the clock signal as shown in FIG. It may be rearranged between the wiring 34 and the signal wiring 49. Similarly, it is possible to cope with a case where crosstalk may occur between the clock signal wiring and the clock signal wiring.

また、上記においては、スキャンチェーンの順序（フリップフロップ１１→フリップフロップ１２→フリップフロップ１３→フリップフロップ１４→フリップフロップ１５→フリップフロップ１６）を変更することなく、スキャンデータ信号配線をクロストークが生じ得る信号配線対の間に再配置する場合について説明したが、必要に応じて、スキャンチェーンの順序を変更し、スキャンデータ信号配線をクロストークが生じ得る信号配線対の間に再配置するようにしても良い。   Further, in the above, crosstalk occurs in the scan data signal wiring without changing the scan chain order (flip flop 11 → flip flop 12 → flip flop 13 → flip flop 14 → flip flop 15 → flip flop 16). However, if necessary, the scan chain order is changed so that the scan data signal wiring is relocated between the signal wiring pairs that may cause crosstalk. May be.

本発明は、半導体集積回路、半導体集積回路の設計方法及び設計装置、並びに半導体集積回路の設計プログラムにおいて利用可能である。   The present invention can be used in a semiconductor integrated circuit, a semiconductor integrated circuit design method and design apparatus, and a semiconductor integrated circuit design program.

本発明の一実施形態に係る半導体集積回路の設計装置の概要を示す図。1 is a diagram showing an outline of a semiconductor integrated circuit design apparatus according to an embodiment of the present invention. 図１の半導体集積回路の設計装置１の動作を示すフローチャート。2 is a flowchart showing the operation of the semiconductor integrated circuit design apparatus 1 of FIG. 図１の装置１によって設計された半導体集積回路の一例を示す図。FIG. 2 is a diagram showing an example of a semiconductor integrated circuit designed by the device 1 of FIG. 1. 図３のフリップフロップ１１〜１６の真理値表を示す図。The figure which shows the truth table of the flip-flops 11-16 of FIG. 図１の装置１によって設計された半導体集積回路の一例を示す図。FIG. 2 is a diagram showing an example of a semiconductor integrated circuit designed by the device 1 of FIG. 1. 図１の装置１によって設計された半導体集積回路の一例を示す図。FIG. 2 is a diagram showing an example of a semiconductor integrated circuit designed by the device 1 of FIG. 1. 図１の装置１によって設計された半導体集積回路の一例を示す図。FIG. 2 is a diagram showing an example of a semiconductor integrated circuit designed by the device 1 of FIG. 1. 図１の装置１によって設計された半導体集積回路の一例を示す図。FIG. 2 is a diagram showing an example of a semiconductor integrated circuit designed by the device 1 of FIG. 1. 図１の装置１によって設計された半導体集積回路の一例を示す図。FIG. 2 is a diagram showing an example of a semiconductor integrated circuit designed by the device 1 of FIG. 1. クロストークを防止するための既知の方法による回路の一例を示す図。The figure which shows an example of the circuit by the known method for preventing crosstalk.

符号の説明Explanation of symbols

１ 半導体集積回路の設計装置、２ 入力部、３ 表示部、４ ネットリスト記録部、５ 配置配線処理部、６ 第１クロストーク解析処理部、７ スキャンデータ信号配線再配置部、８ 第２クロストーク解析処理部、９ クロストーク発生防止処理部、１１〜１６ フリップフロップ、２１〜２６、４１〜４４、４７、４８、５１〜５４、５７ バッファ回路、３１、３２、４５、４６、４９ データ信号配線、３３ スキャンデータ信号配線、３４ クロック信号配線   DESCRIPTION OF SYMBOLS 1 Design apparatus of semiconductor integrated circuit 2 Input part 3 Display part 4 Net list recording part 5 Arrangement wiring processing part 6 First crosstalk analysis processing part 7 Scan data signal wiring rearrangement part 8 Second cross Talk analysis processing unit, 9 Crosstalk generation prevention processing unit, 11-16 Flip-flop, 21-26, 41-44, 47, 48, 51-54, 57 Buffer circuit, 31, 32, 45, 46, 49 Data signal Wiring, 33 Scan data signal wiring, 34 Clock signal wiring

Claims (6)

スキャンテスト機能を有する半導体集積回路であって、
クロック信号を入力するためのクロック信号入力端子、通常動作時に第１のレベルとなりスキャンテスト時に第２のレベルとなるスキャンテストイネーブル信号を入力するためのスキャンテストイネーブル信号入力端子、前記スキャンテストイネーブル信号が前記第１のレベルのときにデータ信号を前記クロック信号に同期して入力するためのデータ信号入力端子、前記スキャンテストイネーブル信号が前記第１のレベルのときに前記データ信号を前記クロック信号に同期して出力するためのデータ信号出力端子、前記スキャンテストイネーブル信号が前記第２のレベルのときにスキャンデータ信号を前記クロック信号に同期して入力するためのスキャンデータ入力端子、並びに、前記スキャンテストイネーブル信号が前記第２のレベルのときに前記スキャンデータ信号を前記クロック信号に同期して出力し、前記スキャンテストイネーブル信号が前記第１のレベルのときにハイレベル又はローレベルを出力するためのスキャンデータ信号出力端子をそれぞれ有する複数のフリップフロップと、
前記複数のフリップフロップがスキャンチェーンを形成するように前記複数のフリップフロップの前記スキャンデータ入力端子と前記スキャンデータ出力端子との間を電気的に接続するための複数のスキャンデータ信号配線と、
を具備し、
クロストークが生じ得る信号配線対の間に、前記複数のスキャンデータ信号配線の中のいずれかのスキャンデータ信号配線が配置されていること
を特徴とする、半導体集積回路。 A semiconductor integrated circuit having a scan test function,
A clock signal input terminal for inputting a clock signal; a scan test enable signal input terminal for inputting a scan test enable signal which is a first level during normal operation and a second level during a scan test; and the scan test enable signal Is a data signal input terminal for inputting a data signal in synchronization with the clock signal when the signal is at the first level, and the data signal is used as the clock signal when the scan test enable signal is at the first level. Data signal output terminal for synchronous output, scan data input terminal for inputting a scan data signal in synchronization with the clock signal when the scan test enable signal is at the second level, and the scan The test enable signal is at the second level. A plurality of scan data signal output terminals each for outputting a high level or a low level when the scan test enable signal is at the first level. Flip-flops,
A plurality of scan data signal wirings for electrically connecting the scan data input terminals and the scan data output terminals of the plurality of flip-flops so that the plurality of flip-flops form a scan chain;
Comprising
One of the plurality of scan data signal wirings is disposed between a pair of signal wirings that may cause crosstalk, and the semiconductor integrated circuit is characterized in that: クロック信号を入力するためのクロック信号入力端子、通常動作時に第１のレベルとなりスキャンテスト時に第２のレベルとなるスキャンテストイネーブル信号を入力するためのスキャンテストイネーブル信号入力端子、前記スキャンテストイネーブル信号が前記第１のレベルのときにデータ信号を前記クロック信号に同期して入力するためのデータ信号入力端子、前記スキャンテストイネーブル信号が前記第１のレベルのときに前記データ信号を前記クロック信号に同期して出力するためのデータ信号出力端子、前記スキャンテストイネーブル信号が前記第２のレベルのときにスキャンデータ信号を前記クロック信号に同期して入力するためのスキャンデータ入力端子、並びに、前記スキャンテストイネーブル信号が前記第２のレベルのときに前記スキャンデータ信号を前記クロック信号に同期して出力し、前記スキャンテストイネーブル信号が前記第１のレベルのときにハイレベル又はローレベルを出力するためのスキャンデータ信号出力端子をそれぞれ有する複数のフリップフロップを含むセルと、前記複数のフリップフロップがスキャンチェーンを形成するように前記複数のフリップフロップの前記スキャンデータ入力端子と前記スキャンデータ出力端子との間を電気的に接続するための複数のスキャンデータ信号配線を含む複数の信号配線とを配置するステップ（ａ）と、
ステップ（ａ）にて配置された前記複数の信号配線の中からクロストークが生じ得る信号配線対を検出するステップ（ｂ）と、
ステップ（ｂ）にてクロストークが生じ得る信号配線対が検出された場合に、前記複数のスキャンデータ信号配線の中のいずれかのスキャンデータ信号配線をクロストークが生じ得る信号配線対の間に再配置するステップ（ｃ）と、
を具備する半導体集積回路の設計方法。 A clock signal input terminal for inputting a clock signal; a scan test enable signal input terminal for inputting a scan test enable signal which is a first level during normal operation and a second level during a scan test; and the scan test enable signal Is a data signal input terminal for inputting a data signal in synchronization with the clock signal when the signal is at the first level, and the data signal is used as the clock signal when the scan test enable signal is at the first level. Data signal output terminal for synchronous output, scan data input terminal for inputting a scan data signal in synchronization with the clock signal when the scan test enable signal is at the second level, and the scan The test enable signal is at the second level. A plurality of scan data signal output terminals each for outputting a high level or a low level when the scan test enable signal is at the first level. A plurality of cells for electrically connecting between the scan data input terminals and the scan data output terminals of the plurality of flip-flops such that the plurality of flip-flops form a scan chain; A step (a) of arranging a plurality of signal wirings including a scan data signal wiring;
Detecting a signal wiring pair capable of causing crosstalk from the plurality of signal wirings arranged in step (a) (b);
When a signal wiring pair that may cause crosstalk is detected in step (b), any one of the plurality of scan data signal wirings is interposed between the signal wiring pairs that may cause crosstalk. Relocating step (c);
A method for designing a semiconductor integrated circuit comprising: ステップ（ａ）にて配置された複数の信号配線の中からクロストークが生じ得る信号配線対を再度検出するステップ（ｄ）と、
ステップ（ｄ）にてクロストークが生じ得る信号配線対が検出された場合に、クロストークが生じ得る信号配線対の間隔を広くし、クロストークが生じ得る信号配線対の一方又は両方にリピータ回路を挿入し、若しくは、クロストークが生じ得る信号配線対の間に、所定の電源電位に接続されたシールド専用配線を配置するステップ（ｅ）と、
を更に具備する、請求項２記載の半導体集積回路の設計方法。 A step (d) of re-detecting a signal wiring pair that may cause crosstalk among the plurality of signal wirings arranged in step (a);
When a signal wiring pair that may cause crosstalk is detected in step (d), the interval between the signal wiring pairs that may cause crosstalk is widened, and a repeater circuit is provided for one or both of the signal wiring pairs that may cause crosstalk. Or placing a shield-dedicated wiring connected to a predetermined power supply potential between signal wiring pairs that may cause crosstalk, and (e)
The method of designing a semiconductor integrated circuit according to claim 2, further comprising: 請求項２又は３のいずれか１項に記載の半導体集積回路の設計方法によって設計されたことを特徴とする半導体集積回路。   A semiconductor integrated circuit designed by the method for designing a semiconductor integrated circuit according to claim 2. クロック信号を入力するためのクロック信号入力端子、通常動作時に第１のレベルとなりスキャンテスト時に第２のレベルとなるスキャンテストイネーブル信号を入力するためのスキャンテストイネーブル信号入力端子、前記スキャンテストイネーブル信号が前記第１のレベルのときにデータ信号を前記クロック信号に同期して入力するためのデータ信号入力端子、前記スキャンテストイネーブル信号が前記第１のレベルのときに前記データ信号を前記クロック信号に同期して出力するためのデータ信号出力端子、前記スキャンテストイネーブル信号が前記第２のレベルのときにスキャンデータ信号を前記クロック信号に同期して入力するためのスキャンデータ入力端子、並びに、前記スキャンテストイネーブル信号が前記第２のレベルのときに前記スキャンデータ信号を前記クロック信号に同期して出力し、前記スキャンテストイネーブル信号が前記第１のレベルのときにハイレベル又はローレベルを出力するためのスキャンデータ信号出力端子をそれぞれ有する複数のフリップフロップを含むセルと、前記複数のフリップフロップがスキャンチェーンを形成するように前記複数のフリップフロップの前記スキャンデータ入力端子と前記スキャンデータ出力端子との間を電気的に接続するための複数のスキャンデータ信号配線を含む複数の信号配線とを配置するための配置配線処理部と、
前記配置配線処理部によって配置された前記複数の信号配線の中からクロストークが生じ得る信号配線対を検出するためのクロストーク解析処理部と、
前記クロストーク解析処理部によってクロストークが生じ得る信号配線対が検出された場合に、前記複数のスキャンデータ信号配線の中のいずれかのスキャンデータ信号配線をクロストークが生じ得る信号配線対の間に再配置するためのスキャンデータ信号配線再配置部と、
を具備する半導体集積回路の設計装置。 A clock signal input terminal for inputting a clock signal; a scan test enable signal input terminal for inputting a scan test enable signal which is a first level during normal operation and a second level during a scan test; and the scan test enable signal Is a data signal input terminal for inputting a data signal in synchronization with the clock signal when the signal is at the first level, and the data signal is used as the clock signal when the scan test enable signal is at the first level. Data signal output terminal for synchronous output, scan data input terminal for inputting a scan data signal in synchronization with the clock signal when the scan test enable signal is at the second level, and the scan The test enable signal is at the second level. A plurality of scan data signal output terminals each for outputting a high level or a low level when the scan test enable signal is at the first level. A plurality of cells for electrically connecting the scan data input terminals and the scan data output terminals of the plurality of flip-flops such that the plurality of flip-flops form a scan chain; An arrangement wiring processing unit for arranging a plurality of signal wirings including a scan data signal wiring;
A crosstalk analysis processing unit for detecting a pair of signal wires that may cause crosstalk among the plurality of signal wires arranged by the placement and routing processing unit;
When a signal wiring pair that may cause crosstalk is detected by the crosstalk analysis processing unit, any one of the plurality of scan data signal wirings may be connected between signal wiring pairs that may cause crosstalk. Scan data signal wiring rearrangement section for rearrangement,
A device for designing a semiconductor integrated circuit. クロック信号を入力するためのクロック信号入力端子、通常動作時に第１のレベルとなりスキャンテスト時に第２のレベルとなるスキャンテストイネーブル信号を入力するためのスキャンテストイネーブル信号入力端子、前記スキャンテストイネーブル信号が前記第１のレベルのときにデータ信号を前記クロック信号に同期して入力するためのデータ信号入力端子、前記スキャンテストイネーブル信号が前記第１のレベルのときに前記データ信号を前記クロック信号に同期して出力するためのデータ信号出力端子、前記スキャンテストイネーブル信号が前記第２のレベルのときにスキャンデータ信号を前記クロック信号に同期して入力するためのスキャンデータ入力端子、並びに、前記スキャンテストイネーブル信号が前記第２のレベルのときに前記スキャンデータ信号を前記クロック信号に同期して出力し、前記スキャンテストイネーブル信号が前記第１のレベルのときにハイレベル又はローレベルを出力するためのスキャンデータ信号出力端子をそれぞれ有する複数のフリップフロップを含むセルと、前記複数のフリップフロップがスキャンチェーンを形成するように前記複数のフリップフロップの前記スキャンデータ入力端子と前記スキャンデータ出力端子との間を電気的に接続するための複数のスキャンデータ信号配線を含む複数の信号配線とを配置する手順（ａ）と、
手順（ａ）にて配置された前記複数の信号配線の中からクロストークが生じ得る信号配線対を検出する手順（ｂ）と、
手順（ｂ）にてクロストークが生じ得る信号配線対が検出された場合に、前記複数のスキャンデータ信号配線の中のいずれかのスキャンデータ信号配線をクロストークが生じ得る信号配線対の間に再配置する手順（ｃ）と、
をＣＰＵに実行させるための半導体集積回路の設計プログラム。 A clock signal input terminal for inputting a clock signal; a scan test enable signal input terminal for inputting a scan test enable signal which is a first level during normal operation and a second level during a scan test; and the scan test enable signal Is a data signal input terminal for inputting a data signal in synchronization with the clock signal when the signal is at the first level, and the data signal is used as the clock signal when the scan test enable signal is at the first level. Data signal output terminal for synchronous output, scan data input terminal for inputting a scan data signal in synchronization with the clock signal when the scan test enable signal is at the second level, and the scan The test enable signal is at the second level. A plurality of scan data signal output terminals each for outputting a high level or a low level when the scan test enable signal is at the first level. A plurality of cells for electrically connecting between the scan data input terminals and the scan data output terminals of the plurality of flip-flops such that the plurality of flip-flops form a scan chain; A procedure (a) for arranging a plurality of signal wirings including a scan data signal wiring;
A procedure (b) for detecting a pair of signal wires that may cause crosstalk among the plurality of signal wires arranged in the procedure (a);
When a signal wiring pair that may cause crosstalk is detected in step (b), any one of the plurality of scan data signal wirings is placed between the signal wiring pairs that may cause crosstalk. Relocation procedure (c);
A program for designing a semiconductor integrated circuit for causing a CPU to execute a program.
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