JP2006108327A - Semiconductor device, its manufacturing method, and stacked semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which reduces a stress concentration into the active element formation face of a semiconductor chip, and has a stacked structure having a more excellent reliability. <P>SOLUTION: In the active element formation face, the semiconductor device is provided with an electrode terminal 21 or an electrode terminal 31, and an insulating protective film 22 or an insulating protective film 32. The semiconductor device is formed by mutually laminating a substrate 11, and a first semiconductor chip 1 and a second semiconductor chip 2 which are electrically connected by a first bonding wire 3 or second bonding wire 4 via a second adhering layer 6. An opening gap 7 is provided between the first semiconductor chip 1 and the second semiconductor chip 2 of the semiconductor device. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、単一のパッケージ内に複数個の半導体チップを積層して搭載する半導体装置およびその製造方法並びに積層型半導体装置に関するものであり、より詳しくは、単一のパッケージ内に複数個の半導体チップを積層した際に発生する内部応力による半導体能動素子への影響を小さくすることができる半導体装置およびその製造方法並びに上記半導体装置を積層してなる積層型半導体装置に関するものである。   The present invention relates to a semiconductor device in which a plurality of semiconductor chips are stacked and mounted in a single package, a method for manufacturing the same, and a stacked semiconductor device, and more specifically, a plurality of semiconductor chips in a single package. The present invention relates to a semiconductor device capable of reducing the influence on semiconductor active elements caused by internal stress generated when semiconductor chips are stacked, a manufacturing method thereof, and a stacked semiconductor device formed by stacking the semiconductor devices.

近年、携帯機器等の流通に伴い、半導体装置の小型化、高性能化が要求されている。このため、例えば携帯機器等に搭載されるメモリ等に付加価値を付与したり、メモリ容量を増大させたりすることを狙って、例えばモールド樹脂封止された単一の半導体パッケージ内に複数個の半導体チップ（半導体素子）が積層して搭載された、いわゆるシステムインパッケージと称される半導体パッケージの製造が年々増加してきている。   In recent years, along with the distribution of portable devices and the like, miniaturization and high performance of semiconductor devices are required. For this reason, for example, with the aim of giving added value to a memory mounted on a portable device or the like or increasing a memory capacity, a plurality of pieces are contained in a single semiconductor package sealed with a mold resin, for example. The manufacture of a semiconductor package called a so-called system in package, in which semiconductor chips (semiconductor elements) are stacked and mounted, has been increasing year by year.

このような半導体パッケージにおいては、近年、半導体チップ厚をより薄くして半導体チップの積層数を増加させる傾向にあり、また、半導体装置の小型化、高性能化を図るべく、半導体チップにおける能動素子（半導体能動素子）の微細化が進められている。これに伴い、半導体チップの能動素子形成面内には、「Ｌｏｗ−ｋ材」と称される、誘電率の低い多孔質（ポーラス状）の絶縁材料が一般的に使用されている。   In such a semiconductor package, in recent years, there has been a tendency to reduce the thickness of the semiconductor chip by increasing the thickness of the semiconductor chip, and to reduce the size and increase the performance of the semiconductor device. Miniaturization of (semiconductor active devices) is underway. Accordingly, a porous (porous) insulating material having a low dielectric constant, which is referred to as a “Low-k material”, is generally used in the active element formation surface of the semiconductor chip.

半導体チップと基板との電気的接続方式としては、基板のワイヤボンドターミナル部と半導体チップ上の電極端子とをボンディング用ワイヤ（細線）を用いて電気的に接続するワイヤボンディング法が広く用いられている。   As an electrical connection method between a semiconductor chip and a substrate, a wire bonding method in which a wire bond terminal portion of the substrate and an electrode terminal on the semiconductor chip are electrically connected using a bonding wire (thin wire) is widely used. Yes.

このような半導体パッケージにおいて、各半導体チップの固定には、一般的に接着剤が使用されており、各半導体チップは、基板もしくは下層側の半導体チップ上に、接着剤を介して積層されている（例えば特許文献１、および特許文献２参照）。
特許第３４８１４４４号（登録日：２００３年１０月１０日、公開日：１９９９年７月３０日（特開平１１−２０４７２０号公報）） 特開２００２−２２２９１３号公報（公開日：２００２年８月９日） In such a semiconductor package, an adhesive is generally used for fixing each semiconductor chip, and each semiconductor chip is laminated on the semiconductor chip on the substrate or the lower layer side via the adhesive. (For example, refer to Patent Document 1 and Patent Document 2).
Japanese Patent No. 3481444 (Registration date: October 10, 2003, Publication date: July 30, 1999 (Japanese Patent Laid-Open No. 11-204720)) JP 2002-222913 A (publication date: August 9, 2002)

しかしながら、このように半導体チップを複数個積層し、ワイヤボンディング法により電気的接続を行うシステムインパッケージタイプの半導体装置において、半導体チップ厚がより薄くなり、半導体チップの積層数が多くなると、この半導体チップ厚の薄層化と半導体チップの積層数の増加に伴い、半導体パッケージ内部で発生する応力、つまり、半導体チップ間で発生する応力が増大することが判っている。   However, in a system-in-package type semiconductor device in which a plurality of semiconductor chips are stacked and electrically connected by wire bonding, the semiconductor chip becomes thinner and the number of stacked semiconductor chips increases. It has been found that as the chip thickness is reduced and the number of stacked semiconductor chips is increased, the stress generated inside the semiconductor package, that is, the stress generated between the semiconductor chips increases.

このため、このような応力が半導体チップの能動素子上に集中した場合、半導体チップの能動素子形成面内に、絶縁材料、例えば上記「Ｌｏｗ−ｋ材」のようにポーラス状で非常に脆い絶縁材料が使用されていると、上記絶縁材料のように半導体素子形成面内の脆い層が、半導体チップが多段に積層された半導体パッケージ内部で発生した応力を受けて、脆性破壊するおそれがある。   For this reason, when such stress is concentrated on the active element of the semiconductor chip, an insulating material, for example, a porous and very fragile insulating material such as the “Low-k material” in the active element forming surface of the semiconductor chip. When a material is used, a brittle layer in the semiconductor element formation surface, such as the insulating material, may be subjected to stress generated inside a semiconductor package in which semiconductor chips are stacked in multiple stages, and may be brittlely broken.

特に、上記半導体チップ間の接着剤としてペースト等の液状樹脂を用いた場合、樹脂の硬化収縮が発生するため、さらに半導体チップ間に残留応力が発生し易くなる。   In particular, when a liquid resin such as a paste is used as the adhesive between the semiconductor chips, the resin is hardened and contracted, so that residual stress is more likely to occur between the semiconductor chips.

これら半導体チップ間に発生する応力は、半導体パッケージが半田実装を行う２４０℃以上の高温時や、繰返し温度サイクル負荷が掛かった場合、さらに増大する。   The stress generated between these semiconductor chips further increases when the semiconductor package is solder-mounted at a high temperature of 240 ° C. or higher or when a repeated temperature cycle load is applied.

そして、この応力が非常に大きくなった場合、半導体チップの能動素子形成面内の脆い層が破壊され、集積回路の電気的な機能を損なう可能性がある。   If this stress becomes very large, the brittle layer in the active element formation surface of the semiconductor chip may be destroyed, and the electrical function of the integrated circuit may be impaired.

このためには、この半導体チップ間で発生する応力が、半導体チップの能動素子形成面内で応力集中を起こさないようなパッケージ構造とする必要がある。   For this purpose, it is necessary to have a package structure in which the stress generated between the semiconductor chips does not cause stress concentration in the active element forming surface of the semiconductor chip.

しかしながら、従来、上記問題に対する解決策は未だ提案されておらず、上記したように半導体チップ積層型の半導体装置、特にシステムインパッケージタイプの半導体装置において、内部応力（特にパッケージ内の半導体チップに発生する応力）については、何ら考慮されていない。   However, a solution to the above problem has not been proposed so far, and as described above, in a semiconductor chip stacked type semiconductor device, particularly a system-in-package type semiconductor device, internal stress (particularly generated in the semiconductor chip in the package) No consideration is given to the stress to be generated.

本発明は、上記従来の問題点に鑑みてなされたものであり、その目的は、半導体チップの能動素子形成面内への応力集中を低減し、より信頼性に優れた積層構造を有する半導体装置およびその製造方法並びに積層型半導体装置を提供することにある。   The present invention has been made in view of the above-described conventional problems, and an object of the present invention is to reduce the stress concentration in the active element formation surface of the semiconductor chip and to have a more reliable stacked structure. Another object of the present invention is to provide a manufacturing method thereof and a stacked semiconductor device.

本発明にかかる半導体装置は、上記課題を解決するために、能動素子形成面上に電極端子および絶縁性保護膜が設けられた複数個の半導体チップが、各々接着層を介して積層されており、かつ、上記各半導体チップに設けられた電極端子が基板と各々ボンディングワイヤにより電気的に接続されている半導体装置であって、当該半導体装置は、上記複数個の半導体チップからなる半導体チップ積層体が、互いに積層された上記半導体チップ間に空隙部を有するように設けられていることを特徴としている。   In order to solve the above problems, a semiconductor device according to the present invention includes a plurality of semiconductor chips each provided with an electrode terminal and an insulating protective film on an active element formation surface, and each layer is laminated via an adhesive layer. In addition, a semiconductor device in which electrode terminals provided on each of the semiconductor chips are electrically connected to the substrate by bonding wires, and the semiconductor device is a semiconductor chip stack including the plurality of semiconductor chips. Is provided so as to have a gap between the semiconductor chips stacked on each other.

例えば、上記半導体チップ積層体は、互いに積層された上記半導体チップ間に設けられた上記絶縁性保護膜と接着層との間に上記空隙部を有するように設けられている構成とすることができる。言い換えれば、上記半導体装置は、当該半導体装置、具体的には当該半導体装置における上記半導体チップ積層体が、互いに積層された上記半導体チップ間に設けられた上記絶縁性保護膜と接着層との間に上記空隙部を有するように設けられている構成とすることができる。つまり、上記の構成によれば、互いに積層された上記半導体チップ間に設けられた上記絶縁性保護膜と接着層との間には空隙部が形成されている。   For example, the semiconductor chip stacked body can be configured to have the gap portion between the insulating protective film and the adhesive layer provided between the semiconductor chips stacked on each other. . In other words, the semiconductor device includes the semiconductor device, specifically, the semiconductor chip stacked body in the semiconductor device between the insulating protective film and the adhesive layer provided between the semiconductor chips stacked on each other. It can be set as the structure provided so that it may have the said space | gap part. That is, according to the above configuration, a gap is formed between the insulating protective film and the adhesive layer provided between the stacked semiconductor chips.

この場合、上記半導体装置（具体的には、当該半導体装置における上記半導体チップ積層体）は、例えば、上記絶縁性保護膜および接着層の少なくとも一方における他方との接触表面に、上記空隙部を形成する陥没部が設けられている構成としてもよい。   In this case, in the semiconductor device (specifically, the semiconductor chip stacked body in the semiconductor device), for example, the gap is formed on the contact surface with the other of at least one of the insulating protective film and the adhesive layer. It is good also as a structure by which the depressed part to be provided is provided.

本発明によれば、上記したように、本発明にかかる半導体装置が、互いに積層された上記半導体チップ間に空隙部を有するように設けられていることで、当該半導体装置内部で発生する応力を、上記半導体チップ間に設けられた上記空隙部に応力集中させ、残留応力や熱応力等の影響による、半導体チップの能動素子形成面内への応力集中を低減することができるので、より信頼性に優れた積層構造を有する半導体装置を提供することができるという効果を奏する。   According to the present invention, as described above, since the semiconductor device according to the present invention is provided so as to have a gap between the semiconductor chips stacked on each other, the stress generated inside the semiconductor device is reduced. The stress concentration in the gap between the semiconductor chips can reduce the stress concentration in the active element formation surface of the semiconductor chip due to the influence of residual stress, thermal stress, etc. The semiconductor device having an excellent laminated structure can be provided.

しかも、上記の構成によれば、半導体チップの能動素子形成面内への応力集中を低減させるために上記半導体チップ間の接着層に密着力（接着力）が低い接着材料を使用する必要がなく、リフロー耐熱性を低下させることなく上記半導体能動素子形成面における上記絶縁材料の脆性破壊を防止することができるという効果を奏する。   Moreover, according to the above configuration, it is not necessary to use an adhesive material having a low adhesion (adhesive force) for the adhesive layer between the semiconductor chips in order to reduce the stress concentration in the active element forming surface of the semiconductor chip. There is an effect that brittle fracture of the insulating material on the semiconductor active element forming surface can be prevented without reducing reflow heat resistance.

本発明において、互いに積層された上記半導体チップ間に設けられた上記接着層は、絶縁性を有していることが望ましい。   In the present invention, it is preferable that the adhesive layer provided between the semiconductor chips stacked on each other has an insulating property.

互いに積層された上記半導体チップ間に設けられた上記接着層が絶縁性を有していることで、複数個の半導体チップを積層してなる半導体装置の絶縁性を確保することができ、例えば半導体チップ相互間の距離を小さくすることにより半導体装置を薄型化した場合においても、半導体チップとボンディングワイヤとの接触を防ぐことができるという効果を奏する。   Since the adhesive layer provided between the semiconductor chips stacked on each other has an insulating property, it is possible to ensure the insulating property of a semiconductor device in which a plurality of semiconductor chips are stacked. Even when the semiconductor device is thinned by reducing the distance between the chips, it is possible to prevent the contact between the semiconductor chip and the bonding wire.

また、互いに積層された上記半導体チップ間に設けられた上記接着層は、応力負荷により脆性破壊もしくは塑性変形する材料からなることが望ましい。   The adhesive layer provided between the stacked semiconductor chips is preferably made of a material that is brittle fracture or plastically deformed by a stress load.

上記の構成によれば、半導体装置内部で発生する応力を、半導体チップ間に設けられた空隙部に応力集中させ、上記空隙部における上記接着層の界面近傍で上記接着層を脆性破壊もしくは塑性変形させることによって応力を解消することで、下層の半導体チップの能動素子（半導体能動素子）形成面内での内部応力の発生並びに該内部応力による半導体能動素子への影響を大幅に軽減することができるという効果を奏する。   According to the above configuration, the stress generated inside the semiconductor device is concentrated in the gap provided between the semiconductor chips, and the adhesive layer is brittle fractured or plastically deformed near the interface of the adhesive layer in the gap. By eliminating the stress, the generation of internal stress within the active element (semiconductor active element) formation surface of the lower semiconductor chip and the influence of the internal stress on the semiconductor active element can be greatly reduced. There is an effect.

また、上記半導体装置は、互いに積層された上記半導体チップ間に設けられた上記接着層が、少なくとも二層構造を有している構成としてもよく、この場合、上記絶縁性保護膜と、少なくとも二層構造を有する上記接着層における上記絶縁性保護膜と接触する接着層との、少なくとも一方における他方との接触表面に、上記空隙部を形成する陥没部が設けられている構成としてもよい。   The semiconductor device may have a configuration in which the adhesive layer provided between the semiconductor chips stacked on each other has at least a two-layer structure. In this case, the insulating protective film and at least two layers are provided. It is good also as a structure by which the depression part which forms the said space | gap part is provided in the contact surface with the other in the adhesive layer which contacts the said insulating protective film in the said adhesive layer which has a layer structure.

このような場合にも、少なくとも二層構造を有する上記接着層における上記絶縁性保護膜と接触する接着層が、応力負荷により脆性破壊もしくは塑性変形する材料からなることで、半導体装置内部で発生する応力を、半導体チップ間に設けられた空隙部に応力集中させ、上記空隙部における上記接着層の界面近傍で上記接着層を脆性破壊もしくは塑性変形させることによって応力を解消することができ、下層の半導体チップの能動素子（半導体能動素子）形成面内での内部応力の発生並びに該内部応力による半導体能動素子への影響を大幅に軽減することができるという効果を奏する。   Even in such a case, the adhesive layer in contact with the insulating protective film in the adhesive layer having at least a two-layer structure is made of a material that is brittlely broken or plastically deformed by a stress load, and thus occurs inside the semiconductor device. Stress can be concentrated in the gap provided between the semiconductor chips, and the adhesive layer can be brittle fractured or plastically deformed in the vicinity of the interface of the adhesive layer in the gap. There is an effect that the generation of internal stress in the active element (semiconductor active element) formation surface of the semiconductor chip and the influence of the internal stress on the semiconductor active element can be greatly reduced.

また、上記半導体装置（具体的には、当該半導体装置における上記半導体チップ積層体）は、互いに積層された上記半導体チップ間に設けられた上記接着層が、少なくとも二層構造を有している場合、上記絶縁性保護膜と、少なくとも二層構造を有する上記接着層における上記絶縁性保護膜と接触する接着層との、少なくとも一方における他方との接触表面に、上記空隙部を形成する陥没部が設けられている構成としてもよい。   In the semiconductor device (specifically, the semiconductor chip stacked body in the semiconductor device), the adhesive layer provided between the semiconductor chips stacked on each other has at least a two-layer structure. And a recessed portion that forms the void is formed on a contact surface of at least one of the insulating protective film and the adhesive layer in contact with the insulating protective film in the adhesive layer having at least a two-layer structure. It is good also as a structure provided.

例えば、当該半導体装置（上記半導体チップ積層体）は、互いに積層された上記半導体チップ間に設けられた上記接着層が少なくとも二層構造を有し、かつ、少なくとも二層構造を有する上記接着層の層間に空隙部を有するように設けられている構成とすることができる。   For example, in the semiconductor device (the semiconductor chip stacked body), the adhesive layer provided between the stacked semiconductor chips has at least a two-layer structure, and the adhesive layer has at least a two-layer structure. It can be set as the structure provided so that it may have a space | gap part between layers.

具体的には、例えば、上記半導体装置（上記半導体チップ積層体）は、少なくとも二層構造を有する上記接着層において互いに隣接する接着層のうち少なくとも一方の接着層における他方の接着層との接触表面に、上記空隙部を形成する陥没部が設けられている構成を有している。   Specifically, for example, the semiconductor device (the semiconductor chip stacked body) has a contact surface with the other adhesive layer in at least one of the adhesive layers adjacent to each other in the adhesive layer having at least a two-layer structure. Further, it has a configuration in which a depressed portion that forms the gap is provided.

そして、このような場合、少なくとも二層構造を有する上記接着層のうち少なくとも一
層の接着層が、応力負荷により脆性破壊もしくは塑性変形する材料からなることで、半導体装置内部で発生する応力を、半導体チップ間に設けられた空隙部に応力集中させ、上記空隙部における上記接着層の界面近傍で上記接着層を脆性破壊もしくは塑性変形させることによって応力を解消することができ、下層の半導体チップの能動素子（半導体能動素子）形成面内での内部応力の発生並びに該内部応力による半導体能動素子への影響を大幅に軽減することができるという効果を奏する。 In such a case, at least one of the adhesive layers having at least a two-layer structure is made of a material that is brittle fractured or plastically deformed by a stress load, so that stress generated inside the semiconductor device can be reduced. Stress can be concentrated in the gap provided between the chips, and the adhesive layer can be brittle fractured or plastically deformed in the vicinity of the interface of the adhesive layer in the gap. There is an effect that the generation of internal stress in the element (semiconductor active element) formation surface and the influence of the internal stress on the semiconductor active element can be greatly reduced.

また、上記した各半導体装置において、少なくとも二層構造を有する上記接着層は、各々絶縁性を有していることが望ましく、上記接着層が絶縁性を有していることで、複数個の半導体チップを積層してなる半導体装置の絶縁性を確保することができ、例えば半導体チップ相互間の距離を小さくすることにより半導体装置を薄型化した場合においても、半導体チップとボンディングワイヤとの接触を防ぐことができるという効果を奏する。   In each of the semiconductor devices described above, it is preferable that the adhesive layer having at least a two-layer structure has an insulating property, and the adhesive layer has an insulating property. Insulation of the semiconductor device formed by stacking the chips can be ensured. For example, even when the semiconductor device is thinned by reducing the distance between the semiconductor chips, the contact between the semiconductor chip and the bonding wire is prevented. There is an effect that can be.

上記陥没部は、平面方向に格子状にパターン形成されていることが好ましく、また、平面方向に筋状にパターン形成されていることが好ましい。あるいは、上記陥没部は、平面方向に複数の矩形のパターンの集合体で形成されていることが好ましい。   The depressions are preferably patterned in a grid pattern in the planar direction, and are preferably patterned in a streak pattern in the planar direction. Or it is preferable that the said depression part is formed with the aggregate | assembly of several rectangular patterns in the plane direction.

本発明において、上記半導体チップ積層体は、上記基板上に設けられていてもよく、上記基板に形成された開口部内に設けられていてもよい。   In the present invention, the semiconductor chip stacked body may be provided on the substrate or may be provided in an opening formed in the substrate.

上記半導体チップ積層体が、特に、上記基板に形成された開口部内に設けられていること、つまり、上記半導体チップ積層体が上記開口部内に、積層状態で設けられていることで、上記半導体チップを上記基板上に形成する場合と比較して薄型化が可能であるという効果を併せて奏する。   In particular, the semiconductor chip stack is provided in an opening formed in the substrate, that is, the semiconductor chip stack is provided in a stacked state in the opening. As compared with the case where the film is formed on the substrate, there is an effect that the thickness can be reduced.

また、本発明にかかる積層型半導体装置は、上記課題を解決するために、上記半導体チップ積層体が上記基板に形成された開口部内に設けられている半導体装置が、接続端子を介して、上記基板の法線方向に複数個積層されてなることを特徴としている。   Further, in order to solve the above problems, the stacked semiconductor device according to the present invention is configured such that the semiconductor device in which the semiconductor chip stacked body is provided in the opening formed in the substrate is connected via the connection terminal. A plurality of layers are stacked in the normal direction of the substrate.

上記の構成によれば、各半導体装置内部で発生する応力を、各半導体チップ間に設けられた上記空隙部に応力集中させ、残留応力や熱応力等の影響による、半導体チップの能動素子形成面内への応力集中を低減することができるので、より信頼性に優れた積層構造を有する積層型半導体装置を提供することができるという効果を奏する。   According to the configuration described above, the stress generated in each semiconductor device is concentrated in the gap provided between the semiconductor chips, and the active element formation surface of the semiconductor chip due to the influence of residual stress, thermal stress, etc. Since the stress concentration inside can be reduced, there is an effect that it is possible to provide a stacked semiconductor device having a more reliable stacked structure.

しかも、上記の構成によれば、半導体チップの能動素子形成面内への応力集中を低減させるために上記半導体チップ間の接着層に密着力（接着力）が低い接着材料を使用する必要がなく、リフロー耐熱性を低下させることなく上記半導体能動素子形成面における上記絶縁材料の脆性破壊を防止することができるという効果を奏する。   Moreover, according to the above configuration, it is not necessary to use an adhesive material having a low adhesion (adhesive force) for the adhesive layer between the semiconductor chips in order to reduce the stress concentration in the active element forming surface of the semiconductor chip. There is an effect that brittle fracture of the insulating material on the semiconductor active element forming surface can be prevented without reducing reflow heat resistance.

さらに、上記の構成によれば、各半導体装置における各半導体チップ積層体が上記基板に形成された開口部内に設けられていることで、上記積層型半導体装置全体の薄型化を図ることができるという効果を併せて奏する。上記積層型半導体装置は、複数個の半導体装置を、別々に実装することなく、１つのパッケージ内の実装面積内に搭載することができるため、携帯機器等の小型化に特に有効である。   Furthermore, according to the above configuration, the semiconductor chip stacked body in each semiconductor device is provided in the opening formed in the substrate, so that the overall thickness of the stacked semiconductor device can be reduced. Combines effects. The stacked semiconductor device is particularly effective for downsizing portable devices and the like because a plurality of semiconductor devices can be mounted within a mounting area in one package without being separately mounted.

また、本発明にかかる半導体装置の製造方法は、上記課題を解決するために、能動素子形成面上に電極端子および絶縁性保護膜が設けられた複数個の半導体チップ（Ｓ）が各々接着層を介して積層されており、かつ、上記各半導体チップ（Ｓ）に設けられた電極端子が上記基板と各々ボンディングワイヤにより電気的に接続された半導体装置の製造方法であって、上記絶縁性保護膜および接着層のうち少なくとも絶縁性保護膜を備え、かつ、上
記絶縁性保護膜および接着層の少なくとも一方に空隙部が設けられた半導体チップ（Ｓ１）を含む、複数個の上記半導体チップ（Ｓ）を作製する半導体チップ（Ｓ）作製工程と、上記空隙部が互いに積層される上記半導体チップ（Ｓ）間に位置するように複数個の上記半導体チップ（Ｓ）を上記接着層で接着して積層する半導体チップ（Ｓ）積層工程とを備えていることを特徴としている。 According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device comprising: a plurality of semiconductor chips (S) each having an electrode terminal and an insulating protective film provided on an active element forming surface; And the electrode terminals provided on each of the semiconductor chips (S) are electrically connected to the substrate by bonding wires, respectively. A plurality of semiconductor chips (S 1 ) including a semiconductor chip (S 1 ) provided with at least an insulating protective film among the film and the adhesive layer, and having a gap in at least one of the insulating protective film and the adhesive layer. A plurality of the semiconductor chips (S) are attached to the semiconductor chip (S) producing step for producing S) and the semiconductor chip (S) so as to be positioned between the semiconductor chips (S) on which the gaps are stacked. It is characterized in that it comprises a semiconductor chip (S) laminating step of laminating and adhering a layer.

本発明にかかる上記半導体装置の製造方法は、上記半導体チップ（Ｓ）作製工程が、上記絶縁性保護膜および接着層の少なくとも一方に空隙部が設けられた上記半導体チップ（Ｓ１）を作製する半導体チップ（Ｓ１）作製工程を含み、上記半導体チップ（Ｓ１）作製工程が、上記半導体チップ（Ｓ）に分割される前の半導体ウェハに、上記半導体チップ（Ｓ）の能動素子形成面を、上記電極端子が露出するように上記絶縁性保護膜をパターン形成する絶縁性保護膜形成工程と、上記絶縁性保護膜が形成された半導体ウェハを個別の半導体チップ（Ｓ）に分割する分割工程とを含み、上記絶縁性保護膜形成工程では、上記絶縁性保護膜における上記接着層との接触表面に、上記空隙部を形成する陥没部を有するように上記絶縁性保護膜をパターン形成する方法であってもよい。 In the method for manufacturing a semiconductor device according to the present invention, the semiconductor chip (S) manufacturing step manufactures the semiconductor chip (S 1 ) in which a gap is provided in at least one of the insulating protective film and the adhesive layer. includes a semiconductor chip (S 1) manufacturing process, the semiconductor chip (S 1) manufacturing steps, the semiconductor wafer before being divided into the semiconductor chips (S), the active element formation face of the semiconductor chip (S) An insulating protective film forming step of patterning the insulating protective film so that the electrode terminals are exposed; and a dividing step of dividing the semiconductor wafer on which the insulating protective film is formed into individual semiconductor chips (S) In the insulating protective film forming step, the insulating protective film is padded so that the surface of the insulating protective film in contact with the adhesive layer has a depression that forms the void. Over emissions may be a method of forming.

また、本発明にかかる上記半導体装置の製造方法は、上記半導体チップ（Ｓ）作製工程が、上記絶縁性保護膜および接着層の少なくとも一方に空隙部が設けられた上記半導体チップ（Ｓ１）を作製する半導体チップ（Ｓ１）作製工程を含み、上記半導体チップ（Ｓ１）作製工程が、上記半導体チップ（Ｓ）に分割される前の半導体ウェハに、上記半導体チップ（Ｓ）の能動素子形成面を、上記電極端子が露出するように上記絶縁性保護膜をパターン形成する絶縁性保護膜形成工程と、上記半導体ウェハにおける上記能動素子形成面とは反対側の面に上記接着層を形成する接着層形成工程と、上記絶縁性保護膜および接着層が形成された半導体ウェハを個別の半導体チップ（Ｓ）に分割する分割工程とを含み、上記接着層形成工程は、上記空隙部を形成する陥没部が設けられたシート状の接着材料を、上記陥没部が表面側に位置するように上記半導体ウェハに貼り付ける工程を含んでいる方法であってもよい。 Further, in the method for manufacturing a semiconductor device according to the present invention, the semiconductor chip (S) manufacturing step includes the step of forming the semiconductor chip (S 1 ) in which a gap is provided in at least one of the insulating protective film and the adhesive layer. It includes a semiconductor chip (S 1) Preparation step of preparing said semiconductor chip (S 1) manufacturing steps, the semiconductor wafer before being divided into the semiconductor chips (S), active elements formed in the semiconductor chip (S) An insulating protective film forming step of patterning the insulating protective film so that the electrode terminals are exposed; and forming the adhesive layer on the surface of the semiconductor wafer opposite to the active element forming surface An adhesive layer forming step, and a dividing step of dividing the semiconductor wafer on which the insulating protective film and the adhesive layer are formed into individual semiconductor chips (S), and the adhesive layer forming step includes: The adhesive material of sheet-like recess is provided to form a gap section, the depression may be a method that contains the step of attaching to the semiconductor wafer so as to be positioned on the surface side.

また、本発明にかかる上記半導体装置の製造方法は、上記半導体チップ（Ｓ）作製工程が、上記絶縁性保護膜および接着層の少なくとも一方に空隙部が設けられた上記半導体チップ（Ｓ１）を作製する半導体チップ（Ｓ１）作製工程を含み、上記半導体チップ（Ｓ１）作製工程が、上記半導体チップ（Ｓ）に分割される前の半導体ウェハに、上記半導体チップ（Ｓ）の能動素子形成面を、上記電極端子が露出するように上記絶縁性保護膜をパターン形成する絶縁性保護膜形成工程と、上記半導体ウェハにおける上記能動素子形成面とは反対側の面に上記接着層を形成する接着層形成工程と、上記絶縁性保護膜および接着層が形成された半導体ウェハを個別の半導体チップ（Ｓ）に分割する分割工程とを含み、上記接着層形成工程は、上記空隙部を形成する陥没部が設けられたシート状の接着材料を含む少なくとも二枚のシート状の接着材料を、上記陥没部が表面側に位置するか、もしくは、上記陥没部が、上記シート状の接着材料間に位置するように上記半導体ウェハに貼り付ける工程を含んでいる方法であってもよい。 Further, in the method for manufacturing a semiconductor device according to the present invention, the semiconductor chip (S) manufacturing step includes the step of forming the semiconductor chip (S 1 ) in which a gap is provided in at least one of the insulating protective film and the adhesive layer. It includes a semiconductor chip (S 1) Preparation step of preparing said semiconductor chip (S 1) manufacturing steps, the semiconductor wafer before being divided into the semiconductor chips (S), active elements formed in the semiconductor chip (S) An insulating protective film forming step of patterning the insulating protective film so that the electrode terminals are exposed; and forming the adhesive layer on the surface of the semiconductor wafer opposite to the active element forming surface An adhesive layer forming step, and a dividing step of dividing the semiconductor wafer on which the insulating protective film and the adhesive layer are formed into individual semiconductor chips (S), and the adhesive layer forming step includes: At least two sheet-like adhesive materials including a sheet-like adhesive material provided with a depression portion that forms a gap portion, the depression portion is located on the surface side, or the depression portion is the sheet shape The method may include a step of attaching to the semiconductor wafer so as to be positioned between the adhesive materials.

本発明にかかる上記の各半導体装置の製造方法によれば、本発明にかかる前記半導体装置を、容易に得ることができるという効果を奏する。   According to the method for manufacturing each semiconductor device according to the present invention, the semiconductor device according to the present invention can be easily obtained.

本発明にかかる半導体装置は、以上のように、上記複数個の半導体チップからなる半導体チップ積層体が、互いに積層された上記半導体チップ間に空隙部を有するように設けられていることで、当該半導体装置内部で発生する応力を、上記半導体チップ間に設けられた上記空隙部に応力集中させ、残留応力や熱応力等の影響による、半導体チップの能動素子形成面内への応力集中を低減することができるので、より信頼性に優れた積層構造を有
する半導体装置を提供することができるという効果を奏する。 In the semiconductor device according to the present invention, as described above, the semiconductor chip stacked body including the plurality of semiconductor chips is provided so as to have a gap between the semiconductor chips stacked together. Stress generated inside the semiconductor device is concentrated in the gap provided between the semiconductor chips, and stress concentration in the active element formation surface of the semiconductor chip due to the influence of residual stress or thermal stress is reduced. Therefore, it is possible to provide a semiconductor device having a more reliable stacked structure.

しかも、本発明によれば、半導体チップの能動素子形成面内への応力集中を低減させるために上記半導体チップ間の接着層に密着力（接着力）が低い接着材料を使用する必要がなく、リフロー耐熱性を低下させることなく上記半導体能動素子形成面における上記絶縁材料の脆性破壊を防止することができるという効果を奏する。   Moreover, according to the present invention, it is not necessary to use an adhesive material having low adhesion (adhesive force) for the adhesive layer between the semiconductor chips in order to reduce stress concentration in the active element formation surface of the semiconductor chip, There is an effect that brittle fracture of the insulating material on the surface where the semiconductor active element is formed can be prevented without reducing reflow heat resistance.

本発明において、上記半導体チップ積層体は、上記基板上に設けられていてもよく、上記基板に形成された開口部内に設けられていてもよい。   In the present invention, the semiconductor chip stacked body may be provided on the substrate or may be provided in an opening formed in the substrate.

また、本発明にかかる積層型半導体装置は、以上のように、本発明にかかる上記半導体装置、特に、上記半導体チップ積層体が上記基板に形成された開口部内に設けられている半導体装置が、接続端子を介して、上記基板の法線方向に複数個積層されてなることで、各半導体装置内部で発生する応力を、各半導体チップ間に設けられた上記空隙部に応力集中させ、残留応力や熱応力等の影響による、半導体チップの能動素子形成面内への応力集中を低減することができるので、より信頼性に優れた積層構造を有する積層型半導体装置を提供することができるという効果を奏する。   Further, as described above, the stacked semiconductor device according to the present invention includes the semiconductor device according to the present invention, particularly the semiconductor device in which the semiconductor chip stacked body is provided in the opening formed in the substrate. By stacking a plurality of layers in the normal direction of the substrate via the connection terminals, the stress generated inside each semiconductor device is concentrated in the gaps provided between the semiconductor chips, and the residual stress. Since the stress concentration in the active element formation surface of the semiconductor chip due to the influence of the thermal stress or the like can be reduced, it is possible to provide a stacked semiconductor device having a more reliable stacked structure Play.

しかも、本発明によれば、半導体チップの能動素子形成面内への応力集中を低減させるために上記半導体チップ間の接着層に密着力（接着力）が低い接着材料を使用する必要がなく、リフロー耐熱性を低下させることなく上記半導体能動素子形成面における上記絶縁材料の脆性破壊を防止することができるという効果を奏する。   Moreover, according to the present invention, it is not necessary to use an adhesive material having low adhesion (adhesive force) for the adhesive layer between the semiconductor chips in order to reduce stress concentration in the active element formation surface of the semiconductor chip, There is an effect that brittle fracture of the insulating material on the surface where the semiconductor active element is formed can be prevented without reducing reflow heat resistance.

さらに、本発明によれば、各半導体装置における各半導体チップ積層体が上記基板に形成された開口部内に設けられていることで、上記積層型半導体装置全体の薄型化を図ることができるという効果を併せて奏する。上記積層型半導体装置は、複数個の半導体装置を、別々に実装することなく、１つのパッケージ内の実装面積内に搭載することができるため、携帯機器等の小型化に特に有効である。   Furthermore, according to the present invention, each semiconductor chip stacked body in each semiconductor device is provided in the opening formed in the substrate, so that the overall thickness of the stacked semiconductor device can be reduced. Play together. The stacked semiconductor device is particularly effective for downsizing portable devices and the like because a plurality of semiconductor devices can be mounted within a mounting area in one package without being separately mounted.

また、本発明にかかる半導体装置の製造方法は、以上のように、能動素子形成面上に電極端子および絶縁性保護膜が設けられた複数個の半導体チップ（Ｓ）が各々接着層を介して積層されており、かつ、上記各半導体チップ（Ｓ）に設けられた電極端子が上記基板と各々ボンディングワイヤにより電気的に接続された半導体装置の製造方法であって、上記絶縁性保護膜および接着層のうち少なくとも絶縁性保護膜を備え、かつ、上記絶縁性保護膜および接着層の少なくとも一方に空隙部が設けられた半導体チップ（Ｓ１）を含む、複数個の上記半導体チップ（Ｓ）を作製する半導体チップ（Ｓ）作製工程と、上記空隙部が互いに積層される上記半導体チップ（Ｓ）間に位置するように複数個の上記半導体チップ（Ｓ）を上記接着層で接着して積層する半導体チップ（Ｓ）積層工程とを備えていることで、本発明にかかる上記した半導体装置を、容易に得ることができるという効果を奏する。 In addition, as described above, in the method of manufacturing a semiconductor device according to the present invention, a plurality of semiconductor chips (S) each provided with an electrode terminal and an insulating protective film on an active element formation surface are respectively connected via an adhesive layer. A method of manufacturing a semiconductor device in which electrode terminals provided on each of the semiconductor chips (S) are stacked and electrically connected to the substrate by bonding wires, the insulating protective film and adhesion A plurality of the semiconductor chips (S) including a semiconductor chip (S 1 ) provided with at least an insulating protective film among the layers and having a gap in at least one of the insulating protective film and the adhesive layer. A plurality of the semiconductor chips (S) are bonded with the adhesive layer so that the semiconductor chip (S) manufacturing step to be manufactured and the gaps are positioned between the stacked semiconductor chips (S). By and a semiconductor chip (S) laminating step of laminating an effect that a semiconductor device described above according to the present invention, it can be easily obtained.

〔実施の形態１〕
本発明にかかる実施の一形態について図１ないし図１１に基づいて説明すれば、以下の通りである。 [Embodiment 1]
An embodiment according to the present invention will be described below with reference to FIGS.

図１は、本実施の形態にかかる半導体装置の概略構成を示す断面図であり、図２は、図１に示す半導体装置における半導体素子搭載部の概略構成を示す断面図である。   FIG. 1 is a cross-sectional view showing a schematic configuration of the semiconductor device according to the present embodiment, and FIG. 2 is a cross-sectional view showing a schematic configuration of a semiconductor element mounting portion in the semiconductor device shown in FIG.

本実施の形態にかかる半導体装置２０（図１参照）は、樹脂封止型半導体装置であり、
単一の半導体パッケージ内に複数個の半導体チップ（半導体素子）が積層して搭載された、いわゆるシステムインパッケージと称される半導体パッケージである。 The semiconductor device 20 (see FIG. 1) according to the present embodiment is a resin-encapsulated semiconductor device,
This is a so-called system-in-package semiconductor package in which a plurality of semiconductor chips (semiconductor elements) are stacked and mounted in a single semiconductor package.

本実施の形態にかかる半導体装置２０は、例えば、図１および図２に示すように、第１の半導体チップ１および第２の半導体チップ２の、２つの半導体チップ（半導体素子）が、基板１１（回路基板）上にこの順に積層して設けられた構成を有している。言い換えれば、本実施の形態にかかる半導体装置２０は、例えば、図１および図２に示すように、第１の半導体チップ１上に第２の半導体チップ２が積層されてなる半導体チップ積層体１０が、基板１１上に積層（搭載）された構成を有している。   In the semiconductor device 20 according to the present embodiment, for example, as shown in FIGS. 1 and 2, two semiconductor chips (semiconductor elements) of a first semiconductor chip 1 and a second semiconductor chip 2 are formed on a substrate 11. (Circuit board) has a structure provided by being laminated in this order. In other words, the semiconductor device 20 according to the present embodiment includes, for example, a semiconductor chip stack 10 in which the second semiconductor chip 2 is stacked on the first semiconductor chip 1 as shown in FIGS. 1 and 2. However, it has the structure laminated | stacked on the board | substrate 11 (mounting).

本実施の形態において使用される各半導体チップ、すなわち、複数の半導体チップを積層してなる半導体チップ積層体１０を構成する各半導体チップは、特に限定されず、どのような種類の半導体チップでも使用可能である。また、上記半導体装置２０で使用される各半導体チップは、各々、チップサイズ、つまり外形が、同じものを使用してもよく、異なるものを使用してもよい。つまり、上記半導体チップ同士の組み合わせにおいて、チップ外形の大小は特に問わない。   Each semiconductor chip used in the present embodiment, that is, each semiconductor chip constituting the semiconductor chip stack 10 formed by stacking a plurality of semiconductor chips is not particularly limited, and any type of semiconductor chip can be used. Is possible. The semiconductor chips used in the semiconductor device 20 may be the same chip size, that is, the same outer shape, or different ones. That is, in the combination of the semiconductor chips, the size of the chip outer shape is not particularly limited.

以下、本実施の形態においては、上記第１の半導体チップ１並びに第２の半導体チップ２として、チップサイズが異なる２種類の半導体チップを使用するものとし、下層の半導体チップ（下部半導体チップ）である上記第１の半導体チップ１よりも、上層の半導体チップ（上部半導体チップ）である第２の半導体チップ２のチップサイズが小さい場合を例に挙げて説明するものとするが、本実施の形態にかかる半導体装置２０に使用される半導体チップの種類並びにその組み合わせは特に限定されるものではなく、任意の半導体チップを使用することができる。   Hereinafter, in the present embodiment, two types of semiconductor chips having different chip sizes are used as the first semiconductor chip 1 and the second semiconductor chip 2, and the lower semiconductor chip (lower semiconductor chip) is used. The case where the chip size of the second semiconductor chip 2 that is an upper layer semiconductor chip (upper semiconductor chip) is smaller than that of the first semiconductor chip 1 will be described as an example. The types and combinations of the semiconductor chips used in the semiconductor device 20 are not particularly limited, and any semiconductor chip can be used.

図１および図２に示す半導体装置２０は、例えば図１に示すように、第１の半導体チップ１、第２の半導体チップ２、第１のボンディングワイヤ３…、第２のボンディングワイヤ４…、第１の接着層５、第２の接着層６、絶縁性保護膜２２・３２、基板１１、半田ボール１２…、および封止樹脂（封止樹脂層）としてのモールド樹脂１３を備え、基板１１上に、第１の接着層５を介して第１の半導体チップ１が積層され、上記第１の半導体チップ１上、つまり、上記第１の半導体チップ１における基板１１との対向面とは反対側の面である能動素子形成面（主面）側に、上記第１の半導体チップ１の主面上に設けられた上記絶縁性保護膜２２並びに第２の接着層６を介して第２の半導体チップ２が積層されている構成を有している。   1 and 2, for example, as shown in FIG. 1, a first semiconductor chip 1, a second semiconductor chip 2, a first bonding wire 3, a second bonding wire 4,. The first adhesive layer 5, the second adhesive layer 6, the insulating protective films 22 and 32, the substrate 11, the solder balls 12, and the mold resin 13 as a sealing resin (sealing resin layer) are provided. A first semiconductor chip 1 is laminated thereon via a first adhesive layer 5, and is opposite to the surface of the first semiconductor chip 1, that is, the surface of the first semiconductor chip 1 facing the substrate 11. On the active element formation surface (main surface) side, which is the side surface, the second protective layer 22 provided on the main surface of the first semiconductor chip 1 and the second adhesive layer 6 are used for the second operation. The semiconductor chip 2 is stacked.

また、上記第１の半導体チップ１における能動素子形成面、つまり、主面上には、電極端子２１…が設けられていると共に、該電極端子２１…の形成領域を除く領域上に、上記能動素子を覆うように絶縁性保護膜２２が形成されている。   In addition, electrode terminals 21 are provided on the active element forming surface, that is, the main surface of the first semiconductor chip 1, and the active terminals are formed on a region excluding the formation region of the electrode terminals 21. An insulating protective film 22 is formed so as to cover the element.

同様に、上記第２の半導体チップ２における上記基板１１および第１の半導体チップ１との対向面とは反対側の面である、能動素子形成面、つまり、主面上には、電極端子３１…が設けられていると共に、該電極端子３１…の形成領域を除く主面全面に、上記能動素子（図示せず）を覆うように絶縁性保護膜３２が形成されている。   Similarly, on the active element forming surface, that is, the main surface, which is the surface opposite to the surface facing the substrate 11 and the first semiconductor chip 1 in the second semiconductor chip 2, the electrode terminal 31 is provided. Are provided, and an insulating protective film 32 is formed on the entire main surface excluding the formation region of the electrode terminals 31 so as to cover the active element (not shown).

すなわち、本実施の形態において用いられる半導体チップ積層体１０は、上記電極端子２１…が設けられた、上記第１の半導体チップ１の能動素子形成面上に、上記絶縁性保護膜２２および第２の接着層６を介して、上記第１の半導体チップ１との対向面とは反対側の面（能動素子形成面）に上記電極端子３１…が設けられた第２の半導体チップ２が積層され、該第２の半導体チップ２における上記能動素子形成面上に、上記絶縁性保護膜３２が設けられた構成を有し、該半導体チップ積層体１０は、上記第１の接着層５を介して上
記基板１１上に積層（搭載）されている。 That is, the semiconductor chip laminate 10 used in the present embodiment has the insulating protective film 22 and the second protective film 22 on the active element formation surface of the first semiconductor chip 1 provided with the electrode terminals 21. The second semiconductor chip 2 provided with the electrode terminals 31 on the surface opposite to the surface facing the first semiconductor chip 1 (active element forming surface) is laminated via the adhesive layer 6. The insulating protective film 32 is provided on the active element formation surface of the second semiconductor chip 2, and the semiconductor chip stacked body 10 is interposed via the first adhesive layer 5. It is laminated (mounted) on the substrate 11.

また、上記基板１１における上記第１の半導体チップ１および第２の半導体チップ２が実装（搭載）される側の面（以下、単に半導体チップ搭載面と記す）には、配線１４（配線パターン）が設けられていると共に、上記第１の半導体チップ１および第２の半導体チップ２と当該基板１１とを電気的に接続するための電極端子としてのワイヤボンドターミナル部１５…が設けられている。   A wiring 14 (wiring pattern) is provided on the surface of the substrate 11 on which the first semiconductor chip 1 and the second semiconductor chip 2 are mounted (mounted) (hereinafter simply referred to as a semiconductor chip mounting surface). Are provided, and wire bond terminal portions 15 as electrode terminals for electrically connecting the first semiconductor chip 1 and the second semiconductor chip 2 to the substrate 11 are provided.

これにより、上記第１の半導体チップ１における電極端子２１…は、第１のボンディングワイヤ３…により、上記基板１１上に設けられたワイヤボンドターミナル部１５…と電気的に接続されている。同様に、第２の半導体チップ２における電極端子３１…は、第２のボンディングワイヤ４…により、上記ワイヤボンドターミナル部１５…と電気的に接続されている。   Thus, the electrode terminals 21 in the first semiconductor chip 1 are electrically connected to the wire bond terminal portions 15 provided on the substrate 11 by the first bonding wires 3. Similarly, the electrode terminals 31 in the second semiconductor chip 2 are electrically connected to the wire bond terminal portions 15 through second bonding wires 4.

さらに、上記第１の半導体チップ１および第２の半導体チップ２は、上記第１のボンディングワイヤ３…および第２のボンディングワイヤ４…ごと、上記モールド樹脂１３により被覆（樹脂封止）されている。上記モールド樹脂１３としては、透光性、好適には透明性を有する熱硬化性樹脂を使用することができる。上記モールド樹脂１３としては、例えば、エポキシ樹脂、シリコーン樹脂等が好適に用いられる。   Further, the first semiconductor chip 1 and the second semiconductor chip 2 are covered (resin-sealed) with the mold resin 13 together with the first bonding wires 3... And the second bonding wires 4. . As the mold resin 13, a thermosetting resin having translucency, preferably transparency can be used. As the mold resin 13, for example, an epoxy resin, a silicone resin, or the like is preferably used.

一方、上記基板１１における半導体チップ搭載面（表面）とは反対側の面（裏面）には、上記基板１１と外部とを電気的に接続するための外部入出力端子（外部接続用端子）が形成されるランド部１６…が設けられ、このランド部１６…上に、上記半田ボール１２…が設けられている。上記半田ボール１２は、上記基板１１を貫く図示しない貫通孔、より具体的には、該貫通孔に充填された導電性材料を介して上記配線１４と電気的に接続（導通）されている。また、互いに隣り合うランド部１６・１６の間、すなわち、表面ランド部１６ａ・１６ａ間および裏面ランド部１６ｂ・１６ｂ間には、ソルダレジスト１７がそれぞれ設けられ、これにより、上記半田ボール１２…による接続を確実化することができるようになっている。   On the other hand, an external input / output terminal (external connection terminal) for electrically connecting the substrate 11 and the outside is provided on the surface (back surface) opposite to the semiconductor chip mounting surface (front surface) of the substrate 11. The formed land portions 16 are provided, and the solder balls 12 are provided on the land portions 16. The solder ball 12 is electrically connected (conductive) to the wiring 14 through a through hole (not shown) that penetrates the substrate 11, more specifically, a conductive material filled in the through hole. Also, solder resists 17 are provided between the adjacent land portions 16 and 16, that is, between the front surface land portions 16a and 16a and between the back surface land portions 16b and 16b, respectively, and thereby the solder balls 12 are used. The connection can be ensured.

本実施の形態にかかる半導体装置２０において、上記第１の半導体チップ１と第２の半導体チップ２との間にある、上記第１の半導体チップ１の主面上に設けられた上記絶縁性保護膜２２と、上記第２の接着層６との間には、図１および図２に示すように、空隙部７が設けられている。   In the semiconductor device 20 according to the present embodiment, the insulating protection provided on the main surface of the first semiconductor chip 1 between the first semiconductor chip 1 and the second semiconductor chip 2. As shown in FIGS. 1 and 2, a gap 7 is provided between the film 22 and the second adhesive layer 6.

本実施の形態において、上記空隙部７の形成方法は特に限定されるものではなく、種々の方法を採用することができる。上記空隙部７は、図１および図２に示すように上記第２の接着層６側に形成されていてもよく、図３に示すように上記絶縁性保護膜２２側に形成されていてもよい。   In this Embodiment, the formation method of the said space | gap part 7 is not specifically limited, A various method is employable. The gap 7 may be formed on the second adhesive layer 6 side as shown in FIGS. 1 and 2, or may be formed on the insulating protective film 22 side as shown in FIG. Good.

つまり、上記空隙部７は、上記絶縁性保護膜２２と上記第２の接着層６とが隣接した状態において上記絶縁性保護膜２２表面に陥没部（凹凸部）が形成されることによって上記絶縁性保護膜２２の形成面内（絶縁性保護膜２２内面）に設けられていてもよく、上記第２の接着層６表面に陥没部が形成されることによって上記第２の接着層６の形成面内（第２の接着層６内面）に設けられていてもよい。すなわち、本実施の形態にかかる半導体装置２０は、図２に示す半導体素子搭載部の構成、例えば図２に示す半導体チップ積層体１０の構成に代えて、図３に示す半導体素子搭載部の構成、例えば図３に示す半導体チップ積層体１０の構成を有していてもよい。   That is, the gap 7 is formed by forming a depression (uneven portion) on the surface of the insulating protective film 22 in a state where the insulating protective film 22 and the second adhesive layer 6 are adjacent to each other. The surface of the second protective layer 22 may be provided (inner surface of the insulating protective layer 22), and the second adhesive layer 6 is formed by forming a depression on the surface of the second adhesive layer 6. It may be provided in the plane (the inner surface of the second adhesive layer 6). That is, the semiconductor device 20 according to the present embodiment has a configuration of the semiconductor element mounting portion shown in FIG. 3 instead of the configuration of the semiconductor element mounting portion shown in FIG. 2, for example, the configuration of the semiconductor chip stacked body 10 shown in FIG. For example, you may have the structure of the semiconductor chip laminated body 10 shown in FIG.

上記空隙部７の形成方法としては、（１）上記第１の半導体チップ１上に設けられた絶
縁性保護膜２２に陥没部を予め形成しておく方法、あるいは、（２）上記第２の半導体チップ２に用いられるウェハ裏面に形成される第２の接着層６に、厚みが均一なシート状の接着材料を使用し、該接着材料を上記ウェハ裏面に貼り付ける前に、該接着材料に陥没部を予め形成しておく方法が、上記半導体装置２０に上記空隙部７を簡便に形成することができることから好ましい。 As a method for forming the void portion 7, (1) a method in which a depressed portion is previously formed in the insulating protective film 22 provided on the first semiconductor chip 1, or (2) the second portion is formed. A sheet-like adhesive material having a uniform thickness is used for the second adhesive layer 6 formed on the back surface of the wafer used for the semiconductor chip 2, and the adhesive material is attached to the adhesive material before the adhesive material is attached to the back surface of the wafer. A method of forming a depression in advance is preferable because the gap 7 can be easily formed in the semiconductor device 20.

本実施の形態において、上記空隙部７、つまり、上記陥没部は、図４に示すように、平面視で格子状のパターンに形成されていてもよく、図５〜図７に示すように、平面視で筋状のパターンに形成されていてもよく、図８に示すように、平面視で矩形のパターンの集合体に形成されていてもよい。   In the present embodiment, the gap 7, that is, the depressed portion may be formed in a lattice pattern in plan view as shown in FIG. 4, and as shown in FIGS. It may be formed in a streak pattern in plan view, or may be formed in an assembly of rectangular patterns in plan view as shown in FIG.

すなわち、本実施の形態にかかる半導体装置２０は、例えば、上記絶縁性保護膜２２と上記第２の接着層６とが、部分的に接触して設けられており、上記空隙部７によって、上記絶縁性保護膜２２と上記第２の接着層６との非接触部が形成されている構成を有している。   That is, in the semiconductor device 20 according to the present embodiment, for example, the insulating protective film 22 and the second adhesive layer 6 are provided in partial contact, and the gap 7 allows A non-contact portion between the insulating protective film 22 and the second adhesive layer 6 is formed.

このように、多段に積層した半導体チップ間、例えば上記半導体チップ積層体１０における接着層内および／または絶縁性保護膜内に、意図的にパターンを設けることにより空隙部７を形成し、半導体装置（半導体パッケージ）内部で発生する応力を、上記接着層内および／または絶縁性保護膜内に意図的に設けた空隙部分に応力集中させることで、残留応力や熱応力等の影響による、半導体チップの能動素子（半導体能動素子）形成面内、すなわち、上記半導体能動素子への応力集中を低減し、より信頼性に優れた積層構造を有する半導体装置を提供することができる。   As described above, the gap 7 is formed by intentionally providing a pattern between the semiconductor chips stacked in multiple stages, for example, in the adhesive layer and / or in the insulating protective film in the semiconductor chip stacked body 10, thereby forming the semiconductor device. (Semiconductor package) A semiconductor chip caused by the influence of residual stress, thermal stress, etc. by concentrating stress generated inside the void portion intentionally provided in the adhesive layer and / or insulating protective film. In the active element (semiconductor active element) formation surface, that is, the stress concentration on the semiconductor active element can be reduced, and a semiconductor device having a more reliable stacked structure can be provided.

前記したように、単一の半導体パッケージ内に複数個の半導体チップが積層して搭載された、いわゆるシステムインパッケージと称される半導体パッケージにおいては、半導体装置の小型化、高性能化を図るべく、半導体チップにおける能動素子（半導体能動素子）の微細化に伴い、半導体チップの能動素子形成面内に、「Ｌｏｗ−ｋ材」と称される、誘電率の低い多孔質（ポーラス状）の絶縁材料が一般的に使用されているが、このような絶縁材料は、ポーラス状であり、非常に脆い。   As described above, in a semiconductor package referred to as a so-called system-in package in which a plurality of semiconductor chips are stacked and mounted in a single semiconductor package, the semiconductor device should be reduced in size and performance. With the miniaturization of active elements (semiconductor active elements) in a semiconductor chip, porous (porous) insulation having a low dielectric constant, referred to as “Low-k material”, in the active element forming surface of the semiconductor chip Although materials are commonly used, such insulating materials are porous and very brittle.

このため、従来の半導体装置においては上記絶縁材料のように半導体能動素子形成面内の脆い層が、半導体チップが多段に積層された半導体パッケージ内部で発生した応力を受けて、脆性破壊するおそれがある。   For this reason, in the conventional semiconductor device, a brittle layer in the semiconductor active element formation surface, such as the above-described insulating material, may receive a stress generated inside a semiconductor package in which semiconductor chips are stacked in multiple stages, and may be brittlely broken. is there.

なお、半導体チップの能動素子形成面への応力集中を避けるために、半導体チップ間の接着層の接着界面の密着力（接着力）を低くすることで上記半導体チップの能動素子形成面への応力集中を回避することも考えられるが、接着層の密着力が低すぎるとリフロー耐熱性が著しく低下し、パッケージ信頼性を維持することが困難となる。   In order to avoid stress concentration on the active element formation surface of the semiconductor chip, the stress on the active element formation surface of the semiconductor chip is reduced by reducing the adhesion force (adhesion force) of the adhesion interface of the adhesive layer between the semiconductor chips. Although it is conceivable to avoid concentration, if the adhesive force of the adhesive layer is too low, the reflow heat resistance is remarkably lowered, and it becomes difficult to maintain the package reliability.

しかしながら、本実施の形態によれば、半導体チップ間の接着層に、密着力（接着力）が低い接着材料を使用しなくても、上記したように上記第１の半導体チップ１と第２の半導体チップ２との間にある上記第１の半導体チップ１上の絶縁性保護膜２２と第２の接着層６との間に空隙を形成することで、上記半導体能動素子への応力集中を低減することが可能である。よって、本実施の形態によれば、リフロー耐熱性を低下させることなく上記半導体能動素子形成面における上記絶縁材料の脆性破壊を防止することができる。従って、本実施の形態によれば、より信頼性の高い半導体装置（半導体装置２０）を提供することができる。   However, according to the present embodiment, the first semiconductor chip 1 and the second semiconductor chip 1 can be bonded to the first semiconductor chip 1 and the second semiconductor chip as described above without using an adhesive material having a low adhesion (adhesive force) for the adhesive layer between the semiconductor chips. By forming a gap between the insulating protective film 22 on the first semiconductor chip 1 and the second adhesive layer 6 between the semiconductor chip 2 and the semiconductor chip 2, stress concentration on the semiconductor active element is reduced. Is possible. Therefore, according to the present embodiment, it is possible to prevent brittle fracture of the insulating material on the semiconductor active element forming surface without reducing reflow heat resistance. Therefore, according to this embodiment, a more reliable semiconductor device (semiconductor device 20) can be provided.

次に、本実施の形態にかかる半導体装置２０の製造方法について以下に説明する。   Next, a method for manufacturing the semiconductor device 20 according to the present embodiment will be described below.

上記第１の半導体チップ１および第２の半導体チップ２における上記絶縁性保護膜２２・３２の形成、並びに、上記第１の半導体チップ１および第２の半導体チップ２における能動素子形成面とは反対側の面（裏面）への上記第１の接着層５および第２の接着層６の形成は、何れも、各半導体チップ形成前（ダイシング前）のウェハ（半導体ウェハ）の状態にて行われる。   Opposite to the formation of the insulating protective films 22 and 32 in the first semiconductor chip 1 and the second semiconductor chip 2 and the active element formation surface in the first semiconductor chip 1 and the second semiconductor chip 2. The first adhesive layer 5 and the second adhesive layer 6 are formed on the side surface (back surface) in the state of the wafer (semiconductor wafer) before each semiconductor chip is formed (before dicing). .

上記絶縁性保護膜２２・３２は、半導体ウェハに素子（能動素子）を形成する工程において、該半導体ウェハに、絶縁性保護膜の材料（絶縁性保護膜材料）を塗布する。このとき、上記絶縁性保護膜の材料は、該絶縁性保護膜の材料が、上記半導体ウェハから個片に切り出される半導体チップ全面に塗布されるように塗布する。   The insulating protective films 22 and 32 are formed by applying an insulating protective film material (insulating protective film material) to the semiconductor wafer in the step of forming an element (active element) on the semiconductor wafer. At this time, the material of the insulating protective film is applied so that the material of the insulating protective film is applied to the entire surface of the semiconductor chip cut into pieces from the semiconductor wafer.

上記絶縁性保護膜２２・３２は、上記半導体ウェハに、上記のようにして絶縁性保護膜の材料を塗布後、マスク等により電極端子２１…あるいは電極端子３１…やテスト用端子等の部分をパターニングにより開口するように除去している。   The insulating protective films 22 and 32 are formed by coating the semiconductor wafer with the material of the insulating protective film as described above, and then using a mask or the like to cover the electrode terminals 21... Or electrode terminals 31. It is removed so as to open by patterning.

また、上記第１の接着層５および第２の接着層６は、ウェハ（半導体ウェハ）を、予め指定された所定のチップ厚さまで研削した後、該半導体ウェハ裏面、つまり、ウェハ状態の半導体チップ裏面に、厚みが均一なシート状の接着材料（接着剤シート）を貼り付けるか、もしくは、上記半導体ウェハ裏面に、接着剤を塗布することにより容易に形成することができる。   The first adhesive layer 5 and the second adhesive layer 6 are formed by grinding a wafer (semiconductor wafer) to a predetermined chip thickness specified in advance, and then backside the semiconductor wafer, that is, semiconductor chips in the wafer state. It can be easily formed by sticking a sheet-like adhesive material (adhesive sheet) having a uniform thickness on the back surface, or by applying an adhesive on the back surface of the semiconductor wafer.

但し、前記したように半導体チップ間の接着剤としてペースト等の液状樹脂を用いた場合、樹脂の硬化収縮が発生するため、半導体チップ間に残留応力が発生し易くなる。   However, when a liquid resin such as a paste is used as an adhesive between the semiconductor chips as described above, the resin undergoes curing shrinkage, and thus residual stress is easily generated between the semiconductor chips.

これに対し、上記第１の接着層５および第２の接着層６としてシート状の接着材料を使用することで、接着剤を塗布して接着層を形成する方法と比較して半導体チップ間に残留応力が生じ難く、しかも、接着剤を塗布して接着層を形成する方法と比較して半導体チップの接着層の接着領域、接着剤量、およびその厚さのコントロールを極めて容易に行うことができる。   On the other hand, by using a sheet-like adhesive material as the first adhesive layer 5 and the second adhesive layer 6, compared with a method of forming an adhesive layer by applying an adhesive, between the semiconductor chips. Residual stress is unlikely to occur, and it is extremely easy to control the adhesion area, the amount of adhesive, and the thickness of the adhesive layer of the semiconductor chip as compared with the method of forming an adhesive layer by applying an adhesive. it can.

よって、上記第１の接着層５および第２の接着層６としては、シート状の接着材料を使用することがより好ましい。   Therefore, it is more preferable to use a sheet-like adhesive material as the first adhesive layer 5 and the second adhesive layer 6.

また、このとき、上記シート状の接着材料として、厚みが均一なシート状の接着材料（接着剤シート）を使用することで、厚さの均一な接着層を半導体ウェハ裏面に容易に形成することができる。   At this time, by using a sheet-like adhesive material (adhesive sheet) having a uniform thickness as the sheet-like adhesive material, an adhesive layer having a uniform thickness can be easily formed on the back surface of the semiconductor wafer. Can do.

本実施の形態において、上記（１）の空隙部形成方法を採用する場合、上記半導体ウェハに絶縁性保護膜の材料を塗布後、パターニングにより電極端子２１…あるいは電極端子３１…やテスト用端子等の部分を開口する工程で、上記半導体ウェハ上の絶縁性保護膜の材料に、格子状（図４参照）、筋状（図５〜図７参照）、矩形状（図８参照）のパターンを形成し、除去することで、個別の半導体チップに分断（ダイシング）後、第１の半導体チップ１上の絶縁性保護膜２２表面に、上記パターンに形成された陥没部を得ることができる。これにより、後段の工程で、上記絶縁性保護膜２２上に、第２の接着層６を裏面に有する第２の半導体チップ２を搭載（積層）することにより、上記絶縁性保護膜２２の陥没部、つまり、第１の半導体チップ１表面の絶縁性保護膜２２が除去されている部分に、空隙部７の形成を行うことができる。このように上記（１）の空隙部形成方法を採用する場合、半導体ウェハに、上記のパターニング処理を予め行った後、半導体装置を組み立てればよい。   In the present embodiment, when the gap forming method (1) is adopted, after applying the material of the insulating protective film to the semiconductor wafer, the electrode terminals 21... Or the electrode terminals 31. In the step of opening the portion, a lattice-like (see FIG. 4), streak-like (see FIGS. 5 to 7), or rectangular (see FIG. 8) pattern is formed on the insulating protective film material on the semiconductor wafer. By forming and removing, after being divided into individual semiconductor chips (dicing), a depressed portion formed in the pattern can be obtained on the surface of the insulating protective film 22 on the first semiconductor chip 1. Thereby, in a subsequent process, the second semiconductor chip 2 having the second adhesive layer 6 on the back surface is mounted (laminated) on the insulating protective film 22 so that the insulating protective film 22 is depressed. The gap portion 7 can be formed in the portion, that is, the portion where the insulating protective film 22 on the surface of the first semiconductor chip 1 is removed. Thus, when employ | adopting the space | gap part formation method of said (1), after performing said patterning process to a semiconductor wafer previously, what is necessary is just to assemble a semiconductor device.

図９は、上記絶縁性保護膜２２・３２に上記陥没部（空隙部７）を形成しない場合における絶縁性保護膜２２・３２のパターン形状を示す平面図であり、図４は、上記第１の半導体チップ１上に設けられた絶縁性保護膜２２における上記第２の半導体チップ２搭載（積層）領域に、上記陥没部（空隙部７）が、平面方向に格子状にパターン形成されている状態を示す平面図である。また、図５〜７は、上記第１の半導体チップ１上に設けられた絶縁性保護膜２２における上記第２の半導体チップ２搭載（積層）領域に、上記陥没部（空隙部７）が、平面方向に筋状、例えば電極端子２１…列に垂直もしくは平行もしくはそれらを組み合わせてなる筋状にパターン形成されている状態を示す平面図である。また、図８は、上記第１の半導体チップ１上に設けられた絶縁性保護膜２２における上記第２の半導体チップ２搭載（積層）領域に、上記陥没部（空隙部７）が、平面方向に複数の矩形のパターンの集合体で形成されている状態を示す平面図である。   FIG. 9 is a plan view showing the pattern shape of the insulating protective films 22 and 32 when the recessed portions (voids 7) are not formed in the insulating protective films 22 and 32. FIG. In the insulating protective film 22 provided on the semiconductor chip 1, in the second semiconductor chip 2 mounting (lamination) region, the depressed portion (gap portion 7) is patterned in a grid pattern in the plane direction. It is a top view which shows a state. 5 to 7, the depressed portion (gap portion 7) is formed in the second semiconductor chip 2 mounting (lamination) region in the insulating protective film 22 provided on the first semiconductor chip 1. FIG. 6 is a plan view showing a state in which a pattern is formed in a streak shape in a plane direction, for example, a streak shape that is perpendicular to, parallel to, or a combination of electrode terminals 21. Further, FIG. 8 shows that the depressed portion (gap portion 7) is formed in the plane direction in the second semiconductor chip 2 mounting (lamination) region in the insulating protective film 22 provided on the first semiconductor chip 1. It is a top view which shows the state currently formed with the aggregate | assembly of several rectangular patterns.

上記絶縁性保護膜２２・３２としては、耐熱性に優れ、高温下、具体的には上記半導体装置の実装温度での塑性変形が少ない樹脂が好適に使用される。上記絶縁性保護膜２２・３２としては、具体的にはポリイミド系樹脂、一般的には感光性ポリイミド材料が使用される。   As the insulating protective films 22 and 32, a resin that is excellent in heat resistance and less plastically deformed at a high temperature, specifically, at the mounting temperature of the semiconductor device is preferably used. Specifically, a polyimide resin, generally a photosensitive polyimide material is used as the insulating protective films 22 and 32.

なお、上記絶縁性保護膜２２・３２の厚さは、絶縁性を確保することができさえすれば特に限定されるものではなく、使用する半導体チップの種類や所望の半導体パッケージの厚み等に応じて適宜設定すればよい。   The thickness of the insulating protective films 22 and 32 is not particularly limited as long as the insulating property can be ensured, and depends on the type of semiconductor chip to be used, the desired thickness of the semiconductor package, and the like. May be set as appropriate.

一方、上記（２）の空隙部形成方法を採用する場合、上記半導体ウェハを、予め指定された所定のチップ厚さまで研削した後、該半導体ウェハ裏面に、シート状の接着材料（接着剤シート）を貼り付ける際に、上記接着材料として、前記したパターン形状（凹凸）を有するシート状の接着材料（接着剤シート）を使用すればよい。   On the other hand, when the gap forming method of (2) above is adopted, after the semiconductor wafer is ground to a predetermined chip thickness specified in advance, a sheet-like adhesive material (adhesive sheet) is formed on the back surface of the semiconductor wafer. When affixing is used, a sheet-like adhesive material (adhesive sheet) having the above-described pattern shape (unevenness) may be used as the adhesive material.

上記半導体ウェハ裏面に上記接着剤シートを貼り付ける形成する方法としては、例えば図１０または図１１に示すように、前記したパターン形状を有するシート状の接着材料４１を、上記半導体チップに使用される半導体ウェハ５１の裏面に、貼付用ローラ５２を用いて貼り付ける方法が挙げられる。   As a method for forming the adhesive sheet on the back surface of the semiconductor wafer, for example, as shown in FIG. 10 or FIG. 11, a sheet-like adhesive material 41 having the pattern shape described above is used for the semiconductor chip. For example, a method of attaching to the back surface of the semiconductor wafer 51 using a sticking roller 52 may be used.

図１０および図１１は、本実施の形態にかかる半導体装置２０の製造方法における接着層形成工程（接着剤シート貼り付け工程）の一例を示す斜視図であり、図１０は、上記シート状の接着材料４１に予め筋状のパターン（凹凸）が形成されていることを示している。また、図１１は、上記シート状の接着材料４１に予め格子状のパターン（凹凸）が形成されていることを示している。なお、図１０および図１１では、シート状の接着材料４１に予め筋状あるいは格子状のパターンが形成されている場合を例に挙げて説明したが、本発明はこれに限定されるものではなく、上記第２の半導体チップ２裏面に、例えば前記図４〜図８に示す、空隙部７を形成する陥没部のパターンと同様のパターンが形成されるようにパターン形成することができる。   10 and 11 are perspective views showing an example of an adhesive layer forming step (adhesive sheet attaching step) in the method for manufacturing the semiconductor device 20 according to the present embodiment, and FIG. This shows that a streaky pattern (unevenness) is formed in advance on the material 41. FIG. 11 shows that a lattice-like pattern (unevenness) is formed in advance on the sheet-like adhesive material 41. 10 and 11, the sheet-like adhesive material 41 has been described as an example in which a streak-like or grid-like pattern is formed in advance. However, the present invention is not limited to this. A pattern can be formed on the back surface of the second semiconductor chip 2 so as to form a pattern similar to the pattern of the depressed portion for forming the gap 7 shown in FIGS.

このように上記第２の半導体チップ２裏面に、その表面、つまり、上記第１の半導体チップ１上に設けられた絶縁性保護膜２２との接触面に、上記パターンからなる陥没部が設けられた上記シート状の接着材料４１からなる第２の接着層６が設けられていることで、後段の工程で、上面に絶縁性保護膜２２が設けられた第１の半導体チップ１上に、上記第２の接着層６を裏面に有する第２の半導体チップ２を搭載（積層）することにより、上記陥没部からなる空隙部７を形成することができる。このように上記（２）の空隙部形成方法を採用する場合、半導体チップに使用される半導体ウェハ５１に、上記のパターニング処理が予め施されたシート状の接着材料４１を貼着した後、半導体装置２０を組み立てれ
ばよい。 As described above, the back surface of the second semiconductor chip 2 is provided with a depressed portion made of the pattern on the surface thereof, that is, the contact surface with the insulating protective film 22 provided on the first semiconductor chip 1. In addition, since the second adhesive layer 6 made of the sheet-like adhesive material 41 is provided, the above-described process is performed on the first semiconductor chip 1 provided with the insulating protective film 22 on the upper surface in a later step. By mounting (stacking) the second semiconductor chip 2 having the second adhesive layer 6 on the back surface, the void portion 7 composed of the depressed portion can be formed. Thus, when employ | adopting the space | gap part formation method of said (2), after sticking the sheet-like adhesive material 41 to which the said patterning process was given previously to the semiconductor wafer 51 used for a semiconductor chip, a semiconductor The device 20 may be assembled.

上記第１の接着層５および第２の接着層６に使用される接着材料としては、特に限定されるものではないが、上記第２の接着層６に使用される接着材料としては、応力負荷により脆性破壊または塑性変形する材料であることが好ましい。より具体的には、上記第２の接着層６に使用される接着材料としては、半導体パッケージ（半導体装置２０）内部で発生する応力、例えば、上記半導体装置２０製造時に上記半導体装置２０にかかる応力、特に半導体チップ積層体１０にかかる内部応力、より具体的には、１ＭＰａ〜１０００ＭＰａの応力負荷により脆性破壊するか、または、１ＭＰａ〜１０００ＭＰａの応力負荷により塑性変形する材料、特に空隙のある部分だけ塑性変形する（つまり、空隙を形成する枠部分（壁となる部分）が変形する）材料であることが好ましく、１０ＭＰａ〜５００ＭＰａの応力負荷により脆性破壊するか、または、１０ＭＰａ〜５００ＭＰａの応力負荷により塑性変形する材料、特に空隙のある部分だけ塑性変形する材料であることがより好ましい。   The adhesive material used for the first adhesive layer 5 and the second adhesive layer 6 is not particularly limited, but the adhesive material used for the second adhesive layer 6 may be a stress load. The material is preferably brittle fracture or plastically deformed. More specifically, the adhesive material used for the second adhesive layer 6 includes stress generated inside the semiconductor package (semiconductor device 20), for example, stress applied to the semiconductor device 20 when the semiconductor device 20 is manufactured. In particular, internal stress applied to the semiconductor chip laminated body 10, more specifically, a material that undergoes brittle fracture due to a stress load of 1 MPa to 1000 MPa or plastically deforms due to a stress load of 1 MPa to 1000 MPa, particularly only a portion having voids. It is preferably a material that is plastically deformed (that is, a frame portion (a portion that becomes a wall) that forms a void is deformed), and is brittle fractured by a stress load of 10 MPa to 500 MPa, or by a stress load of 10 MPa to 500 MPa. It is more preferable that the material be plastically deformed, especially a material that is plastically deformed only in a portion with a void. .

本発明において、上記応力負荷（内部応力）は、圧電素子（例えばピエゾ素子）を有した評価用チップを使用して素子部分に印加された応力を測定することで、圧電効果により電気的な数値（応力値）として測定することができる
なお、本実施の形態において、空隙部７（陥没部）の大きさや、上記第１の半導体チップ１と第２の半導体チップ２との間、つまり両者の重畳領域において上記空隙部７が占める割合は、上記空隙部７（陥没部）の形成位置や、上記陥没部が形成される層の材質（材料）等に応じて、上記応力（内部応力）を解消（吸収）、例えば、上記応力（内部応力）の少なくとも一部を、上記能動素子が破壊されない程度に解消（吸収）することができるように、適宜設定すればよく、特に限定されるものではないが、上記応力負荷により空隙のある部分だけ塑性変形させるためには、上記空隙部７を、上記第１の半導体チップ１と第２の半導体チップ２との重畳領域における、半導体チップ外縁部に配置することが望ましく、半導体チップ外縁部の辺と平行に配置されることがより望ましい
半導体チップ間に発生する応力は、半導体パッケージが半田実装を行う２４０℃以上の高温時や、繰返し温度サイクル負荷が掛かった場合、さらに増大する。 In the present invention, the stress load (internal stress) is an electrical numerical value due to the piezoelectric effect by measuring the stress applied to the element portion using an evaluation chip having a piezoelectric element (for example, a piezoelectric element). (Stress value) can be measured. In the present embodiment, the size of the gap 7 (recessed portion) or between the first semiconductor chip 1 and the second semiconductor chip 2, that is, both The ratio occupied by the void 7 in the overlapping region is determined by the stress (internal stress) depending on the position where the void 7 (depression) is formed, the material of the layer where the depression is formed, and the like. What is necessary is just to set suitably so that elimination (absorption), for example, at least a part of the stress (internal stress) can be eliminated (absorption) to the extent that the active element is not destroyed, and is not particularly limited. Not above In order to plastically deform only a portion having a gap due to a stress load, the gap portion 7 may be disposed at an outer edge portion of the semiconductor chip in the overlapping region of the first semiconductor chip 1 and the second semiconductor chip 2. Desirably, it is more desirable to be placed parallel to the side of the outer edge of the semiconductor chip. The stress generated between the semiconductor chips is when the semiconductor package is mounted at a high temperature of 240 ° C. or higher, or when a repeated temperature cycle load is applied. , Further increase.

しかしながら、上記したように半導体パッケージ内部で発生する応力を、半導体チップ間に設けられた接着層、本実施の形態では例えば上記第２の接着層６内に設けられた空隙部７に応力集中させ、上記空隙部７における上記第２の接着層６界面近傍で上記第２の接着層６を変形させるか、あるいは、上記第２の接着層６界面で上記第２の接着層６を破壊または剥離させることによって、応力を解消することで、上記第１の半導体チップ１の能動素子形成面内での内部応力の発生並びに該内部応力による半導体能動素子への影響を大幅に軽減することができる。   However, as described above, the stress generated inside the semiconductor package is concentrated in the adhesive layer provided between the semiconductor chips, in the present embodiment, for example, in the gap 7 provided in the second adhesive layer 6. The second adhesive layer 6 is deformed near the interface of the second adhesive layer 6 in the gap 7 or the second adhesive layer 6 is destroyed or peeled off at the interface of the second adhesive layer 6. By eliminating the stress, the generation of internal stress in the active element formation surface of the first semiconductor chip 1 and the influence on the semiconductor active element due to the internal stress can be greatly reduced.

また、上記第１の接着層５および第２の接着層６に使用される接着材料としては、絶縁性を有する材料であることが好ましい。   The adhesive material used for the first adhesive layer 5 and the second adhesive layer 6 is preferably an insulating material.

上記（２）の空隙部形成方法を採用する場合に上記第２の接着層６に使用される材料としては、ポリイミド系材料、エポキシ系材料等が挙げられ、そのなかでも、加工時の簡便さ、材料厚の安定性の理由から、ポリイミド系材料が特に好適に使用される。   Examples of the material used for the second adhesive layer 6 in the case of adopting the method for forming a void in the above (2) include polyimide-based materials, epoxy-based materials, and the like. Polyimide-based materials are particularly preferably used because of the stability of the material thickness.

一方、上記（２）の空隙部形成方法により上記空隙部７を形成しない場合、つまり、例えば上記（１）の空隙部形成方法により上記空隙部７を形成する場合、上記第１の接着層５および第２の接着層６の接着材料としては、エポキシ樹脂等の熱硬化性樹脂からなる従来公知の各種接着剤を使用することができる。上記接着材料（接着剤）としては、チップ全領域を均一に接着することができる材料、すなわち、上記第１の接着層５においては上
記第１の半導体チップ１の全領域と基板１１とを均一に接着できる材料であり、上記第２の接着層６においては上記第２の半導体チップ２と上記第１の半導体チップ１（より厳密には上記第１の半導体チップ１上の絶縁性保護膜２２）とを均一に接着できる材料であれば、その種類は特に限定されるものではなく、また、前記したように液状の接着材料であってもシート状の接着材料であってもよい。好適にはシート状の接着材料である。 On the other hand, when the void 7 is not formed by the void formation method (2), that is, when the void 7 is formed by the void formation method (1), for example, the first adhesive layer 5 is formed. As the adhesive material for the second adhesive layer 6, conventionally known various adhesives made of a thermosetting resin such as an epoxy resin can be used. As the adhesive material (adhesive), a material capable of uniformly adhering the entire chip area, that is, in the first adhesive layer 5, the entire area of the first semiconductor chip 1 and the substrate 11 are uniform. In the second adhesive layer 6, the second semiconductor chip 2 and the first semiconductor chip 1 (more strictly, the insulating protective film 22 on the first semiconductor chip 1 are used. The material is not particularly limited as long as it is a material capable of uniformly adhering to each other), and may be a liquid adhesive material or a sheet-like adhesive material as described above. A sheet-like adhesive material is preferable.

上記したように接着層および絶縁性保護膜が形成された半導体ウェハは、図示しないダイシングブレードを用いて半導体チップとして個片に切り出される。本実施の形態によれば、ダイシングブレードを用いて、半導体ウェハを切断する際に、絶縁性保護膜および接着層を同時に切断することにより、半導体チップのチップサイズと同じサイズの絶縁性保護膜および接着層が形成された半導体チップを得ることができる。   As described above, the semiconductor wafer on which the adhesive layer and the insulating protective film are formed is cut into individual pieces as semiconductor chips using a dicing blade (not shown). According to the present embodiment, when a semiconductor wafer is cut using a dicing blade, the insulating protective film and the adhesive layer are cut simultaneously, so that the insulating protective film having the same size as the chip size of the semiconductor chip and A semiconductor chip on which an adhesive layer is formed can be obtained.

以上のようにして得られた半導体チップを基板上に積層する方法、すなわちパッケージの作製方法について、以下に説明する。   A method for stacking the semiconductor chips obtained as described above on a substrate, that is, a method for manufacturing a package will be described below.

パッケージの作製手順としては、先ず、接着剤、すなわち、前記したように第１の接着層５を用いて基板１１上に第１の半導体チップ１を搭載（接着）する。上記基板１１と第１の半導体チップ１との接着は、上記第１の接着層５を、例えば、加熱により軟化・溶融させ、硬化させることで行われる。   As a manufacturing procedure of the package, first, the first semiconductor chip 1 is mounted (adhered) on the substrate 11 using the adhesive, that is, the first adhesive layer 5 as described above. The adhesion between the substrate 11 and the first semiconductor chip 1 is performed by softening and melting the first adhesive layer 5 by heating, for example, and curing it.

上記基板１１としては、例えば、ワイヤボンドターミナル部を有するリードフレームや、ＢＴレジン（ポリイミド、ビスマレイド・トリアジン樹脂）等で作製された有機基板等を使用することができるが、これ限定されされるものではなく、任意の基板を使用することができる。   As the substrate 11, for example, a lead frame having a wire bond terminal portion, an organic substrate made of BT resin (polyimide, bismaleide / triazine resin), or the like can be used. Rather, any substrate can be used.

次に、上記第１の半導体チップ１、つまり、上面に絶縁性保護膜２２が形成された第１の半導体チップ１上に、第２の半導体チップ２を、第２の接着層６により搭載（接着）する。上記第１の半導体チップ１と第２の半導体チップ２との接着は、上記第２の接着層６を、例えば、加熱により軟化・溶融させ、硬化させることで行われる。なお、上記第２の接着層６の軟化・溶融は、上記第１の半導体チップ１と第２の半導体チップ２との間に空隙部７を形成することができるように、上記第２の接着層６に形成された陥没部が、少なくとも一部、好適にはそのまま保持される条件（温度・時間等）にて行われることが望ましい。但し、上記軟化・溶融条件は、使用する接着材料や陥没部の大きさ等により適宜設定すればよく、特に限定されるものではない。なお、本工程は、積層する半導体チップ、この場合は第２の半導体チップ２のチップサイズによりプロセスフローが異なる。積層する半導体チップのチップサイズが略同じ場合については、後述する実施の形態にて説明する。   Next, the second semiconductor chip 2 is mounted on the first semiconductor chip 1, that is, the first semiconductor chip 1 having the insulating protective film 22 formed on the upper surface by the second adhesive layer 6 ( Glue). The first semiconductor chip 1 and the second semiconductor chip 2 are bonded to each other by softening, melting, and curing the second adhesive layer 6 by heating, for example. The second adhesive layer 6 is softened and melted so that the gap 7 can be formed between the first semiconductor chip 1 and the second semiconductor chip 2. It is desirable that the depressed portion formed in the layer 6 is performed at least partially, preferably under conditions (temperature, time, etc.) that are maintained as they are. However, the softening / melting conditions may be appropriately set depending on the adhesive material to be used, the size of the depressed portion, and the like, and are not particularly limited. In this step, the process flow differs depending on the semiconductor chip to be stacked, in this case, the chip size of the second semiconductor chip 2. A case where the chip sizes of the semiconductor chips to be stacked are substantially the same will be described in an embodiment described later.

本実施の形態によれば、図１〜３に示すように第１の半導体チップ１よりも第２の半導体チップ２のチップサイズが小さいことから、第１の半導体チップ１の搭載前にワイヤボンドすることも、上記第１の半導体チップ１を上記第２の半導体チップ２上に搭載した後、ワイヤボンドすることも可能である。   According to the present embodiment, since the chip size of the second semiconductor chip 2 is smaller than that of the first semiconductor chip 1 as shown in FIGS. 1 to 3, wire bonding is performed before mounting the first semiconductor chip 1. It is also possible to wire bond after mounting the first semiconductor chip 1 on the second semiconductor chip 2.

すなわち、本実施の形態によれば、（１）上記第１の半導体チップ１を基板１１に搭載した後、該第１の半導体チップ１の電極端子２１…と基板１１のワイヤボンドターミナル部１５…とを第１のボンディングワイヤ３…により電気的に接続してから上記第１の半導体チップ１上、すなわち、上記第１の半導体チップ１上に設けられた絶縁性保護膜２２上に、第２の半導体チップ２を搭載（接着）し、該第２の半導体チップ２の電極端子３１…と基板１１のワイヤボンドターミナル部１５…とを第２のボンディングワイヤ４…により電気的に接続してもよいし、（２）上記第１の半導体チップ１を基板１１に搭載した後、
該第１の半導体チップ１上、すなわち、上記第１の半導体チップ１上に設けられた絶縁性保護膜２２上に、第２の半導体チップ２を搭載（接着）し、その後、第１の半導体チップ１の電極端子２１…および第２の半導体チップ２の電極端子３１…と基板１１のワイヤボンドターミナル部１５…とを、各々、第１のボンディングワイヤ３…あるいは第２のボンディングワイヤ４…により電気的に接続してもよい。 That is, according to the present embodiment, (1) after the first semiconductor chip 1 is mounted on the substrate 11, the electrode terminals 21 of the first semiconductor chip 1 and the wire bond terminal portions 15 of the substrate 11. Are electrically connected to each other by the first bonding wires 3... On the first semiconductor chip 1, that is, on the insulating protective film 22 provided on the first semiconductor chip 1. The semiconductor chip 2 is mounted (adhered), and the electrode terminals 31 of the second semiconductor chip 2 are electrically connected to the wire bond terminal portions 15 of the substrate 11 by the second bonding wires 4. (2) After mounting the first semiconductor chip 1 on the substrate 11,
The second semiconductor chip 2 is mounted (adhered) on the first semiconductor chip 1, that is, on the insulating protective film 22 provided on the first semiconductor chip 1, and then the first semiconductor chip 1 is mounted. The electrode terminals 21 of the chip 1 and the electrode terminals 31 of the second semiconductor chip 2 and the wire bond terminal portions 15 of the substrate 11 are respectively connected by the first bonding wires 3 or the second bonding wires 4. You may connect electrically.

このとき、前記したように、第１の半導体チップ１の表面上、具体的には、上記第１の半導体チップ１上に設けられた絶縁性保護膜２２および上記第２の半導体チップ２の裏面に設けられた第２の接着層６の少なくとも一方に、前記したパターニング処理が予め施されていることで、上面に絶縁性保護膜２２が設けられた半導体チップ１上に、第２の接着層６を裏面に有する第２の半導体チップ２を搭載することにより、上記パターニング処理により上記第１の半導体チップ１表面上の上記絶縁性保護膜２２および／または第２の接着層６が除去されている部分、つまり、上記パターニング処理による陥没部に空隙部７を形成することができる。   At this time, as described above, on the surface of the first semiconductor chip 1, specifically, the insulating protective film 22 provided on the first semiconductor chip 1 and the back surface of the second semiconductor chip 2. At least one of the second adhesive layers 6 provided on the substrate is subjected to the above-described patterning process in advance, so that the second adhesive layer is formed on the semiconductor chip 1 provided with the insulating protective film 22 on the upper surface. By mounting the second semiconductor chip 2 having 6 on the back surface, the insulating protective film 22 and / or the second adhesive layer 6 on the surface of the first semiconductor chip 1 is removed by the patterning process. The void portion 7 can be formed in the portion that is present, that is, the depressed portion formed by the patterning process.

その後、図１に示すように、上記第１の半導体チップ１および第２の半導体チップ２と第１のボンディングワイヤ３…および第２のボンディングワイヤ４…とが接触しないように、これら第１の半導体チップ１、第２の半導体チップ２、第１のボンディングワイヤ３…、および第２のボンディングワイヤ４…全体を覆うように例えばモールド樹脂１３によりモールド成形もしくはポッティング等、常用の方法によりモールド樹脂封止を行うことにより、パッケージが形成される。一方、基板１１の裏面、すなわち半導体チップ搭載面とは反対側の面には、該裏面に形成されたランド部１６上に、外部入出力端子として、例えば前記半田ボール１２がリフロー処理により形成される。これにより、本実施の形態にかかる半導体装置２０を得ることができる。   Thereafter, as shown in FIG. 1, the first semiconductor chip 1 and the second semiconductor chip 2 are not contacted with the first bonding wires 3... And the second bonding wires 4. The semiconductor chip 1, the second semiconductor chip 2, the first bonding wires 3... And the second bonding wires 4... Are covered with a mold resin by a conventional method such as molding or potting with a mold resin 13. By performing the stop, a package is formed. On the other hand, on the back surface of the substrate 11, that is, the surface opposite to the semiconductor chip mounting surface, for example, the solder balls 12 are formed on the land portion 16 formed on the back surface as external input / output terminals by reflow processing. The Thereby, the semiconductor device 20 according to the present embodiment can be obtained.

以上のように、本実施の形態にかかる半導体装置は、能動素子形成面上に電極端子および絶縁性保護膜が設けられた複数個の半導体チップが各々接着層を介して積層されており、かつ、上記各半導体チップに設けられた電極端子が上記基板と各々ボンディングワイヤにより電気的に接続されている半導体装置、特に、基板上に、能動素子形成面上に電極端子および絶縁性保護膜が設けられた複数個の半導体チップが各々接着層を介して積層されており、かつ、上記各半導体チップに設けられた電極端子が上記基板と各々ボンディングワイヤにより電気的に接続されている半導体装置であって、当該半導体装置、具体的には当該半導体装置における上記複数個の半導体チップからなる半導体チップ積層体が、互いに積層された上記半導体チップ間に空隙部を有するように設けられている構成を有している。より具体的には、本実施の形態にかかる半導体装置は、上記半導体チップ積層体が、互いに積層された半導体チップ間に設けられた絶縁性保護膜および接着層の少なくとも一方における他方との接触表面に陥没部が設けられることで、上記絶縁性保護膜と接着層との間に空隙部を有するように設けられている構成を有している。   As described above, in the semiconductor device according to the present embodiment, a plurality of semiconductor chips each having an electrode terminal and an insulating protective film provided on the active element formation surface are stacked via an adhesive layer, and The semiconductor device in which the electrode terminals provided on each of the semiconductor chips are electrically connected to the substrate by bonding wires, in particular, the electrode terminals and the insulating protective film are provided on the active element formation surface on the substrate. A semiconductor device in which a plurality of semiconductor chips are stacked via adhesive layers, and electrode terminals provided on the semiconductor chips are electrically connected to the substrate by bonding wires. The semiconductor chip, more specifically, the semiconductor chip in which the semiconductor chip stack composed of the plurality of semiconductor chips in the semiconductor device is stacked on each other. It has a configuration which is provided so as to have a void portion. More specifically, in the semiconductor device according to the present embodiment, the semiconductor chip laminate is in contact with the other of at least one of the insulating protective film and the adhesive layer provided between the semiconductor chips laminated with each other. By providing the depressed portion, the structure is provided so as to have a gap between the insulating protective film and the adhesive layer.

本実施の形態によれば、上記したように、本実施の形態にかかる半導体装置、具体的には当該半導体装置における上記半導体チップ積層体が、互いに積層された上記半導体チップ間に空隙部を有するように設けられていることで、当該半導体装置内部で発生する応力を、上記半導体チップ間に設けられた上記空隙部に応力集中させ、残留応力や熱応力等の影響による、半導体チップの能動素子形成面内への応力集中を低減することができるので、より信頼性に優れた積層構造を有する半導体装置を提供することができる。しかも、本実施の形態によれば、前記したように、半導体チップの能動素子形成面内への応力集中を低減させるために上記半導体チップ間の接着層に密着力（接着力）が低い接着材料を使用する必要がなく、リフロー耐熱性を低下させることなく上記半導体能動素子形成面における上記絶縁材料の脆性破壊を防止することができる。   According to the present embodiment, as described above, the semiconductor device according to the present embodiment, specifically, the semiconductor chip stacked body in the semiconductor device has a gap between the stacked semiconductor chips. As a result, the stress generated in the semiconductor device is concentrated in the gaps provided between the semiconductor chips, and the active element of the semiconductor chip is affected by residual stress, thermal stress, or the like. Since stress concentration in the formation surface can be reduced, a semiconductor device having a stacked structure with higher reliability can be provided. Moreover, according to the present embodiment, as described above, the adhesive material having a low adhesion (adhesive force) to the adhesive layer between the semiconductor chips in order to reduce the stress concentration in the active element forming surface of the semiconductor chip. Therefore, brittle fracture of the insulating material on the semiconductor active element formation surface can be prevented without reducing reflow heat resistance.

また、本実施の形態にかかる半導体装置の製造方法は、能動素子形成面上に電極端子および絶縁性保護膜が設けられた複数個の半導体チップ（以下、説明の便宜上、半導体チップ（Ｓ）と記す）が各々接着層を介して積層されており、かつ、上記各半導体チップ（Ｓ）に設けられた電極端子が上記基板と各々ボンディングワイヤにより電気的に接続された半導体装置の製造方法、特に、基板上に、能動素子形成面上に電極端子および絶縁性保護膜が設けられた複数個の半導体チップ（Ｓ）が各々接着層を介して積層されており、かつ、上記各半導体チップ（Ｓ）に設けられた電極端子が上記基板と各々ボンディングワイヤにより電気的に接続された半導体装置の製造方法であって、上記絶縁性保護膜および接着層のうち少なくとも絶縁性保護膜を備え、かつ、上記絶縁性保護膜および接着層の少なくとも一方に空隙部が設けられた半導体チップ（以下、説明の便宜上、半導体チップ（Ｓ１）と記す）を含む、複数個の上記半導体チップ（Ｓ）を作製する半導体チップ（Ｓ）作製工程と、上記空隙部が互いに積層される上記半導体チップ（Ｓ）間に位置するように複数個の上記半導体チップ（Ｓ）を上記接着層で接着して積層する半導体チップ（Ｓ）積層工程とを備えている構成を有している。 In addition, the method of manufacturing a semiconductor device according to the present embodiment includes a plurality of semiconductor chips (hereinafter referred to as a semiconductor chip (S) for convenience of description) provided with electrode terminals and an insulating protective film on the active element formation surface. And the electrode terminals provided on each of the semiconductor chips (S) are electrically connected to the substrate by bonding wires, in particular, a method of manufacturing a semiconductor device. On the substrate, a plurality of semiconductor chips (S) each having an electrode terminal and an insulating protective film provided on the active element formation surface are laminated via an adhesive layer, and each of the semiconductor chips (S) ) Is a method of manufacturing a semiconductor device in which each of the electrode terminals is electrically connected to the substrate by bonding wires, and at least the insulating protection film of the insulating protective film and the adhesive layer is provided. Comprising a, and the insulating protective film and the semiconductor chip void portion in at least one of the adhesive layer is provided (hereinafter, for convenience of explanation, the semiconductor chip (S 1) and referred) including a plurality of said semiconductor chip A plurality of the semiconductor chips (S) are bonded with the adhesive layer so as to be positioned between the semiconductor chip (S) manufacturing process for manufacturing (S) and the semiconductor chip (S) in which the gaps are stacked. And a semiconductor chip (S) stacking step for stacking.

そのなかでも、特に、図１および図２に示す半導体装置２０の製造方法は、上記半導体チップ（Ｓ）作製工程が、上記絶縁性保護膜および接着層の少なくとも一方に空隙部が設けられた上記半導体チップ（Ｓ１）を作製する半導体チップ（Ｓ１）作製工程を含み、上記半導体チップ（Ｓ１）作製工程が、上記半導体チップ（Ｓ）に分割される前の半導体ウェハに、上記半導体チップ（Ｓ）の能動素子形成面を、上記電極端子が露出するように上記絶縁性保護膜をパターン形成する絶縁性保護膜形成工程と、上記絶縁性保護膜が形成された半導体ウェハを個別の半導体チップ（Ｓ）に分割する分割工程とを含み、上記絶縁性保護膜形成工程では、上記絶縁性保護膜における上記接着層との接触表面に、上記空隙部を形成する陥没部を有するように上記絶縁性保護膜をパターン形成する構成を有している。 Among them, in particular, in the method of manufacturing the semiconductor device 20 shown in FIGS. 1 and 2, the semiconductor chip (S) manufacturing process is performed by providing the void portion in at least one of the insulating protective film and the adhesive layer. includes a semiconductor chip (S 1) Preparation step of preparing a semiconductor chip (S 1), the semiconductor chip (S 1) manufacturing steps, the semiconductor wafer before being divided into the semiconductor chips (S), the semiconductor chip An insulating protective film forming step of patterning the insulating protective film so that the electrode terminals are exposed on the active element forming surface of (S), and a semiconductor wafer on which the insulating protective film is formed are separated into individual semiconductors A step of dividing into chips (S), and in the insulating protective film forming step, the insulating protective film has a depressed portion that forms the void on the contact surface with the adhesive layer. Uni has a configuration that the insulating protective film patterning.

より具体的には、図１および図２に示す半導体装置２０の製造方法は、基板上に、能動素子形成面上に電極端子および絶縁性保護膜が設けられた複数個の半導体チップ（Ｓ）が各々接着層を介して積層されており、かつ、上記各半導体チップ（Ｓ）に設けられた電極端子が上記基板と各々ボンディングワイヤにより電気的に接続されている半導体装置の製造方法であって、例えば、上記半導体チップ（Ｓ）に分割される前の半導体ウェハに、上記半導体チップ（Ｓ）の能動素子形成面を、上記電極端子が露出するように上記絶縁性保護膜をパターン形成する絶縁性保護膜形成工程と、上記半導体ウェハにおける上記能動素子形成面とは反対側の面に上記接着層を形成する接着層形成工程と、上記絶縁性保護膜および接着層が形成された半導体ウェハを個別の半導体チップ（Ｓ）に分割する分割工程と、上記基板上に、上記各半導体チップ（Ｓ）が各々上記接着層を介して積層されると共に上記各半導体チップ（Ｓ）に設けられた電極端子が上記基板と各々ボンディングワイヤにより電気的に接続されるように、上記絶縁性保護膜および接着層が形成された複数個の半導体チップ（Ｓ）を積層する積層工程とを備え、上記絶縁性保護膜形成工程では、上記絶縁性保護膜における上記接着層との接触表面に陥没部を有するように上記絶縁性保護膜をパターン形成する構成を有している。   More specifically, the manufacturing method of the semiconductor device 20 shown in FIGS. 1 and 2 includes a plurality of semiconductor chips (S) in which electrode terminals and an insulating protective film are provided on the active element formation surface on the substrate. Each of which is laminated via an adhesive layer, and the electrode terminals provided on each of the semiconductor chips (S) are electrically connected to the substrate by bonding wires. For example, the insulating protective film is formed by patterning the active element forming surface of the semiconductor chip (S) on the semiconductor wafer before being divided into the semiconductor chips (S) so that the electrode terminals are exposed. A protective protective film forming step, an adhesive layer forming step of forming the adhesive layer on a surface of the semiconductor wafer opposite to the active element forming surface, and a semiconductor in which the insulating protective film and the adhesive layer are formed A dividing step of dividing the wafer into individual semiconductor chips (S), and the semiconductor chips (S) are stacked on the substrate via the adhesive layers and provided on the semiconductor chips (S). A stacking step of stacking a plurality of semiconductor chips (S) on which the insulating protective film and the adhesive layer are formed so that the electrode terminals formed are electrically connected to the substrate by bonding wires, respectively. The insulating protective film forming step has a configuration in which the insulating protective film is patterned so as to have a depressed portion on the surface of the insulating protective film that contacts the adhesive layer.

また、図３に示す半導体装置２０の製造方法は、上記半導体チップ（Ｓ）作製工程が、上記絶縁性保護膜および接着層の少なくとも一方に空隙部が設けられた上記半導体チップ（Ｓ１）を作製する半導体チップ（Ｓ１）作製工程を含み、上記半導体チップ（Ｓ１）作製工程が、上記半導体チップ（Ｓ）に分割される前の半導体ウェハに、上記半導体チップ（Ｓ）の能動素子形成面を、上記電極端子が露出するように上記絶縁性保護膜をパターン形成する絶縁性保護膜形成工程と、上記半導体ウェハにおける上記能動素子形成面とは反対側の面に上記接着層を形成する接着層形成工程と、上記絶縁性保護膜および接着層が形成された半導体ウェハを個別の半導体チップ（Ｓ）に分割する分割工程とを含み、上記接
着層形成工程は、上記空隙部を形成する陥没部が設けられたシート状の接着材料を、上記陥没部が表面側に位置するように上記半導体ウェハに貼り付ける工程を含んでいる構成を有している。 Further, in the method of manufacturing the semiconductor device 20 shown in FIG. 3, the semiconductor chip (S) manufacturing process includes the step of forming the semiconductor chip (S 1 ) in which a gap is provided in at least one of the insulating protective film and the adhesive layer. It includes a semiconductor chip (S 1) Preparation step of preparing said semiconductor chip (S 1) manufacturing steps, the semiconductor wafer before being divided into the semiconductor chips (S), active elements formed in the semiconductor chip (S) An insulating protective film forming step of patterning the insulating protective film so that the electrode terminals are exposed; and forming the adhesive layer on the surface of the semiconductor wafer opposite to the active element forming surface An adhesive layer forming step, and a dividing step of dividing the semiconductor wafer on which the insulating protective film and the adhesive layer are formed into individual semiconductor chips (S), and the adhesive layer forming step includes the gap A sheet-like adhesive material recess is provided to form the said recess has a configuration that includes a step of attaching to the semiconductor wafer so as to be positioned on the surface side.

すなわち、図３に示す半導体装置２０の製造方法は、基板上に、能動素子形成面上に電極端子および絶縁性保護膜が設けられた複数個の半導体チップ（Ｓ）が各々接着層を介して積層されており、かつ、上記各半導体チップ（Ｓ）に設けられた電極端子が上記基板と各々ボンディングワイヤにより電気的に接続されている半導体装置の製造方法であって、上記半導体チップ（Ｓ）に分割される前の半導体ウェハに、上記半導体チップ（Ｓ）の能動素子形成面を、上記電極端子が露出するように上記絶縁性保護膜をパターン形成する絶縁性保護膜形成工程と、上記半導体ウェハにおける上記能動素子形成面とは反対側の面に上記接着層を形成する接着層形成工程と、上記絶縁性保護膜および接着層が形成された半導体ウェハを個別の半導体チップ（Ｓ）に分割する分割工程と、上記基板上に、上記各半導体チップ（Ｓ）が各々上記接着層を介して積層されると共に上記各半導体チップ（Ｓ）に設けられた電極端子が上記基板と各々ボンディングワイヤにより電気的に接続されるように、上記絶縁性保護膜および接着層が形成された複数個の半導体チップ（Ｓ）を積層する積層工程とを備え、上記接着層形成工程は、陥没部が設けられたシート状の接着材料を、上記陥没部が表面側に位置するように上記半導体ウェハに貼り付ける工程を含んでいる構成を有している。   That is, in the method of manufacturing the semiconductor device 20 shown in FIG. 3, a plurality of semiconductor chips (S) each provided with an electrode terminal and an insulating protective film on the active element formation surface are formed on the substrate via the adhesive layer. A method of manufacturing a semiconductor device, wherein electrode terminals provided on each of the semiconductor chips (S) are electrically connected to the substrate by bonding wires, wherein the semiconductor chips (S) are stacked. An insulating protective film forming step of patterning the insulating protective film on the active surface of the semiconductor chip (S) so that the electrode terminals are exposed on the semiconductor wafer before being divided into two parts; and the semiconductor An adhesive layer forming step of forming the adhesive layer on a surface of the wafer opposite to the active element formation surface, and a semiconductor wafer on which the insulating protective film and the adhesive layer are formed are separated into individual semiconductor chips. (S) is divided into steps, and each of the semiconductor chips (S) is laminated on the substrate via the adhesive layer, and electrode terminals provided on the semiconductor chips (S) are formed on the substrate. And a stacking step of stacking a plurality of semiconductor chips (S) on which the insulating protective film and the adhesive layer are formed so as to be electrically connected to each other by a bonding wire, and the adhesive layer forming step includes: The sheet-shaped adhesive material provided with the depressed portion includes a step of affixing the semiconductor wafer to the semiconductor wafer so that the depressed portion is located on the surface side.

但し、本実施の形態にかかる半導体装置の形成方法は、これに限定されるものではなく、上記各製造方法を互いに組み合わせて使用してもよい。   However, the method for forming the semiconductor device according to the present embodiment is not limited to this, and the above manufacturing methods may be used in combination with each other.

すなわち、本実施の形態にかかる半導体装置の製造方法は、上記絶縁性保護膜形成工程で、上記絶縁性保護膜における上記接着層との接触表面に陥没部を有するように上記絶縁性保護膜をパターン形成し、上記接着層形成工程で陥没部が設けられたシート状の接着材料を、上記陥没部が表面側に位置するように上記半導体ウェハに貼り付ける工程を含んでいる構成であってもよい。   That is, in the method for manufacturing a semiconductor device according to the present embodiment, in the insulating protective film forming step, the insulating protective film is formed so that the insulating protective film has a depressed portion on the contact surface with the adhesive layer. Even in a configuration including a step of forming a pattern and sticking the sheet-like adhesive material provided with the depressed portion in the adhesive layer forming step to the semiconductor wafer so that the depressed portion is located on the surface side. Good.

より具体的には、例えば、本実施の形態では、図１および図２に示す半導体装置２０では、上記半導体チップ（Ｓ１）として、能動素子形成面上に絶縁性保護膜３２が設けられていると共に、裏面に、上記陥没部（空隙部７）が設けられた第２の接着層６が設けられた第２の半導体チップ２を作製すると共に、上記半導体チップ（Ｓ１）以外の半導体チップ（Ｓ）（以下、説明の便宜上、半導体チップ（Ｓ２）と記す）として、上記陥没部を持たない絶縁性保護膜２２および第１の接着層５を備えた第１の半導体チップ１を作製し、図３に示す半導体装置２０では、上記半導体チップ（Ｓ１）として、能動素子形成面上に、上記陥没部（空隙部７）が設けられた絶縁性保護膜２２が設けられていると共に、裏面に、上記陥没部を持たない第１の接着層５を備えた第１の半導体チップ１を作製し、上記半導体チップ（Ｓ２）として、上記陥没部を持たない絶縁性保護膜３２および第２の接着層６を備えた第２の半導体チップ２を作製した場合を例に挙げて説明したが、本発明はこれに限定されるものではなく、上記半導体チップ（Ｓ１）として、能動素子形成面上に絶縁性保護膜３２が設けられていると共に、裏面に、上記陥没部（空隙部７）が設けられた第２の接着層６が設けられた第２の半導体チップ２と、能動素子形成面上に、上記陥没部（空隙部７）が設けられた絶縁性保護膜２２が設けられていると共に、裏面に、上記陥没部を持たない第１の接着層５を備えた第１の半導体チップ１とをそれぞれ作製し、上記第１の半導体チップ１上に上記半導体チップ２を積層することにより、上記絶縁性保護膜２２および第２の接着層６に、共に空隙部７を作製する構成としてもよい。 More specifically, for example, in the present embodiment, in the semiconductor device 20 shown in FIGS. 1 and 2, an insulating protective film 32 is provided on the active element formation surface as the semiconductor chip (S 1 ). In addition, the second semiconductor chip 2 provided with the second adhesive layer 6 provided with the depressed portion (gap portion 7) on the back surface is manufactured, and a semiconductor chip other than the semiconductor chip (S 1 ) is prepared. (S) As the semiconductor chip (S 2 ) for convenience of description, the first semiconductor chip 1 including the insulating protective film 22 and the first adhesive layer 5 not having the depressed portion is manufactured. In the semiconductor device 20 shown in FIG. 3, an insulating protective film 22 provided with the depressed portion (gap portion 7) is provided on the active element forming surface as the semiconductor chip (S 1 ). Do not have the above depression on the back. To prepare a first semiconductor chip 1 having the first adhesive layer 5, as the semiconductor chip (S 2), first with an insulating protective film 32 and the second adhesive layer 6 which does not have the recess Although the case where the semiconductor chip 2 of 2 is manufactured has been described as an example, the present invention is not limited to this, and the insulating protective film 32 is formed on the active element formation surface as the semiconductor chip (S 1 ). And the second semiconductor chip 2 provided with the second adhesive layer 6 provided with the depressed portion (gap portion 7) on the back surface, and the depressed portion on the active element forming surface. Insulating protective film 22 provided with (void portion 7) is provided, and first semiconductor chip 1 provided with first adhesive layer 5 that does not have the depressed portion on the back surface is prepared. The semiconductor chip 2 is stacked on the first semiconductor chip 1. The Rukoto, the adhesive layer 6 of the insulating protective film 22 and the second may be both configured to produce a gap portion 7.

上記各製造方法によれば、本実施の形態にかかる前記した半導体装置を、容易に得ることができる。   According to each manufacturing method described above, the semiconductor device according to the present embodiment can be easily obtained.

〔実施の形態２〕
本発明にかかる他の実施形態について、図１２および図１３に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記実施の形態１に記載の構成要素と同じ機能を有する構成要素については、同じ符号を付記し、その説明を省略するものとする。 [Embodiment 2]
Another embodiment according to the present invention will be described below with reference to FIGS. For convenience of explanation, components having the same functions as those described in the first embodiment are denoted by the same reference numerals and description thereof is omitted.

図１２および図１３は、本実施の形態にかかる各半導体装置２０における半導体素子搭載部の概略構成を示す断面図である。すなわち、本実施の形態にかかる半導体装置２０は、前記実施の形態１で図１に示す半導体装置２０において、図２に示す半導体素子搭載部の構成、例えば図２に示す半導体チップ積層体１０の構成に代えて、図１２または図１３に示す半導体素子搭載部の構成、例えば図１２または図１３に示す半導体チップ積層体１０の構成を有していてもよい。   12 and 13 are cross-sectional views showing a schematic configuration of a semiconductor element mounting portion in each semiconductor device 20 according to the present embodiment. That is, the semiconductor device 20 according to the present embodiment is the same as the semiconductor device 20 shown in FIG. 1 in the first embodiment in the configuration of the semiconductor element mounting portion shown in FIG. 2, for example, the semiconductor chip stacked body 10 shown in FIG. Instead of the configuration, it may have the configuration of the semiconductor element mounting portion shown in FIG. 12 or 13, for example, the configuration of the semiconductor chip stacked body 10 shown in FIG. 12 or FIG. 13.

前記実施の形態１では、主に、チップサイズが異なる２種類の半導体チップを使用する場合を例に挙げて説明したが、本実施の形態では、チップサイズが等しい半導体チップを使用する場合を例に挙げて説明するものとする。すなわち、本実施の形態では、下層の半導体チップ（下部半導体チップ）である第１の半導体チップ１と、上層の半導体チップ（上部半導体チップ）である第２の半導体チップ２とに、同じチップサイズを有する半導体チップ、例えば同じ種類の半導体チップを使用するものとする。   In the first embodiment, the case where two types of semiconductor chips having different chip sizes are mainly used has been described as an example. However, in the present embodiment, a case where semiconductor chips having the same chip size are used is described as an example. Will be described in detail. That is, in the present embodiment, the same chip size is used for the first semiconductor chip 1 that is the lower semiconductor chip (lower semiconductor chip) and the second semiconductor chip 2 that is the upper semiconductor chip (upper semiconductor chip). For example, the same type of semiconductor chip is used.

本実施の形態にかかる半導体装置２０もまた、図１２および図１３に示すように、前記実施の形態１同様、第１の半導体チップ１、第２の半導体チップ２、第１のボンディングワイヤ３…、第２のボンディングワイヤ４…、第１の接着層５、第２の接着層６、絶縁性保護膜２２・３２、基板１１、半田ボール１２…（図１参照）、および封止樹脂としてのモールド樹脂１３（図１参照）を備え、基板１１上に、第１の接着層５を介して第１の半導体チップ１が積層され、上記第１の半導体チップ１上、つまり、上記第１の半導体チップ１における基板１１との対向面とは反対側の面である能動素子形成面（主面）側に、上記第１の半導体チップ１の主面上に設けられた上記絶縁性保護膜２２並びに第２の接着層６を介して第２の半導体チップ２が積層されている構成を有している。   As shown in FIGS. 12 and 13, the semiconductor device 20 according to the present embodiment also has a first semiconductor chip 1, a second semiconductor chip 2, a first bonding wire 3. , Second bonding wires 4, first adhesive layer 5, second adhesive layer 6, insulating protective films 22 and 32, substrate 11, solder balls 12 (see FIG. 1), and sealing resin A mold resin 13 (see FIG. 1) is provided, and the first semiconductor chip 1 is laminated on the substrate 11 via the first adhesive layer 5, and the first semiconductor chip 1, that is, the first The insulating protective film 22 provided on the main surface of the first semiconductor chip 1 on the active element forming surface (main surface) side that is the surface opposite to the surface facing the substrate 11 in the semiconductor chip 1. And a second semiconductor chip via the second adhesive layer 6 There has a structure that is laminated.

すなわち、本実施の形態にかかる上記半導体装置２０もまた、前記実施の形態１同様、半導体チップ積層体１０が、上記電極端子２１…が設けられた、上記第１の半導体チップ１の能動素子形成面上に、上記絶縁性保護膜２２および第２の接着層６を介して、上記第１の半導体チップ１との対向面とは反対側の面（能動素子形成面）に上記電極端子３１…が設けられた第２の半導体チップ２が積層され、該第２の半導体チップ２における上記能動素子形成面上に、上記絶縁性保護膜３２が設けられた構成を有し、該半導体チップ積層体１０が、上記第１の接着層５を介して上記基板１１上に積層（搭載）されている構成を有している。   That is, also in the semiconductor device 20 according to the present embodiment, as in the first embodiment, the semiconductor chip stack 10 is formed with an active element of the first semiconductor chip 1 provided with the electrode terminals 21. On the surface, through the insulating protective film 22 and the second adhesive layer 6, the electrode terminals 31 are formed on the surface (active element forming surface) opposite to the surface facing the first semiconductor chip 1. The semiconductor chip laminate has a configuration in which the second semiconductor chip 2 provided with the insulating protective film 32 is provided on the active element formation surface of the second semiconductor chip 2. 10 is laminated (mounted) on the substrate 11 via the first adhesive layer 5.

但し、本実施の形態では、図１２および図１３に示すように、第１の半導体チップ１と第２の半導体チップとに、同じチップサイズを有する半導体チップを使用していることから、上記第１の半導体チップ１に接続された第１のボンディングワイヤ３は、上記第２の半導体チップ２と部分的に重畳している。つまり、上記第２の半導体チップ２は、上記第１の半導体チップ１に設けられた電極端子２１上の第１のボンディングワイヤ３の接続部（ワイヤボンド接続部）が、第２の接着層６により覆われるように接着されている。   However, in the present embodiment, as shown in FIGS. 12 and 13, since the semiconductor chip having the same chip size is used for the first semiconductor chip 1 and the second semiconductor chip, the first semiconductor chip 1 and the second semiconductor chip are used. The first bonding wire 3 connected to one semiconductor chip 1 partially overlaps the second semiconductor chip 2. That is, in the second semiconductor chip 2, the connection portion (wire bond connection portion) of the first bonding wire 3 on the electrode terminal 21 provided in the first semiconductor chip 1 is the second adhesive layer 6. It is adhered so as to be covered with.

このため、各半導体チップ間に設けられた接着層は、半導体チップ同士を接着する以外に、例えば図１２および図１３に示すように、チップサイズが等しい半導体チップを複数個積層した場合に、下層の半導体チップの電極端子に接続されたボンディングワイヤの封止・保護にも使用される。   For this reason, the adhesive layer provided between the semiconductor chips is a lower layer when a plurality of semiconductor chips having the same chip size are stacked as shown in FIGS. It is also used for sealing and protecting bonding wires connected to electrode terminals of semiconductor chips.

よって、上記第２の接着層６としては、絶縁性を有する接着材料を使用することが望ましい。これにより、複数個の半導体チップを積層してなる半導体装置の絶縁性を確保することができ、例えば半導体チップ相互間の距離を小さくすることにより半導体装置を薄型化した場合においても、半導体チップとボンディングワイヤとの接触を防ぐことができる。   Therefore, it is desirable to use an insulating adhesive material as the second adhesive layer 6. Thereby, the insulation of the semiconductor device formed by stacking a plurality of semiconductor chips can be ensured. For example, even when the semiconductor device is thinned by reducing the distance between the semiconductor chips, Contact with the bonding wire can be prevented.

また、上記の理由から、上記各半導体チップ間に設けられた接着層の厚さとしては、下層の半導体チップに接続されたボンディングワイヤにおける上層の半導体チップとの重畳領域における上記ボンディングワイヤの下層の半導体チップからの高さ以上であることが好ましい。すなわち、例えば、図１２および図１３に示すように、第１の半導体チップ１と第２の半導体チップ２とが同じチップサイズを有する場合、上記第２の接着層６の厚さとしては、第１のボンディングワイヤ３が第２の半導体チップ２と重畳している領域（すなわち上記第２の半導体チップ２の搭載領域）における上記第１のボンディングワイヤ３の、第１の半導体チップ１からの高さ以上であることが好ましい。   For the above reasons, the thickness of the adhesive layer provided between the semiconductor chips is such that the bonding wire connected to the lower semiconductor chip has a lower layer of the bonding wire in a region overlapping with the upper semiconductor chip. It is preferable that the height is higher than the height from the semiconductor chip. That is, for example, as shown in FIGS. 12 and 13, when the first semiconductor chip 1 and the second semiconductor chip 2 have the same chip size, the thickness of the second adhesive layer 6 is as follows: The height of the first bonding wire 3 from the first semiconductor chip 1 in a region where one bonding wire 3 overlaps the second semiconductor chip 2 (that is, the mounting region of the second semiconductor chip 2). It is preferable that it is more than this.

また、上記したように半導体チップを複数個積層してなる半導体装置において、上記第１の半導体チップ１と第２の半導体チップ２との間に図１２および図１３に示すように絶縁性保護膜２２が形成されていることで、例えば、図１２および図１３に示すように、上記第１の半導体チップ１および第２の半導体チップ２として、チップサイズが等しい半導体チップを使用した場合でも、第１のボンディングワイヤ３と第２の半導体チップ２とが接触することを防ぐことができ、第２の接着層６の厚さを薄くした場合でも十分に絶縁性を確保することができる。   In the semiconductor device in which a plurality of semiconductor chips are stacked as described above, an insulating protective film is provided between the first semiconductor chip 1 and the second semiconductor chip 2 as shown in FIGS. For example, as shown in FIGS. 12 and 13, even when semiconductor chips having the same chip size are used as the first semiconductor chip 1 and the second semiconductor chip 2 as shown in FIG. The contact between the first bonding wire 3 and the second semiconductor chip 2 can be prevented, and sufficient insulation can be ensured even when the thickness of the second adhesive layer 6 is reduced.

なお、本実施の形態においても、空隙部７の形成方法は特に限定されるものではなく、前記実施の形態１同様、図１２に示すように上記第２の接着層６側に形成されていてもよく、図１３に示すように上記絶縁性保護膜２２側に形成されていてもよい。   In the present embodiment, the method for forming the gap 7 is not particularly limited, and is formed on the second adhesive layer 6 side as shown in FIG. 12 as in the first embodiment. Alternatively, it may be formed on the insulating protective film 22 side as shown in FIG.

よって、本実施の形態にかかる半導体装置２０の製造方法において、上記第１の半導体チップ１および第２の半導体チップ２における上記絶縁性保護膜２２・３２の形成、並びに、第１の接着層５および第２の接着層６の形成は、前記実施の形態１と同様にして行うことができる。   Therefore, in the manufacturing method of the semiconductor device 20 according to the present embodiment, the formation of the insulating protective films 22 and 32 in the first semiconductor chip 1 and the second semiconductor chip 2 and the first adhesive layer 5 are performed. The second adhesive layer 6 can be formed in the same manner as in the first embodiment.

但し、前記したように、上記第１の半導体チップ１上に、第２の半導体チップ２を第２の接着層６により搭載（接着）するプロセスフローは、第２の半導体チップ２のチップサイズにより異なる。   However, as described above, the process flow for mounting (adhering) the second semiconductor chip 2 on the first semiconductor chip 1 with the second adhesive layer 6 depends on the chip size of the second semiconductor chip 2. Different.

本実施の形態に示すように上記第１の半導体チップ１と第２の半導体チップ２とがほぼ同じチップサイズを有する場合、前記実施の形態１において方法（１）に示すように、第１の接着層５を用いて基板１１上に第１の半導体チップ１を搭載した後、先ず、上記第１の半導体チップ１の電極端子２１…と基板１１のワイヤボンドターミナル部１５…とを第１のボンディングワイヤ３…により電気的に接続する。その後、上記第１の半導体チップ１上、すなわち、上記第１の半導体チップ１上に設けられた絶縁性保護膜２２上に、第２の半導体チップ２を搭載（接着）し、該第２の半導体チップ２の電極端子３１…と基板１１のワイヤボンドターミナル部１５…とを第２のボンディングワイヤ４…により電気的に接続する。但し、上記絶縁性保護膜２２上に、第２の半導体チップ２を搭載（接着）するに際しては、上記第２の半導体チップ２を、上記第１の半導体チップ１における電極端子２１…上のワイヤボンド接続部を含む部分の上に接着を行う。   When the first semiconductor chip 1 and the second semiconductor chip 2 have substantially the same chip size as shown in the present embodiment, as shown in the method (1) in the first embodiment, the first After mounting the first semiconductor chip 1 on the substrate 11 using the adhesive layer 5, first, the electrode terminals 21... Of the first semiconductor chip 1 and the wire bond terminal portions 15. Electrical connection is made by bonding wires 3. Thereafter, the second semiconductor chip 2 is mounted (adhered) on the first semiconductor chip 1, that is, on the insulating protective film 22 provided on the first semiconductor chip 1. The electrode terminals 31 of the semiconductor chip 2 and the wire bond terminal portions 15 of the substrate 11 are electrically connected by the second bonding wires 4. However, when the second semiconductor chip 2 is mounted (adhered) on the insulating protective film 22, the second semiconductor chip 2 is attached to the wires on the electrode terminals 21 in the first semiconductor chip 1. Adhesion is performed on the portion including the bond connection.

本実施の形態においても、前記実施の形態１同様、上記第１の半導体チップ１の表面上
、具体的には、上記第１の半導体チップ１上に設けられた絶縁性保護膜２２および上記第２の半導体チップ２の裏面に設けられた第２の接着層６の少なくとも一方に、前記したパターニング処理が予め施されていることで、上面に絶縁性保護膜２２が設けられた半導体チップ１上に、第２の接着層６を裏面に有する第２の半導体チップ２を搭載することにより、上記パターニング処理により上記第１の半導体チップ１表面上の上記絶縁性保護膜２２および／または第２の接着層６が除去されている部分、つまり、上記パターニング処理による陥没部に空隙部７を形成することができる。 Also in the present embodiment, as in the first embodiment, the insulating protective film 22 provided on the surface of the first semiconductor chip 1, specifically, the first semiconductor chip 1 and the first semiconductor chip 1. On the semiconductor chip 1 in which the insulating protective film 22 is provided on the upper surface by performing the above-described patterning process on at least one of the second adhesive layers 6 provided on the back surface of the semiconductor chip 2. In addition, by mounting the second semiconductor chip 2 having the second adhesive layer 6 on the back surface, the insulating protective film 22 and / or the second second layer on the surface of the first semiconductor chip 1 by the patterning process. The gap 7 can be formed in the portion where the adhesive layer 6 is removed, that is, in the depressed portion due to the patterning process.

なお、上記第２の接着層６により、上記第１の半導体チップ１と第２の半導体チップ２とを接着する際には、上記第２の接着層６を構成する接着材料が軟化・溶融する温度にしておくことが好ましい。これにより、上記第１の半導体チップ１と第２の半導体チップ２とを接着する際に、第２の半導体チップ２の裏面に形成された第２の接着層６が軟化するため、第１のボンディングワイヤ３を損なうことなく両者を接着することが可能となる。但し、本実施の形態においても、前記実施の形態１同様、上記第２の接着層６の軟化・溶融条件は、上記第１の半導体チップ１と第２の半導体チップ２との間に空隙部７を形成することができるように制御されていることが望ましい。   Note that when the first semiconductor chip 1 and the second semiconductor chip 2 are bonded by the second adhesive layer 6, the adhesive material constituting the second adhesive layer 6 is softened and melted. It is preferable to keep the temperature. Thereby, when the first semiconductor chip 1 and the second semiconductor chip 2 are bonded, the second adhesive layer 6 formed on the back surface of the second semiconductor chip 2 is softened. Both can be bonded without damaging the bonding wire 3. However, also in the present embodiment, as in the first embodiment, the softening / melting condition of the second adhesive layer 6 is the gap between the first semiconductor chip 1 and the second semiconductor chip 2. It is desirable to be controlled so that 7 can be formed.

その後、本実施の形態においても、前記実施の形態１同様、上記第１の半導体チップ１、第２の半導体チップ２、第１のボンディングワイヤ３…、および第２のボンディングワイヤ４…全体を覆うように例えばモールド樹脂１３によりモールド成形もしくはポッティング等、常用の方法によりモールド樹脂封止を行うことにより、パッケージが形成される。一方、基板１１の裏面、すなわち半導体チップ搭載面とは反対側の面には、該裏面に形成されたランド部１６上に、外部入出力端子として、例えば前記半田ボール１２がリフロー処理により形成される。これにより、本実施の形態にかかる半導体装置２０を得ることができる。   Thereafter, also in the present embodiment, as in the first embodiment, the first semiconductor chip 1, the second semiconductor chip 2, the first bonding wires 3 and the second bonding wires 4 are entirely covered. Thus, for example, the package is formed by performing mold resin sealing by a conventional method such as molding or potting with the mold resin 13. On the other hand, on the back surface of the substrate 11, that is, the surface opposite to the semiconductor chip mounting surface, for example, the solder balls 12 are formed on the land portion 16 formed on the back surface as external input / output terminals by reflow processing. The Thereby, the semiconductor device 20 according to the present embodiment can be obtained.

以上のように、本実施の形態にかかる半導体装置もまた、前記実施の形態１同様、基板上に、能動素子形成面上に電極端子および絶縁性保護膜が設けられた複数個の半導体チップが各々接着層を介して積層されており、かつ、上記各半導体チップに設けられた電極端子が上記基板と各々ボンディングワイヤにより電気的に接続されている半導体装置であって、当該半導体装置、具体的には当該半導体装置における上記複数個の半導体チップからなる半導体チップ積層体が、互いに積層された上記半導体チップ間に空隙部を有するように設けられている構成、より具体的には、互いに積層された半導体チップ間に設けられた絶縁性保護膜および接着層の少なくとも一方における他方との接触表面に陥没部が設けられることで、上記絶縁性保護膜と接着層との間に空隙部を有するように設けられている構成を有している。   As described above, the semiconductor device according to the present embodiment also includes a plurality of semiconductor chips in which the electrode terminals and the insulating protective film are provided on the active element formation surface on the substrate, as in the first embodiment. Each of the semiconductor devices is laminated via an adhesive layer, and the electrode terminals provided on each of the semiconductor chips are electrically connected to the substrate by bonding wires. In the semiconductor device, the semiconductor chip stacked body composed of the plurality of semiconductor chips is provided so as to have a gap between the stacked semiconductor chips, more specifically, the stacked semiconductor chips. Insulating protective film provided between the semiconductor chips and at least one of the adhesive layers is provided with a depression on the contact surface with the other, whereby the insulating protective film It has a configuration which is provided so as to have a gap portion between the adhesive layer.

よって、本実施の形態においても、前記実施の形態１同様、より信頼性に優れた積層構造を有する半導体装置を提供することができる。   Therefore, also in the present embodiment, as in the first embodiment, a semiconductor device having a stacked structure with higher reliability can be provided.

〔実施の形態３〕
本発明にかかるさらに他の実施形態について、図１４および図１５に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記実施の形態１および２に記載の構成要素と同じ機能を有する構成要素については、同じ符号を付記し、その説明を省略するものとする。 [Embodiment 3]
Still another embodiment according to the present invention will be described below with reference to FIGS. For convenience of explanation, components having the same functions as those described in the first and second embodiments are denoted by the same reference numerals and description thereof is omitted.

図１４および図１５は、本実施の形態にかかる各半導体装置２０における半導体素子搭載部の概略構成を示す断面図である。すなわち、本実施の形態にかかる半導体装置２０は、前記実施の形態１で図１に示す半導体装置２０において、図２に示す半導体素子搭載部の構成、例えば図２に示す半導体チップ積層体１０の構成に代えて、図１４または図１５
に示す半導体素子搭載部の構成、例えば図１４または図１５に示す半導体チップ積層体１０の構成を有していてもよい。 14 and 15 are cross-sectional views showing a schematic configuration of a semiconductor element mounting portion in each semiconductor device 20 according to the present embodiment. That is, the semiconductor device 20 according to the present embodiment is the same as the semiconductor device 20 shown in FIG. 1 in the first embodiment in the configuration of the semiconductor element mounting portion shown in FIG. 2, for example, the semiconductor chip stacked body 10 shown in FIG. Instead of the configuration, FIG. 14 or FIG.
The semiconductor element mounting portion shown in FIG. 14, for example, the semiconductor chip stack 10 shown in FIG.

なお、本実施の形態でも、前記実施の形態２同様、第１の半導体チップ１と第２の半導体チップ２とに、同じチップサイズを有する半導体チップ、例えば同じ種類の半導体チップを使用する場合を例に挙げて説明するものとするが、本発明はこれに限定されるものではなく、上記第１の半導体チップ１および第２の半導体チップ２としては、前記実施の形態１に記載したように、任意の半導体チップを使用することができる。   In the present embodiment, as in the second embodiment, a semiconductor chip having the same chip size, for example, the same type of semiconductor chip, is used for the first semiconductor chip 1 and the second semiconductor chip 2. The description is given by way of example, but the present invention is not limited to this, and the first semiconductor chip 1 and the second semiconductor chip 2 are as described in the first embodiment. Any semiconductor chip can be used.

また、前記実施の形態１および２では、第１の半導体チップ１と第２の半導体チップ２との間に、接着層として前記第２の接着層６が設けられている場合を例に挙げて説明したが、本実施の形態では、上記第１の半導体チップ１と第２の半導体チップ２との間に、空隙部７を形成する陥没部が設けられている接着層と、該陥没部が設けられていない接着層とからなる、二層構造を有する接着層が設けられている場合を例に挙げて説明するものとする。   In the first and second embodiments, the case where the second adhesive layer 6 is provided as an adhesive layer between the first semiconductor chip 1 and the second semiconductor chip 2 is taken as an example. As described above, in the present embodiment, the adhesive layer in which the depressed portion for forming the gap portion 7 is provided between the first semiconductor chip 1 and the second semiconductor chip 2, and the depressed portion is A case where an adhesive layer having a two-layer structure including an adhesive layer not provided is provided will be described as an example.

本実施の形態にかかる半導体装置２０は、前記実施の形態２にかかる半導体装置２０において、第２の接着層６に代えて、図１４および図１５に示すように、上記接着層６１および接着層６２からなる、二層構造を有する接着層が設けられている以外は、前記実施の形態２にかかる半導体装置２０と同様の構成を有している。   The semiconductor device 20 according to the present embodiment is different from the semiconductor device 20 according to the second embodiment in that the adhesive layer 61 and the adhesive layer are replaced with the second adhesive layer 6 as shown in FIGS. 14 and 15. The semiconductor device 20 has the same configuration as that of the semiconductor device 20 according to the second embodiment except that an adhesive layer 62 having a two-layer structure is provided.

すなわち、本実施の形態にかかる半導体装置２０もまた、前記実施の形態１および２同様、互いに積層された下層の半導体チップと上層の半導体チップとの間にある、絶縁性保護膜と接着層との間、つまり、上記第１の半導体チップ１と第２の半導体チップ２との間の絶縁性保護膜２２と、上記二層構造を有する接着層（接着層６１および接着層６２）のうち上記絶縁性保護膜２２に接触する接着層６１との間に、空隙部７が設けられている構成を有している。   That is, the semiconductor device 20 according to the present embodiment also has an insulating protective film and an adhesive layer between the lower semiconductor chip and the upper semiconductor chip that are stacked on each other, as in the first and second embodiments. Of the insulating protective film 22 between the first semiconductor chip 1 and the second semiconductor chip 2 and the adhesive layer (adhesive layer 61 and adhesive layer 62) having the two-layer structure. The gap 7 is provided between the adhesive protective layer 22 and the adhesive layer 61 in contact with the insulating protective film 22.

本実施の形態においても、上記空隙部７の形成方法は特に限定されるものではなく、前記実施の形態１および２同様、図１４に示すように上記第１の半導体チップ１と第２の半導体チップ２との間にある接着層側、つまり、上記二層構造を有する接着層のうち上記絶縁性保護膜２２に接触する接着層６１側に形成されていてもよく、図１５に示すように上記絶縁性保護膜２２側に形成されていてもよい。   Also in the present embodiment, the formation method of the gap 7 is not particularly limited, and as in the first and second embodiments, the first semiconductor chip 1 and the second semiconductor as shown in FIG. It may be formed on the adhesive layer side between the chip 2, that is, on the adhesive layer 61 side in contact with the insulating protective film 22 in the adhesive layer having the two-layer structure, as shown in FIG. It may be formed on the insulating protective film 22 side.

本実施の形態においても、前記実施の形態１および２同様、第１の半導体チップ１の表面上、具体的には、上記第１の半導体チップ１上に設けられた絶縁性保護膜２２と、上記第２の半導体チップ２の裏面に設けられ、上記絶縁性保護膜２２と接触する接着層（つまり、本実施の形態においては接着層６１）との少なくとも一方に、前記実施の形態１に記載したパターニング処理と同様のパターニング処理が予め施されていることで、上記パターニング処理により上記第１の半導体チップ１表面上の上記絶縁性保護膜２２および／または接着層６１が除去されている部分、つまり、上記パターニング処理による陥没部に空隙部７を形成することができる。   Also in the present embodiment, as in the first and second embodiments, the insulating protective film 22 provided on the surface of the first semiconductor chip 1, specifically, the first semiconductor chip 1, As described in the first embodiment, at least one of the adhesive layer (that is, the adhesive layer 61 in the present embodiment) provided on the back surface of the second semiconductor chip 2 and in contact with the insulating protective film 22. Since the patterning process similar to the patterning process is performed in advance, the insulating protective film 22 and / or the adhesive layer 61 on the surface of the first semiconductor chip 1 is removed by the patterning process, That is, the gap portion 7 can be formed in the depressed portion by the patterning process.

なお、上記接着層６１に上記陥没部を形成する方法、言い換えれば、上記第２の半導体チップ２の裏面に、上記パターニング処理による陥没部が形成された接着層６１を形成する方法としては、特に限定されるものではないが、例えば、前記実施の形態１において上記第２の半導体チップ２裏面に、上記パターニング処理による陥没部が形成された第２の接着層６を形成する方法と同様の方法を用いることができる。   In addition, as a method of forming the depressed portion in the adhesive layer 61, in other words, as a method of forming the adhesive layer 61 in which the depressed portion by the patterning process is formed on the back surface of the second semiconductor chip 2, Although not limited thereto, for example, a method similar to the method of forming the second adhesive layer 6 in which the depressed portion by the patterning process is formed on the back surface of the second semiconductor chip 2 in the first embodiment. Can be used.

この場合、半導体ウェハ５１裏面に上記接着層６１および接着層６２を形成する方法と
しては、シート状の接着材料４１として、接着層６１と接着層６２とからなる２層構造のシート状の接着材料を、前記実施の形態１における図１０および図１１に示すように半導体ウェハ５１の裏面に貼付用ローラ５２を用いて貼り付ける方法が挙げられる。この場合、上記二層構造のシート状の接着材料は、上記陥没部が表面側に位置するように、陥没部が設けられたシート状の接着材料を外側にして上記半導体ウェハ５１裏面に貼り付けられる。言い換えれば、陥没部が設けられていない接着層６２が上記半導体ウェハ５１の裏面に接するようにして貼り付けられる。 In this case, as a method of forming the adhesive layer 61 and the adhesive layer 62 on the back surface of the semiconductor wafer 51, a sheet-like adhesive material having a two-layer structure including the adhesive layer 61 and the adhesive layer 62 is used as the sheet-like adhesive material 41. As shown in FIGS. 10 and 11 in the first embodiment, there may be mentioned a method of sticking to the back surface of the semiconductor wafer 51 using a sticking roller 52. In this case, the sheet-like adhesive material having the two-layer structure is attached to the back surface of the semiconductor wafer 51 with the sheet-like adhesive material provided with the depressions on the outside so that the depressions are located on the front side. It is done. In other words, the adhesive layer 62 not provided with the depressed portion is attached so as to be in contact with the back surface of the semiconductor wafer 51.

なお、本実施の形態では、半導体ウェハ５１裏面に上記接着層６１および接着層６２を形成する方法として接着層６１と接着層６２とからなる２層構造のシート状の接着材料を用いる場合を例に挙げて説明したが、本発明はこれに限定されるものではなく、勿論、前記実施の形態１と同様にして、シート状の接着層６２、シート状の接着層６１の各々を上記半導体ウェハ５１の裏面に貼り付けてもよい。すなわち、シート状の接着層６２を半導体ウェハ５１の裏面に貼り付けた後に、さらにその上からシート状の接着層６１を貼り付けることにより上記半導体ウェハ５１の裏面に接着層６１および接着層６２を形成してもよい。   In the present embodiment, as an example of a method for forming the adhesive layer 61 and the adhesive layer 62 on the back surface of the semiconductor wafer 51, a sheet-like adhesive material having a two-layer structure including the adhesive layer 61 and the adhesive layer 62 is used. However, the present invention is not limited to this, and, of course, as in the first embodiment, each of the sheet-like adhesive layer 62 and the sheet-like adhesive layer 61 is formed on the semiconductor wafer. You may affix on the back surface of 51. That is, after the sheet-like adhesive layer 62 is attached to the back surface of the semiconductor wafer 51, the adhesive layer 61 and the adhesive layer 62 are attached to the back surface of the semiconductor wafer 51 by further attaching the sheet-like adhesive layer 61 from above. It may be formed.

このようにして上記接着層６１および接着層６２が裏面に形成され、絶縁性保護膜２２が表面（主面）に形成された半導体ウェハ５１は、前記実施の形態１および２と同様に個別の半導体チップに分断された後、前記実施の形態２と同様にしてパッケージングされる。これにより、本実施の形態にかかる半導体装置２０を得ることができる。   The semiconductor wafer 51 in which the adhesive layer 61 and the adhesive layer 62 are formed on the back surface and the insulating protective film 22 is formed on the front surface (main surface) in this way is the same as in the first and second embodiments. After being divided into semiconductor chips, they are packaged in the same manner as in the second embodiment. Thereby, the semiconductor device 20 according to the present embodiment can be obtained.

なお、本実施の形態では、上記接着層を二層構造とした場合を例に挙げて説明したが、本発明はこれに限定されるものではなく、三層以上の接着層からなる積層構造としてもよい。   In the present embodiment, the case where the adhesive layer has a two-layer structure has been described as an example. However, the present invention is not limited to this, and a laminated structure including three or more adhesive layers is used. Also good.

以上のように、本実施の形態にかかる半導体装置もまた、前記実施の形態１および２同様、基板上に、能動素子形成面上に電極端子および絶縁性保護膜が設けられた複数個の半導体チップが各々接着層を介して積層されており、かつ、上記各半導体チップに設けられた電極端子が上記基板と各々ボンディングワイヤにより電気的に接続されている半導体装置であって、当該半導体装置、具体的には当該半導体装置における上記複数個の半導体チップからなる半導体チップ積層体が、互いに積層された上記半導体チップ間に空隙部を有するように設けられている構成を有している。   As described above, the semiconductor device according to the present embodiment also includes a plurality of semiconductors in which the electrode terminal and the insulating protective film are provided on the active element formation surface on the substrate, as in the first and second embodiments. A semiconductor device in which the chips are stacked via an adhesive layer, and the electrode terminals provided on the semiconductor chips are electrically connected to the substrate by bonding wires, the semiconductor device, Specifically, the semiconductor device stack structure including the plurality of semiconductor chips in the semiconductor device has a configuration in which a gap is provided between the stacked semiconductor chips.

より具体的には、本実施の形態にかかる半導体装置は、当該半導体装置、具体的には当該半導体装置における上記複数個の半導体チップからなる半導体チップ積層体が、互いに積層された上記半導体チップ間に設けられた上記接着層が、少なくとも二層構造を有し、上記絶縁性保護膜と、少なくとも二層構造を有する上記接着層における上記絶縁性保護膜と接触する接着層との、少なくとも一方における他方との接触表面に、上記空隙部を形成する陥没部が設けられている構成を有している。   More specifically, the semiconductor device according to the present embodiment includes the semiconductor device, specifically, a semiconductor chip stack including the plurality of semiconductor chips in the semiconductor device. The adhesive layer provided on the at least one of the insulating protective film and the adhesive layer in contact with the insulating protective film in the adhesive layer having at least a two-layer structure. It has the structure by which the depression part which forms the said space | gap part was provided in the contact surface with the other.

よって、本実施の形態においても、上記半導体装置内部で発生する応力を、上記半導体チップ間に設けられた上記空隙部に応力集中させ、残留応力や熱応力等の影響による、半導体チップの能動素子形成面内への応力集中を低減することができるので、より信頼性に優れた積層構造を有する半導体装置を提供することができる。また、本実施の形態においても、半導体チップの能動素子形成面内への応力集中を低減させるために上記半導体チップ間の接着層に密着力（接着力）が低い接着材料を使用する必要がなく、リフロー耐熱性を低下させることなく上記半導体能動素子形成面における上記絶縁材料の脆性破壊を防止することができる。   Therefore, also in the present embodiment, the stress generated in the semiconductor device is concentrated in the gap portion provided between the semiconductor chips, and the active element of the semiconductor chip due to the influence of residual stress, thermal stress, etc. Since stress concentration in the formation surface can be reduced, a semiconductor device having a stacked structure with higher reliability can be provided. Also in the present embodiment, it is not necessary to use an adhesive material having a low adhesion (adhesive force) for the adhesive layer between the semiconductor chips in order to reduce stress concentration in the active element formation surface of the semiconductor chip. Further, brittle fracture of the insulating material on the surface where the semiconductor active element is formed can be prevented without reducing reflow heat resistance.

そして、本実施の形態においても、少なくとも二層構造を有する上記接着層における上記絶縁性保護膜と接触する接着層が、前記実施の形態１と同様に、応力負荷により脆性破壊もしくは塑性変形する材料からなることで、半導体装置内部で発生する応力を、半導体チップ間に設けられた空隙部に応力集中させ、上記空隙部における上記接着層の界面近傍で上記接着層を脆性破壊もしくは塑性変形させることによって応力を解消することができるので、下層の半導体チップの能動素子（半導体能動素子）形成面内での内部応力の発生並びに該内部応力による半導体能動素子への影響を大幅に軽減することができる。   Also in the present embodiment, the adhesive layer in contact with the insulating protective film in the adhesive layer having at least a two-layer structure is a material that is brittle fracture or plastically deformed by stress load as in the first embodiment. The stress generated inside the semiconductor device is concentrated in the gap portion provided between the semiconductor chips, and the adhesive layer is brittlely fractured or plastically deformed near the interface of the adhesive layer in the gap portion. Since the stress can be eliminated by this, the generation of internal stress in the active element (semiconductor active element) formation surface of the lower semiconductor chip and the influence of the internal stress on the semiconductor active element can be greatly reduced. .

また、本実施の形態にかかる半導体装置の製造方法は、前記実施の形態１および２同様、能動素子形成面上に電極端子および絶縁性保護膜が設けられた複数個の半導体チップ（Ｓ）が各々接着層を介して積層されており、かつ、上記各半導体チップ（Ｓ）に設けられた電極端子が上記基板と各々ボンディングワイヤにより電気的に接続された半導体装置の製造方法、特に、基板上に、能動素子形成面上に電極端子および絶縁性保護膜が設けられた複数個の半導体チップ（Ｓ）が各々接着層を介して積層されており、かつ、上記各半導体チップ（Ｓ）に設けられた電極端子が上記基板と各々ボンディングワイヤにより電気的に接続された半導体装置の製造方法であって、上記絶縁性保護膜および接着層のうち少なくとも絶縁性保護膜を備え、かつ、上記絶縁性保護膜および接着層の少なくとも一方に空隙部が設けられた半導体チップ（Ｓ１）を含む、複数個の上記半導体チップ（Ｓ）を作製する半導体チップ（Ｓ）作製工程と、上記空隙部が互いに積層される上記半導体チップ（Ｓ）間に位置するように複数個の上記半導体チップ（Ｓ）を上記接着層で接着して積層する半導体チップ（Ｓ）積層工程とを備えている構成を有している。 In addition, as in the first and second embodiments, the semiconductor device manufacturing method according to the present embodiment includes a plurality of semiconductor chips (S) each having an electrode terminal and an insulating protective film provided on the active element formation surface. A method of manufacturing a semiconductor device, in which the electrode terminals provided on each of the semiconductor chips (S) are electrically connected to the substrate by bonding wires, respectively, which are laminated via an adhesive layer, particularly on the substrate In addition, a plurality of semiconductor chips (S) each having an electrode terminal and an insulating protective film provided on the active element formation surface are stacked via an adhesive layer, and provided on each of the semiconductor chips (S). A method of manufacturing a semiconductor device in which each electrode terminal is electrically connected to the substrate by a bonding wire, and includes at least an insulating protective film of the insulating protective film and the adhesive layer. The semiconductor chip of the void portion is provided in at least one of the insulating protective film and the adhesive layer containing (S 1), a semiconductor chip (S) Preparation step of preparing a plurality of said semiconductor chips (S), the A semiconductor chip (S) stacking step in which a plurality of the semiconductor chips (S) are bonded with the adhesive layer so as to be positioned between the semiconductor chips (S) stacked with each other. It has a configuration.

そのなかでも、特に、図１４に示す半導体装置２０の製造方法は、上記半導体チップ（Ｓ）作製工程は、上記絶縁性保護膜および接着層の少なくとも一方に空隙部が設けられた上記半導体チップ（Ｓ１）を作製する半導体チップ（Ｓ１）作製工程を含み、上記半導体チップ（Ｓ１）作製工程は、上記半導体チップ（Ｓ）に分割される前の半導体ウェハに、上記半導体チップ（Ｓ）の能動素子形成面を、上記電極端子が露出するように上記絶縁性保護膜をパターン形成する絶縁性保護膜形成工程と、上記半導体ウェハにおける上記能動素子形成面とは反対側の面に上記接着層を形成する接着層形成工程と、上記絶縁性保護膜および接着層が形成された半導体ウェハを個別の半導体チップ（Ｓ）に分割する分割工程とを含み、上記接着層形成工程は、上記空隙部を形成する陥没部が設けられたシート状の接着材料を含む少なくとも二枚のシート状の接着材料を、上記陥没部が表面側に位置するように上記半導体ウェハに貼り付ける工程を含んでいる構成を有している。 Among these, in particular, in the method of manufacturing the semiconductor device 20 shown in FIG. 14, the semiconductor chip (S) manufacturing process includes the semiconductor chip in which a gap is provided in at least one of the insulating protective film and the adhesive layer ( S 1) comprises a semiconductor chip (S 1) Preparation step of preparing a, the semiconductor chip (S 1) preparation step, the semiconductor wafer before being divided into the semiconductor chips (S), the semiconductor chip (S) An insulating protective film forming step of patterning the insulating protective film so that the electrode terminals are exposed, and the bonding to the surface of the semiconductor wafer opposite to the active element forming surface. Forming an adhesive layer and a dividing step of dividing the semiconductor wafer on which the insulating protective film and the adhesive layer are formed into individual semiconductor chips (S), and forming the adhesive layer As a matter of course, at least two sheet-like adhesive materials including a sheet-like adhesive material provided with depressions that form the voids are affixed to the semiconductor wafer so that the depressions are located on the surface side. It has the structure containing the process.

より具体的には、図１４に示す半導体装置２０の製造方法は、基板上に、能動素子形成面上に電極端子および絶縁性保護膜が設けられた複数個の半導体チップ（Ｓ）が各々接着層を介して積層されており、かつ、上記各半導体チップ（Ｓ）に設けられた電極端子が上記基板と各々ボンディングワイヤにより電気的に接続されている半導体装置の製造方法であって、上記半導体チップ（Ｓ）に分割される前の半導体ウェハに、上記半導体チップ（Ｓ）の能動素子形成面を、上記電極端子が露出するように上記絶縁性保護膜をパターン形成する絶縁性保護膜形成工程と、上記半導体ウェハにおける上記能動素子形成面とは反対側の面に上記接着層を形成する接着層形成工程と、上記絶縁性保護膜および接着層が形成された半導体ウェハを個別の半導体チップ（Ｓ）に分割する分割工程と、上記基板上に、上記各半導体チップ（Ｓ）が各々上記接着層を介して積層されると共に上記各半導体チップ（Ｓ）に設けられた電極端子が上記基板と各々ボンディングワイヤにより電気的に接続されるように、上記絶縁性保護膜および接着層が形成された複数個の半導体チップ（Ｓ）を積層する積層工程とを備え、上記接着層形成工程は、陥没部が設けられたシート状の接着材料と、陥没部が設けられていないシート状の接着材料とを、上記陥没部が表面側に位置するように上記半導体ウェハに貼り付ける工程を含んでいる構成を有している。   More specifically, in the method of manufacturing the semiconductor device 20 shown in FIG. 14, a plurality of semiconductor chips (S) each having an electrode terminal and an insulating protective film provided on the active element formation surface are bonded to each other on the substrate. A method of manufacturing a semiconductor device, wherein electrode terminals provided on each of the semiconductor chips (S) are electrically connected to the substrate by bonding wires, wherein the semiconductor devices are stacked via layers. Insulating protective film forming step of patterning the insulating protective film on the active surface of the semiconductor chip (S) so that the electrode terminals are exposed on the semiconductor wafer before being divided into chips (S) An adhesive layer forming step of forming the adhesive layer on a surface of the semiconductor wafer opposite to the active element forming surface; and a semiconductor wafer on which the insulating protective film and the adhesive layer are formed are individually separated. A dividing step of dividing the body chip (S), and each of the semiconductor chips (S) is laminated on the substrate via the adhesive layer, and electrode terminals provided on the semiconductor chips (S) are provided. A laminating step of laminating a plurality of semiconductor chips (S) on which the insulating protective film and the adhesive layer are formed so as to be electrically connected to the substrate by bonding wires, respectively, and the adhesive layer forming step Includes a step of adhering a sheet-like adhesive material provided with a depression and a sheet-like adhesive material not provided with a depression to the semiconductor wafer so that the depression is located on the surface side. It has the composition which is.

また、図１５に示す半導体装置２０の製造方法は、上記半導体チップ（Ｓ）作製工程が、上記絶縁性保護膜および接着層の少なくとも一方に空隙部が設けられた上記半導体チップ（Ｓ１）を作製する半導体チップ（Ｓ１）作製工程を含み、上記半導体チップ（Ｓ１）作製工程が、上記半導体チップ（Ｓ）に分割される前の半導体ウェハに、上記半導体チップ（Ｓ）の能動素子形成面を、上記電極端子が露出するように上記絶縁性保護膜をパターン形成する絶縁性保護膜形成工程と、上記半導体ウェハにおける上記能動素子形成面とは反対側の面に上記接着層を形成する接着層形成工程と、上記絶縁性保護膜および接着層が形成された半導体ウェハを個別の半導体チップ（Ｓ）に分割する分割工程とを含み、上記接着層形成工程は、上記空隙部を形成する陥没部が設けられたシート状の接着材料を、上記陥没部が表面側に位置するように上記半導体ウェハに貼り付ける工程を含んでいる構成、より具体的には、前記実施の形態１および２同様、上記半導体チップ（Ｓ）に分割される前の半導体ウェハに、上記半導体チップ（Ｓ）の能動素子形成面を、上記電極端子が露出するように上記絶縁性保護膜をパターン形成する絶縁性保護膜形成工程と、上記半導体ウェハにおける上記能動素子形成面とは反対側の面に上記接着層を形成する接着層形成工程と、上記絶縁性保護膜および接着層が形成された半導体ウェハを個別の半導体チップ（Ｓ）に分割する分割工程と、上記基板上に、上記各半導体チップ（Ｓ）が各々上記接着層を介して積層されると共に上記各半導体チップ（Ｓ）に設けられた電極端子が上記基板と各々ボンディングワイヤにより電気的に接続されるように、上記絶縁性保護膜および接着層が形成された複数個の半導体チップ（Ｓ）を積層する積層工程とを備え、上記絶縁性保護膜形成工程では、上記絶縁性保護膜における上記接着層との接触表面に陥没部を有するように上記絶縁性保護膜をパターン形成する構成を有し、上記接着層として、二層構造を有する接着層を使用してもよく、上記各製造方法を互いに組み合わせて使用してもよい。 Further, in the method of manufacturing the semiconductor device 20 shown in FIG. 15, the semiconductor chip (S) manufacturing process includes the step of forming the semiconductor chip (S 1 ) in which a gap is provided in at least one of the insulating protective film and the adhesive layer. It includes a semiconductor chip (S 1) Preparation step of preparing said semiconductor chip (S 1) manufacturing steps, the semiconductor wafer before being divided into the semiconductor chips (S), active elements formed in the semiconductor chip (S) An insulating protective film forming step of patterning the insulating protective film so that the electrode terminals are exposed; and forming the adhesive layer on the surface of the semiconductor wafer opposite to the active element forming surface An adhesive layer forming step and a dividing step of dividing the semiconductor wafer on which the insulating protective film and the adhesive layer are formed into individual semiconductor chips (S). A configuration including a step of affixing the sheet-like adhesive material provided with the depressed portion forming the portion to the semiconductor wafer so that the depressed portion is located on the surface side, more specifically, As in Forms 1 and 2, the insulating protective film is patterned on the semiconductor wafer before being divided into the semiconductor chips (S) so that the active element formation surface of the semiconductor chips (S) is exposed. Forming an insulating protective film, forming an adhesive layer on the surface of the semiconductor wafer opposite to the active element forming surface, and forming the insulating protective film and the adhesive layer; A dividing step of dividing the semiconductor wafer into individual semiconductor chips (S), and the semiconductor chips (S) are stacked on the substrate via the adhesive layers, and are formed on the semiconductor chips (S). A laminating step of laminating a plurality of semiconductor chips (S) on which the insulating protective film and the adhesive layer are formed so that the separated electrode terminals are electrically connected to the substrate by bonding wires, respectively. In the insulating protective film forming step, the insulating protective film has a configuration in which the insulating protective film is patterned so as to have a depression on the contact surface of the insulating protective film with the adhesive layer. An adhesive layer having a layer structure may be used, and the above production methods may be used in combination with each other.

すなわち、本実施の形態にかかる半導体装置の製造方法は、上記絶縁性保護膜形成工程で、上記絶縁性保護膜における上記接着層との接触表面に陥没部を有するように上記絶縁性保護膜をパターン形成し、上記接着層形成工程で陥没部が設けられたシート状の接着材料と、陥没部が設けられていないシート状の接着材料とを、上記陥没部が表面側に位置するように上記半導体ウェハに貼り付ける工程を含んでいる構成であってもよい。   That is, in the method for manufacturing a semiconductor device according to the present embodiment, in the insulating protective film forming step, the insulating protective film is formed so that the insulating protective film has a depressed portion on the contact surface with the adhesive layer. A sheet-shaped adhesive material that is patterned and formed with a depression in the adhesive layer forming step, and a sheet-like adhesive material that is not provided with a depression, so that the depression is positioned on the surface side. The structure including the process affixed on a semiconductor wafer may be sufficient.

より具体的には、例えば、本実施の形態では、図１４に示す半導体装置２０では、上記半導体チップ（Ｓ１）として、能動素子形成面上に絶縁性保護膜３２が設けられていると共に、裏面に、上記陥没部（空隙部７）が設けられた接着層６１を有する二層構造の接着層が設けられた第２の半導体チップ２を作製すると共に、上記半導体チップ（Ｓ１）以外の半導体チップ（Ｓ２）として、上記陥没部を持たない絶縁性保護膜２２および第１の接着層５を備えた第１の半導体チップ１を作製し、図１５に示す半導体装置２０では、上記半導体チップ（Ｓ１）として、能動素子形成面上に、上記陥没部（空隙部７）が設けられた絶縁性保護膜２２が設けられていると共に、裏面に、上記陥没部を持たない第１の接着層５を備えた第１の半導体チップ１を作製し、上記半導体チップ（Ｓ２）として、上記陥没部を持たない絶縁性保護膜３２および接着層６１・６２を備えた第２の半導体チップ２を作製した場合を例に挙げて説明したが、本発明はこれに限定されるものではなく、上記半導体チップ（Ｓ１）として、能動素子形成面上に絶縁性保護膜３２が設けられていると共に、裏面に、上記陥没部（空隙部７）が設けられた接着層６１を有する二層構造の接着層が設けられた第２の半導体チップ２と、能動素子形成面上に、上記陥没部（空隙部７）が設けられた絶縁性保護膜２２が設けられていると共に、裏面に、上記陥没部を持たない第１の接着層５を備えた第１の半導体チップ１とをそれぞれ作製し、上記第１の半導体チップ１上に上記半導体チップ２を積層することにより、上記絶縁性保護膜２２および第２の接着層６に、共に空隙部７を作製する構成としてもよい。 More specifically, for example, in the present embodiment, in the semiconductor device 20 shown in FIG. 14, an insulating protective film 32 is provided on the active element formation surface as the semiconductor chip (S 1 ). A second semiconductor chip 2 having a double-layered adhesive layer provided with an adhesive layer 61 provided with the depressed portion (gap portion 7) on the back surface is produced, and other than the semiconductor chip (S 1 ). As the semiconductor chip (S 2 ), the first semiconductor chip 1 including the insulating protective film 22 that does not have the depressed portion and the first adhesive layer 5 is manufactured, and the semiconductor device 20 illustrated in FIG. As the chip (S 1 ), the insulating protective film 22 provided with the depressed portion (gap portion 7) is provided on the active element forming surface, and the first portion does not have the depressed portion on the back surface. First semiconductor with adhesive layer 5 To prepare a chip 1, as the semiconductor chip (S 2), taking a case of manufacturing a second semiconductor chip 2 with an insulating protective film 32 and the adhesive layer 61, 62 do not have the recess in the Examples As described above, the present invention is not limited to this. As the semiconductor chip (S 1 ), the insulating protective film 32 is provided on the active element forming surface, and the depressed portion ( The depressed portion (gap part 7) is provided on the second semiconductor chip 2 provided with the adhesive layer 61 having the adhesive layer 61 provided with the gap part 7) and the active element formation surface. A first semiconductor chip 1 provided with an insulating protective film 22 and having a first adhesive layer 5 not having the depressed portion on the back surface thereof is respectively produced, and the first semiconductor chip 1 is formed on the first semiconductor chip 1. By laminating the semiconductor chip 2 on , The adhesive layer 6 of the insulating protective film 22 and the second may be both configured to produce a gap portion 7.

上記各製造方法によれば、本実施の形態にかかる前記した半導体装置を、容易に得ることができる。   According to each manufacturing method described above, the semiconductor device according to the present embodiment can be easily obtained.

〔実施の形態４〕
本発明にかかるさらに他の実施形態について、図１６および図１７に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記実施の形態１〜３に記載の構成要素と同じ機能を有する構成要素については、同じ符号を付記し、その説明を省略するものとする。 [Embodiment 4]
Still another embodiment according to the present invention will be described below with reference to FIGS. 16 and 17. For convenience of explanation, components having the same functions as those described in the first to third embodiments are denoted by the same reference numerals and description thereof is omitted.

図１６および図１７は、本実施の形態にかかる各半導体装置２０における半導体素子搭載部の概略構成を示す断面図である。すなわち、本実施の形態にかかる半導体装置２０は、前記実施の形態１で図１に示す半導体装置２０において、図２に示す半導体素子搭載部の構成、例えば図２に示す半導体チップ積層体１０の構成に代えて、図１６または図１７に示す半導体素子搭載部の構成、例えば図１６または図１７に示す半導体チップ積層体１０の構成を有していてもよい。   16 and 17 are cross-sectional views showing a schematic configuration of a semiconductor element mounting portion in each semiconductor device 20 according to the present embodiment. That is, the semiconductor device 20 according to the present embodiment is the same as that of the semiconductor device 20 shown in FIG. 1 in the first embodiment, for example, the configuration of the semiconductor element mounting portion shown in FIG. Instead of the configuration, it may have the configuration of the semiconductor element mounting portion shown in FIG. 16 or FIG. 17, for example, the configuration of the semiconductor chip stacked body 10 shown in FIG.

本実施の形態にかかる半導体装置２０は、前記実施の形態３にかかる半導体装置２０において、空隙部７の形成位置を、互いに積層された下層の半導体チップと上層の半導体チップとの間にある、絶縁性保護膜と二層構造を有する接着層との間から、上記二層構造を有する接着層の層間に変更した以外は、前記実施の形態３にかかる半導体装置２０と同様の構成を有している。   In the semiconductor device 20 according to the present embodiment, in the semiconductor device 20 according to the third embodiment, the gap 7 is formed between the lower semiconductor chip and the upper semiconductor chip that are stacked on each other. Except for changing between the insulating protective film and the adhesive layer having a two-layer structure to the interlayer of the adhesive layer having the two-layer structure, the semiconductor device 20 has the same configuration as that of the semiconductor device 20 according to the third embodiment. ing.

具体的には、本実施の形態にかかる半導体装置２０は、図１６および図１７に示すように、第１の半導体チップ１と第２の半導体チップ２との間、すなわち、上記第２の半導体チップ２裏面に設けられた、接着層６１と接着層６２との間（界面）に、空隙部７が設けられている構成を有している。   Specifically, as shown in FIGS. 16 and 17, the semiconductor device 20 according to the present embodiment is provided between the first semiconductor chip 1 and the second semiconductor chip 2, that is, the second semiconductor. A gap 7 is provided between the adhesive layer 61 and the adhesive layer 62 (interface) provided on the back surface of the chip 2.

上記空隙部７は、図１６に示すように上記第２の半導体チップ２と接触する接着層６２側、すなわち、上記接着層６２における接着層６２との接触界面に形成されていてもよく、図１７に示すように上記絶縁性保護膜２２と接触する接着層６１側、つまり、上記接着層６１における接着層６２との接触界面に形成されていてもよく、上記接着層６１および接着層６２における互いの接触界面、つまり両接着層に形成されていてもよい。   The gap 7 may be formed on the side of the adhesive layer 62 in contact with the second semiconductor chip 2 as shown in FIG. 16, that is, on the contact interface between the adhesive layer 62 and the adhesive layer 62. 17, it may be formed on the side of the adhesive layer 61 in contact with the insulating protective film 22, that is, on the contact interface with the adhesive layer 62 in the adhesive layer 61, and in the adhesive layer 61 and the adhesive layer 62. It may be formed in the mutual contact interface, that is, both adhesive layers.

本実施の形態においても、このように上記接着層６１および接着層６２の少なくとも一方に、前記実施の形態１に記載したパターニング処理と同様のパターニング処理が予め施されていることで、上記パターニング処理により上記第１の半導体チップ１表面上の上記接着層６１および／または接着層６２が除去されている部分、つまり、上記パターニング処理による陥没部に空隙部７を形成することができる。   Also in the present embodiment, the patterning process similar to the patterning process described in the first embodiment is performed in advance on at least one of the adhesive layer 61 and the adhesive layer 62 as described above. Thus, the gap 7 can be formed in the portion where the adhesive layer 61 and / or the adhesive layer 62 on the surface of the first semiconductor chip 1 are removed, that is, in the depressed portion due to the patterning process.

なお、上記接着層６１および／または接着層６２に上記陥没部を形成する方法としては、特に限定されるものではないが、例えば、前記実施の形態３に記載の方法と同様の方法を用いることができる。但し、本実施の形態では、上記接着層６１・６２の形成に使用される各シート状の接着材料は、上記陥没部が、他方のシート状の接着材料、図１６および図１７に示す半導体装置においては上記陥没部が設けられていないシート状の接着材料と対向するように半導体ウェハ５１に貼り付けられる。   The method for forming the depressed portion in the adhesive layer 61 and / or the adhesive layer 62 is not particularly limited. For example, a method similar to the method described in the third embodiment is used. Can do. However, in the present embodiment, the sheet-like adhesive material used for forming the adhesive layers 61 and 62 is such that the depressed portion is the other sheet-like adhesive material, the semiconductor device shown in FIGS. Is attached to the semiconductor wafer 51 so as to face the sheet-like adhesive material not provided with the depressed portion.

このようにして上記接着層６１および接着層６２が裏面に形成され、絶縁性保護膜２２が表面（主面）に形成された半導体ウェハ５１は、前記実施の形態１〜３と同様に個別の半導体チップに分断された後、前記実施の形態２および３と同様にしてパッケージングされる。これにより、本実施の形態にかかる半導体装置２０を得ることができる。   The semiconductor wafer 51 in which the adhesive layer 61 and the adhesive layer 62 are formed on the back surface and the insulating protective film 22 is formed on the front surface (main surface) in this way is individual as in the first to third embodiments. After being divided into semiconductor chips, they are packaged in the same manner as in the second and third embodiments. Thereby, the semiconductor device 20 according to the present embodiment can be obtained.

なお、本実施の形態では、上記接着層を二層構造とした場合を例に挙げて説明したが、
本発明はこれに限定されるものではなく、前記実施の形態３同様、三層以上の接着層からなる積層構造としてもよい。 In the present embodiment, the case where the adhesive layer has a two-layer structure has been described as an example.
The present invention is not limited to this, and may have a laminated structure including three or more adhesive layers as in the third embodiment.

以上のように、本実施の形態にかかる半導体装置もまた、前記実施の形態１〜３同様、基板上に、能動素子形成面上に電極端子および絶縁性保護膜が設けられた複数個の半導体チップが各々接着層を介して積層されており、かつ、上記各半導体チップに設けられた電極端子が上記基板と各々ボンディングワイヤにより電気的に接続されている半導体装置であって、当該半導体装置、具体的には当該半導体装置における上記複数個の半導体チップからなる半導体チップ積層体が、互いに積層された上記半導体チップ間に空隙部を有するように設けられている構成を有している。   As described above, the semiconductor device according to the present embodiment also has a plurality of semiconductors in which the electrode terminal and the insulating protective film are provided on the active element formation surface on the substrate, as in the first to third embodiments. A semiconductor device in which the chips are stacked via an adhesive layer, and the electrode terminals provided on the semiconductor chips are electrically connected to the substrate by bonding wires, the semiconductor device, Specifically, the semiconductor device stack structure including the plurality of semiconductor chips in the semiconductor device has a configuration in which a gap is provided between the stacked semiconductor chips.

より具体的には、本実施の形態にかかる半導体装置は、当該半導体装置、具体的には当該半導体装置における上記複数個の半導体チップからなる半導体チップ積層体が、互いに積層された上記半導体チップ間に設けられた上記接着層が少なくとも二層構造を有し、かつ、少なくとも二層構造を有する上記接着層の層間に空隙部を有するように、少なくとも二層構造を有する上記接着層において互いに隣接する接着層のうち少なくとも一方の接着層における他方の接着層との接触表面に、上記空隙部を形成する陥没部が設けられている構成を有している。   More specifically, the semiconductor device according to the present embodiment includes the semiconductor device, specifically, a semiconductor chip stack including the plurality of semiconductor chips in the semiconductor device. In the adhesive layer having at least the two-layer structure, the adhesive layer provided on the at least two-layer structure is adjacent to each other so that the adhesive layer has at least a two-layer structure and has a gap between the adhesive layers having at least the two-layer structure. It has the structure by which the recessed part which forms the said space | gap part is provided in the contact surface with the other adhesive layer in at least one adhesive layer among adhesive layers.

よって、本実施の形態においても、上記半導体装置内部で発生する応力を、上記半導体チップ間に設けられた上記空隙部に応力集中させ、残留応力や熱応力等の影響による、半導体チップの能動素子形成面内への応力集中を低減することができるので、より信頼性に優れた積層構造を有する半導体装置を提供することができる。また、本実施の形態においても、半導体チップの能動素子形成面内への応力集中を低減させるために上記半導体チップ間の接着層に密着力（接着力）が低い接着材料を使用する必要がなく、リフロー耐熱性を低下させることなく上記半導体能動素子形成面における上記絶縁材料の脆性破壊を防止することができる。   Therefore, also in the present embodiment, the stress generated in the semiconductor device is concentrated in the gap portion provided between the semiconductor chips, and the active element of the semiconductor chip due to the influence of residual stress, thermal stress, etc. Since stress concentration in the formation surface can be reduced, a semiconductor device having a stacked structure with higher reliability can be provided. Also in the present embodiment, it is not necessary to use an adhesive material having a low adhesion (adhesive force) for the adhesive layer between the semiconductor chips in order to reduce stress concentration in the active element formation surface of the semiconductor chip. Further, brittle fracture of the insulating material on the surface where the semiconductor active element is formed can be prevented without reducing reflow heat resistance.

そして、本実施の形態においても、少なくとも二層構造を有する上記接着層のうち少なくとも一層の接着層、例えば上記接着層が二層構造を有する場合、上記二層構造を有する接着層のうち少なくとも一方の接着層が、前記実施の形態１と同様に、応力負荷により脆性破壊もしくは塑性変形する材料からなることで、半導体装置内部で発生する応力を、半導体チップ間に設けられた空隙部に応力集中させ、上記空隙部における上記接着層の界面近傍で上記接着層を脆性破壊もしくは塑性変形させることによって応力を解消することができるので、下層の半導体チップの能動素子（半導体能動素子）形成面内での内部応力の発生並びに該内部応力による半導体能動素子への影響を大幅に軽減することができる。   Also in the present embodiment, at least one of the adhesive layers having at least a two-layer structure, for example, when the adhesive layer has a two-layer structure, at least one of the adhesive layers having the two-layer structure. As in the first embodiment, the adhesive layer is made of a material that is brittle fracture or plastically deformed by a stress load, so that stress generated inside the semiconductor device is concentrated in a gap provided between the semiconductor chips. Since the stress can be eliminated by brittle fracture or plastic deformation of the adhesive layer in the vicinity of the interface of the adhesive layer in the gap, the active element (semiconductor active element) formation surface of the lower semiconductor chip The generation of internal stress and the influence of the internal stress on the semiconductor active device can be greatly reduced.

また、本実施の形態にかかる半導体装置の製造方法は、前記実施の形態１〜３同様、能動素子形成面上に電極端子および絶縁性保護膜が設けられた複数個の半導体チップ（Ｓ）が各々接着層を介して積層されており、かつ、上記各半導体チップ（Ｓ）に設けられた電極端子が上記基板と各々ボンディングワイヤにより電気的に接続された半導体装置の製造方法、特に、基板上に、能動素子形成面上に電極端子および絶縁性保護膜が設けられた複数個の半導体チップ（Ｓ）が各々接着層を介して積層されており、かつ、上記各半導体チップ（Ｓ）に設けられた電極端子が上記基板と各々ボンディングワイヤにより電気的に接続された半導体装置の製造方法であって、上記絶縁性保護膜および接着層のうち少なくとも絶縁性保護膜を備え、かつ、上記絶縁性保護膜および接着層の少なくとも一方に空隙部が設けられた半導体チップ（Ｓ１）を含む、複数個の上記半導体チップ（Ｓ）を作製する半導体チップ（Ｓ）作製工程と、上記空隙部が互いに積層される上記半導体チップ（Ｓ）間に位置するように複数個の上記半導体チップ（Ｓ）を上記接着層で接着して積層する半導体チップ（Ｓ）積層工程とを備えている構成を有すると共に、上記半導体チップ（Ｓ）
作製工程は、上記絶縁性保護膜および接着層の少なくとも一方に空隙部が設けられた上記半導体チップ（Ｓ１）を作製する半導体チップ（Ｓ１）作製工程を含み、上記半導体チップ（Ｓ１）作製工程は、上記半導体チップ（Ｓ）に分割される前の半導体ウェハに、上記半導体チップ（Ｓ）の能動素子形成面を、上記電極端子が露出するように上記絶縁性保護膜をパターン形成する絶縁性保護膜形成工程と、上記半導体ウェハにおける上記能動素子形成面とは反対側の面に上記接着層を形成する接着層形成工程と、上記絶縁性保護膜および接着層が形成された半導体ウェハを個別の半導体チップ（Ｓ）に分割する分割工程とを含み、上記接着層形成工程は、上記空隙部を形成する陥没部が設けられたシート状の接着材料を含む少なくとも二枚のシート状の接着材料を、上記陥没部が、上記シート状の接着材料間に位置するように上記半導体ウェハに貼り付ける工程を含んでいる。 Further, in the method of manufacturing the semiconductor device according to the present embodiment, as in the first to third embodiments, a plurality of semiconductor chips (S) each having an electrode terminal and an insulating protective film provided on the active element formation surface are provided. A method of manufacturing a semiconductor device, in which the electrode terminals provided on each of the semiconductor chips (S) are electrically connected to the substrate by bonding wires, respectively, which are laminated via an adhesive layer, particularly on the substrate In addition, a plurality of semiconductor chips (S) each having an electrode terminal and an insulating protective film provided on the active element formation surface are stacked via an adhesive layer, and provided on each of the semiconductor chips (S). A method of manufacturing a semiconductor device in which the electrode terminals formed are electrically connected to the substrate by bonding wires, respectively, comprising at least an insulating protective film of the insulating protective film and the adhesive layer, and Serial void portion in at least one of the insulating protective film and the adhesive layer comprises a semiconductor chip (S 1) which is provided, and the semiconductor chip (S) Preparation step of preparing a plurality of said semiconductor chips (S), the gap A semiconductor chip (S) stacking step in which a plurality of the semiconductor chips (S) are bonded and stacked with the adhesive layer so that the portions are positioned between the semiconductor chips (S) stacked on each other. And the semiconductor chip (S)
Manufacturing process includes a semiconductor chip (S 1) Preparation step of preparing the semiconductor chip that void portion is provided in at least one of the insulating protective film and the adhesive layer (S 1), the semiconductor chip (S 1) In the manufacturing process, the insulating protective film is patterned on the semiconductor wafer before being divided into the semiconductor chips (S) so that the active element forming surface of the semiconductor chip (S) is exposed to the electrode terminals. An insulating protective film forming step, an adhesive layer forming step of forming the adhesive layer on a surface of the semiconductor wafer opposite to the active element forming surface, and a semiconductor wafer on which the insulating protective film and the adhesive layer are formed Dividing the substrate into individual semiconductor chips (S), and the adhesive layer forming step includes at least two sheets of adhesive material including a sheet-like adhesive material provided with a depressed portion that forms the gap. Of a sheet-like adhesive material, the recess will contain a step of attaching to the semiconductor wafer so as to be located between the sheet-like adhesive material.

より具体的には、本実施の形態にかかる半導体装置の製造方法は、基板上に、能動素子形成面上に電極端子および絶縁性保護膜が設けられた複数個の半導体チップ（Ｓ）が各々接着層を介して積層されており、かつ、上記各半導体チップ（Ｓ）に設けられた電極端子が上記基板と各々ボンディングワイヤにより電気的に接続されている半導体装置の製造方法であって、上記半導体チップ（Ｓ）に分割される前の半導体ウェハに、上記半導体チップ（Ｓ）の能動素子形成面を、上記電極端子が露出するように上記絶縁性保護膜をパターン形成する絶縁性保護膜形成工程と、上記半導体ウェハにおける上記能動素子形成面とは反対側の面に上記接着層を形成する接着層形成工程と、上記絶縁性保護膜および接着層が形成された半導体ウェハを個別の半導体チップ（Ｓ）に分割する分割工程と、上記基板上に、上記各半導体チップ（Ｓ）が各々上記接着層を介して積層されると共に上記各半導体チップ（Ｓ）に設けられた電極端子が上記基板と各々ボンディングワイヤにより電気的に接続されるように、上記絶縁性保護膜および接着層が形成された複数個の半導体チップ（Ｓ）を積層する積層工程とを備え、上記接着層形成工程は、陥没部が設けられたシート状の接着材料を含む少なくとも二枚のシート状の接着材料を、上記陥没部が、上記シート状の接着材料間に位置するように上記半導体ウェハに貼り付ける工程を含んでいる構成を有している。例えば、上記接着層形成工程は、陥没部が設けられたシート状の接着材料と、陥没部が設けられていないシート状の接着材料とを、上記陥没部が、上記陥没部が設けられていない他方のシート状の接着材料と対向するように上記半導体ウェハに貼り付ける工程を含んでいる構成を有している。   More specifically, in the method of manufacturing a semiconductor device according to the present embodiment, a plurality of semiconductor chips (S) each having an electrode terminal and an insulating protective film provided on an active element formation surface are provided on a substrate. A method of manufacturing a semiconductor device, wherein electrode terminals provided on each of the semiconductor chips (S) are electrically connected to the substrate by bonding wires, wherein the electrode terminals are stacked via an adhesive layer. Forming an insulating protective film on the semiconductor wafer before being divided into semiconductor chips (S), patterning the insulating protective film on the active element forming surface of the semiconductor chip (S) so that the electrode terminals are exposed An adhesive layer forming step of forming the adhesive layer on a surface of the semiconductor wafer opposite to the active element forming surface, and a semiconductor wafer on which the insulating protective film and the adhesive layer are formed. A dividing step of dividing the semiconductor chip (S), and each of the semiconductor chips (S) are stacked on the substrate via the adhesive layer, and electrode terminals provided on the semiconductor chips (S) are provided. A laminating step of laminating a plurality of semiconductor chips (S) on which the insulating protective film and the adhesive layer are formed so as to be electrically connected to the substrate by bonding wires, respectively, and the adhesive layer forming step A step of attaching at least two sheet-like adhesive materials including a sheet-like adhesive material provided with depressions to the semiconductor wafer so that the depressions are located between the sheet-like adhesive materials Is included. For example, the adhesive layer forming step includes a sheet-like adhesive material provided with a depression and a sheet-like adhesive material provided with no depression, and the depression is not provided with the depression. It has the structure including the process affixed on the said semiconductor wafer so that the other sheet-like adhesive material may be opposed.

但し、本実施の形態にかかる半導体装置の製造方法も、上記製造方法に限定されるものではなく、上記絶縁性保護膜形成工程では、上記絶縁性保護膜における上記接着層との接触表面に陥没部を有するように上記絶縁性保護膜をパターン形成する構成を有し、上記接着層として、二層構造を有する接着層を使用してもよく、上記各製造方法を互いに組み合わせて使用してもよい。   However, the manufacturing method of the semiconductor device according to the present embodiment is not limited to the above manufacturing method. In the insulating protective film forming step, the semiconductor protective device is depressed on the contact surface of the insulating protective film with the adhesive layer. The insulating protective film may be patterned so as to have a portion, and an adhesive layer having a two-layer structure may be used as the adhesive layer, or the above manufacturing methods may be used in combination with each other. Good.

すなわち、本実施の形態にかかる半導体装置の製造方法は、上記絶縁性保護膜形成工程で、上記絶縁性保護膜における上記接着層との接触表面に陥没部を有するように上記絶縁性保護膜をパターン形成し、上記接着層形成工程で陥没部が設けられたシート状の接着材料を含む少なくとも二枚のシート状の接着材料を、上記陥没部が、上記シート状の接着材料間に位置するように上記半導体ウェハに貼り付ける工程を含んでいる構成であってもよい。   That is, in the method for manufacturing a semiconductor device according to the present embodiment, in the insulating protective film forming step, the insulating protective film is formed so that the insulating protective film has a depressed portion on the contact surface with the adhesive layer. At least two sheet-like adhesive materials including a sheet-like adhesive material that is patterned and provided with a depression in the adhesive layer forming step are arranged so that the depression is positioned between the sheet-like adhesive materials. The structure which includes the process affixed on the said semiconductor wafer may be sufficient.

上記各製造方法によれば、本実施の形態にかかる前記した半導体装置を、容易に得ることができる。   According to each manufacturing method described above, the semiconductor device according to the present embodiment can be easily obtained.

なお、前記実施の形態１〜４にかかる半導体装置においては、積層される半導体チップの数を２個としたが、半導体チップの数はこれに限定されるものではなく、任意の数とすることができる。図１８は、基板１１上に、同種の半導体チップ、例えば、前記実施の形
態４に記載の第１の半導体チップ１と同様の半導体チップが４個積層されている構成、より具体的には、図１６に示す半導体チップの積層構造と同様の積層構造が連続して設けられている構成を示している。 In the semiconductor devices according to the first to fourth embodiments, the number of stacked semiconductor chips is two. However, the number of semiconductor chips is not limited to this, and may be any number. Can do. 18 shows a configuration in which four semiconductor chips of the same type, for example, the same semiconductor chip 1 as described in the fourth embodiment, are stacked on the substrate 11, more specifically, 17 shows a configuration in which a stacked structure similar to the stacked structure of the semiconductor chip shown in FIG. 16 is continuously provided.

但し、本実施の形態は、これに限定されるものではなく、例えば、上記したように、同一の半導体チップ（Ｓ１）に積層された絶縁性保護膜および接着層に、ともに上記陥没部（空隙部７）を有する半導体チップ（Ｓ１）を、上記陥没部を持たない絶縁性保護膜および接着層が積層された半導体チップ（Ｓ２）と交互に積層する（例えば、３個以上の奇数個の半導体チップ（Ｓ）を積層する場合、奇数段目の半導体チップ（Ｓ）を半導体チップ（Ｓ２）とし、偶数段目の半導体チップ（Ｓ）を絶縁性保護膜および接着層に、ともに上記陥没部（空隙部７）を有する半導体チップ（Ｓ１）とする）等によっても、互いに積層された上記半導体チップ（Ｓ１）と半導体チップ（Ｓ２）とが、両半導体チップ（Ｓ１・Ｓ２）間に上記空隙部７を有するように接着層を介して積層されている構成とすることができる、互いに積層された半導体チップ（Ｓ）同士の間に上記空隙部７を有するように半導体チップ（Ｓ）同士が積層されている構成を有していれば、その組み合わせは特に限定されるものではない。 However, the present embodiment is not limited to this. For example, as described above, both of the above-described depressed portion (on the insulating protective film and adhesive layer stacked on the same semiconductor chip (S 1 ) are provided. The semiconductor chip (S 1 ) having the void portion 7) is alternately stacked with the semiconductor chip (S 2 ) on which the insulating protective film having no depression and the adhesive layer are stacked (for example, three or more odd numbers) When stacking a plurality of semiconductor chips (S), odd-numbered semiconductor chips (S) are defined as semiconductor chips (S 2 ), and even-numbered semiconductor chips (S) are disposed on the insulating protective film and the adhesive layer. The semiconductor chip (S 1 ) and the semiconductor chip (S 2 ) stacked on each other also by the semiconductor chip (S 1 ) having the depressed portion (gap portion 7) or the like are both semiconductor chips (S 1). · S 2) the air-between The semiconductor chips (S) can be configured to be stacked with an adhesive layer so as to have the portion 7, and the semiconductor chips (S) are arranged so as to have the gap portion 7 between the stacked semiconductor chips (S). If it has the structure laminated | stacked, the combination will not be specifically limited.

また、前記実施の形態１〜４にかかる半導体装置２０においては、絶縁性保護膜２２・３２の形成方法として、マスクを使用してパターニングする方法を例に挙げて説明したが、本発明はこれに限定されるものではなく、接着層と同様に、絶縁性保護膜の形成にも、シート状の絶縁性保護膜材料を使用することができる。なお、上記シート状の接着材料およびシート状の絶縁性保護膜材料に前記したパターニング処理を施す方法としては、特に限定されるものではなく、従来公知の加工方法を用いることができる。
〔実施の形態５〕
本発明にかかるさらに他の実施形態について、図１９および図２０に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記実施の形態１〜４に記載の構成要素と同じ機能を有する構成要素については、同じ符号を付記し、その説明を省略するものとする。 Further, in the semiconductor device 20 according to the first to fourth embodiments, the method of patterning using the mask has been described as an example of the method of forming the insulating protective films 22 and 32. The sheet-like insulating protective film material can be used for forming the insulating protective film as well as the adhesive layer. The method for performing the above-described patterning treatment on the sheet-like adhesive material and the sheet-like insulating protective film material is not particularly limited, and a conventionally known processing method can be used.
[Embodiment 5]
Still another embodiment according to the present invention will be described below with reference to FIGS. 19 and 20. For convenience of explanation, components having the same functions as those described in the first to fourth embodiments are denoted by the same reference numerals and description thereof is omitted.

図１９および図２０は、本実施の形態にかかる各半導体装置２０の概略構成を示す断面図である。   19 and 20 are cross-sectional views showing a schematic configuration of each semiconductor device 20 according to the present embodiment.

前記実施の形態１〜４では、半導体チップ積層体１０が基板１１上に積層（搭載）されてなる構成を有している場合を例に挙げて説明したが、本実施の形態では、図１９および図２０に示すように、半導体チップ積層体１０が、上記基板１１に設けられた開口部（貫通口）内に搭載（内設）されている構成について説明するものとする。   In the first to fourth embodiments, the case where the semiconductor chip stacked body 10 has a configuration in which the semiconductor chip stacked body 10 is stacked (mounted) on the substrate 11 has been described as an example. In the present embodiment, FIG. As shown in FIG. 20, a configuration in which the semiconductor chip stacked body 10 is mounted (installed) in an opening (through hole) provided in the substrate 11 will be described.

先ず、本実施の形態にかかる半導体装置として、図１９に示すように、第１の半導体チップ１と第２の半導体チップ２とに、チップサイズが異なる２種類の半導体チップを使用する場合を例に挙げて以下に説明する。   First, as a semiconductor device according to the present embodiment, as shown in FIG. 19, an example in which two types of semiconductor chips having different chip sizes are used for the first semiconductor chip 1 and the second semiconductor chip 2 is shown. Will be described below.

図１９に示す半導体装置２０は、第１の半導体チップ１、第２の半導体チップ２、第１のボンディングワイヤ３…、第２のボンディングワイヤ４…、接着層７１（第２の接着層６）、絶縁性保護膜２２・３２、基板１１、半田ボール１２…、および封止樹脂としてのモールド樹脂１３を備え、上記第１の半導体チップ１と第２の半導体チップ２とが、前記実施の形態１同様、異なるチップサイズを有し、上記第１の半導体チップ１上に、絶縁性保護膜２２並びに前記第２の接着層６と同様の接着層７１を介して第２の半導体チップ２が積層されてなる積層構造を有している。   19 includes a first semiconductor chip 1, a second semiconductor chip 2, a first bonding wire 3, a second bonding wire 4, and an adhesive layer 71 (second adhesive layer 6). , Insulating protective films 22 and 32, substrate 11, solder balls 12, and mold resin 13 as a sealing resin, and the first semiconductor chip 1 and the second semiconductor chip 2 are the above-described embodiments. 1 has a different chip size, and the second semiconductor chip 2 is laminated on the first semiconductor chip 1 via the insulating protective film 22 and the adhesive layer 71 similar to the second adhesive layer 6. It has a laminated structure.

本実施の形態においても、上記第１の半導体チップ１における能動素子形成面、つまり
、主面上には、電極端子２１…が設けられていると共に、該電極端子２１…の形成領域を除く領域上に、上記能動素子を覆うように、上記絶縁性保護膜２２が形成されている。 Also in the present embodiment, electrode terminals 21 are provided on the active element formation surface of the first semiconductor chip 1, that is, the main surface, and the region excluding the formation region of the electrode terminals 21. On the top, the insulating protective film 22 is formed so as to cover the active element.

また、上記第２の半導体チップ２における上記第１の半導体チップ１との対向面とは反対側の面である、能動素子形成面、つまり、主面上には、電極端子３１…が設けられていると共に、該電極端子３１…の形成領域を除く主面全面に、上記能動素子を覆うように絶縁性保護膜３２が形成されている。   Further, electrode terminals 31 are provided on the active element forming surface, that is, the main surface, which is the surface of the second semiconductor chip 2 opposite to the surface facing the first semiconductor chip 1. In addition, an insulating protective film 32 is formed on the entire main surface excluding the formation region of the electrode terminals 31 so as to cover the active element.

すなわち、本実施の形態にかかる、図１９に示す半導体装置２０もまた、前記実施の形態１と同様の構成を有する半導体チップ積層体１０を備えている。   That is, the semiconductor device 20 shown in FIG. 19 according to the present embodiment also includes the semiconductor chip stacked body 10 having the same configuration as that of the first embodiment.

また、本実施の形態においても、上記基板１１は、上記第１の半導体チップ１および第２の半導体チップ２と上記基板１１とを電気的に接続するための電極端子としてのワイヤボンドターミナル部１５…と、基板１１と外部とを電気的に接続するための外部入出力端子（外部接続用端子）が形成されるランド部１６…とを備え、上記第１のボンディングワイヤ３…により、上記第１の半導体チップ１における電極端子２１…と上記ワイヤボンドターミナル部１５…とが電気的に接続され、上記第２のボンディングワイヤ４…により、上記第２の半導体チップ２における電極端子３１…と、上記第２のボンディングワイヤ４…が接続された上記ワイヤボンドターミナル部１５…とが電気的に接続される一方、上記ランド部１６…には、外部入出力端子（外部接続用端子）としての半田ボール１２…が形成されている。   Also in the present embodiment, the substrate 11 has a wire bond terminal portion 15 as an electrode terminal for electrically connecting the first semiconductor chip 1 and the second semiconductor chip 2 and the substrate 11. And land portions 16 on which external input / output terminals (external connection terminals) for electrically connecting the substrate 11 and the outside are formed, and the first bonding wires 3. The electrode terminals 21 in the one semiconductor chip 1 are electrically connected to the wire bond terminal portions 15. The electrode terminals 31 in the second semiconductor chip 2 are electrically connected by the second bonding wires 4. The wire bond terminal portions 15 to which the second bonding wires 4 are connected are electrically connected to the land portions 16. Terminal solder balls as (external connection terminal) 12 ... are formed.

そして、上記第１の半導体チップ１および第２の半導体チップ２は、上記第１のボンディングワイヤ３…および第２のボンディングワイヤ４…ごと、モールド樹脂１３により被覆（樹脂封止）されている。   The first semiconductor chip 1 and the second semiconductor chip 2 are covered (resin-sealed) with a mold resin 13 together with the first bonding wires 3 and the second bonding wires 4.

但し、本実施の形態にかかる半導体装置２０は、上記基板１１に、上記半導体チップ積層体１０を搭載するための、矩形状（長方形状）の開口部１１ａ（貫通口）が、上記基板１１の中央部に、該基板１１の厚さ方向に貫通するように形成されている。すなわち、上記基板１１は、中央部が開口された環状構造を有し、上記半導体チップ積層体１０は、上記基板１１の中央部に設けられた上記開口部１１ａ内に搭載（内設）されている。   However, the semiconductor device 20 according to the present embodiment has a rectangular (rectangular) opening 11a (through hole) for mounting the semiconductor chip stacked body 10 on the substrate 11. A central portion is formed so as to penetrate in the thickness direction of the substrate 11. That is, the substrate 11 has an annular structure with an opening at the center, and the semiconductor chip stacked body 10 is mounted (internally installed) in the opening 11 a provided at the center of the substrate 11. Yes.

このため、上記半導体装置２０は、上記基板１１における開口部１１ａの外側に、上記ランド部１６…が設けられている構成を有している。上記基板１１には、その表裏面に、外部入出力端子（外部接続用端子）として用いられる接続端子としての表面ランド部１６ａおよび裏面ランド部１６ｂがそれぞれ設けられている。   For this reason, the semiconductor device 20 has a configuration in which the land portions 16 are provided outside the opening portion 11a in the substrate 11. The substrate 11 is provided with a front surface land portion 16a and a rear surface land portion 16b as connection terminals used as external input / output terminals (external connection terminals) on the front and back surfaces thereof.

すなわち、上記半導体装置２０は、上記基板１１における半導体チップ搭載面、より具体的には、上記半導体チップ積層体１０搭載時における該半導体チップ積層体１０の能動素子形成面（電極端子２１…・３１…形成面）側の面に、図示はしないが前記配線１４と同様の配線（配線パターン）を備えていると共に、上記ワイヤボンドターミナル部１５…と、上記ランド部１６…を構成する表面ランド部１６ａとを備えている。また、上記半導体装置２０は、上記基板１１における上記配線パターン形成面とは反対側の面、すなわち裏面に、上記ランド部１６…を構成する裏面ランド部１６ｂを備えている。また、上記基板１１における上記表面ランド部１６ａおよび裏面ランド部１６ｂの形成位置には、上記基板１１を貫通する貫通孔１１ｂが形成されており、該貫通孔１１ｂに充填された導電性材料によって、上記表面ランド部１６ａと裏面ランド部１６ｂとは電気的に接続（導通）されている。   That is, the semiconductor device 20 has a semiconductor chip mounting surface on the substrate 11, more specifically, an active element formation surface (electrode terminals 21... 31 of the semiconductor chip stack 10 when the semiconductor chip stack 10 is mounted. ... (Formation surface) side surface is provided with a wiring (wiring pattern) similar to the wiring 14 (not shown), but also the surface land portion constituting the wire bond terminal portion 15 and the land portion 16. 16a. The semiconductor device 20 includes a back surface land portion 16b constituting the land portions 16 on the surface of the substrate 11 opposite to the wiring pattern forming surface, that is, the back surface. Further, a through hole 11b that penetrates the substrate 11 is formed at the formation position of the front surface land portion 16a and the back surface land portion 16b in the substrate 11, and the conductive material filled in the through hole 11b The front surface land portion 16a and the back surface land portion 16b are electrically connected (conductive).

上記ワイヤボンドターミナル部１５…および表面ランド部１６ａ…には、例えば上記半
田ボール１２…がそれぞれ固着されており、後述する積層型半導体装置における半導体装置間や、外部、例えば図示しない外部基板との接続に使用される。 For example, the solder balls 12 are fixed to the wire bond terminal portions 15 and the surface land portions 16a, respectively, and between semiconductor devices in a laminated semiconductor device to be described later, or externally, for example, an external substrate (not shown). Used for connection.

このように、本実施の形態によれば、上記基板１１の中央部に形成された矩形状の開口部１１ａの内部に、上記半導体チップ積層体１０が、例えば上記図１９に示すようにモールド樹脂１３により封止されて設けられ、上記半導体チップ積層体１０の一部が基板１１と同一平面内に形成されていること、本実施の形態では、最下層の半導体チップである第１の半導体チップ１が、上記基板１１の厚さの範囲内にほぼ収められていることで、前記実施の形態１と比較して、少なくとも上記基板１１および第１の接着層５の厚み分、より薄型化された半導体装置２０を提供することができる。   As described above, according to the present embodiment, the semiconductor chip stacked body 10 is placed inside the rectangular opening 11a formed at the center of the substrate 11, for example, as shown in FIG. 13, a part of the semiconductor chip stack 10 is formed in the same plane as the substrate 11. In the present embodiment, the first semiconductor chip which is the lowermost semiconductor chip 1 is substantially contained within the thickness range of the substrate 11, so that the thickness of the substrate 1 is reduced by at least the thickness of the substrate 11 and the first adhesive layer 5 as compared with the first embodiment. The semiconductor device 20 can be provided.

また、本実施の形態によれば、上記半導体チップ積層体１０が、上記基板１１の中央部に形成された矩形状の開口部１１ａの内部に、例えば上記図１９に示すようにモールド樹脂１３により封止された状態で、上記基板１１の表面側、すなわち配線パターン形成面側に突出して設けられており、上記モールド樹脂１３の外側で、上記基板１１における配線パターン形成面側、つまり、上記モールド樹脂１３の突出側に、上記半田ボール１２…が突出して設けられている（つまり、上記モールド樹脂１３の突出方向と半田ボール１２…の突出方向が同じである）ことで、さらに半導体装置２０を薄型化することができる。   Further, according to the present embodiment, the semiconductor chip laminate 10 is placed inside the rectangular opening 11a formed at the center of the substrate 11 by the mold resin 13 as shown in FIG. In a sealed state, it is provided so as to protrude from the surface side of the substrate 11, that is, the wiring pattern forming surface side, and outside the mold resin 13, the wiring pattern forming surface side of the substrate 11, that is, the mold. The solder balls 12 are projected from the projecting side of the resin 13 (that is, the projecting direction of the mold resin 13 and the projecting direction of the solder balls 12 are the same). Thinning can be achieved.

なお、上記図１９に示す半導体装置２０においても、互いに隣り合うランド部１６・１６間、すなわち、表面ランド部１６ａ・１６ａ間および裏面ランド部１６ｂ・１６ｂ間には、ソルダレジスト１７がそれぞれ設けられ、これにより、上記半田ボール１２…による接続を確実化することができるようになっている。   Also in the semiconductor device 20 shown in FIG. 19, solder resists 17 are provided between the adjacent land portions 16 and 16, that is, between the front surface land portions 16a and 16a and between the back surface land portions 16b and 16b. As a result, the connection by the solder balls 12 can be ensured.

また、上記図１９に示す半導体装置２０においても、前記実施の形態１同様、上記第１の半導体チップ１と第２の半導体チップ２との間にある、上記第１の半導体チップ１の主面上に設けられた上記絶縁性保護膜２２と、上記接着層７１との間、より具体的には、例えば上記接着層７１における上記絶縁性保護膜２２との接触表面（界面）には、空隙部７が設けられている。   Also in the semiconductor device 20 shown in FIG. 19, the main surface of the first semiconductor chip 1 located between the first semiconductor chip 1 and the second semiconductor chip 2 as in the first embodiment. Between the insulating protective film 22 provided above and the adhesive layer 71, more specifically, for example, on the contact surface (interface) of the adhesive layer 71 with the insulating protective film 22, there is a gap Part 7 is provided.

但し、本実施の形態においても、上記空隙部７の形成方法は特に限定されるものではなく、例えば前記実施の形態１〜４に記載したように、種々の方法を採用することができる。上記空隙部７は、図１９に示すように上記接着層７１側に形成されていてもよく、前記実施の形態１において図３に示すように絶縁性保護膜２２側に形成されていてもよい。また、上記接着層７１もまた、図１４〜図１７に示す第２の接着層６同様、二層構造を有していてもよく、上記第１の半導体チップ１と第２の半導体チップ２との間に形成された何れかの層に例えば陥没部を形成することで、上記第１の半導体チップ１と第２の半導体チップ２との間に空隙部７を形成することができる。   However, also in the present embodiment, the method for forming the gap 7 is not particularly limited, and various methods can be adopted as described in the first to fourth embodiments, for example. The gap 7 may be formed on the adhesive layer 71 side as shown in FIG. 19, or may be formed on the insulating protective film 22 side as shown in FIG. 3 in the first embodiment. . The adhesive layer 71 may also have a two-layer structure like the second adhesive layer 6 shown in FIGS. 14 to 17, and the first semiconductor chip 1, the second semiconductor chip 2, and the like. By forming, for example, a depressed portion in any layer formed between the first semiconductor chip 1 and the second semiconductor chip 2, the gap portion 7 can be formed.

また、本実施の形態においても、上記第１の半導体チップ１および半導体チップ２の大きさは特に限定されるものではなく、前記実施の形態２〜４同様、例えば図２０に示すように、チップサイズが等しい半導体チップ、例えば、同じチップサイズを有する同種または異種の半導体チップを使用してもよい。   Also in the present embodiment, the sizes of the first semiconductor chip 1 and the semiconductor chip 2 are not particularly limited, and as in the second to fourth embodiments, for example, as shown in FIG. Semiconductor chips of the same size, for example, the same type or different types of semiconductor chips having the same chip size may be used.

図２０に示す半導体装置２０は、図１９に示す半導体装置２０において、図１９に示す半導体チップ積層体１０に代えて、例えば前記実施の形態４における図１６に示す半導体チップ積層体１０と同様の構成を有する半導体チップ積層体１０を備えている構成を有している。   A semiconductor device 20 shown in FIG. 20 is the same as the semiconductor chip stack 10 shown in FIG. 16 in the fourth embodiment in place of the semiconductor chip stack 10 shown in FIG. 19 in the semiconductor device 20 shown in FIG. The semiconductor chip laminated body 10 having the configuration is provided.

より具体的には、図２０に示す半導体装置２０は、本実施の形態にかかる半導体チップ
積層体１０として、電極端子２１…が設けられた第１の半導体チップ１の能動素子形成面上に、絶縁性保護膜２２および接着層６１・６２を介して、上記第１の半導体チップ１との対向面とは反対側の面（能動素子形成面）に電極端子３１…が設けられた、上記第１の半導体チップ１と同じチップサイズを有する第２の半導体チップ２が積層され、該第２の半導体チップ２における上記能動素子形成面上に絶縁性保護膜３２が設けられ、上記接着層６２における接着層６１との接触表面（界面）に空隙部７が設けられた半導体チップ積層体を備え、該半導体チップ積層体１０が、上記基板１１に設けられた上記開口部１１ａ内に搭載（内設）されている構成を有している。 More specifically, the semiconductor device 20 shown in FIG. 20 is formed on the active element formation surface of the first semiconductor chip 1 provided with the electrode terminals 21 as the semiconductor chip stacked body 10 according to the present embodiment. The electrode terminals 31 are provided on the surface (active element formation surface) opposite to the surface facing the first semiconductor chip 1 through the insulating protective film 22 and the adhesive layers 61 and 62. A second semiconductor chip 2 having the same chip size as that of the first semiconductor chip 1 is laminated, an insulating protective film 32 is provided on the active element formation surface of the second semiconductor chip 2, and the adhesive layer 62 A semiconductor chip laminated body having a gap 7 provided on the contact surface (interface) with the adhesive layer 61 is provided, and the semiconductor chip laminated body 10 is mounted (internally provided) in the opening 11 a provided in the substrate 11. ) The it has.

但し、上記したように、図１９および図２０に示す半導体装置２０の構成は、本発明にかかる半導体装置の一例であり、本発明はこれに限定されるものではなく、例えば、上記半導体チップ積層体１０の構成として、前記実施の形態１〜４に記載の各半導体チップ積層体１０の構成を種々組み合わせて用いることができる。   However, as described above, the configuration of the semiconductor device 20 shown in FIG. 19 and FIG. 20 is an example of the semiconductor device according to the present invention, and the present invention is not limited thereto. As the configuration of the body 10, the configurations of the semiconductor chip stacked bodies 10 described in the first to fourth embodiments can be used in various combinations.

図２０に示す半導体装置２０においても、上記基板１１の中央部に形成された矩形状の開口部１１ａの内部に、上記半導体チップ積層体１０が、例えば上記図２０に示すようにモールド樹脂１３により封止されて設けられ、上記半導体チップ積層体１０の一部が基板１１と同一平面内に形成されていること、本実施の形態では、最下層の半導体チップである第１の半導体チップ１が、上記基板１１の厚さの範囲内にほぼ収められていることで、前記実施の形態１と比較して、少なくとも上記基板１１および第１の接着層５の厚み分、より薄型化された半導体装置２０を提供することができる。   Also in the semiconductor device 20 shown in FIG. 20, the semiconductor chip stacked body 10 is formed by, for example, the mold resin 13 in the rectangular opening 11 a formed in the center of the substrate 11, as shown in FIG. 20. A part of the semiconductor chip stack 10 is formed in the same plane as the substrate 11. In the present embodiment, the first semiconductor chip 1 which is the lowermost semiconductor chip is provided. The semiconductor is thinned more than the thickness of the substrate 11 by at least the thickness of the substrate 11 and the first adhesive layer 5 as compared with the first embodiment. An apparatus 20 can be provided.

また、本実施の形態によれば、上記半導体チップ積層体１０が、上記基板１１の中央部に形成された矩形状の開口部１１ａの内部に、例えば上記図２０に示すようにモールド樹脂１３により封止された状態で、上記基板１１の表面側、すなわち配線パターン形成面側に突出して設けられており、上記モールド樹脂１３の外側で、上記基板１１における配線パターン形成面側、つまり、上記モールド樹脂１３の突出側に、上記半田ボール１２…が突出して設けられている（つまり、上記モールド樹脂１３の突出方向と半田ボール１２…の突出方向が同じである）ことで、さらに半導体装置２０を薄型化することができる。   Further, according to the present embodiment, the semiconductor chip laminated body 10 is placed inside the rectangular opening 11a formed in the central portion of the substrate 11 by, for example, the mold resin 13 as shown in FIG. In a sealed state, it is provided so as to protrude from the surface side of the substrate 11, that is, the wiring pattern forming surface side, and outside the mold resin 13, the wiring pattern forming surface side of the substrate 11, that is, the mold. The solder balls 12 are projected from the projecting side of the resin 13 (that is, the projecting direction of the mold resin 13 and the projecting direction of the solder balls 12 are the same). Thinning can be achieved.

次に、本実施の形態にかかる半導体装置２０の製造方法について以下に説明する。まず、図１９に示す半導体装置２０の製造方法について説明する。   Next, a method for manufacturing the semiconductor device 20 according to the present embodiment will be described below. First, a method for manufacturing the semiconductor device 20 shown in FIG. 19 will be described.

図１９に示す半導体装置２０において、上記第１の半導体チップ１および第２の半導体チップ２における上記絶縁性保護膜２２・３２の形成方法、並びに、上記第２の半導体チップ２における能動素子形成面とは反対側の面（裏面）への上記接着層７１（すなわち前記第２の接着層６）の形成方法は、前記実施の形態１と同じであるため、その説明については省略する。但し、前記実施の形態１では、上記第１の半導体チップ１裏面に、接着層として第１の接着層５を形成したが、本実施の形態では、上記第１の接着層５を必要としないことから、上記第１の半導体チップ１に対して上記第１の接着層５の形成は行われない。   In the semiconductor device 20 shown in FIG. 19, the method for forming the insulating protective films 22 and 32 in the first semiconductor chip 1 and the second semiconductor chip 2, and the active element formation surface in the second semiconductor chip 2. The method for forming the adhesive layer 71 (that is, the second adhesive layer 6) on the opposite surface (rear surface) is the same as that in the first embodiment, and a description thereof will be omitted. However, in the first embodiment, the first adhesive layer 5 is formed as the adhesive layer on the back surface of the first semiconductor chip 1. However, in the present embodiment, the first adhesive layer 5 is not required. Therefore, the first adhesive layer 5 is not formed on the first semiconductor chip 1.

次に、個片に切り出された各半導体チップを上記基板１１に設けられた開口部１１ａ内に内設（搭載）する方法、すなわちパッケージの作製方法について、以下に説明する。   Next, a method for installing (mounting) each semiconductor chip cut into individual pieces in the opening 11a provided in the substrate 11, that is, a method for manufacturing a package will be described below.

本実施の形態で用いられる上記基板１１は、例えば、絶縁基板の表裏両面に、銅箔等の金属膜（導電性膜）を形成し、エッチング等により、図示しない配線パターン並びにワイヤボンドターミナル部１５…およびランド部１６（表面ランド部１６ａ…および裏面ランド部１６ｂ…）を形成すると共に、上記表面ランド部１６ａ…と裏面ランド部１６ｂ…とを、導電性ペーストを充填するかもしくは金属メッキ等を施すことにより内部に導電性材
料が充填されたスルーホールにより接続した後、その全面にソルダレジスト材料を塗布し、その後、ワイヤボンドターミナル部１５…およびランド部１６（表面ランド部１６ａ…および裏面ランド部１６ｂ…）に対応する位置のソルダレジストを除去して上記ワイヤボンドターミナル部１５…およびランド部１６（表面ランド部１６ａ…および裏面ランド部１６ｂ…）を露出させると共に、半導体チップ搭載領域となる開口部１１ａを例えば金型等で打ち抜くことにより容易に作製することができる。 In the substrate 11 used in the present embodiment, for example, a metal film (conductive film) such as a copper foil is formed on both front and back surfaces of an insulating substrate, and a wiring pattern and a wire bond terminal portion 15 (not shown) are formed by etching or the like. .. And land portions 16 (front surface land portions 16a... And back surface land portions 16b...), And the front surface land portions 16a and back surface land portions 16b are filled with a conductive paste or metal plated. After being connected by a through hole filled with a conductive material, a solder resist material is applied to the entire surface, and thereafter, wire bond terminal portions 15... And land portions 16 (surface land portions 16 a. And the wire bond terminal portion 15... And the solder resist at the position corresponding to the portion 16 b. With exposing the command unit 16 (the front surface land portion 16a ... and the back land portion 16b ...), it can be easily produced by punching an opening 11a which is a semiconductor chip mounting region, for example, mold or the like.

このようにして形成された上記基板１１は、上記ワイヤボンドターミナル部１５・１５間および表面ランド部１６ａ・１６ａ間、並びに、ワイヤボンドターミナル部１５と表面ランド部１６ａとの間に、上記配線パターンを覆うソルダレジスト１７が形成されていると共に、裏面ランド部１６ｂ・１６ｂ間にも、これら裏面ランド部１６ｂ・１６ｂ間を覆うソルダレジスト１７が形成された構成を有している。   The substrate 11 thus formed has the wiring pattern between the wire bond terminal portions 15 and 15 and between the surface land portions 16a and 16a, and between the wire bond terminal portion 15 and the surface land portion 16a. In addition, a solder resist 17 is formed between the back surface land portions 16b and 16b, and a solder resist 17 is formed between the back surface land portions 16b and 16b.

但し、本実施の形態においても、上記基板１１としては、例えば、ワイヤボンドターミナル部を有するリードフレームや、ＢＴレジン（ポリイミド、ビスマレイド・トリアジン樹脂）等で作製された有機基板等、任意の基板を使用することができる。   However, also in the present embodiment, as the substrate 11, for example, an arbitrary substrate such as a lead frame having a wire bond terminal portion or an organic substrate made of BT resin (polyimide, bismaleide / triazine resin) or the like is used. Can be used.

続いて、図１９に示すように、上記開口部１１ａ内に、上記絶縁性保護膜２２が形成された第１の半導体チップ１を内設（搭載）し、該第１の半導体チップ１上に、上記絶縁性保護膜２２および接着層７１が形成された第２の半導体チップ２を、上記接着層７１を加熱により軟化・溶融させ、硬化させることにより、積層する。但し、本実施の形態においても、前記実施の形態１同様、上記接着層７１の軟化・溶融条件は、上記第１の半導体チップ１と第２の半導体チップ２との間に空隙部７を形成することができるように制御されていることが望ましい。本実施の形態でも、前記実施の形態１同様、第１の半導体チップ１よりも第２の半導体チップ２のチップサイズが小さいことから、上記第１の半導体チップ１の搭載前にワイヤボンドすることも、上記第１の半導体チップ１を上記第２の半導体チップ２上に搭載した後、ワイヤボンドすることも可能である。   Subsequently, as shown in FIG. 19, the first semiconductor chip 1 in which the insulating protective film 22 is formed is installed (mounted) in the opening 11 a, and the first semiconductor chip 1 is formed on the first semiconductor chip 1. The second semiconductor chip 2 on which the insulating protective film 22 and the adhesive layer 71 are formed is laminated by softening and melting the adhesive layer 71 by heating and curing. However, also in the present embodiment, as in the first embodiment, the softening / melting condition of the adhesive layer 71 is that the gap 7 is formed between the first semiconductor chip 1 and the second semiconductor chip 2. It is desirable to be controlled so that it can be performed. Also in this embodiment, since the chip size of the second semiconductor chip 2 is smaller than that of the first semiconductor chip 1 as in the first embodiment, wire bonding is performed before mounting the first semiconductor chip 1. Alternatively, after the first semiconductor chip 1 is mounted on the second semiconductor chip 2, wire bonding can be performed.

続いて、図１９に示すように、上記第１の半導体チップ１上に上記第２の半導体チップ２を積層してなる半導体チップ積層体１０、ワイヤ３・４、およびワイヤボンドターミナル部１５…におけるワイヤボンド部（上記ワイヤ３・４との接続領域）を覆うように、上記モールド樹脂１３により、上記半導体チップ積層体１０における能動素子形成面を樹脂封止する。   Subsequently, as shown in FIG. 19, in the semiconductor chip laminated body 10 in which the second semiconductor chip 2 is laminated on the first semiconductor chip 1, the wires 3 and 4, and the wire bond terminal portion 15. The active element forming surface of the semiconductor chip laminate 10 is resin-sealed with the mold resin 13 so as to cover the wire bond portion (connection region with the wires 3 and 4).

上記モールド樹脂１３による樹脂封止は、例えば、トランスファーモールド等により行うことができる。より具体的には、例えば、上記開口部１１ａの周囲に形成されたソルダレジスト１７を堰として上記基板１１を図示しない金型で挟み込み、該金型内に、上記モールド樹脂１３の材料（モールド樹脂材料）を注入し、硬化させることにより行うことができる。   Resin sealing with the mold resin 13 can be performed by, for example, transfer molding. More specifically, for example, the substrate 11 is sandwiched by a mold (not shown) using a solder resist 17 formed around the opening 11a as a weir, and the material of the mold resin 13 (mold resin) is inserted into the mold. Material) can be injected and cured.

本実施の形態では、このようにして上記半導体チップ積層体１０を樹脂封止した後（つまり、上記金型を外した後）、上記基板１１における樹脂封止面側（上記モールド樹脂１３の突出側）のランド部１６である表面ランド部１６ａ上に、半田ボール１２を形成する。これにより、図１９に示す半導体装置２０を得ることができる。   In the present embodiment, after the semiconductor chip laminated body 10 is thus resin-sealed (that is, after the mold is removed), the resin sealing surface side of the substrate 11 (the protrusion of the mold resin 13). The solder ball 12 is formed on the surface land portion 16 a which is the side land portion 16. Thereby, the semiconductor device 20 shown in FIG. 19 can be obtained.

次に、図２０に示す半導体装置２０の製造方法について説明する。   Next, a method for manufacturing the semiconductor device 20 shown in FIG. 20 will be described.

図２０に示す半導体装置２０において、上記第１の半導体チップ１および第２の半導体チップ２における上記絶縁性保護膜２２・３２の形成方法、並びに、上記第２の半導体チップ２における能動素子形成面とは反対側の面（裏面）への上記接着層６１・６２の形成
方法は、前記実施の形態４と同じであるため、その説明については省略する。但し、前記実施の形態４では、上記第１の半導体チップ１裏面に、接着層として第１の接着層５を形成したが、本実施の形態では、上記第１の接着層５を必要としないことから、上記第１の半導体チップ１に対して上記第１の接着層５の形成は行われない。 In the semiconductor device 20 shown in FIG. 20, the method for forming the insulating protective films 22 and 32 in the first semiconductor chip 1 and the second semiconductor chip 2, and the active element formation surface in the second semiconductor chip 2. The method for forming the adhesive layers 61 and 62 on the opposite surface (rear surface) is the same as that in the fourth embodiment, and a description thereof will be omitted. However, in the fourth embodiment, the first adhesive layer 5 is formed as the adhesive layer on the back surface of the first semiconductor chip 1. However, in the present embodiment, the first adhesive layer 5 is not required. Therefore, the first adhesive layer 5 is not formed on the first semiconductor chip 1.

次に、個片に切り出された各半導体チップを上記基板１１に設けられた開口部１１ａ内に内設（搭載）する方法、すなわちパッケージの作製方法について、以下に説明する。   Next, a method for installing (mounting) each semiconductor chip cut into individual pieces in the opening 11a provided in the substrate 11, that is, a method for manufacturing a package will be described below.

図２０に示す半導体装置２０に使用される基板１１には、図１９に示す半導体装置２０の製造に使用される基板１１と同様の基板（配線基板）が使用される。本製造方法で使用される上記基板１１の作製方法は、図１９に示す半導体装置２０で用いられる基板１１の作製方法と同じであるため、その説明については省略する。但し、本製造方法においても、上記基板１１としては、例えば、ワイヤボンドターミナル部を有するリードフレームや、ＢＴレジン（ポリイミド、ビスマレイド・トリアジン樹脂）等で作製された有機基板等、任意の基板を使用することができる。   A substrate (wiring substrate) similar to the substrate 11 used for manufacturing the semiconductor device 20 shown in FIG. 19 is used for the substrate 11 used in the semiconductor device 20 shown in FIG. The manufacturing method of the substrate 11 used in this manufacturing method is the same as the manufacturing method of the substrate 11 used in the semiconductor device 20 shown in FIG. However, also in this manufacturing method, as the substrate 11, for example, an arbitrary substrate such as a lead frame having a wire bond terminal portion or an organic substrate made of BT resin (polyimide, bismaleide / triazine resin) or the like is used. can do.

続いて、図２０に示すように、上記開口部１１ａ内に、上記絶縁性保護膜２２が形成された第１の半導体チップ１を内設（搭載）した後、上記第１の半導体チップ１の電極端子２１…と基板１１のワイヤボンドターミナル部１５…とを第１のボンディングワイヤ３…により電気的に接続する。その後、上記第１の半導体チップ１上、すなわち、上記第１の半導体チップ１上に設けられた絶縁性保護膜２２上に、第２の半導体チップ２、すなわち、その能動素子形成面上に絶縁性保護膜３２が設けられていると共に、該第２の半導体チップ２の裏面に上記接着層６１・６２が設けられた第２の半導体チップ２を搭載（接着）し、該第２の半導体チップ２の電極端子３１…と基板１１のワイヤボンドターミナル部１５…とを第２のボンディングワイヤ４…により電気的に接続する。但し、上記絶縁性保護膜２２上に、第２の半導体チップ２を搭載（接着）するに際しては、上記第２の半導体チップ２を、上記第１の半導体チップ１における電極端子２１…上のワイヤボンド接続部を含む部分の上に接着を行う。なお、本製造方法においても、上記接着層６１・６２の軟化・溶融条件（接着条件）は、上記第１の半導体チップ１と第２の半導体チップ２との間に空隙部７を形成することができるように制御されていることが望ましい。   Subsequently, as shown in FIG. 20, after the first semiconductor chip 1 in which the insulating protective film 22 is formed is installed (mounted) in the opening 11a, the first semiconductor chip 1 of the first semiconductor chip 1 is mounted. The electrode terminals 21 and the wire bond terminal portions 15 of the substrate 11 are electrically connected by the first bonding wires 3. Thereafter, insulation is performed on the first semiconductor chip 1, that is, on the insulating protective film 22 provided on the first semiconductor chip 1, and on the second semiconductor chip 2, that is, on the active element formation surface. The second semiconductor chip 2 provided with the adhesive protective layer 32 and provided with the adhesive layers 61 and 62 on the back surface of the second semiconductor chip 2 is mounted (adhered), and the second semiconductor chip The two electrode terminals 31 and the wire bond terminal portions 15 of the substrate 11 are electrically connected by the second bonding wires 4. However, when the second semiconductor chip 2 is mounted (adhered) on the insulating protective film 22, the second semiconductor chip 2 is attached to the wires on the electrode terminals 21 in the first semiconductor chip 1. Adhesion is performed on the portion including the bond connection. Also in this manufacturing method, the softening / melting conditions (adhesion conditions) of the adhesive layers 61 and 62 are to form the gap 7 between the first semiconductor chip 1 and the second semiconductor chip 2. It is desirable to be controlled so that

その後、本製造方法においても、図１９に示す半導体装置２０の製造方法と同様に樹脂封止、および半田ボールの形成を行うことにより、図２０に示す半導体装置２０を得ることができる。   Thereafter, also in the present manufacturing method, the semiconductor device 20 shown in FIG. 20 can be obtained by performing resin sealing and forming solder balls in the same manner as the manufacturing method of the semiconductor device 20 shown in FIG.

なお、本実施の形態では、図１９および図２０に示すように、上記接着層を二層構造とした場合を例に挙げて説明したが、本発明はこれに限定されるものではなく、本実施の形態においても、上記半導体チップ積層体１０は、三層以上の接着層からなる積層構造を有していてもよい。   In the present embodiment, as shown in FIGS. 19 and 20, a case where the adhesive layer has a two-layer structure has been described as an example. However, the present invention is not limited to this, Also in the embodiment, the semiconductor chip stacked body 10 may have a stacked structure including three or more adhesive layers.

また、本実施の形態では、上記開口部１１ａが、基板１１の中央部、例えば１デバイス毎に個片化（分割）された状態における基板１１の中央部に、矩形状に形成されている場合を例に挙げて説明したが、上記開口部１１ａの形成位置は、個片化する際の所望のデバイス数等に応じて適宜設定すればよく、また、上記開口部１１ａの形状は、上記開口部１１ａが、該開口部１１ａ内に上記半導体チップ積層体１０を内設することができる大きさを有してさえいれば、特に限定されるものではなく、矩形状に限定されるものではない。   In the present embodiment, the opening 11a is formed in a rectangular shape at the center of the substrate 11, for example, at the center of the substrate 11 in a state of being separated (divided) for each device. However, the formation position of the opening 11a may be set as appropriate according to the desired number of devices when singulated, and the shape of the opening 11a is the opening. The portion 11a is not particularly limited as long as it has a size that allows the semiconductor chip stacked body 10 to be provided in the opening 11a, and is not limited to a rectangular shape. .

以上のように、本実施の形態にかかる半導体装置は、何れも、能動素子形成面上に電極端子および絶縁性保護膜が設けられた複数個の半導体チップが各々接着層を介して積層されており、かつ、上記各半導体チップに設けられた電極端子が上記基板と各々ボンディン
グワイヤにより電気的に接続されている半導体装置であって、上記複数個の半導体チップからなる半導体チップ積層体が、上記基板に形成された開口部内に設けられていると共に、当該半導体装置、具体的には当該半導体装置における上記半導体チップ積層体が、前記実施の形態１〜４同様、互いに積層された上記半導体チップ間に空隙部を有するように設けられている構成を有している。 As described above, in each of the semiconductor devices according to the present embodiment, a plurality of semiconductor chips each having an electrode terminal and an insulating protective film provided on the active element formation surface are stacked via an adhesive layer. And an electrode terminal provided on each of the semiconductor chips is electrically connected to the substrate by a bonding wire, and the semiconductor chip stack including the plurality of semiconductor chips includes: The semiconductor device, specifically, the semiconductor chip stacked body in the semiconductor device is provided between the semiconductor chips stacked in each other as in the first to fourth embodiments. It has the structure provided so that it may have a space | gap part.

よって、本実施の形態においても、前記実施の形態１〜４同様、半導体装置内部で発生する応力を、上記半導体チップ間に設けられた上記空隙部に応力集中させ、残留応力や熱応力等の影響による、半導体チップの能動素子形成面内への応力集中を低減することができるので、より信頼性に優れた積層構造を有する半導体装置を提供することができると共に、半導体チップの能動素子形成面内への応力集中を低減させるために上記半導体チップ間の接着層に密着力（接着力）が低い接着材料を使用する必要がないので、リフロー耐熱性を低下させることなく上記半導体能動素子形成面における上記絶縁材料の脆性破壊を防止することができる。   Therefore, also in the present embodiment, as in the first to fourth embodiments, the stress generated in the semiconductor device is concentrated in the gaps provided between the semiconductor chips, and residual stress, thermal stress, etc. Since stress concentration in the active element formation surface of the semiconductor chip due to the influence can be reduced, a semiconductor device having a more reliable stacked structure can be provided, and the active element formation surface of the semiconductor chip can be provided. Since it is not necessary to use an adhesive material having low adhesion (adhesive force) for the adhesive layer between the semiconductor chips in order to reduce stress concentration in the inside, the semiconductor active element formation surface without reducing reflow heat resistance Brittle fracture of the insulating material can be prevented.

しかも、本実施の形態によれば、上記半導体チップ積層体が基板に形成された開口部内に設けられていることで、前記実施の形態１〜４と比較して薄型の半導体装置を提供することができる。
〔実施の形態６〕
本発明にかかるさらに他の実施形態について、図２１および図２２に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記実施の形態１〜５に記載の構成要素と同じ機能を有する構成要素については、同じ符号を付記し、その説明を省略するものとする。 Moreover, according to the present embodiment, the semiconductor chip stack is provided in the opening formed in the substrate, thereby providing a thin semiconductor device as compared with the first to fourth embodiments. Can do.
[Embodiment 6]
Still another embodiment according to the present invention will be described below with reference to FIGS. 21 and 22. For convenience of explanation, components having the same functions as those described in the first to fifth embodiments are denoted by the same reference numerals and description thereof is omitted.

なお、本実施の形態でも、前記実施の形態５同様、半導体チップ積層体１０が、基板１１に設けられた開口部１１ａ内に搭載（内設）されている構成について説明するものとする。また、本実施の形態でも、前記実施の形態５同様、上記半導体チップ積層体１０が、上記基板１１の中央部に形成された矩形状の開口部１１ａの内部に、モールド樹脂１３により封止された状態で、上記基板１１の表面側、すなわち配線パターン形成面側に突出して設けられており、上記モールド樹脂１３の外側で、上記基板１１における配線パターン形成面側、つまり、上記モールド樹脂１３の突出側に、上記半田ボール１２…が突出して設けられている（つまり、上記モールド樹脂１３の突出方向と半田ボール１２…の突出方向が同じである）構成を例に挙げて説明するが、本発明はこれに限定されるものではなく、上記半田ボール１２…が、上記モールド樹脂１３の突出方向とは逆方向に突出して設けられている構成を有していても構わない。但し、前記したように、上記モールド樹脂１３の突出方向と半田ボール１２…の突出方向とを一致させることで、より一層薄型の半導体装置（積層型半導体装置７０）を形成することができる。   In the present embodiment, as in the fifth embodiment, a configuration in which the semiconductor chip stacked body 10 is mounted (installed) in the opening 11a provided in the substrate 11 will be described. Also in the present embodiment, as in the fifth embodiment, the semiconductor chip laminate 10 is sealed with a mold resin 13 inside a rectangular opening 11 a formed in the center of the substrate 11. In such a state, it is provided so as to protrude to the surface side of the substrate 11, that is, the wiring pattern forming surface side, and outside the mold resin 13, the wiring pattern forming surface side of the substrate 11, that is, the mold resin 13. The solder balls 12 are projected and provided on the projecting side (that is, the projecting direction of the mold resin 13 and the projecting direction of the solder balls 12 are the same). The invention is not limited to this, and the solder balls 12 may have a configuration in which the solder balls 12 are provided so as to protrude in a direction opposite to the protruding direction of the mold resin 13. No. However, as described above, by making the protruding direction of the mold resin 13 coincide with the protruding direction of the solder balls 12..., A thinner semiconductor device (laminated semiconductor device 70) can be formed.

前記実施の形態５に示す半導体装置２０（例えば図１９および図２０参照）は、例えば、上記表面ランド部１６ａ…に半田ボール１２…を形成した後、必要に応じて１デバイス毎に個片化（分割）することにより、個別のパッケージ（半導体パッケージ）、つまり、半導体装置とすることができるが、本発明はこれに限定されるものではなく、本発明にかかる半導体装置は、単一のパッケージ内に複数個の半導体チップが積層して搭載されている構成を有していればよい。   In the semiconductor device 20 shown in the fifth embodiment (see, for example, FIGS. 19 and 20), for example, the solder balls 12 are formed on the surface land portions 16a, and then separated into individual devices as necessary. By dividing (dividing), an individual package (semiconductor package), that is, a semiconductor device can be obtained. However, the present invention is not limited to this, and the semiconductor device according to the present invention is a single package. It is only necessary to have a configuration in which a plurality of semiconductor chips are stacked and mounted therein.

例えば、本発明にかかる半導体パッケージ（半導体装置）としては、例えば１デバイス毎に個片化された半導体装置が複数積層された、積層型の半導体装置（積層型半導体装置、積層型半導体パッケージ）であってもよい。   For example, the semiconductor package (semiconductor device) according to the present invention is, for example, a stacked semiconductor device (stacked semiconductor device, stacked semiconductor package) in which a plurality of semiconductor devices separated for each device are stacked. There may be.

図２１および図２２は、本実施の形態にかかる各積層型半導体装置７０の概略構成を示
す断面図である。 21 and 22 are cross-sectional views showing a schematic configuration of each stacked semiconductor device 70 according to the present embodiment.

図２１、図２２に示す積層型半導体装置７０は、それぞれ、図１９、図２０に示す同種の半導体装置２０が、上記半田ボール１２…を接続端子として、これら半田ボール１２…を介して、基板１１の厚み方向（すなわち、半導体装置２０の厚さ方向、上記半導体チップ積層体１０の厚さ方向）、言い換えれば基板１１の法線方向に複数個（本実施の形態では３個）積層して設けられている構成を有している。   The stacked semiconductor device 70 shown in FIG. 21 and FIG. 22 has the same kind of semiconductor device 20 shown in FIG. 19 and FIG. 20, respectively, with the solder balls 12 as connection terminals and via the solder balls 12. 11 (that is, the thickness direction of the semiconductor device 20 and the thickness direction of the semiconductor chip stacked body 10), in other words, a plurality (three in the present embodiment) are stacked in the normal direction of the substrate 11. It has the structure provided.

なお、積層される各半導体装置２０、つまり、上段（上層）の半導体装置２０における各半田ボール１２の配置は、積層する半導体装置２０、つまり、下段（下層と）なる半導体装置２０のランド部１６（具体的には裏面ランド部１６ｂ）の配置に合わせてある。また、最上段（最上層）の半導体装置２０の上面（つまり配線パターン形成面）に設けられた各半田ボール１２…は、外部との接続用の外部端子として使用することができる。   The arrangement of the solder balls 12 in each semiconductor device 20 to be stacked, that is, the upper (upper layer) semiconductor device 20 is the land portion 16 of the semiconductor device 20 to be stacked, that is, the lower (lower layer) semiconductor device 20. (Specifically, it matches the arrangement of the back surface land portion 16b). Each solder ball 12 provided on the upper surface (that is, the wiring pattern forming surface) of the uppermost (uppermost layer) semiconductor device 20 can be used as an external terminal for connection to the outside.

本実施の形態にかかる積層型半導体装置７０は、図２１および図２２に示すように、半導体チップ積層体１０が、基板１１に形成された開口部１１ａ内に搭載された半導体装置２０を複数個積層してなることで、個々の半導体装置２０の薄型化を図ることができ、この結果、積層型半導体装置７０全体の薄型化を図ることができる。しかも、上記図２１および図２２に示す積層型半導体装置７０は、各半導体装置２０におけるモールド樹脂１３の突出方向と半田ボール１２…の突出方向とが同じであることで、前記したように、さらに積層型半導体装置７０全体の薄型化を図ることができる。   As shown in FIGS. 21 and 22, the stacked semiconductor device 70 according to the present embodiment includes a plurality of semiconductor devices 20 in which the semiconductor chip stacked body 10 is mounted in the opening 11 a formed in the substrate 11. By laminating, the individual semiconductor devices 20 can be thinned, and as a result, the entire laminated semiconductor device 70 can be thinned. In addition, the stacked semiconductor device 70 shown in FIG. 21 and FIG. 22 has the same protruding direction of the mold resin 13 and the protruding direction of the solder balls 12 in each semiconductor device 20. The overall thickness of the stacked semiconductor device 70 can be reduced.

また、本実施の形態によれば、複数個の半導体装置２０を、別々に実装することなく、１つのパッケージ内の実装面積内に搭載することができるため、携帯機器等の小型化に特に有効である。   In addition, according to the present embodiment, a plurality of semiconductor devices 20 can be mounted within a mounting area in one package without being mounted separately, which is particularly effective for downsizing portable devices and the like. It is.

さらに、上記図２１および図２２に示す積層型半導体装置７０は、上記半田ボール１２が上記モールド樹脂１３の基板１１表面からの高さ（突出高さ）よりも大きく、上記モールド樹脂１３よりも基板１１上に突出して設けられていることから、各半導体装置２０における各モールド樹脂１３は、互いに非接触な状態で（つまり離間して）設けられている。これにより、上記積層型半導体装置７０における各半導体装置２０は、半導体チップ積層体１０搭載部（半導体素子部）間、より具体的には、上記各半導体装置２０に設けられた半導体チップ積層体１０・１０間に、空隙部７２（空間）を有している。このように、互いに積層された半導体装置２０における各半導体チップ積層体１０を覆うモールド樹脂１３・１３間に上記空隙部７２が形成されていることで、上記半導体装置２０を複数個積層すること、さらに言えば、上記半導体チップを１つのパッケージ内に、基板法線方向に複数個積層（搭載）して設けることで上記パッケージ内の各半導体チップ、各半導体装置２０にかかる内部応力を、上記各空隙部７・７２で吸収することができるようになっている。   Furthermore, in the stacked semiconductor device 70 shown in FIG. 21 and FIG. 22, the solder ball 12 is larger than the height (projection height) of the mold resin 13 from the surface of the substrate 11, and the substrate is larger than the mold resin 13. 11, the mold resins 13 in the semiconductor devices 20 are provided in a non-contact state (that is, apart from each other). Accordingly, each semiconductor device 20 in the stacked semiconductor device 70 is arranged between the semiconductor chip stacked body 10 mounting portions (semiconductor element portions), more specifically, the semiconductor chip stacked body 10 provided in each semiconductor device 20. -Between 10 there is a gap 72 (space). In this way, a plurality of the semiconductor devices 20 are stacked by forming the gap 72 between the mold resins 13 and 13 covering the semiconductor chip stacks 10 in the semiconductor devices 20 stacked on each other. More specifically, by providing a plurality of the semiconductor chips in a single package in the normal direction of the substrate (stacking), the internal stress applied to each semiconductor chip and each semiconductor device 20 in the package is changed to each It can be absorbed by the gaps 7 and 72.

以上のように、本実施の形態によれば、同種または異種のパッケージ（半導体装置）を多段に積層してなる積層型半導体装置を提供することができる。このように、複数のパッケージ（半導体装置）を積層した場合、通常はパッケージ相互間の応力の発生が懸念されるが、本実施の形態によれば、上記空隙部７・７２によりパッケージ相互間の応力をも吸収することができるので、上記したように各半導体チップにおける能動素子面へ応力集中が低減された、より信頼性に優れた積層構造を有する積層型半導体装置を提供することができる。   As described above, according to this embodiment, it is possible to provide a stacked semiconductor device in which the same type or different types of packages (semiconductor devices) are stacked in multiple stages. As described above, when a plurality of packages (semiconductor devices) are stacked, the occurrence of stress between the packages is usually a concern. However, according to the present embodiment, the gaps 7 and 72 allow the packages to be Since stress can also be absorbed, a stacked semiconductor device having a more reliable stacked structure in which stress concentration on the active element surface of each semiconductor chip is reduced as described above can be provided.

なお、本実施の形態では、半導体チップを２個備えた半導体装置を複数個積層する構成としたが、本実施の形態はこれに限定されるものではなく、各半導体装置における半導体
チップ数は特に限定されるものではなく、半導体チップを３個以上備えた半導体措置を複数積層してもよい。また、積層する半導体装置数も特に限定されるものではなく、図２１および図２２では、何れも、半導体装置が３個積層された例を示したが、２個積層されていてもよく、４個以上積層されていてもよい。 In this embodiment, a plurality of semiconductor devices each including two semiconductor chips are stacked. However, this embodiment is not limited to this, and the number of semiconductor chips in each semiconductor device is particularly limited. It is not limited, and a plurality of semiconductor measures including three or more semiconductor chips may be stacked. Further, the number of semiconductor devices to be stacked is not particularly limited, and FIGS. 21 and 22 each show an example in which three semiconductor devices are stacked. However, two semiconductor devices may be stacked. One or more may be laminated.

また、本実施の形態では、積層する各半導体装置に、同じ機能かつ同じ大きさを有する同一品を使用したが、例えば、メモリデバイスと液晶コントローラデバイスのように、異なる機能を有するものであってもよく、例えば、半導体装置毎に異なる大きさの半導体チップが用いられている構成であってもよい。また、上記半導体装置（半導体チップ）は、半導体装置の厚み方向、すなわち基板法線方向に複数積層されているのみならず、水平方向にも複数の半導体装置（半導体チップ）が設けられ、互いに接続端子により接続されている構成を有していても構わない。   In this embodiment, the same product having the same function and the same size is used for each semiconductor device to be stacked. However, for example, a memory device and a liquid crystal controller device have different functions. For example, a configuration in which semiconductor chips of different sizes are used for each semiconductor device may be used. The semiconductor device (semiconductor chip) is not only stacked in the thickness direction of the semiconductor device, that is, in the normal direction of the substrate, but also provided in the horizontal direction with a plurality of semiconductor devices (semiconductor chips) connected to each other. You may have the structure connected by the terminal.

なお、本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。   In addition, this invention is not limited to embodiment mentioned above, A various change is possible in the range shown to the claim. That is, embodiments obtained by combining technical means appropriately changed within the scope of the claims are also included in the technical scope of the present invention.

本発明は、単一のパッケージ内に、絶縁性保護膜および接着層を介して複数個の半導体チップを積層して搭載する半導体装置の各半導体チップ間に空隙層が設けられていることで、このように単一のパッケージ内に複数個の半導体チップを積層した際に発生する内部応力による半導体能動素子への影響を小さくすることができ、信頼性の高い積層構造を有する半導体装置を提供することができる。   The present invention provides a gap layer between semiconductor chips of a semiconductor device in which a plurality of semiconductor chips are stacked and mounted in a single package via an insulating protective film and an adhesive layer. Thus, there is provided a semiconductor device having a highly reliable stacked structure that can reduce the influence on the semiconductor active element due to the internal stress generated when a plurality of semiconductor chips are stacked in a single package. be able to.

本発明の実施の形態１にかかる半導体装置の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the semiconductor device concerning Embodiment 1 of this invention. 図１に示す半導体装置における半導体素子搭載部の概略構成を示す断面図である。FIG. 2 is a cross-sectional view illustrating a schematic configuration of a semiconductor element mounting portion in the semiconductor device illustrated in FIG. 1. 本発明の実施の形態１にかかる半導体装置の他の概略構成を示す断面図である。It is sectional drawing which shows the other schematic structure of the semiconductor device concerning Embodiment 1 of this invention. 互いに積層された半導体チップ間の絶縁性保護膜に、陥没部が、平面方向に格子状にパターン形成されている状態を示す平面図である。It is a top view which shows the state by which the depression part was pattern-formed by the grid | lattice form in the plane direction in the insulating protective film between the semiconductor chips laminated | stacked mutually. 互いに積層された半導体チップ間の絶縁性保護膜に、陥没部が、電極端子列に垂直な筋状にパターン形成されている状態を示す平面図である。It is a top view which shows the state by which the depression part was pattern-formed by the perpendicular | vertical stripe shape to the electrode terminal row | line | column in the insulating protective film between the semiconductor chips laminated | stacked mutually. 互いに積層された半導体チップ間の絶縁性保護膜に、陥没部が、電極端子列に平行な筋状にパターン形成されている状態を示す平面図である。It is a top view which shows the state by which the depression part was pattern-formed in the stripe form parallel to an electrode terminal row | line | column in the insulating protective film between the semiconductor chips laminated | stacked mutually. 互いに積層された半導体チップ間の絶縁性保護膜に、陥没部が、電極端子列に垂直並びに平行な筋状に各々パターン形成されている状態を示す平面図である。It is a top view which shows the state by which the depression part was each pattern-formed in the stripe form perpendicular | vertical and parallel to the electrode terminal row | line | column in the insulating protective film between the semiconductor chips laminated | stacked mutually. 互いに積層された半導体チップ間の絶縁性保護膜に、陥没部が、平面方向に複数の矩形のパターンの集合体で形成されている状態を示す平面図である。It is a top view which shows the state by which the depression part was formed in the insulating protective film between the semiconductor chips laminated | stacked mutually on the aggregate of a some rectangular pattern in the plane direction. 互いに積層された半導体チップ間の絶縁性保護膜に、陥没部を形成しない場合における絶縁性保護膜のパターン形状を示す平面図である。It is a top view which shows the pattern shape of the insulating protective film in the case of not forming a depression part in the insulating protective film between the semiconductor chips laminated | stacked mutually. 本発明にかかる半導体装置の製造方法における接着層形成工程の一例を示す斜視図である。It is a perspective view which shows an example of the contact bonding layer formation process in the manufacturing method of the semiconductor device concerning this invention. 本発明にかかる半導体装置の製造方法における接着層形成工程の他の一例を示す斜視図である。It is a perspective view which shows another example of the contact bonding layer formation process in the manufacturing method of the semiconductor device concerning this invention. 本発明の実施の形態２にかかる半導体装置における半導体素子搭載部の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the semiconductor element mounting part in the semiconductor device concerning Embodiment 2 of this invention. 本発明の実施の形態２にかかる半導体装置における半導体素子搭載部の他の概略構成を示す断面図である。It is sectional drawing which shows the other schematic structure of the semiconductor element mounting part in the semiconductor device concerning Embodiment 2 of this invention. 本発明の実施の形態３にかかる半導体装置における半導体素子搭載部の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the semiconductor element mounting part in the semiconductor device concerning Embodiment 3 of this invention. 本発明の実施の形態３にかかる半導体装置における半導体素子搭載部の他の概略構成を示す断面図である。It is sectional drawing which shows the other schematic structure of the semiconductor element mounting part in the semiconductor device concerning Embodiment 3 of this invention. 本発明の実施の形態４にかかる半導体装置における半導体素子搭載部の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the semiconductor element mounting part in the semiconductor device concerning Embodiment 4 of this invention. 本発明の実施の形態４にかかる半導体装置における半導体素子搭載部の他の概略構成を示す断面図である。It is sectional drawing which shows the other schematic structure of the semiconductor element mounting part in the semiconductor device concerning Embodiment 4 of this invention. 本発明にかかる半導体装置の他の概略構成を示す断面図である。It is sectional drawing which shows the other schematic structure of the semiconductor device concerning this invention. 本発明の実施の形態５にかかる半導体装置の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the semiconductor device concerning Embodiment 5 of this invention. 本発明の実施の形態５にかかる半導体装置の他の概略構成を示す断面図である。It is sectional drawing which shows the other schematic structure of the semiconductor device concerning Embodiment 5 of this invention. 本発明の実施の形態６にかかる積層型半導体装置の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the laminated semiconductor device concerning Embodiment 6 of this invention. 本発明の実施の形態６にかかる積層型半導体装置の他の概略構成を示す断面図である。It is sectional drawing which shows the other schematic structure of the laminated semiconductor device concerning Embodiment 6 of this invention.

符号の説明Explanation of symbols

１ 第１の半導体チップ
２ 第２の半導体チップ
３ 第１のボンディングワイヤ
４ 第２のボンディングワイヤ
５ 第１の接着層
６ 第２の接着層
７ 空隙部
１０ 半導体チップ積層体
１１ 基板
１２ 半田ボール
１３ モールド樹脂
１４ 配線
１５ ワイヤボンドターミナル部
１６ ランド部
１６ａ 表面ランド部
１６ｂ 裏面ランド部
１７ ソルダレジスト
２０ 半導体装置
２１ 電極端子
２２ 絶縁性保護膜
３１ 電極端子
３２ 絶縁性保護膜
４１ シート状の接着材料
５１ 半導体ウェハ
５２ 貼付用ローラ
６１ 接着層
６２ 接着層
７０ 積層型半導体装置
７１ 接着層
７２ 空隙部 DESCRIPTION OF SYMBOLS 1 1st semiconductor chip 2 2nd semiconductor chip 3 1st bonding wire 4 2nd bonding wire 5 1st contact bonding layer 6 2nd contact bonding layer 7 Cavity 10 Semiconductor chip laminated body 11 Substrate 12 Solder ball 13 Mold resin 14 Wiring 15 Wire bond terminal portion 16 Land portion 16a Front surface land portion 16b Back surface land portion 17 Solder resist 20 Semiconductor device 21 Electrode terminal 22 Insulating protective film 31 Electrode terminal 32 Insulating protective film 41 Sheet-like adhesive material 51 Semiconductor Wafer 52 Adhesive roller 61 Adhesive layer 62 Adhesive layer 70 Multilayer semiconductor device 71 Adhesive layer 72 Gap

Claims (25)

能動素子形成面上に電極端子および絶縁性保護膜が設けられた複数個の半導体チップが、各々接着層を介して積層されており、かつ、上記各半導体チップに設けられた電極端子が基板と各々ボンディングワイヤにより電気的に接続されている半導体装置であって、
当該半導体装置は、上記複数個の半導体チップからなる半導体チップ積層体が、互いに積層された上記半導体チップ間に空隙部を有するように設けられていることを特徴とする半導体装置。 A plurality of semiconductor chips each provided with an electrode terminal and an insulating protective film on the active element formation surface are stacked via an adhesive layer, and the electrode terminal provided on each semiconductor chip is connected to the substrate. Each of the semiconductor devices is electrically connected by a bonding wire,
The semiconductor device is characterized in that a semiconductor chip stacked body composed of the plurality of semiconductor chips is provided so as to have a gap between the semiconductor chips stacked together. 上記半導体チップ積層体は、互いに積層された上記半導体チップ間に設けられた上記絶縁性保護膜と接着層との間に上記空隙部を有するように設けられていることを特徴とする請求項１記載の半導体装置。   2. The semiconductor chip laminated body is provided so as to have the gap portion between the insulating protective film and the adhesive layer provided between the semiconductor chips laminated together. The semiconductor device described. 上記絶縁性保護膜および接着層の少なくとも一方における他方との接触表面に、上記空隙部を形成する陥没部が設けられていることを特徴とする請求項２記載の半導体装置。   3. The semiconductor device according to claim 2, wherein a recessed portion for forming the gap is provided on a contact surface of at least one of the insulating protective film and the adhesive layer with the other. 互いに積層された上記半導体チップ間に設けられた上記接着層が絶縁性を有していることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the adhesive layer provided between the semiconductor chips stacked on each other has an insulating property. 互いに積層された上記半導体チップ間に設けられた上記接着層が、応力負荷により脆性破壊する材料からなることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。   5. The semiconductor device according to claim 1, wherein the adhesive layer provided between the semiconductor chips stacked on each other is made of a material that is brittlely broken by a stress load. 6. 互いに積層された上記半導体チップ間に設けられた上記接着層が、応力負荷により塑性変形する材料からなることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。   5. The semiconductor device according to claim 1, wherein the adhesive layer provided between the stacked semiconductor chips is made of a material that is plastically deformed by a stress load. 6. 互いに積層された上記半導体チップ間に設けられた上記接着層が、少なくとも二層構造を有していることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。   4. The semiconductor device according to claim 1, wherein the adhesive layer provided between the semiconductor chips stacked on each other has at least a two-layer structure. 上記絶縁性保護膜と、少なくとも二層構造を有する上記接着層における上記絶縁性保護膜と接触する接着層との、少なくとも一方における他方との接触表面に、上記空隙部を形成する陥没部が設けられていることを特徴とする請求項７記載の半導体装置。   A recessed portion for forming the void is provided on a contact surface of at least one of the insulating protective film and the adhesive layer in contact with the insulating protective film in the adhesive layer having at least a two-layer structure. 8. The semiconductor device according to claim 7, wherein the semiconductor device is formed. 少なくとも二層構造を有する上記接着層における上記絶縁性保護膜と接触する接着層が、応力負荷により脆性破壊する材料からなることを特徴とする請求項７または８記載の半導体装置。   9. The semiconductor device according to claim 7, wherein the adhesive layer in contact with the insulating protective film in the adhesive layer having at least a two-layer structure is made of a material that is brittlely broken by a stress load. 少なくとも二層構造を有する上記接着層における上記絶縁性保護膜と接触する接着層が、応力負荷により塑性変形する材料からなることを特徴とする請求項７または８記載の半導体装置。   9. The semiconductor device according to claim 7, wherein the adhesive layer in contact with the insulating protective film in the adhesive layer having at least a two-layer structure is made of a material that is plastically deformed by a stress load. 上記半導体チップ積層体は、互いに積層された上記半導体チップ間に設けられた上記接着層が少なくとも二層構造を有し、かつ、少なくとも二層構造を有する上記接着層の層間に空隙部を有するように設けられていることを特徴とする請求項１記載の半導体装置。   In the semiconductor chip laminated body, the adhesive layer provided between the semiconductor chips stacked on each other has at least a two-layer structure, and has a gap between the adhesive layers having at least a two-layer structure. The semiconductor device according to claim 1, wherein the semiconductor device is provided. 少なくとも二層構造を有する上記接着層において互いに隣接する接着層のうち少なくとも一方の接着層における他方の接着層との接触表面に、上記空隙部を形成する陥没部が設けられていることを特徴とする請求項１１記載の半導体装置。   In the adhesive layer having at least a two-layer structure, a depressed portion for forming the gap is provided on a contact surface of at least one of the adhesive layers adjacent to each other with the other adhesive layer. The semiconductor device according to claim 11. 少なくとも二層構造を有する上記接着層のうち少なくとも一層の接着層が、応力負荷により脆性破壊する材料からなることを特徴とする請求項１１または１２記載の半導体装置
。 13. The semiconductor device according to claim 11, wherein at least one of the adhesive layers having at least a two-layer structure is made of a material that is brittlely broken by a stress load. 少なくとも二層構造を有する上記接着層のうち少なくとも一層の接着層が、応力負荷により塑性変形する材料からなることを特徴とする請求項１１または１２記載の半導体装置。   13. The semiconductor device according to claim 11, wherein at least one of the adhesive layers having at least a two-layer structure is made of a material that is plastically deformed by a stress load. 少なくとも二層構造を有する上記接着層の各々が絶縁性を有していることを特徴とする請求項７〜１４の何れか１項に記載の半導体装置。   The semiconductor device according to claim 7, wherein each of the adhesive layers having at least a two-layer structure has an insulating property. 上記陥没部が、平面方向に格子状にパターン形成されていることを特徴とする請求項３、８、１２の何れか１項に記載の半導体装置。   13. The semiconductor device according to claim 3, wherein the depressed portion is patterned in a grid pattern in a planar direction. 上記陥没部が、平面方向に筋状にパターン形成されていることを特徴とする請求項項３、８、１２の何れか１項に記載の半導体装置。   13. The semiconductor device according to claim 3, wherein the depressed portion is patterned in a streak pattern in a plane direction. 上記陥没部が、平面方向に複数の矩形のパターンの集合体で形成されていることを特徴とする請求項項３、８、１２の何れか１項に記載の半導体装置。   13. The semiconductor device according to claim 3, wherein the depressed portion is formed of an aggregate of a plurality of rectangular patterns in a planar direction. 上記半導体チップ積層体は、上記基板上に設けられていることを特徴とする請求項１〜１９の何れか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the semiconductor chip stacked body is provided on the substrate. 上記半導体チップ積層体は、上記基板に形成された開口部内に設けられていることを特徴とする請求項１〜１９の何れか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the semiconductor chip stacked body is provided in an opening formed in the substrate. 請求項２０に記載の半導体装置が、接続端子を介して、上記基板の法線方向に複数個積層されてなることを特徴とする積層型半導体装置。   21. A stacked semiconductor device, wherein a plurality of the semiconductor devices according to claim 20 are stacked in a normal direction of the substrate via connection terminals. 能動素子形成面上に電極端子および絶縁性保護膜が設けられた複数個の半導体チップ（Ｓ）が各々接着層を介して積層されており、かつ、上記各半導体チップ（Ｓ）に設けられた電極端子が上記基板と各々ボンディングワイヤにより電気的に接続された半導体装置の製造方法であって、
上記絶縁性保護膜および接着層のうち少なくとも絶縁性保護膜を備え、かつ、上記絶縁性保護膜および接着層の少なくとも一方に空隙部が設けられた半導体チップ（Ｓ１）を含む、複数個の上記半導体チップ（Ｓ）を作製する半導体チップ（Ｓ）作製工程と、
上記空隙部が互いに積層される上記半導体チップ（Ｓ）間に位置するように複数個の上記半導体チップ（Ｓ）を上記接着層で接着して積層する半導体チップ（Ｓ）積層工程とを備えていることを特徴とする半導体装置の製造方法。 A plurality of semiconductor chips (S) each provided with an electrode terminal and an insulating protective film are stacked on the active element formation surface via an adhesive layer, and provided on each of the semiconductor chips (S). A method of manufacturing a semiconductor device in which electrode terminals are electrically connected to the substrate by bonding wires, respectively.
A plurality of semiconductor chips (S 1 ) including at least an insulating protective film of the insulating protective film and the adhesive layer, and having a gap in at least one of the insulating protective film and the adhesive layer. A semiconductor chip (S) manufacturing process for manufacturing the semiconductor chip (S);
A semiconductor chip (S) laminating step of laminating a plurality of the semiconductor chips (S) with the adhesive layer so as to be positioned between the semiconductor chips (S) on which the gaps are stacked. A method for manufacturing a semiconductor device, comprising: 上記半導体チップ（Ｓ）作製工程は、上記絶縁性保護膜および接着層の少なくとも一方に空隙部が設けられた上記半導体チップ（Ｓ１）を作製する半導体チップ（Ｓ１）作製工程を含み、
上記半導体チップ（Ｓ１）作製工程は、
上記半導体チップ（Ｓ）に分割される前の半導体ウェハに、上記半導体チップ（Ｓ）の能動素子形成面を、上記電極端子が露出するように上記絶縁性保護膜をパターン形成する絶縁性保護膜形成工程と、
上記絶縁性保護膜が形成された半導体ウェハを個別の半導体チップ（Ｓ）に分割する分割工程とを含み、
上記絶縁性保護膜形成工程では、上記絶縁性保護膜における上記接着層との接触表面に、上記空隙部を形成する陥没部を有するように上記絶縁性保護膜をパターン形成することを特徴とする請求項２２記載の半導体装置の製造方法。 The semiconductor chip (S) manufacturing process includes a semiconductor chip (S 1) Preparation step of preparing the semiconductor chip that void portion is provided in at least one of the insulating protective film and the adhesive layer (S 1),
The semiconductor chip (S 1 ) manufacturing process is as follows:
Insulating protective film for patterning the insulating protective film on the active surface of the semiconductor chip (S) so that the electrode terminals are exposed on the semiconductor wafer before being divided into the semiconductor chips (S) Forming process;
A dividing step of dividing the semiconductor wafer on which the insulating protective film is formed into individual semiconductor chips (S),
In the insulating protective film forming step, the insulating protective film is patterned so as to have a depressed portion that forms the gap on the surface of the insulating protective film that contacts the adhesive layer. 23. A method of manufacturing a semiconductor device according to claim 22. 上記半導体チップ（Ｓ）作製工程は、上記絶縁性保護膜および接着層の少なくとも一方に空隙部が設けられた上記半導体チップ（Ｓ１）を作製する半導体チップ（Ｓ１）作製工程を含み、
上記半導体チップ（Ｓ１）作製工程は、
上記半導体チップ（Ｓ）に分割される前の半導体ウェハに、上記半導体チップ（Ｓ）の能動素子形成面を、上記電極端子が露出するように上記絶縁性保護膜をパターン形成する絶縁性保護膜形成工程と、
上記半導体ウェハにおける上記能動素子形成面とは反対側の面に上記接着層を形成する接着層形成工程と、
上記絶縁性保護膜および接着層が形成された半導体ウェハを個別の半導体チップ（Ｓ）に分割する分割工程とを含み、
上記接着層形成工程は、上記空隙部を形成する陥没部が設けられたシート状の接着材料を、上記陥没部が表面側に位置するように上記半導体ウェハに貼り付ける工程を含んでいることを特徴とする請求項２２記載の半導体装置の製造方法。 The semiconductor chip (S) manufacturing process includes a semiconductor chip (S 1) Preparation step of preparing the semiconductor chip that void portion is provided in at least one of the insulating protective film and the adhesive layer (S 1),
The semiconductor chip (S 1 ) manufacturing process is as follows:
Insulating protective film for patterning the insulating protective film on the active surface of the semiconductor chip (S) so that the electrode terminals are exposed on the semiconductor wafer before being divided into the semiconductor chips (S) Forming process;
An adhesive layer forming step of forming the adhesive layer on a surface of the semiconductor wafer opposite to the active element forming surface;
Dividing the semiconductor wafer on which the insulating protective film and the adhesive layer are formed into individual semiconductor chips (S),
The adhesive layer forming step includes a step of adhering a sheet-like adhesive material provided with a depressed portion for forming the void portion to the semiconductor wafer so that the depressed portion is located on the surface side. 23. A method of manufacturing a semiconductor device according to claim 22, wherein: 上記半導体チップ（Ｓ）作製工程は、上記絶縁性保護膜および接着層の少なくとも一方に空隙部が設けられた上記半導体チップ（Ｓ１）を作製する半導体チップ（Ｓ１）作製工程を含み、
上記半導体チップ（Ｓ１）作製工程は、
上記半導体チップ（Ｓ）に分割される前の半導体ウェハに、上記半導体チップ（Ｓ）の能動素子形成面を、上記電極端子が露出するように上記絶縁性保護膜をパターン形成する絶縁性保護膜形成工程と、
上記半導体ウェハにおける上記能動素子形成面とは反対側の面に上記接着層を形成する接着層形成工程と、
上記絶縁性保護膜および接着層が形成された半導体ウェハを個別の半導体チップ（Ｓ）に分割する分割工程とを含み、
上記接着層形成工程は、上記空隙部を形成する陥没部が設けられたシート状の接着材料を含む少なくとも二枚のシート状の接着材料を、上記陥没部が表面側に位置するか、もしくは、上記陥没部が、上記シート状の接着材料間に位置するように上記半導体ウェハに貼り付ける工程を含んでいることを特徴とする請求項２２記載の半導体装置の製造方法。 The semiconductor chip (S) manufacturing process includes a semiconductor chip (S 1) Preparation step of preparing the semiconductor chip that void portion is provided in at least one of the insulating protective film and the adhesive layer (S 1),
The semiconductor chip (S 1 ) manufacturing process is as follows:
Insulating protective film for patterning the insulating protective film on the active surface of the semiconductor chip (S) so that the electrode terminals are exposed on the semiconductor wafer before being divided into the semiconductor chips (S) Forming process;
An adhesive layer forming step of forming the adhesive layer on a surface of the semiconductor wafer opposite to the active element forming surface;
Dividing the semiconductor wafer on which the insulating protective film and the adhesive layer are formed into individual semiconductor chips (S),
In the adhesive layer forming step, at least two sheet-like adhesive materials including a sheet-like adhesive material provided with depressions that form the voids are disposed on the surface side, or 23. The method of manufacturing a semiconductor device according to claim 22, further comprising a step of affixing the depressed portion to the semiconductor wafer so as to be positioned between the sheet-like adhesive materials.
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JP2009521803A (en) * 2005-12-23 2009-06-04 テッセラ，インコーポレイテッド Microelectronic assembly stacked with ultrafine pitch wiring
JP2016225492A (en) * 2015-06-01 2016-12-28 株式会社デンソー Semiconductor package

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