JP2006094610A - Power supply ripple filter circuit - Google Patents
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Abstract
Description
本発明は、電源リップルフィルタ回路のスリープ状態からアクティブ状態になった時の、電源リップルフィルタ回路の出力電圧の収束性の向上に関するものである。 The present invention relates to an improvement in the convergence of the output voltage of a power supply ripple filter circuit when the power supply ripple filter circuit changes from a sleep state to an active state.
従来の電源ラインに直列に挿入したトランジスタによる電源リップルフィルタ回路としては、特許文献1に開示された回路がある。 As a power supply ripple filter circuit using a transistor inserted in series in a conventional power supply line, there is a circuit disclosed in Patent Document 1.
特許文献1の回路は、図13に示すように、電源ラインに直列接続されたNPNトランジスタ101の能動領域特性によって、リップルが抑制された電源出力Vo106を得るとともに、外部からの制御信号であるコントロール電圧Ec109に従って前記NPNトランジスタ101を能動領域あるいはカットオフ領域に制御することによって、前記NPNトランジスタ101を介して出力される電源出力をオン/オフ制御するように構成された電源リップルフィルタ回路において、前記NPNトランジスタ101の入力側において電源ラインに並列接続された、抵抗102とコンデンサ103とで構成されたCR積分回路104と、前記CR積分回路104のコンデンサ103の端子電圧を電源とするインバータ回路105を設け、前記インバータ回路の入力端子に前記コントロール電圧Ec109を前記NPNトランジスタ101のベースに接続したものである。
As shown in FIG. 13, the circuit of Patent Document 1 obtains a power output Vo106 in which ripple is suppressed by an active region characteristic of an
なお、一般に電源リップルフィルタ回路の出力電圧は、以下の様に表される。 In general, the output voltage of the power supply ripple filter circuit is expressed as follows.
ここで
VO :電源リップルフィルタ回路の出力電圧106
VCC :電源リップルフィルタ回路の電源電圧0
VBE :NPNトランジスタ101のベース−エミッタ間電圧
R :抵抗102の抵抗値
C :容量103の容量値
Ib :NPNトランジスタ101のベース電流
RINV :インバータ105のオン抵抗値
具体例として、VCCを3[V]、VBEを0.7[V]、Rを1[kΩ]、Cを10000[pF]、Ibを30[uA]、RINVを0[Ω]、出力電圧Voの収束条件を±0.1mV以内とすると、前記電源リップルフィルタ回路の前記出力電圧Vo106の収束時間は57usになる。
Where V O : power supply ripple filter circuit output voltage 106
V CC : Power supply voltage of power supply
V BE : Base-emitter voltage of NPN transistor 101 R: Resistance value of resistor 102 C: Capacitance value of capacitor 103 I b : Base current of NPN transistor 101 R INV : ON resistance value of
この時、前記CR積分回路104の時定数または、前記トランジスタ101のIb電流107が大きいと、前記電源リップルフィルタ回路の前記出力電圧Vo106の収束性は悪くなる。電源リップルフィルタ回路のリップル除去率を劣化させずに、出力電圧の収束性を向上するには、トランジスタのIb電流を下げる必要がある。
上記の従来の電源リップルフィルタ回路では、スリープ状態からアクティブ状態になった時、リップルフィルタの出力電圧の収束が遅くなる問題点がある。 The conventional power supply ripple filter circuit described above has a problem that the convergence of the output voltage of the ripple filter becomes slow when the sleep state is changed to the active state.
収束が遅い原因としては、電源リップルフィルタ回路のCR積分回路104の時定数と、トランジスタ101に流れるIb電流107によって決まる。電源リップルフィルタのリップル除去率を、同等にするには、CR積分回路104の時定数を小さくすることはできない。
The cause of the slow convergence is determined by the time constant of the
本発明は、かかる従来の問題点に鑑みてなされたものであり、その目的は、スリープ状態からアクティブ状態になった時の、電源リップルフィルタ回路の出力電圧Vo106の収束性の向上を提供することにある。 The present invention has been made in view of such conventional problems, and an object thereof is to provide an improvement in the convergence of the output voltage Vo106 of the power supply ripple filter circuit when the sleep state is changed to the active state. It is in.
図1は、本発明の実施の形態に係る電源リップルフィルタ回路である。前記の目的を達成するため、本発明に係る電源リップルフィルタ回路は、抵抗2と、容量3で構成されたCR積分回路4と、NPN型トランジスタ1と、前記NPNトランジスタ1のIc電流12から前記NPNトランジスタ1のIb電流10を検出するベース電流検出ディスチャージ回路6と、外部からの制御信号であるコントロール電圧Ec9をトリガとし、一定時間だけ前記ベース電流検出ディスチャージ回路6を動作可能に制御するタイマー回路7とで構成することを特徴とする。
FIG. 1 is a power supply ripple filter circuit according to an embodiment of the present invention. In order to achieve the above object, a power supply ripple filter circuit according to the present invention includes a CR integrating circuit 4 composed of a
本発明によれば、電源リップルフィルタ回路を用いた回路のスリープ状態からアクティブ状態になった時、リップル除去率を劣化させずに、リップルフィルタの出力電圧の収束を向上できる利点がある。 According to the present invention, when the circuit using the power supply ripple filter circuit is changed from the sleep state to the active state, there is an advantage that the convergence of the output voltage of the ripple filter can be improved without deteriorating the ripple rejection rate.
以下、本発明の好適な実施の形態について、図面を参照しながら詳細に説明する。 DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments of the invention will be described in detail with reference to the drawings.
(第1の実施の形態)
図2は、本発明の第1の実施の形態に係る電源リップルフィルタ回路の一構成例を示す回路ブロック図、図3は、本発明の第1の実施の形態に係る動作を示す波形図である。
(First embodiment)
FIG. 2 is a circuit block diagram showing a configuration example of the power supply ripple filter circuit according to the first embodiment of the present invention, and FIG. 3 is a waveform diagram showing the operation according to the first embodiment of the present invention. is there.
図2において、本実施の形態による電源リップルフィルタ回路は、抵抗2と、容量3で構成されたCR積分回路4と、NPN型トランジスタ1と、前記NPNトランジスタ1のコレクタ−ベース間電流Ic電流12から前記NPNトランジスタ1のベース電流Ib電流10を検出するベース電流検出ディスチャージ回路6と、外部からの制御信号であるコントロール電圧Ec9をトリガとし、一定時間だけ前記ベース電流検出回路を動作可能に制御するタイマー回路7を備えている。説明のために、電源リップルフィルタ回路の出力電圧を使用した負荷回路8を接続する。
In FIG. 2, the power supply ripple filter circuit according to the present embodiment includes a CR integrating circuit 4 composed of a
前記ベース電流検出ディスチャージ回路6の構成例を説明する。前記ベース電流検出ディスチャージ回路6を動作制御するSW21と、SW22と、インバータ回路20を備え、電源リップルフィルタ回路の出力電圧VoからNPNトランジスタ1のIb電流10を検出する回路は、NPNトランジスタ23と、NPNトランジスタ25と、抵抗24を備え、PNPトランジスタ27と、PNPトランジスタ29、抵抗26と、抵抗28で構成されたカレントミラー回路34と、NPNトランジスタ30と、NPNトランジスタ32、抵抗31と、抵抗33で構成されたカレントミラー回路35を備えている。
A configuration example of the base current detection discharge circuit 6 will be described. The circuit for detecting the
次に、以上のように構成された本実施の形態による電源リップルフィルタ回路の動作について説明する。 Next, the operation of the power supply ripple filter circuit according to the present embodiment configured as described above will be described.
コントロール電圧Ec9が[Low]の状態の時、電源リップルフィルタ回路の出力電圧Vo5で動作する前記負荷回路8がスリープ状態になるので、前記NPNトランジスタ1のベース電圧Vb13は、電源電圧Vcc0と同電位となる。
When the control voltage Ec9 is in the [Low] state, the
コントロール電圧Ec9が[High]の状態になると、電源リップルフィルタ回路の出力電圧Vo5で動作する前記負荷回路8がアクティブ状態になり、前記NPNトランジスタ1の前記コレクタ−エミッタ電流Ic12が流れ出し、前記タイマー回路7のタイマー回路出力To15は、一定の時間t0だけ[High]となる。前記タイマー回路出力To15が[High]の状態の時、前記ベース電流検出ディスチャージ回路6は、出力電圧Vo5の値から前記NPNトランジスタ1のIb電流10を検出し、前記Ib電流10の逓倍されたIb×N逓倍電流11を引き込む。
When the control voltage Ec9 becomes [High], the
この時、電源リップルフィルタ回路の出力電圧Vo5は下記のように表される。但し、t0以降の式を示す。 At this time, the output voltage Vo5 of the power supply ripple filter circuit is expressed as follows. However, expressions after t 0 are shown.
具体例として、VCCを3[V]、VBEを0.7[V]、Rを1[kΩ]、Cを10000[pF]、Ibを30[uA]、Ib×Nを45[uA]、t0を5[us]、出力電圧Voの収束条件を±0.1mV以内とすると、前記電源リップルフィルタ回路の出力電圧Vo5の収束時間は22usになる。従来の電源リップルフィルタ回路の出力時間は、大幅に改善されることがわかる。 As a specific example, V CC is 3 [V], V BE is 0.7 [V], R is 1 [kΩ], C is 10000 [pF], I b is 30 [uA], and I b × N is 45. [uA], the t 0 5 [us], when the convergence condition of the output voltage V o to within ± 0.1 mV, the convergence time of the output voltage Vo5 of the power supply ripple filter circuit is 22Us. It can be seen that the output time of the conventional power supply ripple filter circuit is greatly improved.
(第2の実施の形態)
図4は、本発明の第2の実施の形態に係る電源リップルフィルタ回路のタイマー回路の一構成例を示す回路ブロック図、図5は、本発明の第2の実施の形態に係る動作を示す波形図である。
(Second Embodiment)
FIG. 4 is a circuit block diagram showing a configuration example of the timer circuit of the power supply ripple filter circuit according to the second embodiment of the present invention, and FIG. 5 shows the operation according to the second embodiment of the present invention. It is a waveform diagram.
図4において、本実施形態による電源リップルフィルタ回路の前記タイマー回路7は、バッファー回路で構成された遅延回路40と、Ex−OR回路41を備えている。
In FIG. 4, the timer circuit 7 of the power supply ripple filter circuit according to the present embodiment includes a
次に、以上のように構成された本実施の形態による電源リップルフィルタ回路の前記タイマー回路7の動作について説明する。 Next, the operation of the timer circuit 7 of the power supply ripple filter circuit according to the present embodiment configured as described above will be described.
コントロール電圧Ec9が[Low]の状態から[High]の状態になると、前記遅延回路40の出力a42と、前記コントロール電圧Ec9が前記Ex−OR回路41に入力され、前記Ex−OR回路41の出力がタイマー回路出力To15として出力される。前記タイマー回路出力To15が[High]の状態の時、前記ベース電流検出ディスチャージ回路6が動作する。
When the control voltage Ec9 changes from [Low] to [High], the output a42 of the
(第3の実施の形態)
図6は、本発明の第3の実施の形態に係る電源リップルフィルタ回路のタイマー回路の一構成例を示す回路ブロック図、図7は、本発明の第3の実施の形態に係る動作を示す波形図である。
(Third embodiment)
FIG. 6 is a circuit block diagram showing a configuration example of the timer circuit of the power supply ripple filter circuit according to the third embodiment of the present invention, and FIG. 7 shows the operation according to the third embodiment of the present invention. It is a waveform diagram.
図6において、本実施形態による電源リップルフィルタ回路の前記タイマー回路7は、基準信号であるTCXO50と、前記TCXO50を分周するカウンタ回路52と、前記カウンタ回路52の分周数を外部から制御するカウンタ外部設定N51を備えている。
In FIG. 6, the timer circuit 7 of the power supply ripple filter circuit according to the present embodiment controls the
次に、以上のように構成された本実施の形態による電源リップルフィルタ回路の前記タイマー回路7の動作について説明する。 Next, the operation of the timer circuit 7 of the power supply ripple filter circuit according to the present embodiment configured as described above will be described.
前記カウンタ外部設定N51で分周数Nを設定し、前記コントロール電圧Ec9が[Low]の状態から[High]の状態になると、前記カウンタ回路52が動作し、前記TCXO50を前記カウンタ回路52の出力であるタイマー回路出力To15が、前記TCXO50のN周期だけ[High]の状態となり、前記ベース電流検出ディスチャージ回路6が動作する。
When the frequency division number N is set by the counter external setting N51 and the control voltage Ec9 is changed from the [Low] state to the [High] state, the
(第4の実施の形態)
図8は、本発明の第4の実施の形態に係る電源リップルフィルタ回路のベース電流検出ディスチャージ回路の一構成例を示す回路ブロック図である。
(Fourth embodiment)
FIG. 8 is a circuit block diagram showing a configuration example of the base current detection discharge circuit of the power supply ripple filter circuit according to the fourth embodiment of the present invention.
図8において、本実施形態による電源リップルフィルタ回路の前記ベース電流検出ディスチャージ回路6は、図2に示した第1の実施形態の構成に加えて、可変抵抗60を備えており、前記可変抵抗60は、n個の抵抗61及び前記抵抗61の両端に並列接続されたn個のSW62より構成され、外部制御信号63により前記可変抵抗60の抵抗値を切り替えることができる。
In FIG. 8, the base current detection discharge circuit 6 of the power supply ripple filter circuit according to the present embodiment includes a
次に、以上のように構成された本実施の形態による電源リップルフィルタ回路のベース電流検出ディスチャージ回路6の動作について説明する。 Next, the operation of the base current detection discharge circuit 6 of the power supply ripple filter circuit according to the present embodiment configured as described above will be described.
前記外部制御信号63より、前記可変抵抗60の抵抗値を切り替えて、前記ベース電流検出ディスチャージ回路6のIb×N逓倍電流11の可変が可能である。
By switching the resistance value of the
(第5の実施の形態)
図9は、本発明の第5の実施の形態に係る電源リップルフィルタ回路のタイマー回路の一構成例を示す回路ブロック図である。
(Fifth embodiment)
FIG. 9 is a circuit block diagram showing a configuration example of the timer circuit of the power supply ripple filter circuit according to the fifth embodiment of the present invention.
図9において、本実施の形態による前記電源リップルフィルタ回路は、前記抵抗2と、前記容量3で構成された前記CR積分回路4と、前記NPN型トランジスタ1と、オペアンプで構成されたバッファー回路73と、前記バッファー回路73を制御するためのSW70と、SW71と、インバータ回路72と、前記バッファー回路73の動作時間を制御するタイマー回路7を備えている。説明のために、電源リップルフィルタ回路の出力電圧を使用した負荷回路8を接続する。
In FIG. 9, the power source ripple filter circuit according to the present embodiment includes a CR circuit 4 composed of the
コントロール電圧Ec9が[Low]の状態の時、前記電源リップルフィルタ回路の出力電圧Vo5で動作する前記負荷回路8がスリープ状態になるので、前記NPNトランジスタ1の前記ベース電圧Vb13は、前記電源電圧Vcc0と同電位となる。前記SW70はオン状態、前記SW71はオフ状態である。
When the control voltage Ec9 is in the [Low] state, the
コントロール電圧Ec9が[High]の状態になると、前記電源リップルフィルタ回路の前記出力電圧Vo5で動作する前記負荷回路8がアクティブ状態になり、前記NPNトランジスタ1のコレクタ−エミッタ電流Ic12が流れ出し、前記タイマー回路7のタイマー回路出力To15は、一定の時間t0だけ[High]となる。前記タイマー回路出力To15が[High]の状態の時、前記SW70はオフ状態、前記SW71はオン状態となる。この時、前記ベース電圧Vb13は、前記抵抗2と前記NPNトランジスタ1の前記ベース電流Ib10より、収束状態になる。前記ベース電圧Vb13が、前記バッファー回路73に入力され、前記バッファー回路73の出力は、前記ベース電圧Vb13と同電位となり、前記容量3の端子74に充電される。前記タイマー回路出力To15が[Low]の状態になると、前記SW70はオン状態、前記SW71はオフ状態となる。この時、前記ベース電圧Vb13と、前記容量3の端子74と接続されるが、同電位であるので電圧変動が生じない。よって、前記タイマー回路出力To15が[Low]になると同時に、前記電源リップルフィルタ回路の出力電圧Vo5が収束状態になる。
When the control voltage Ec9 becomes [High], the
(第6の実施の形態)
図11は、本発明の第6の実施の形態に係る電源リップルフィルタ回路のタイマー回路の一構成例を示す回路ブロック図である。
(Sixth embodiment)
FIG. 11 is a circuit block diagram showing a configuration example of the timer circuit of the power supply ripple filter circuit according to the sixth embodiment of the present invention.
図11において、本実施の形態による前記電源リップルフィルタ回路は、前記抵抗2と、前記容量3で構成された前記CR積分回路4と、前記NPN型トランジスタ1と、前記電源リップルフィルタ回路の前記出力電圧Vo5をバイアスとして使用するバイアス回路80を備えている。説明のために、前記バイアス回路の出力電圧Voを使用した前記負荷回路8を接続する。
In FIG. 11, the power supply ripple filter circuit according to the present embodiment includes the CR integration circuit 4 composed of the
次に、以上のように構成された本実施の形態による電源リップルフィルタ回路の動作について説明する。 Next, the operation of the power supply ripple filter circuit according to the present embodiment configured as described above will be described.
前記バイアス回路の構成例を説明する。前記バイアス回路80の出力電圧Vo90の電圧を、抵抗81と、抵抗82と、NPNトランジスタ83と、抵抗84と、PNPトランジスタ89のベース−エミッタ電圧で決定する。出力電流Ib10は、前記NPNトランジスタ1のコレクタ−エミッタ間電流Ic12から、NPNトランジスタ83と、NPNトランジスタ85と、抵抗84と、抵抗86で構成されたカレントミラー回路92と、PNPトランジスタ87と、PNPトランジスタ88で構成されたカレントミラー回路93で決定する。構成の理由としては、前記コレクタ−エミッタ間電流Ic12の電流値を小さくすることを目的とする。前記コレクタ−エミッタ間電流Ic12の電流値を小さくすると、前記NPNトランジスタ1のベース電流Ib10を小さくできる。
A configuration example of the bias circuit will be described. The voltage of the output voltage Vo90 of the bias circuit 80 is determined by the base-emitter voltage of the
なお、前記電源リップルフィルタ回路の出力電圧Vo5は、以下の様に表される。 The output voltage Vo5 of the power supply ripple filter circuit is expressed as follows.
具体例として、VCCを3[V]、VBEを0.7[V]、Rを1[kΩ]、Cを10000[pF]、Ibを3[uA]、VCCの収束時間を±0.1mVとすると、前記電源リップルフィルタ回路の前記出力電圧Vo5の収束時間は32usになる。従来の電源リップルフィルタ回路の収束時間は、改善されることがわかる。 As a specific example, V CC is 3 [V], V BE is 0.7 [V], R is 1 [kΩ], C is 10000 [pF], I b is 3 [uA], and the convergence time of V CC is If ± 0.1 mV, the convergence time of the output voltage Vo5 of the power supply ripple filter circuit is 32 us. It can be seen that the convergence time of the conventional power supply ripple filter circuit is improved.
(第7の実施の形態)
図12は、本発明の第7の実施の形態に係る電源リップルフィルタ回路のタイマー回路の一構成例を示す回路ブロック図である。
(Seventh embodiment)
FIG. 12 is a circuit block diagram showing a configuration example of the timer circuit of the power supply ripple filter circuit according to the seventh exemplary embodiment of the present invention.
図12において、本実施の形態による電源リップルフィルタ回路は、抵抗2と、容量3で構成されたCR積分回路4と、MOS型トランジスタ95を備えている。
In FIG. 12, the power supply ripple filter circuit according to the present embodiment includes a
次に、以上のように構成された本実施の形態による電源リップルフィルタ回路の動作について説明する。 Next, the operation of the power supply ripple filter circuit according to the present embodiment configured as described above will be described.
前記ベース電流検出回路の構成例を説明する。MOS型トランジスタ95を使用すると、前記MOS型トランジスタ95のゲート電圧Vg96は、前記電源リップルフィルタ回路の電源電圧Vcc0と同電位となる。よって、前記電源リップルフィルタ回路の出力電圧Vo5の収束時間は、大幅な改善が得られる。
A configuration example of the base current detection circuit will be described. When the
本発明に係る電源リップルフィルタ回路は、前記電源リップルフィルタ回路の電源を使用する回路の、スリープ状態からアクティブ状態になった時の、電源リップルフィルタ回路の出力電圧の収束性の改善に関する。 The power supply ripple filter circuit according to the present invention relates to an improvement in convergence of the output voltage of the power supply ripple filter circuit when the circuit using the power supply of the power supply ripple filter circuit changes from a sleep state to an active state.
0 電源電圧Vcc
1 NPNトランジスタ
2 抵抗
3 容量
4 CR積分回路
5 出力電圧Vo
6 ベース電流検出ディスチャージ回路
7 タイマー回路
8 負荷回路
9 コントロール電圧Ec
10 ベース電流Ib
11 Ib逓倍電流Ib×N
12 コレクタ−エミッタ間電流Ic
13 ベース電圧Vb
15 タイマー回路To
20 インバータ回路
21 SW
22 SW
23 NPNトランジスタ
24 抵抗
25 NPNトランジスタ
26 抵抗
27 PNPトランジスタ
28 抵抗
29 PNPトランジスタ
30 NPNトランジスタ
31 抵抗
32 NPNトランジスタ
33 抵抗
34 カレントミラー回路
35 カレントミラー回路
40 遅延回路
41 Ex−OR回路
42 遅延回路40の出力a
50 TCXO(温度補償水晶発振器)
51 カウンタ外部設定N
52 カウンタ回路
60 可変抵抗
61 抵抗
62 SW
63 外部制御信号
70 SW
71 SW
72 インバータ回路
73 オペアンプ
74 容量3の端子電圧
80 バイアス回路
81 抵抗
82 抵抗
83 NPNトランジスタ
84 抵抗
85 NPNトランジスタ
86 抵抗
87 PNPトランジスタ
88 PNPトランジスタ
89 PNPトランジスタ
90 バイアス回路80の出力電圧Vo
95 MOS型トランジスタ
96 MOS型トランジスタ95のゲート電圧Vg
101 NPNトランジスタ
102 抵抗
103 容量
104 CR積分回路
105 インバータ回路
106 電源出力Vo
107 ベース電流Ib
108 コレクタ−エミッタ間電流
109 コントロール電圧Ec
0 Power supply voltage Vcc
1
6 Base current detection discharge circuit 7
10 Base current Ib
11 Ib multiplied current I b × N
12 Collector-emitter current Ic
13 Base voltage Vb
15 Timer circuit To
20
22 SW
23
50 TCXO (temperature compensated crystal oscillator)
51 Counter external setting N
52
63 External control signal 70 SW
71 SW
72
95 MOS transistor 96 Gate voltage Vg of
101
107 Base current Ib
108 Collector-emitter current 109 Control voltage Ec
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