JP2006093937A - 光電融合回路 - Google Patents

Abstract

【課題】比較的柔軟に光接続を構成できる光回路を利用して、十分な処理速度と迅速な機能変更（再構成）を可能とする構成を持つ光電融合回路である。
【解決手段】光電融合回路は、出力部218を有した第１の演算ブロック205、複数の入力部217を有した第２の演算ブロック205、および演算ブロック205の間を光接続する光回路を有する。光回路は、シート状の光伝送媒体101と、光ポート102を複数有し、第１の演算ブロック205の出力部118からの信号が、光ポート102を介して、第２の演算ブロック205の異なる入力部117に選択的に入力できるようになっている。
【選択図】図１

Description

本発明は、複数の演算要素を含む電子回路と光接続による光回路が混在した回路（光電融合回路とも記す）などに関する。

最近、パーソナルコンピューター、さらには携帯電話や個人情報端末（PDA）などの情報処理機器は、処理速度の速いことと小型・軽量であることに加えて、複数のアプリケーションを切り替えて用いることが望まれている。一方で、ロボットなどの制御機器においては、複数の制御アルゴリズムをリアルタイムで切り替えて制御することが望まれる。この様な視点から、十分な処理速度と迅速な機能変更性能を併せ持つ回路が望まれている。

再構成可能な回路の例として、FPGA （Field Programmable Gate Array）やCPLD（Complex
Programmable Logic Device）等が挙げられ、電気バス配線を用いてチップ間を接続しているFPGAのマルチチップシステムがある（特許文献１参照）。これらは、高速性や回路規模などの点で、さらなる向上が望まれる。さらには、演算要素を行列状に配したプロセッサアレイを用いる技術なども提案されている（非特許文献１参照）。
特開2000-311156号公報 RAWプロセッサ IEEE Micro, 25 Mar/Apr 2002

しかしながら、FPGAに関しては回路規模と処理速度の両立が難しいことや、再構成に時間を必要とすることなどの点がある。また、上述のFPGAのマルチチップシステムにおいては、チップ間の電気接続の自由度が不十分な場合があった。一方、プロセッサアレイにおいては、プロセッサ間の接続自由度が低いために、十分な処理速度と迅速な機能変更性能を併せ持つことは容易でなかった。

上記課題に鑑み、本発明の光電融合回路は、出力部を有した第１の半導体チップ、複数の入力部を有した第２の半導体チップ、および第１の半導体チップと第２の半導体チップの間を光で接続する光回路を有し、光回路は、シート状の光伝送媒体と、電気信号と光信号の変換機能を有した光ポートを複数有してなり、第１の半導体チップの出力部に接続された第１の光ポートと、第２の半導体チップの第１の入力部に接続された第２の光ポートと、第２の半導体チップの第２の入力部に接続された第３の光ポートを有し、第１の半導体チップの出力部からの信号が、第１の光ポートから第２の光ポートへの光接続を経由して、第２の半導体チップの第１の入力部に入力される接続経路と、第１の半導体チップの出力部からの信号が、第１の光ポートから第３の光ポートへの光接続を経由して、第２の半導体チップの第２の入力部に入力される接続経路を少なくとも有することを特徴とする。言い換えれば、光電融合回路は、出力部を有した第１の半導体チップ、複数の入力部を有した第２の半導体チップ、および半導体チップの間を光接続する光回路を有し、光回路は、シート状の光伝送媒体と、光ポートを複数有して、第１の半導体チップの出力部からの信号が、光ポートを介して、第２の半導体チップの異なる入力部に選択的に入力できるようになっている。本発明のこの構成の光電融合回路は、比較的柔軟に光接続を構成できる光回路を有効に利用して比較的高速且つ柔軟な演算処理を可能とするのに基本となる光電融合回路である。

また、上記課題に鑑み、本発明の光電融合回路は、出力部を有した第１の半導体チップ、複数の入力部を有した第２の半導体チップ、および第１の半導体チップと第２の半導体チップの間を光で接続する光回路を有し、第１の半導体チップは、行列状に配した複数の演算要素と、プログラマブルスイッチと、行列状演算要素の列（行列の行と列は任意に決められるのでこれは行と表現してもよいが、本明細書では列と言う）ごと、もしくは列グループごとに設けられた出力部を有し、第２の半導体チップは、行列状に配した複数の演算要素と、プログラマブルスイッチと、行列状演算要素の列ごと、もしくは列グループごとに設けられた入力部を有し、光回路は、シート状の光導波路と、電気信号と光信号の変換機能を有した光ポートを複数有してなり、さらに、第１の半導体チップの第N出力部に接続された第１の光ポートと、第２の半導体チップの第M入力部に接続された第２の光ポートと、第２の半導体チップの第L入力部に接続された第３の光ポートを有し、さらには、第１の半導体チップの第N出力部からの信号が、第１の光ポートから第２の光ポートへの光接続を経由して、第２の半導体チップにおける第M入力部に入力される接続経路と、第１の半導体チップの第N出力部からの信号が、第１の光ポートから第３の光ポートへの光接続を経由して、第２の半導体チップにおける第L入力部に入力される接続経路を少なくとも有することを特徴とする（N,M,Lは、MとLが等しくないという条件で任意の自然数）。半導体チップにおいて、出力部または入力部が、行列状に配された演算要素の列ごと、もしくは列グループごとに設けられていて、これらが、シート状の光導波路の光回路による接続経路により比較的柔軟に接続されるので、本発明のこの構成の光電融合回路では比較的高速且つ柔軟な演算処理が可能となる。

次の様なより具体的な構成も可能である。一構成例では、半導体チップが、
半導体チップは、行列状に配した複数の演算要素とプログラマブルスイッチと入出力部を有したサブ演算ブロックを複数有してなり、サブ演算ブロック内に属する演算要素間の電気接続が、異なるサブ演算ブロック間にまたがる演算要素間の電気接続に比べて密であり、サブ演算ブロックごとに光ポートへの接続がなされ得る。こうしたサブ演算ブロックを設けることで、比較的簡単な配線で安定したデータフローが可能である。また、光回路において、半導体チップ内で用いられるコンフィギュレーションデータ（演算要素の命令情報及びプログラマブルスイッチの情報を有したデータ）の分配がなされ、半導体チップの内部構成が該コンフィギュレーションデータをもとに変更される様に構成され得る。コンフィギュレーションデータを光で送ることで高度な再構成が可能となる。

また、上記課題に鑑み、本発明の階層的再構成回路は、
演算機能を切り替えることができる演算要素を複数含む第１の階層と、配列して形成された演算要素間を接続するマトリックス状に配された電気配線とスイッチを有し、演算要素間の接続を切り替えることができる演算ブロックを含む第２の階層（演算ブロック）と、演算ブロックの間を光接続するシート状の光伝送媒体を有し、演算ブロック間の光接続を比較的柔軟或いは自由に切り替えることができる第３の階層を有することを特徴とする。この様に、本発明は、階層的回路の視点（システム的な視点）で規定することもできる。

また、上記課題に鑑み、本発明の相互接続構造は、
演算要素間を接続する電気配線、演算要素間の接続を変更可能な電気スイッチ、演算要素に電気接続され光電信号変換を行う光ポート、シート状の光伝送媒体を介する光ポート間の光接続を変更する手段を有することを特徴とする。この様に、本発明は、より物理的な接続構造の視点で規定することもできる。

また、上記課題に鑑み、本発明の光電融合回路は、複数の演算要素及び演算要素に接続された複数の入力部と出力部を有した半導体チップと、半導体チップの入力部と出力部の間を光で相互接続する光回路を有し、光回路は、シート状の光伝送媒体と、出力部に接続された第１の光ポートと、第１の入力部に接続された第２の光ポートと、第２の入力部に接続された第３の光ポートを有し、半導体チップの出力部からの信号が、第１の光ポートから第２の光ポートへの光接続を経由して、半導体チップの第１の入力部に入力される接続経路と、半導体チップの出力部からの信号が、第１の光ポートから第３の光ポートへの光接続を経由して、半導体チップの第２の入力部に入力される接続経路を少なくとも有することを特徴とする。この構成によれば、信号を同一の半導体チップ内で帰還させる接続も可能となる。

本発明により、比較的柔軟に光接続を構成できる光回路を有効に利用して、比較的十分な処理速度と迅速な機能変更（再構成）を可能とする構成を持つ回路を提供できる。

本発明の特徴は、再構成可能（リコンフィギュアラブル：Reconfigurable）な電子回路（半導体チップなどで実現される）と光回路（後で詳述する光自由回路など）を融合することである。ここで、リコンフィギャラブルな電子回路は、複数の演算要素を配列した構成の半導体チップである。すなわち、本発明の回路は、リコンフィギュアラブルな光電融合回路ということができる。これによる第１の作用・効果は、リコンフィギャラブルな電子回路と光回路（典型的には光自由回路）を融合することで、電子回路を構成する半導体チップ内におけるRC配線遅延やEMIの問題を緩和できるため、大規模で高速な再構成可能な回路でも実現できることである。

特に、プロセッサアレイをはじめとする再構成可能なチップ（電子回路）においては、配線の自由度を高めるために多くの冗長な配線を用意することが必要となり、ダイ面積のかなり大きい部分が、プログラム可能な配線などに割当てられる。また、マトリックス状に配線がなされることが多く、この様な場合、配線の経路は多数のスイッチを経なければならず、配線遅延の問題が生じやすい。さらに、これらの傾向は、チップ（電子回路）の高速化、大規模化に伴い顕著となる。本発明では、チップ（電子回路）間に光回路を導入することで、一つのチップ（電子回路）の規模、面積は大きくせずに（むしろ小さくし）、複数のチップ（電子回路）を高速な光回路で接続することで実質的に大きな回路規模でも実現できる様にした。さらには、光自由回路を適用することで、チップ（電子回路）間の接続も高い自由度で変更できるため、複数チップ（電子回路）にまたがる大規模回路でも再構成が可能となる。

一般に、大きなチップ（電子回路）を高速で動作することは困難であるが、本発明においては、比較的小さな高速チップ（電子回路）を光回路（光自由回路など）で接続することで、大規模で高速な回路でも実現できる。さらに、チップ（電子回路）サイズが小さくて済むことは、低コスト化にもつながる。また、チップ（電子回路）の数を増やすことで、スケーラブルに回路規模を拡張できる。

上記特許文献１には再構成可能なチップであるFPGAを電気的に接続する手法が開示されているが、これに比べると、本発明では、光回路を適用することで接続の多様性、柔軟性を向上させられ、さらに、高速な情報伝送も可能となる。特に、チップ（電子回路）の数が増えると、電気的なチップ（電子回路）接続においてはどうしても接続自由度が下がってしまうが、光自由回路は、本質的には完全結合が可能であること、さらに、マルチキャスト伝送が可能であることなどの理由で、その接続自由度は著しく高い。

また、従来のマトリックス配線などの電気配線を用いたチップ間相互接続においては、大規模な回路の再構成が難しいが、光自由配線を適用することでこれを比較的容易に実現できる。特に、長距離配線を光自由回路に割り当てることで、配置配線をはじめとする回路設計が著しく容易になるため、回路の再構成自身が容易になり、その時間も短縮できる。

この様に、大規模であることに加え、高速性、柔軟性を兼ね備えた再構成可能な回路でも、本発明による光電融合回路、階層的再構成回路、相互接続構造により容易に実現できる様になる。

以上のごとき特徴を持つ本発明の光電融合回路、階層的再構成回路、相互接続構造の実施形態について説明する。

図４は、本発明の再構成可能（リコンフィギュアラブル）な光電融合回路、階層的再構成可能回路、相互接続構造の一実施形態の回路接続を示す図である。また、図２は、若干形態は異なるがその回路接続の断面図である。図４において、201は演算要素、202は電気接続網、205は構成を変更可能な電子回路である演算ブロック、206は交差部、207は接続部、101は２次元的光導波路からなる光伝送媒体である。図２において、102は光ポート、103は伝播光、105は電気配線層、106は電気配線、107は演算ブロックを含む半導体チップである。ここでは、内部の回路構成を変更可能（リコンフィギュアラブル）な電子回路ないし半導体チップ107（演算ブロック205）を複数有し、それらが光自由回路で相互接続されてなる。

ここで、演算ブロック205は、演算要素201とそれらの相互接続を変更可能な電気接続網202を有した単一の半導体チップからなる。この様に、本発明の典型的な光電融合回路は、複数の再構成可能な電子回路（演算ブロック205）とそれらを相互接続する光自由回路を有し、演算ブロック205の内部構成が変更可能であることに加えて、演算ブロック205間の光接続を高い自由度で変更することが可能である。

また、演算要素201とは、所謂プロセッサである。演算要素は、命令メモリからの命令セットを解読する命令デコーダと、デコードされた命令を実行する演算部を有してなる。演算部は加算、減算、論理和、論理積、排他的論理和、シフト、マスク演算などの機能を有しており、命令セットによりこれらの中から機能を選択が可能である。他にも、整数演算、浮動小数点演算、関数演算等の演算要素（プロセッサ）を有してもよい。

電気接続網202は、演算要素間の接続を設定できるものであり、例えば、図４の様に配列して形成された演算要素間を接続するマトリックス状に配された電気配線とスイッチから構成されるものがある。スイッチは、演算要素201と電気配線の接続部207や、マトリックス配線の交差部206などに配され、これにより演算要素201間の接続が変更可能である。他にも、演算要素に配したマルチプレクサを選択することで、接続変更を行ってもよい。

こうして、典型的な演算ブロック205とは、再構成可能な演算要素201が、再構成可能な電気接続網202で相互接続された再構成可能な電子回路ということができる。演算ブロック205には、FPGAやCPLD等、さらにはプロセッサを２次元配列させたプロセッサアレイなどが含まれ得る。

上述した光自由回路は、光をキャリアとし情報を伝達する回路であり、光伝送媒体101を介して高い自由度で情報の伝送形態を変更可能な回路である。光伝送媒体としては、例えば２Ｄ（２次元）光導波路が挙げられる。この光自由回路を用いることで、所望の演算ブロック205間の接続を高い自由度で変更することが可能となる。この様にして、本発明の光電融合回路は、電気接続網と光回路を変更することで、所望の演算要素間の接続を高い自由度で変更できる。

本発明の光電融合回路の他の形態は、再構成を行う階層として、以下の３つの階層を有する階層的再構成可能な回路ということができる。すなわち、演算機能を切り替えることができる演算要素を複数含む第１の階層と、配列して形成された演算要素間を接続するマトリックス状に配された電気配線とスイッチを有し、演算要素間の接続を切り替えることができる演算ブロックを含む第２の階層（演算ブロック）と、演算ブロックの間を光接続するシート状等の光伝送媒体を有し、演算ブロック間の光接続を比較的柔軟或いは高い自由度で切り替えることができる第３の階層を有する。この様な階層的な構成を採ることで、第１の階層の再構成のみを用いた小規模な回路変更から、第３の階層を用いた大規模な回路変更まで、幅広い回路の変更を柔軟に実施することが可能となる。

また、上述の様な回路は、演算要素が以下の様な接続構造で接続されている相互接続構造としても捉えられる。すなわち、演算要素間を接続する電気配線、演算要素間の接続を変更可能な電気スイッチ、演算要素に電気接続され光電信号変換を行う光ポート、光ポート間の光接続を可能にするシート状等の光伝送媒体、光ポート間の光接続を変更する手段を有した相互接続構造である。

上記実施形態の再構成可能な光電融合回路の構成を図４に沿って更に説明する。図４においては、再構成可能な回路は、９つの演算ブロック205から構成されている。演算ブロック205は、２５個の演算要素201とそれらを相互接続するマトリックス配線から構成されている。演算ブロック205の数や演算要素201の数はこれらに限るものでなく、所望の数を配することができる。ここで、演算要素201は、それぞれマトリックス配線である水平電気配線と垂直電気配線により相互接続されている。水平電気配線と垂直電気配線の交差部206にはスイッチを有し、演算要素201間の接続を変更できる様になっている。また、電気配線と演算要素201の間の接続部207にもスイッチを配してよい。

図２に沿って説明を進めると、チップ107ないし演算ブロック205は、その入力部及び出力部が、光伝送媒体101に光信号を発信もしくは受信する機能を有する光ポート102に接続される（図４では光ポート、入力部、出力部は不図示）。演算ブロック205において、マトリックス状に配した演算要素201を効果的に接続するために、演算要素の各列に対応して入力部、出力部を配することは、構成上好ましい例の一つである。

光ポート102は、電気信号を光信号に変換する光出力部（発光素子）、もしくは、光信号を電気信号に変換する光入力部（受光素子）、もしくはその両方を有しているが、両方を有していることが機能性の観点から好ましい。ここにおいて、チップ107ないし演算ブロック205からの信号が、光ポート102において光信号に変換され、光信号は光伝送媒体101である２Ｄ光導波路を伝播後、別の光ポート102で電気信号に変換され、光回路が構成される。すなわち、発信を担う光ポート102の光出力部である発光素子から出射された光は、光伝送媒体101を伝播し、受信を担う光ポート102の光入力部である受光素子に入力される。受信を担う光ポート102で信号を電気信号に変換されることで、光ポート102から光ポート102への信号伝送がなされ、光回路が構成される。

光伝送媒体101としては、典型的には２次元導波路（シート状の光導波路）が用いられる。典型的な光自由回路とは、この様な２次元導波路であって、任意の位置に光デバイスを配置することができ、任意の点に配した光ポートから任意の光ポートに２次元的に光データを送信できる様にしたものである。例えば、光ポート102からの伝播光103は、図13に示す様に、設定した任意の伝播方向や放出角104a、104bで伝播させることで、送信先を選択できる。ここで、放射角104の設定範囲は特にこだわらないが、例えば３６０°全方向にブロードキャストすることや、発光素子の放射角相当であってなるべく小さな放射角でビーム状に伝播させることなどができる。光の伝播方向や放出方向を制御することなどで回路を高い自由度で変更できる。光自由回路は、１対１の光ポートの接続組み合わせに関しては、任意の組で双方向通信が可能であり、完全結合可能な回路とできる。さらに、１：Ｎのマルチキャスト通信や、Ｎ：Ｍの通信なども実現可能であり、接続自由度の高い回路である。

さらに、光自由回路は上述の接続の切り替え、再構成が可能である。すなわち、１対１の光ポート間の組み合わせの切り替え（再構成）が可能であり、さらには、複数の光ポート間の伝達経路の切り替え、すなわち１：ＮやＮ：Ｍ送信の切り替え（再構成）が可能ともできる。

この様にして、２Ｄ導波路を用いた光自由回路は、光ポート間の完全結合が可能であり、さらには、マルチキャストが可能な接続自由度の高い再構成可能な回路であり、再構成可能な電子回路を相互接続することで、高度に再構成可能なシステムを構築する際に好ましい手段である。

こうして電子回路間を光自由回路で接続することで複数の電子回路にまたがる再構成を自由度高く行える構成になり、先に述べた様に、電子回路内、すなわち演算ブロック内の長距離配線の負荷が低減し、電子回路内の信号遅延の問題が緩和される。さらには、電子回路ないしチップのサイズは小さくても大規模なシステムを実現でき、２Ｄ光導波路を用いた自由な光回路は、演算ブロックのスケーラブルな拡張を実現できる。

さらに言えば、２次元に演算要素を配列した構成を有する電子回路（演算ブロック）を接続して拡張する際には、２次元に高い自由度で回路変更可能な接続手段は、設計の容易性などの観点からも、最も好ましいといえる。すなわち、２Ｄ光導波路を適用した２Ｄ光自由回路との融合は、特に適合性に優れる方法である。

図４において、正方形の演算ブロック205が規則的に配列しては描かれているが、チップ形状は特にこれに限るものでなく、長方形であってもよいし、配列も自由である。特に、２Ｄ光自由回路においては、任意の位置に光ポートを配置することが可能である。すなわち、チップ（電子回路）の配置位置に関しての自由度が高いという特徴がある。

光ポートの配置については、一つの演算ブロック対して、一つの光ポートを配することができるが、一つの演算ブロックに対して複数の光ポートを配してもよいし、複数の演算ブロックで一つの光ポートを共有する様にしてもよい。さらには、後述の実施例で示す様に、演算ブロックを複数のサブ演算ブロックに分け、サブ演算ブロックに対して光ポートを配する構成ともできる。

また、図４においては、演算ブロック（再構成可能な電子デバイス）205のみで構成された均質な再構成システムであるが、ASIC、CPU、DSP、メモリなどのチップを有してもよい。この際には、ASICなどのチップに接続する光ポートも用意することができる。

ここで、光自由回路にライン導波路や自由空間接続ではなく、２Ｄ導波路が好ましい理由をさらに説明する。まず、光ファイバやライン導波路を用いた光回路を用いることも考えられるが、固定したライン配線となるため、配線の自由度に関しては劣ることになる。また、こうした光回路の再構成を実現するには、多くの光スイッチを必要とするなど困難が伴う。さらには、線状光導波路は、数ミクロンから数十ミクロンのサイズであるので、光軸合わせが困難、光導波路に微細加工が必要で作製が難しい。

一方、２Ｄ導波路を適用することで、所望の任意位置への光デバイス（発光素子や受光素子）の実装が可能となり、任意の位置の間での情報伝達が可能となる。さらには、光デバイスと導波路層の光結合に際し、光学的な位置合わせが容易になる。この様に単純な構成であるため、簡易に回路基板を形成することができて、低コスト化が可能である。さらに、後述の様に、２Ｄ光導波路を適用した光自由回路では、基本的に、光入出力部である光ポートの制御のみで光回路の再構成が可能である。

また、自由空間に光を伝播させる方式は、配線自由度が高いが、サイズが大きくなってしまうという課題があるのに対して、２Ｄ光導波路を用いた光自由回路を用いた構成は、薄型で高密度に実装がなされ得る回路基板を実現できる。

次に、本実施形態の如き本発明の再構成可能な光電融合回路の回路構成の変更方法について説明する。上述した様に、本発明においては、以下の３つの階層において、回路の再構成が可能である。すなわち、演算要素のレベル、演算ブロック内の電気接続網のレベル、光自由回路のレベルである。本発明の光電融合回路は、基本的に何度でも再構成可能である。さらには、回路全体を再構成することや、その一部のみを再構成することができる。この再構成を担う情報をコンフィギュレーションデータと呼ぶ。

回路構成の変更には、このコンフィギュレーションデータをもとに回路を変更することになる。このコンフィギュレーションデータは、光電融合回路の内部もしくは外部の記憶装置に保管しておき、必要なときに読み出すことで再構成を行う。コンフィギュレーションデータのロードには、電気配線を用いてもよいし、光自由回路を用いてもよいが、後で詳述する様に、光自由回路を用いることは、本発明の光電融合回路の特徴を生かした手法といえる。

第１の階層すなわち演算要素レベルの再構成は、演算要素の内部構成を変更することで、機能を設定、変更することで行われ得る。演算要素は、入力する命令セットによって、機能を設定することができる。複数種類のALU（Arithmetic and Logic Unit）を配し、所望のALUを選択する様にしてもよい。例えば、整数型や浮動少数点型、ビット数の異なるALUなどを配列しておくことが挙げられる。他にも、コンフィギュレーションデータの内の一部をマルチプレクサやセレクタの制御信号として用いることで再構成する手法などもある。

再構成においては、全ての演算要素を再構成してもよいし、部分的に再構成してもよい。同様な機能を満たせるのであれば、部分的な再構成の方が高速な再構成が実現でき、より好ましい。また、演算要素ごとに、その内部もしくは近傍にコンフィギュレーションデータを記憶するSRAM等のメモリを配してもよい。なお、演算要素（第１の階層）を再構成しない形態、すなわち以下の第２に第３の階層のみを再構成する場合も、本発明の光電融合回路である。

第２の階層すなわち電気接続網レベルでの再構成は、演算要素とマトリックス配線との接続部やマトリックス配線の交差部に配されたスイッチを切り替えることで、電気配線網のルーチングを設定することで行われ得る。コンフィギュレーションデータの一部を用いて、これらのスイッチのオン／オフをすることで、演算要素間の接続関係の設定、変更をすることができる。交差部は、典型的には、パストランジスタのゲートを制御することで行なえる。すなわち、この様にして演算要素は、水平電気配線と垂直電気配線、スイッチを介して、他の演算要素に接続される。他にも、各演算要素にマルチプレクサを用意し、コンフィギュレーションデータの一部を用いて、これを選択することにより、データの行き先を指定することもできる。

他にも、パケット伝送の方式で、データパケットの行き先を記しておき、この情報に基づいて行き先を設定することもできる。また、水平電気配線と垂直電気配線の間を、演算要素を介して相互に接続することも可能である。

以上の様に、コンフィギュレーションデータにより演算要素の機能と演算要素間の相互接続を再構成することができる。すなわち、或る演算ブロック内のコンフィギュレーションデータを書き換えることで、演算ブロックを再構成することが可能である。演算ブロックごとに、内部にコンフィギュレーションデータを記憶するSRAM等のメモリを有してもよい。他にも、フラッシュメモリ、EEPROM、DRAM、SRAM、MRAM，Fe−RAMなど任意のメモリが適用可能である。

本発明の再構成可能な回路の機能は、個々の演算要素の機能と、個々の演算要素間の接続関係に加えて、さらに以下の演算ブロック間の接続関係を指定することにより定められる。第３の階層すなわち光自由回路のレベルでの再構成は、演算ブロックに接続された光ポートからの光出力を制御することや、光ポートへの光入力を分別することなどで行ない得る。また、個々の演算ブロック間の接続関係の設定、変更は、光自由回路の接続の制御をコンフィギュレーションデータの一部を用いて指定することで実現される。

光自由回路においては、前記した様に発信光ポートからの光信号の放射角や伝播方向を変更して送信先を選択することで回路接続を変更（再構成）する手法などがある。他にも、受信光ポートにおいて、光信号の受信する方向を変更することも可能である。また、受信光ポートにおいてデータを選別することで、回路の再構成を行うこともできる。例えば、発信光ポートは、情報をパケット信号としてアドレスなどを付与してブロードキャスト送信し、そのアドレスを受信光ポートで選別することで、所望の受信光ポートへ情報を伝送する手法がある。

また、基本的に、演算ブロックの間は光自由配線で相互接続されるが、近接した演算ブロック間など特別な演算ブロックの間は、電気配線で直線接続してもよい。ただし、遠距離の演算ブロック間は光配線での接続が好ましい。この様な際には、光配線と電気配線は、自由に選択できる様にしてもよい。

この第３の階層により、演算ブロックは、光自由回路を介して他の演算ブロックと高い自由度で接続することが可能となる。これにより、複数の演算ブロックにまたがる大きな再構成回路を実現できる。

こうして、第１、第２、第３の階層を適用することで、演算要素、演算ブロックは、コンフィギュレーションデータに応答して柔軟に相互接続することができる。階層的な構成をとることで、第１の階層の再構成のみを用いた小規模な回路変更から、第３の階層を用いた大規模な回路変更まで、幅広い回路の変更が可能となる。

上記３つの階層に加えて、さらに別の再構成の階層を追加しても構わない。例えば、第２と第３の階層の間に、別形態の電気接続網の階層を用意することができる。演算ブロックとポートの対応関係は、この電気接続網の再構成で変更可能となる。第４の階層として光ファイバからならネットワーク網を用意することなどをしてもよい。その様な場合でも、上記３つの階層を有することによりメリットは十分に働く。

コンフィギュレーションデータの入出力や転送、再構成の指示などに、別途、制御回路を用意してもよい。また、演算ブロックの一部に、この制御回路を割り当ててもよい。また、各演算ブロックの再構成を制御するための信号（再構成の指示）に光自由回路を用いることもできる。各演算ブロック内のメモリに複数のコンフィギュレーションデータを格納しておき、光自由回路によってブロードキャストされた制御信号に基づいて、コンフィギュレーションデータを書き換えることができる。特に、演算ブロックへのコンフィギュレーションデータの転送に光自由回路を用いることは、高速な再構成が可能となることから好ましい。これにより、リアルタイムで動的な再構成が可能となる。頻繁に演算ブロックの再構成を行えば、その時点での処理内容に最も適した形に回路を再構成でき、処理の高速化を図ることができる。

次に、図３を用いて、本発明で典型的に用いる光電融合基板の物理的構成を説明する。図３は、この回路基板の構造を示す断面図である。図３において、105は電気配線層、106は電気配線、107は電子デバイスである。図３に示す様に、この回路基板は、再構成可能な電子デバイス（半導体チップ）107と、光伝送媒体101として２Ｄ導波路を用いた光回路が共存している。さらにチップ107間を接続する電気配線106を有した電気配線層105が積層され、コンパクトに実装されている。電子デバイス107からの信号が光ポート102において光信号に変換され、光信号は光伝送媒体101を伝播後、別の光ポート102において電気信号に変換されることで、光自由回路が構成される。

図３の構成では、簡単な構成として一つのチップ107に一つの光ポート102を対応させて接続しているが、上記した様に、複数のチップで一つの光ポートを共有したり、一つのチップに複数の光ポートを接続してもよい。また、３つのチップ107及び光ポート102を有した回路であるが、図４に示す様に、面内に任意の数の演算ブロック（チップ）と光ポートを任意の位置に配置可能である。また、光ポート102は光伝送媒体101に接して上部に配置しているが、これに限るものでなく、光伝送媒体101の中に埋め込む様に配置し、直接、導波路に光を結合したり、光伝送媒体101の端面に配置してもよい。

光伝送媒体101は、２次元導波路（シート状光導波路）を適用した光伝送媒体であり、任意の位置に光デバイスを配置することができ、任意の点に配した光ポートから任意の光ポートに２次元的に光データを送信する様にしたものである。例えば、図13の様に光伝送媒体の面内にわたり、任意の放射角で伝播させることができる。

光伝送媒体101は、伝播光に対して十分な透過率を有するものであれば、ガラス、半導体、有機材料などの任意の材料を適用できる。例えば、市販のガラス基板、ニオブ酸リチウムなどの単結晶基板、Si,GaAsなどの半導体基板、ポリカーボネート、アクリル、ポリイミド、ポリエチレンテレフタラートなどからなる有機シートなどを、そのまま用いてもよい。また、真空蒸着、ディッピング、塗布などの任意の手法で製膜する方法や、射出成型、押し出し成型などで成型して作製する方法などを用いてもよい。屈折率の異なる層で表面をコートしクラッド層を形成してもよい。光伝送媒体のサイズは、２Ｄの任意位置間で情報伝達を行うことから、情報伝達速度にもよるが、例えば1００ミクロン程度から数１０ｃｍのサイズが可能である。光伝送媒体101の厚さは、１ミクロン程度から数ｃｍの範囲で可能であるが、光軸合わせの容易性の観点から５０ミクロンから数ミリ程度の厚さが好ましい。

光ポート102の光出力部は、２Ｄ光導波路の平面内に適当な放射角で伝播光103を伝播させるが、平面に対して垂直な方向においては伝播可能な全ての角度（全ての導波モード）を伝播させたり、選ばれた角度（単一の伝播モード）を伝播させたりできるが、特にこだわらない。

光ポート102の光出力部に適用可能な発光素子としては、レーザーダイオード、LEDなどが挙げられるが、その中でも光放出角の小さい面発光レーザは小さな放射角の伝播光を実現できる観点から好ましい。光ポート102の光出力部は、放射角や放出方向を切り替える手段を有することができる。これにより、２Ｄ光導波路101において、光ポート102から異なる放射角や方向で光を伝播させられ、さらにこれらを切り替えることができる。放射角や方向の切替手段としては、例えば、光ポート102に、異なる放射角や方向で光を放射可能な複数の光出力部を配し、発信に用いる光出力部を電気的に選択することで、伝播する放射角や方向を切り替える方法がある。例えば、複数の発光素子をアレイ状に配列したものを用い、アレイのそれぞれに対して、異なる放射角や放射方向が設定、分別される様に構成することができる。この場合、アレイの中で用いる発光素子を選択することで、放射角や放射方向の設定、分別が可能となる。

さらに、光出力部に適用される発光素子として、放射角や放出方向を制御、変更可能なデバイスを用いることが挙げられる。また、光出力部に適用される発光素子と２Ｄ光導波路101の結合態様を可変にすることで、放射角や放出方向を変更する方法もある。より具体的には、発光素子に近接して配されたミラーやプリズム、レンズ、グレーティングなどの光結合部を動かしたり、発光素子自身の位置を動かして同様な効果を持たせたり、光結合部を構成する材料の屈折率などの光学的性質を変調したりする。光結合部を可動にする手段としては、例えばマイクロメカニクスの技術により、静電力素子、磁力素子、圧電素子などを適用して微小な可動ミラーなどを構成する方法がある。

一方で、光ポート102の光入力部は、２Ｄ光導波路の３６０°にわたる全方向から光を受信可能な様に構成されていることが好ましい。この様に構成することで、光入力部の構成は全て同一で単純な構成とできるという利点がある。もちろん、２Ｄ光導波路の所定の方向からの光のみを受信する様に構成してもよい。光入力部に適用可能な受光素子としては、PINフォトダイオード、MSMフォトダイオードなどが挙げられる。光入力部にも光結合器を適用できる。上述の観点から、光入力部に適用する光結合器としては、任意の方向である面内３６０度方向から光を受光することが好ましいため、特に円錐状や球状の形状のミラーを用いるのが好ましい。

また、光ポート102として、複数の受光部をアレイ状に配列したものを用いることもできる。特に、アレイのそれぞれの素子に対して入射される方向が異なる様に、受光部を配することができる。この場合、アレイの中で用いる受光部を選択することで、光が到達した方向の分別が可能となる。

光伝送媒体101は任意の基板100上に配し得る。基板100としては、プリント基板、アルミやSUSなどの金属基板、Si,GaAsなどの半導体基板、ガラスなどの絶縁基板、PMMAやポリイミドやポリカーボネートなどの樹脂性の基板やシートを適用できる。

電気配線106はアルミ、銅などの金属配線であり、その作製には、真空蒸着、導電性ペーストをスクリーン印刷法で形成する方法が用いられる。他にも、電解銅箔等の金属箔を積層し、所望のパターンに形成されたエッチングレジストを用いて金属箔を化学エッチングすることにより、回路導体パターンを形成する手法などが用いられる。図３において、光伝送媒体101の層は一層として示してあるが、複数層有してもよい。

以上の実施態様で説明した様に、本発明の光電融合基板は、電子デバイス（演算ブロック）における構成変更と、光回路を用いた構成変更を可能とし、信頼性高く柔軟に光電融合回路の再構成が可能となる。また、この様な光伝送媒体を有した回路基板は、設計自由度が高く回路の再構成が可能であり、大量な情報を高速に扱えて電磁放射ノイズに強い回路基板とできる。

以下に更に具体的な実施例をあげて、本発明を説明する。ただし、本発明は、以下に示す実施例に限られるものではなく、上述の概念に含まれるものであれば、その構成、製法等はこだわらない。

＜実施例１＞
本実施例は、演算ブロック（半導体チップ）としては、９つの演算要素を行列状に配したプロセッサアレイを用い、４つの演算ブロックを光自由回路を介して接続した例である。

図１、図２は本実施例の光電融合回路及び基板をそれぞれ説明する模式図である。図において、100は基板、101は２Ｄ光導波路からなる光伝送媒体、102は光ポート、103は伝播光、105は電気配線層、106は電気配線、107と205は再構成可能な電子回路を有した半導体チップと演算ブロック）、201は演算要素、214はコンフィギュレーションメモリ、217は入力部、218は出力部である。図１においては、（a）は演算ブロック205（半導体チップ107）の接続を示すと共に、チップ配置の平面的なレイアウトを示し、（b）は演算ブロック205の内部構成例を示し、（c）は演算要素201の内部構成例を示し、（d）は光ポート102内の接続例を示す。

本実施例の光電融合回路の構成を示す図１において、図１（a）に示す様に４つの演算ブロック[1,1],[1,2],[2,1],[2,2]が、光伝送媒体101を介して光接続されている。演算ブロック[1,1],[1,2]はそれぞれ光出力機能を有した３つの光ポート102に接続され、演算ブロック[2,1],[2,2]はそれぞれ光入力機能を有した３つの光ポート102に接続されている。光伝送媒体101を介して、６つの出力用光ポート102と６つの入力用光ポート102の間で、マルチキャストを含む自由な接続態様を設定可能であり、さらには接続の変更が可能である。

本実施例では、演算ブロック（半導体チップ）の内部構成を示す図１（b）に示す様に、演算ブロック205は、３個の演算要素201が電気的に直列接続された列を３列有していて、各列間は電気配線が施されていない。演算要素201は、所謂プロセッサであり、命令メモリから送られる命令セットに応じて、所望の演算機能を果たすことができる。さらに、演算ブロック（チップ内）205は、コンフィギャラブメモリ214を有する。このコンフィギュレーションメモリ214は各演算要素201の命令を保持しており、ここから演算要素201に送られる命令セットによって、演算要素201の機能変更（再構成）がなされる。本実施例の演算ブロック205は、１クロックで、全ての演算要素201の再構成が可能である。

本実施例の演算要素の構成を示す図１（c）に示す様に、演算要素201は、命令メモリからの命令セットを解読する命令デコーダと、デコードされた命令を実行する演算部を有してなる。演算部は加算、減算、論理和、論理積、排他的論理和、シフト、マスク演算などの機能を有しており、命令セットにより、これらの中から機能を選択することが可能である。本実施例の演算要素201は３２本の電気配線により入出力がなされる。動作周波数は１００ＭＨｚである。また、本実施例では適用していないが、図１（c）に示す様に、演算部の（途中）結果を一時保存するレジスタを有してもよい。また、入力、出力用のレジスタを配し、１クロックでこのレジスト間をデータがフローする様にしてもよい。この場合は、１クロックで一つの演算要素で処理がなされ、安定したデータフローが可能である。さらには、図１（b）に示す様に直列に配した演算要素201を用いて、パイプライン動作を行うことができる。

本実施例においては、演算要素201間は、列方向（図１（b）のｙ方向）に３２本のパラレル電気配線で接続されている。演算ブロック（チップ）205内部では、データの流れは+ｙ方向に限定されている（-ｙ方向,+-ｘ方向にはフローできない）。一方で、演算ブロック205は、図１（a）の様に２Ｄ光導波路101からなる光自由回路を挟んで配置され、各列の演算ブロック205の任意の演算要素201列と同一或いは異なる列の演算ブロック205の任意の演算要素201列を、出力部218、出力用光ポート102、入力用光ポート102、入力部217を介して、任意の組み合わせで光接続できる様になっている。図１（a）における光接続108は、光接続の一例を示したものである。

上の説明から分かる様に、半導体チップ107は、それぞれの演算要素201列に対して、入力部217、出力部218を有しており、これらが光ポート102に接続される。チップ205内におけるパラレル電気配線（本実施例では３２bit）は、出力部217のシリアライザにより列ごとにシリアル化され、光ポート102から出力される。また、入力部217に入力された信号は、デシリアライザによりパラレル化される。光信号は、上記した様に、マルチキャストをはじめとする任意の組み合わせでの光接続が可能である。また、出力部218、入力部217には、適宜、バッファメモリを配してもよい。本実施例においては、シリアライザ、デシリアライザは、演算ブロックを有した半導体チップ内に配している。別チップとして配しても良い。

また、平面的なレイアウトは図１（a）に対応していて本実施例の光電融合基板の断面を示す図２に示す様に、本実施例では、多層配線基板上に、光伝送媒体101と半導体チップ107が実装されている。基板のサイズは５ｃｍ×３ｃｍ、光伝送媒体101は１ｃｍ×２ｃｍであり、光伝送媒体101の端面付近に光ポート102を設置してある。光伝送媒体101は２Ｄ光導波路の構成であり、厚さ１００μｍのポリカーボネート（屈折率１．５９）にクラッドとしてフッ素化ポリイミド（屈折率１．５２程度）をコートしたものを用いた。光伝送媒体101と電子デバイス205を電気配線基板105上に実装することで、高密度実装された光電融合基板となっている。

出力用の光ポート102には、発光素子として０．８５μｍ帯面発光レーザ（VCSEL）が用いられ得る。個々のVCSELの特性は、駆動電流３．０ｍＡ、光出力３ｍＷとなっている。発光素子から発せられた光は、例えば４５度ミラー（不図示）を介し、１５度程度の放射角で光伝送媒体101を伝播する。

本実施例の出力用の光ポート102は、図１（d）の様に、７つの発光部を有し、光接続セットに基づいて、出力用の光ポート102において駆動する発光部306をセレクタで選択できる様になっている。この７つの発光部からの光は、それぞれ半導体チップ[2,1],[2,2]の入力用光ポート102に光信号を伝達する様に配されており、発光部306をセレクタで選択することで、どの入力用光ポート102に情報を伝送するかを選ぶことができる。コンフィギュレーションデータである光接続セットをセレクタに入力することで、所望の光出力部、光接続態様を選択できる。また、１：１の接続だけでなく、複数の発光部306を同時に選択することができるため、マルチキャストも可能である。

光伝送媒体101を伝播した光信号は、入力用の光ポート102の受光素子に取り込まれ電子信号に変換される。受光素子としては、Si-PINフォトダイオードを用い、これは電子回路に接続される。任意の出力用光ポートからの光信号は任意の光ポートで受信可能である。変換された電気信号は入力電気信号として、近接する半導体チップ107内部に取り込まれ処理される。この際、受光素子と共に電気信号を増幅するプリアンプを集積していれば、CMOSコンパチブルの電圧に復元することができる。この様にして光ポート102間は、光伝送媒体101を介して自由な接続が可能である。光ポート102間のデータ転送速度は、最大１．５Ｇｂｐｓ、典型的には８００Ｍｂｐｓである。

また、コンフィギュレーションメモリ214からの光接続セットに基づき、この光接続の態様が変更（再構成）できる。こうして、本実施例の光電融合回路は、コンフィギュレーションメモリ214からの情報に基づいて、演算要素201の機能が再構成されるとともに、さらには演算ブロック205間の接続が再構成される。

この様にコンフィギュレーションメモリ214には構成情報として、演算要素201の命令セット、演算ブロック205間の光接続情報が格納される。コンフィギュレーションメモリ214の内容は、不図示の外部メモリからの情報に基づいて、書き換えることができる。命令メモリには、複数の命令セット、複数の光接続セットを格納することができる。不図示の制御信号により、所望の命令セットと光接続セットを選択することで、格納したデータの範囲では１クロックでの再構成が実現できる。

以上の様に本実施例においては、データは外部（例えば不図示のメモリ）から図１（a）における上端に入力され、下方向（ｙ方向）にフローし、下端から外部（例えばメモリ）へ出力される。演算ブロック205内では、データフローは特定の列に限定されて、ｙ方向にフローするが、光自由回路において異なる列へのフローが可能となる。すなわち、リアルタイムで柔軟なデータフローを行うことができる。これにより、様々なプログラムに対して、適応性高く、しかも高い処理能力を発揮することができる。

本実施例の再構成可能な光電融合回路は、複数の演算要素（プロセッサ）201を用いて並列処理を行うことで高速なリアルタイム処理が可能であり、しかも、光自由回路101で接続しているため、目的に応じてプロセッサエレメント同士の自由度の高い接続を実現でき、様々なプログラムに対して効率の良いデータ処理が可能である。また、本実施例の再構成可能な光電融合回路は、データフローの一部に光接続を適用することで、接続の多様性を高めている。チップ間の接続自由度が高いため、チップ内の電気接続の多様性は多少低く設計しても、十分な柔軟性を持たせることができる。こうして、チップ内の電気接続を単純化することができるため、チップ内の設計自由度が著しく向上し、チップ単体としての性能を向上させられる。また、チップの数の増加に対して拡張性が高いシステムである。

＜実施例２＞
本実施例の構成は実施例１に準じている。以下、異なる点についてのみ記す。本実施例においては、演算ブロック205が９つである。実施例１の演算ブロック205に加え、並列に演算ブロック[1,3][2,3]を有し、さらに
[3,1],[3,2],[3,3]の演算ブロック205が加わり、これと演算ブロック[2,1],[2,2],[2,3]との間に光自由回路を有している。実施例２では多くの演算ブロック205を用い、より高性能な光電融合回路となっている。

また、実施例１においては、演算ブロック内においてｘ方向のデータ移動はできない例を示したが、本実施例においては、演算ブロック205内において、ｘ方向への移動が可能である。こうして、行方向にも電気配線を配し、交点にプログラマブルスイッチを有しており、この切り替えによりｘ方向へのデータの移動が可能である。このスイッチのプログラマブル情報は、コンフィギュレーションメモリ214からの設定により切り替えることができる。したがって、本実施例では、演算要素201間の電気接続が再構成可能である。本実施例の演算ブロック205は、１クロックで全ての演算要素201の再構成が可能である。

また、本実施例では、演算ブロック205間に、光接続とは別に、電気接続を並列して配している。この電気接続では、列間を遷移することはできない。この様にすることで、固定の電気接続と再構成可能な光接続を自由に使い分けることができる。さらに、本実施例においては、出力側の光ポート102は、３つの発光部からなり、それぞれの発光部からの信号は、[2,1][2,2][2,3]の半導体チップ107の３つの光ポート102へそれぞれブロードキャストされる構成である。

本実施例の光電融合回路においても、コンフィギュレーションメモリ214からの情報に基づいて、演算要素201の機能が再構成されるとともに、演算要素201間の電気接続、さらには演算ブロック205間の接続が再構成される

本実施例も、実施例１と同様な効果を有する。特に、上記の様な構成は、実施例１に比べて演算ブロック205内における演算要素201間の接続自由度が向上するという利点がある。一方で、チップ205内に配線とスイッチのリソースが必要となる。さらに、チップ205間に電気配線と光配線の両方を用いることで、更なる高速性と柔軟性を有したチップ間接続が可能である。

＜実施例３＞
本実施例は、図３、図５に準じた構成の光電融合回路及び基板を実現した例である。図３は断面を示し、図５において、（a）は演算ブロック205の配列を示し、（b）は演算ブロック205の内部構成を示し、（c）はサブ演算ブロック215の内部構成を示す。

本実施例において、演算ブロック205内には、動作周波数１００ＭＨｚの３２ビットの演算要素201が12×12の１４４個配列されている。演算要素201間は３２ビットの電気配線で接続されている。また、演算要素201は、図５（b）に示す様にサブ演算ブロック215として４列にグループ化され、サブ演算ブロック215内においては行及び列方向（+-ｘ方向及び+-ｙ方向）へのデータの移動が可能な様にプログラマブルスイッチ219を介して接続されている（図５（c）参照）。すなわち、サブ演算ブロック215内においては、異なる列へフローする際にプログラマブルスイッチにより列方向へのデータの移動も可能になっている。他方、サブ演算ブロック215間のデータの移動はできない。この様な構成にすることで、チップ205内の配線リソースを低減できる。また、図５（c）に示すサブ演算ブロック215内であれば１クロックでのデータ転送を保証する様に設計することで、データフローの安定性を向上できる。

また、各サブ演算ブロック215に対応して、チップ205の一端部（図５（b）の上部）に入力部217を有し、チップ205の他端部（図５（b）の下部）に出力部218を有する。さらには、演算ブロック205ごとに、コンフィギュレーションメモリ214を有し、コンフィギュレーションメモリ214から演算要素201に送られる命令セットによって、演算要素201の機能変更（再構成）がなされる。１クロックで、全ての演算要素201の再構成が可能である。

さらに本実施例においては、９つの演算ブロックが、図５（a）に示す様に、３×３に配置され、２Ｄ光導波路101からなる光自由回路と電気配線で演算ブロック205間が相互接続されている。各演算ブロック205は、前述した様に、４つのサブ演算ブロック215を有し、それぞれのサブ演算ブロック215に対応した入力部217及び出力部218から、入力機能を有した光ポート102、出力機能を有した光ポート102に接続される。こうして、各半導体チップ107から４つの光ポート102に接続される。サブ演算ブロック215内の３２ビットの電気配線は、シリアライザによりシリアル化され、光ポート102に出力される。一方で、入力部217では、光ポート102に入力された信号をデシリアライザによりパラレル化する。また、サブ演算ブロック215内の４列のデータのうち選択された一つを光ポート102に接続できる様になっている。

本実施例では、チップ（演算ブロック）205間、サブ演算ブロック215間が光自由回路で接続されるため、データフローを柔軟に行うことができる。さらには、出力された光信号を、同一の演算ブロック205内の他のサブ演算ブロック215に回帰入力させることもできる。

図３を用いて本実施例の回路基板について説明する。図３に示す様に、光伝送媒体101を電気配線層105が挟む構成になっており、電気配線層105aと光伝送媒体101の界面付近に光ポート102を設置してある。基板100のサイズは３ｃｍ□である。光伝送媒体101は、実施例１で説明した２Ｄ光導波路と同様なものが用いられている。半導体チップ107の電気信号（CMOSロジック）は、前述した様に、光ポート102と光伝送媒体101を介して光により伝達することも可能であるし、電気配線を介して近傍の半導体チップ107に伝送することもできる。発光素子としても、実施例１で説明したのと同様なものが用いられている。

本実施例の光ポート102は、様々な放射角、放射方向で伝播が可能な様に構成している。これを実現するために、光結合器301としては、図14（ａ）に示す様に４角錐状のミラーを用いた。発光素子306からの光303は角錐ミラー301の上方向から照射されて横方向に反射され、光伝送媒体101に結合する。図14（ｂ）の様に、発光素子からの光303が角錐の１斜面（光照射位置302）に照射される場合には、ほぼ９０°の放射角で伝播する光304が実現され、図14（ｃ）の様に４斜面（光照射位置302）に照射される場合には３６０°の放射角で伝播する光304が実現される。角錐ミラー301の２、３斜面であれば、それぞれ１８０°、２７０°となる。角錐斜面は拡散面になっているため、放射角のほぼ範囲にわたって均一な光が伝播される。

角錐ミラー301の上方に、例えば、それぞれの斜面に対して一つと中央に一つの５つの発光素子306a,306b,306c,306d,306ｘを配し、各デバイスからの光がそれぞれの斜面に照射される様にしてある。この様な構成により、発光素子を選択することで、放射角を設定できる。例えば、中央の発光素子306ｘを用いれば、３６０°全ての方向に306a〜dのうちの一つを選べば、定められた９０°の方向に、２つを選べば１８０°の方向に、３つを選べば２７０°の方向に、４つを選べば３６０°全方向に伝播させることができる。

この様に、本実施例においては、光ポート102に複数の発光素子を配し、駆動する発光素子を選択することで、放射角、放射方向を切り替えることができる。こうした光自由回路の再構成は、コンフィギュレーションデータに基づいてなされる。

光伝送媒体101を伝播してくる光信号は、実施例１で説明した様に処理される。この際、受光部は円錐形状の光結合部を用いることで、２Ｄ光導波路の３６０°全方位から光を受光できる。本実施例において、光ポート102間のデータ転送速度は最大１Ｇｂｐｓ、典型的には５００Ｍｂｐｓである。

本実施例の光電融合回路を動作させたところ、光ポート102間で光回路が形成されており、所望の動作を行うことが確認された。外部よりコンフィギュレーションデータを読み込むことで、半導体チップ内の電子回路の再構成と光自由回路の接続変更（再構成）が可能であった。こうして、コンフィギュレーション情報をもとに、放射角と放射方向を切り替える手段を有した光回路が高い自由度で変更可能であることを確認できた。また、光回路の再構成と半導体チップの電気的な再構成とを併用することで、大規模で高速な回路を自由度高く再構成できた。

本実施例の再構成可能な光電融合回路は、複数のプロセッサ201を用いて並列処理を行うことで高速な処理が可能であり、しかも、プロセッサエレメント201間をプログラマブルなスイッチ219で電気的に接続するとともに、光自由回路で接続しているため、目的に応じたプロセッサエレメント同士の高い自由度の接続を実現でき、効率の良いデータフローが可能である。

＜実施例４＞
本実施例は、実施例３に準じた回路基板を用いて、回路の再構成を実現した例である。図６は、本実施例の光電融合回路における回路再構成の例を示す図である。図６は、チップ間の接続関係を示している図であり、実際のレイアウトには対応していない。半導体チップ（1）〜（3）は図５（a）の[1,1]〜[3,3]の中のどれであってもよい。図６における点線は光自由回路を用いた光接続を示し、実線は電気配線による接続を示している。それぞれの演算ブロック205一つに対して、３つのサブ演算ブロック215を有し、これらが、光送受信が可能な入力用ポート102及び出力用の光ポート102に接続されている。

回路は、状態Ａと状態Ｂ間の遷移により内部の構造を変更（再構成）している。状態Ａにおいては、外部から半導体チップ（1）に信号が入力されてブロック205内で処理がなされた後で、光自由回路によって半導体チップ（2）へデータが転送され、半導体チップ（2）で処理される。さらに、光自由回路によって半導体チップ（3）へデータが転送され、半導体チップ（3）で処理されてから出力される。図に記す様に、半導体チップ間における光接続において、サブ演算ブロック215間の接続がクロスされている。

状態Ｂにおいては、このサブ演算ブロック215間の光接続の態様が異なっていることがわかる。この様な状態の遷移は、光ポート102に付与されているメモリに、外部から、光自由回路の接続変更の情報（コンフィギュレーション情報）を書き込むことで行われる。このコンフィギュレーション情報に基づいて、光ポート102は光信号の送受信の方法を変更する。本実施例は、演算ブロック205間のデータ転送に光自由回路を用い、光自由回路の接続を変更することで、自由にデータのフローを変更することができる。

ここでは、状態数は２つ示されているが、２つに限られるものではなく、任意の状態に再構成することができる。例えば、状態Ａの様に２つの演算ブロック205を用いる場合であれば、９つのうちの任意の２つの演算ブロック205の組み合わせを用いることが可能である。特に、光自由回路を用いることで距離的に離れた演算ブロック間でも高速なデータを扱うことが可能である。

この様に、ブロック単位で自由にデータフローを再構成することで、光電融合回路は機能を変えたり、追加したりすることができる。本実施例では、演算ブロック205を９個としているが、数が増えた際に、光自由回路を用いる利点はさらに大きくなる。ここでは、演算ブロック205内の内部構成は予め設定しておき、固定とした。すなわち、光自由回路である第３の階層の再構成のみを用いた例である。この様な再構成は、必要なコンフィギュレーションデータが少なくて済むため、比較的高速な再構成を実現できる。

また、ここでは演算ブロック205内の内部構成は固定としたが、システムのバージョンアップなどにおいて、必要であれば、プログラムを外部から書き換えることが可能である。この様な際に、本実施例においては演算ブロック205間が光自由回路で接続されることで接続自由度が高いために、新しいプログラムの設計自由度が高くなるというメリットがある。

＜実施例５＞
本実施例も、実施例４と同様に、回路の再構成を実現した例である。図７は、本実施例の光電融合回路における回路再構成の例を示す図である。図７は、チップないし演算ブロック間の接続関係を示している図であり、実際のレイアウトには対応していない。３つの演算ブロックは図５（a）の[1,1]〜[3,3]の中のどれであってもよい。図７における点線は光自由回路を用いた光接続、実線は電気配線による接続を示している。

それぞれの演算ブロック205一つに対して、３つのサブ演算ブロック215を有し、これらが光送受信の可能な入力用ポート及び出力用光ポートに接続されている（不図示）。また、図７では、簡単のために、３つの光ポートからの光接続をまとめて１本の矢印で記している。回路は、状態Ａと状態Ｂの遷移により内部の構造を変更（再構成）している。

状態Ａにおいては、光接続を介して３つの演算ブロック205が直列につながれ、データが処理される。演算ブロック間における光接続において、サブ演算ブロック215間の接続がクロスされてもよい。一方で、状態Ｂにおいては、光接続を介して３つの演算ブロック205が並列につながれ、データが処理される。図の様に光ポート102からブロードキャストされた信号が３つの演算ブロック205で処理された後、別の光ポート102に伝送される。

この様な状態の遷移は、光ポート102に付与されているメモリに、外部から、光自由回路の接続変更の情報（コンフィギュレーション情報）を書き込むことで行われる。このコンフィギュレーション情報に基づき、光ポートは光信号の送受信の方法を変更する。

また、この様な状態の遷移は、光ポート102に付与されているメモリおよび演算ブロック205に、外部から、光自由回路の接続変更の情報（コンフィギュレーション情報）を書き込むことでも行われる。これにより、それぞれの演算ブロック205は、出力に電気配線を用いるか、光自由回路を用いるか、さらにはどの方向や放射角で光出力するかなどを切り替える。

本実施例においては、状態Ａのシリアル的な回路から、状態Ｂの並列的な回路へと再構成がなされる。特に、光自由回路を用いたマルチキャスト伝送が、本実施例における高度な再構成を可能にしている。この様な再構成により、演算パイプラインの幅と深さを自由に変更（再構成）できるため、アプリケーションに適合した回路構成を設定できる。こうして、高速な処理と低消費電力を兼ね合わせた性能を得ることができる。

ここでは、状態数は２つ示されているが、２に限られるものではなく、任意の状態に再構成することができる。

＜実施例６＞
本実施例は、それぞれの演算ブロック205のコンフィギュレーションデータを分配するのに光自由回路を用いた例である。これにより、演算ブロック205内の電子回路構成が、光により配信されたコンフィギュレーションデータをもとに自由に変更される。

図８は、本実施例の光電融合回路における回路再構成の例を示す図である。本実施例においては、演算ブロック205となるチップ107内に、コンフィギュレーションメモリ214を有し、ここに格納されたコンフィギュレーションデータに基づいて、演算ブロック205の内部構成、演算ブロック205間の相互接続を再構成する。コンフィギュレーションメモリ214の情報はメモリブロック209から伝送される光信号に基づいて変更される。

本実施例において、それぞれの演算ブロック一つに対して、受信専用の光ポートを一つ有している。また、メモリブロック209にも光ポートが接続されており、これは発信専用になっている。メモリブロック209からコンフィギュレーションデータを適宜、所望の演算ブロック205にロードすることで、この演算ブロック205内の電子回路が再構成される。

本実施例においては、データのフローは基本的に電気配線を用いている。勿論、データの流れの一部に光自由回路を用いてもよい。また、コンフィギュレーションデータの送信については、メモリブロック209から光信号で全ての光ポートに受信可能な様にブロードキャスト送信している。送信データにはパケット形式で、演算ブロック205に対応したアドレスが付与されているため、アドレスに対応した光ポートでコンフィギュレーション情報を受信できる。こうして、光自由回路は、コンフィギュレーション情報の送受信回路における再構成において機能している。

また、必ずしも演算ブロック205全てを再構成する必要はない。光自由回路はパケットのアドレスを変えるだけで所望の演算ブロック205に情報を伝達できるため、この様な部分的な再構成においても有効に機能しうる。

この様にして、データのフローは一定であっても、光自由回路を用いた自由なコンフィギュレーションデータの送受信により、光電融合回路の再構成が可能である。特に、光自由回路は、ブロードキャストやマルチキャストが可能であるため、複数のブロック205のコンフィギュレーションデータを書き換える際や、部分的書き換えの際に有用である。部分的な再構成により、コンフィギュレーションデータの規模が小さくて済むことから、高速な再構成が可能となる。

また、演算ブロック205が多くなっても、遠距離の演算ブロックにも高速にコンフィギュレーションデータを伝送可能である。本実施例の光電融合回路においては、第３の階層を用いてコンフィギュレーションデータを配信し、第１及び第２の階層の内部構成を再構成した例である。この様に本発明の光電融合回路においては、第３の階層は、特に、第１及び第２の階層のコンフィギュレーションデータを伝送するために用いることが好ましい例と言える。

＜実施例７＞
本実施例は、演算ブロック内におけるデータの帰還を光接続を用いて実現する例である。演算ブロックの内部構成は実施例３に準じている。但し、図９に示す様に、入力部217、出力部218は、外部からの入出力と光ポート102への接続を有し、これらを切り替えて使える様になっている。

外部から入力されたデータは半導体チップ内で処理された後、出力用の光ポート102から入力用の光ポート102へ帰還され、再度半導体チップ内で処理することができる。半導体チップ内を帰還ごとに再構成することで、繰り返し異なる処理を施すことができる。また帰還において、光自由回路101を用いた光接続を用いているため、演算要素201の列間のデータ移動を容易に実現できる。処理を終了した後、出力部218から外部へデータ出力がなされる。

本実施例は、複数の演算要素201と、演算要素201に接続された複数の入力部217と出力部218を有した半導体チップと、半導体チップの入力部217と出力部218の間を相互接続する光回路101を有した光電融合回路であり、光回路は、シート状の光伝送媒体101と、出力部218に接続された第１の光ポート102と、第１の入力部217に接続された第２の光ポート102と、第２の入力部217に接続された第３の光ポート102を有し、半導体チップの出力部218からの信号が、第１の光ポートから第２の光ポートへの光接続を経由して、半導体チップの第１の入力部に入力される接続経路と半導体チップの出力部からの信号が、第１の光ポートから第３の光ポートへの光接続を経由して、第２の半導体チップの光入力部に入力される接続経路とを有することを特徴とする光電融合回路である。

この様な手法により、帰還ごとに、演算ブロックの電子回路が再構成されることになる。すなわち、帰還ごとに異なる回路として働く。この様にすることで、小さな再構成回路をシーケンシャルに切り替えることで、大きなプログラムを実行することが可能となる。また、少ない半導体チップで、多くのアプリケーションを実行する上で有用となる。

本実施例では、演算ブロックを一つとしているが、複数の演算ブロックを配し、帰還接続と実施例３と同様な接続の両方を用いることで、より高度な回路の再構成が可能となる。

＜実施例８＞
本実施例は、複数の演算ブロックと共に異種類のチップを混載した光電融合回路の例である。図10は、ＡＳＩＣ（Application Specific Integrated Circuit）212、メモリチップ213と混載された際の例を記している。図10において、演算ブロック205、ＡＳＩＣ212、メモリ213は、光ポートを介して光自由回路101による自由な接続、さらには接続の変更（再構成）が可能である。

この様な構成により、演算ブロック205内の再構成、さらには、上記デバイス間の接続変更により、回路全体にわたる自由な再構成を実現できる。通常、内部回路の固定されているＡＳＩＣの存在が回路全体にわたる再構成を困難にするが、光自由回路を用いることで、再構成の実現可能性を著しく高めることができる。また、この様なシステムにおいて、光自由回路101は光ポートの配置位置に対する自由度が高い（制約がない）ため、ＡＳＩＣ212やメモリ213の電気ピン配置に対しての配置許容度が高くなる。

また、ＡＳＩＣなどの他のデバイスのチップ形状により、電気配線では他のデバイスの配置や接続により制約を受けることがあるが、この様な際にも光自由回路の適用により、冗長性高く柔軟な回路を実現できる。これらのことは、ＡＳＩＣなどの他のカスタムデバイスの設計を容易にし、さらには高性能化にも寄与する。こうして、本実施例の光電融合回路は、高性能でカスタムな再構成可能な回路を、冗長性高く、実現することができる。

＜実施例９＞
本実施例においては、図11に記す様に演算ブロック205の中央に光ポートからの入力がなされ、データがその周囲を巡る様にフローする構成の例である。図11は本実施例の光電融合回路の構成を示す図である。図11（a）は演算ブロック205の配列を示す図である。図11（b）は演算ブロック205の内部構成を示す図である。図11（c）は、演算ブロック205に含まれるサブ演算ブロック215の内部構成を示す図である。

本実施例は実施例３に準じているが、演算ブロック205の構成が異なる。図11（b）は本実施例の演算ブロック（半導体チップ）を示す図である。演算ブロック205内には、動作周波数１００ＭＨｚの３２ビットの演算要素201が12×12の１４４個配列されている。演算要素201間は３２ビットの電気配線で相互接続されている。

そして、演算ブロック205内は１６のサブ演算ブロック215としてグループ化されている（図では簡単のために４つで記している）。サブ演算ブロック215は３×３の９つの演算要素201からなり、サブ演算ブロック215内においては行及び列方向（+-ｘ方向及び+-ｙ方向）へのデータの移動も可能な様にプログラマブルスイッチ219が配されている（図11（c）参照）。すなわち、サブ演算ブロック215内においては、異なる列へフローする際にプログラマブルスイッチ219により行方向へのデータの移動も可能になっている。一方、各サブ演算ブロック215間は、光ポートを介して、双方向の電気配線で接続されている。この様な構成にすることで、チップ内の配線リソースを低減できる。また、サブ演算ブロック215内であれば１クロックでのデータ転送を保証する様に設計することで、データフローの安定性を向上できる。

また、各サブ演算ブロック215の中央に入出力部を有し、この入出力部から光ポートに接続される。すなわち、図３に断面図に示す様に、中央の入出力部から基板の真下に配した光ポートに接続される。こうして、各サブ演算ブロック215間は、上記した様に光ポートを介して電気配線で接続されている。

さらには、サブ演算ブロック215ごとに、コンフィギュレーションメモリ214を有し、該コンフィギュレーションメモリから演算要素201に送られる命令セットによって、演算要素201の機能変更（再構成）がなされる。１クロックで、全ての演算要素201の再構成が可能である。

さらに本実施例においては、９つの演算ブロック205が、図11（a）に示す様に、３×３に配置され、２Ｄ光導波路101からなる光自由回路と電気配線で演算ブロック205間が相互接続されている。上で説明した様に、各演算ブロック205は、４つのサブ演算ブロック215を有し、それぞれのサブ演算ブロック215に対応した入出力部から、入出力機能を有した光ポートに接続される。近接した演算ブロック201間は入出力部216を介して電気接続されている。さらには、サブ演算ブロック215ごとに接続された光ポートを介して、別の演算ブロック間との光接続も可能である。

本実施例は、チップ（演算ブロック205）間、サブ演算ブロック215間が光自由回路101で接続されるため、データフローを柔軟に行うことができる。さらには、出力された光信号を、同一の演算ブロック205内の他のサブ演算ブロック215に回帰入力させることもできる。

本実施例の光電融合回路は、実施例３の構成に比べて、データフローの多様性が高い。また、再構成により、より柔軟に様々なアプリケーションに対して回路を適合させることができる。

＜実施例１０＞
本実施例は、コンフィギュレーション制御に光信号を用いる例である。図12に示す様に、各演算ブロック205のコンフィギュレーションメモリ214には複数のコンフィギュレーションデータが格納されている。制御部からの光信号により、格納されたコンフィギュレーションデータのうち、どのコンフィギュレーションデータを用いるかを各演算ブロック205に伝送する。各演算ブロック205においては、このフラッグ光信号を受け、所望のコンフィギュレーションデータに再構成を行うことができる。図12においては、状態Ａと状態Ｂの間で、半導体チップ内の回路構成が変更されている。

また、各演算ブロック205の演算結果や演算終了の合図を用いて、処理の同期や、シーケンス制御が可能である。さらには、演算ブロック205を状態遷移機械として用いることができる。この様な制御信号の送信に、光自由回路の得意とするブロードキャスト伝送を用いることで、電子回路の構成をシンプルなものとすることができる。

本発明の実施例１、２に係る再構成可能な回路を説明する図である。 本発明の再構成可能な回路の光電融合回路の構成を示す断面図である。 本発明の実施例３等に係る再構成可能な回路の光電融合基板の構成を示す断面図である。 本発明の再構成可能な電子回路（演算ブロック）の一実施形態を示す図である。 実施例３の再構成可能な回路を示す図である。 実施例４の光電融合回路の再構成を示す図である。 実施例５の光電融合回路の再構成を示す図である。 実施例６の光電融合回路を示す図である。 実施例７の光電融合回路を示す図である。 実施例８の光電融合回路（ＡＳＩＣ、メモリを混載した光電融合回路）を示す図である。 実施例９の再構成可能な回路を示す図である。 実施例１０の光電融合回路の再構成を示す図である。 ２Ｄ光導波路における光伝播を示す図である。 光ポートの光結合部の例を示す図である。

符号の説明

100 基板
101 光伝送媒体（光回路）
102 光ポート
105 電気配線層
106 電気配線
107 半導体チップ（電子回路）
205 演算ブロック
201 演算要素
214 コンフィギュレーションメモリ
215 サブ演算ブロック
216 入出力部
217 入力部
218 出力部

Claims (9)

1. 出力部を有した第１の半導体チップ、複数の入力部を有した第２の半導体チップ、および第１の半導体チップと第２の半導体チップの間を光で接続する光回路を有し、
   前記光回路は、シート状の光伝送媒体と、電気信号と光信号の変換機能を有する光ポートを複数有してなり、第１の半導体チップの出力部に接続された第１の光ポートと、第２の半導体チップの第１の入力部に接続された第２の光ポートと、第２の半導体チップの第２の入力部に接続された第３の光ポートを有し、
   第１の半導体チップの出力部からの信号が、第１の光ポートから第２の光ポートへの光接続を経由して、第２の半導体チップの第１の入力部に入力される接続経路と、第１の半導体チップの出力部からの信号が、第１の光ポートから第３の光ポートへの光接続を経由して、第２の半導体チップの第２の入力部に入力される接続経路を少なくとも有することを特徴とする光電融合回路。
2. 出力部を有した第１の半導体チップ、複数の入力部を有した第２の半導体チップ、および第１の半導体チップと第２の半導体チップの間を光で接続する光回路を有し、
   第１の半導体チップは、行列状に配した複数の演算要素と、プログラマブルスイッチと、行列状演算要素の列ごと、もしくは列グループごとに設けられた出力部を有し、
   第２の半導体チップは、行列状に配した複数の演算要素と、プログラマブルスイッチと、行列状演算要素の列ごと、もしくは列グループごとに設けられた入力部を有し、
   光回路は、シート状の光導波路と、電気信号と光信号の変換機能を有する光ポートを複数有してなり、さらに、第１の半導体チップの第N出力部に接続された第１の光ポートと、第２の半導体チップの第M入力部に接続された第２の光ポートと、第２の半導体チップの第L入力部に接続された第３の光ポートを有し、
   さらには、第１の半導体チップの第N出力部からの信号が、第１の光ポートから第２の光ポートへの光接続を経由して、第２の半導体チップにおける第M入力部に入力される接続経路と、第１の半導体チップの第N出力部からの信号が、第１の光ポートから第３の光ポートへの光接続を経由して、第２の半導体チップにおける第L入力部（N,M,Lは、MとLが等しくないという条件で任意の自然数）に入力される接続経路を少なくとも有することを特徴とする光電融合回路。
3. 半導体チップにおいて、
   半導体チップは、行列状に配した複数の演算要素とプログラマブルスイッチと入出力部を有したサブ演算ブロックを複数有してなり、サブ演算ブロック内に属する演算要素間の電気接続が、異なるサブ演算ブロック間にまたがる演算要素間の電気接続に比べて密であり、サブ演算ブロックごとに光ポートへの接続がなされている請求項２に記載の光電融合回路。
4. 光回路において、半導体チップ内で用いられるコンフィギュレーションデータの分配がなされ、半導体チップの内部構成が該コンフィギュレーションデータをもとに変更される様に構成された請求項２に記載の光電融合回路。
5. 演算機能を切り替えることができる演算要素を複数含む第１の階層と、
   配列して形成された演算要素間を接続するマトリックス状に配された電気配線とスイッチを有し、演算要素間の接続を切り替えることができる演算ブロックを含む第２の階層と、
   演算ブロックの間を光ポートを介して光接続するシート状の光伝送媒体を有し、演算ブロック間の光接続を切り替えることができる第３の階層を有することを特徴とする階層的再構成回路。
6. 演算ブロックにおいて、
   半導体チップは、行列状に配した複数の演算要素とプログラマブルスイッチと入出力部を有したサブ演算ブロックを複数有してなり、サブ演算ブロック内に属する演算要素間の電気接続が、異なるサブ演算ブロック間にまたがる演算要素間の電気接続に比べて密であり、サブ演算ブロックごとに光ポートへの接続がなされている請求項５に記載の階層的再構成回路。
7. 演算要素間を接続する電気配線、演算要素間の接続を変更可能な電気スイッチ、演算要素に電気接続され光電信号変換を行う光ポート、シート状の光伝送媒体を介する光ポート間の光接続を変更する手段を有することを特徴とする相互接続構造。
8. 半導体チップは、行列状に配した複数の演算要素とプログラマブルスイッチと入出力部を有したサブ演算ブロックを複数有し、サブ演算ブロック内に属する演算要素間の電気接続が、異なるサブ演算ブロック間にまたがる演算要素間の電気接続に比べて密であり、サブ演算ブロックごとに光ポートへの接続がなされている請求項７に記載の相互接続構造。
9. 複数の演算要素及び演算要素に接続された複数の入力部と出力部を有した半導体チップと、半導体チップの入力部と出力部の間を光で相互接続する光回路を有し、
   前記光回路は、シート状の光伝送媒体と、出力部に接続された第１の光ポートと、第１の入力部に接続された第２の光ポートと、第２の入力部に接続された第３の光ポートを有し、
   半導体チップの出力部からの信号が、第１の光ポートから第２の光ポートへの光接続を経由して、半導体チップの第１の入力部に入力される接続経路と、半導体チップの出力部からの信号が、第１の光ポートから第３の光ポートへの光接続を経由して、半導体チップの第２の入力部に入力される接続経路を少なくとも有することを特徴とする光電融合回路。

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