JP2006091812A - 薄膜トランジスタアレイ基板及びその製造方法 - Google Patents
薄膜トランジスタアレイ基板及びその製造方法 Download PDFInfo
- Publication number
- JP2006091812A JP2006091812A JP2004340462A JP2004340462A JP2006091812A JP 2006091812 A JP2006091812 A JP 2006091812A JP 2004340462 A JP2004340462 A JP 2004340462A JP 2004340462 A JP2004340462 A JP 2004340462A JP 2006091812 A JP2006091812 A JP 2006091812A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- thin film
- film transistor
- transistor array
- array substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【解決手段】 遮蔽層は、基板の周辺領域のリード線間に形成される。遮蔽層及びゲート層は同時に形成され、これにより、ソースドレイン層に接続されたリード線間の光漏れは減少する。また、遮蔽層及びソース/ドレイン層は同時に形成され、これにより、ゲート層に接続されたリード線間の光漏れは減少する。更に、共通の電圧が遮蔽層に印加され、これにより、リード線間の信号の干渉は減少する。また、薄膜トランジスタアレイの電気検査において、リード線と遮蔽層との間の漏電を測定することができる。
【選択図】 図2
Description
1.遮蔽層は、遮蔽層とリード線との間の重複量を減らすようにパターン化されているため、遮蔽層及びリード線の間の抵抗‐コンデンサの遅延が大幅に減少する。
2.基板からの斜めの光漏れを減らすために、遮蔽層は、ボンディングパッドの間の隙間に延在する。
3.近接するリード線の間の信号干渉を減らし、ディスプレイ頻出を向上させるために、遮蔽層に共通の電圧が印加される。
4.遮蔽層への共通の電圧の印加は、薄膜トランジスタアレイの製造後の電気検査において、リード線と遮蔽層との間の漏電の測定を容易にする。
5.遮蔽層は、薄膜トランジスタアレイと共に形成されるため、製造時間及び製造コストに影響を与えず且つ工程の追加を必要としない。
添付図面に示す例と共に、本発明の好適な実施態様を以下に詳細に説明する。同一又は同様の部分を参照するために、可能な限り同一の符号を図面及び明細書に用いる。
210a ピクセル領域
210b 周辺領域
202 透明基板
212 薄膜トランジスタアレイ
232 ゲート線
234 ソース線
214 ゲート層
216 絶縁層
218 チャンネル層
220 ソース/ドレイン層
242 第一遮蔽層
Claims (20)
- ピクセル領域と該ピクセル領域を囲む周辺領域とを備える薄膜トランジスタアレイ基板であって、該薄膜トランジスタアレイ基板は、
透明基板と、
前記ピクセル領域内の前記透明基板上に設けられ、少なくとも第一導電層及び第二導電層を有する薄膜トランジスタアレイと、
前記周辺領域内の前記透明基板上に設けられた複数の第一リード線と、
前記周辺領域内の前記透明基板上に設けられた複数の第二リード線と、
近接する前記第一リード線間の隙間を覆うように、前記周辺領域内の前記透明基板上に設けられた第一遮蔽層とを備え、
前記第一リード線及び前記第一導電層は、同一の膜層に属し、
前記第二リード線及び前記第二導電層は、同一の膜層に属し、
前記第一遮蔽層及び前記第二導電層は、同一の膜層に属していることを特徴とする薄膜トランジスタアレイ基板。 - 前記薄膜トランジスタアレイ基板が、更に、近接する前記第二リード線間の隙間を覆うように、前記周辺領域内の前記透明基板上に設けられた第二遮蔽層を備え、前記第二遮蔽層及び前記第一導電層は、同一の膜層に属していることを特徴とする請求項1に記載の薄膜トランジスタアレイ基板。
- 前記第一遮蔽層に、共通の電圧が印加されていることを特徴とする請求項2に記載の薄膜トランジスタアレイ基板。
- 前記第二遮蔽層に、共通の電圧が印加されていることを特徴とする請求項3に記載の薄膜トランジスタアレイ基板。
- 前記第一遮蔽層に、共通の電圧が印加されていることを特徴とする請求項1に記載の薄膜トランジスタアレイ基板。
- 前記第一導電層はゲート層からなり、前記第二導電層はソース/ドレイン層からなることを特徴とする請求項1に記載の薄膜トランジスタアレイ基板。
- 前記第一導電層はソース/ドレイン層からなり、前記第二導電層はゲート層からなることを特徴とする請求項1に記載の薄膜トランジスタアレイ基板。
- ピクセル領域と、該ピクセル領域を囲む周辺領域とを有する薄膜トランジスタアレイ基板であって、該薄膜トランジスタアレイ基板は、
透明基板と、
前記ピクセル領域内の前記透明基板上に設けられる薄膜トランジスタアレイと、
前記周辺領域内の前記透明基板上に設けられる複数の第一リード線と、
前記周辺領域内の前記透明基板上に設けられ、前記第一リード線に接続される複数の第一ボンディングパッドと、
前記周辺領域内の前記透明基板上に設けられる複数の第二リード線と、
前記周辺領域内の前記透明基板上に設けられ、前記第二リード線に接続される複数の第二ボンディングパッドと、
近接する前記第一リード線間の隙間を覆うように、前記周辺領域内の前記透明基板上に設けられる第一遮蔽層とを備え、
前記薄膜トランジスタアレイは、少なくとも第一導電層及び第二導電層を備え、
前記第一リード線及び前記第一導電層は、同一の膜層に属し、
前記第一ボンディングパッド及び前記第一導電層は、該同一の膜層に属し、
前記第二リード線及び前記第二導電層は、同一の膜層に属し、
前記第二ボンディングパッド及び前記第二導電層は、該同一の膜層に属し、
前記第一遮蔽層及び前記第二導電層は、同一の膜層に属していることを特徴とする薄膜トランジスタアレイ基板。 - 前記薄膜トランジスタアレイ基板が、更に、近接する前記第二リード線間の隙間を覆うように前記周辺領域内の前記透明基板上に設けられる第二遮蔽層を備え、前記第二遮蔽層及び前記第一導電層は、同一の膜層に属していることを特徴とする請求項8に記載の薄膜トランジスタアレイ基板。
- 前記第一遮蔽層に、共通の電圧が印加されていることを特徴とする請求項9に記載の薄膜トランジスタアレイ基板。
- 前記第二遮蔽層に、共通の電圧が印加されていることを特徴とする請求項10に記載の薄膜トランジスタアレイ基板。
- 前記第一遮蔽層に、共通の電圧が印加されていることを特徴とする請求項8に記載の薄膜トランジスタアレイ基板。
- 前記第一導電層はゲート層からなり、前記第二導電層はソース/ドレイン層からなることを特徴とする請求項8に記載の薄膜トランジスタアレイ基板。
- 前記第一導電層はソース/ドレイン層からなり、前記第二導電層はゲート層からなることを特徴とする請求項8に記載の薄膜トランジスタアレイ基板。
- 薄膜トランジスタアレイ基板の製造方法であって、該製造方法は、
ピクセル領域と周辺領域とを備える透明基板を準備し、
前記ピクセル領域内の前記透明基板上にパターニングされたゲート層を形成し、且つ前記周辺領域内の前記透明基板上に複数の第一リード線と、該第一リード線に接続された複数の第一ボンディングパッドとを形成し、
前記透明基板上に前記ゲート層と前記第一リード線とを覆う絶縁層を形成し、
前記ゲート層上の前記絶縁層上にパターニングされたチャンネル層を形成し、
前記チャンネル層上にパターニングされたソース/ドレイン層を形成し、且つ前記周辺領域内の前記透明基板上に複数の第二リード線と、該第二リード線に接続される複数の第二ボンディングパッドとを形成し、
第一遮蔽層を、近接する前記第一リード線間の隙間を覆うように形成することを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 前記第一遮蔽層は、近接する前記第一ボンディングパッド間の隙間を覆うように更に延在していることを特徴とする請求項15に記載の薄膜トランジスタアレイ基板の製造方法。
- 前記ゲート層を形成する工程は、更に、後に形成される近接する前記第二リード線間の隙間の下に第二遮蔽層を形成する工程を含むことを特徴とする請求項15に記載の薄膜トランジスタアレイ基板の製造方法。
- 前記第二遮蔽層を形成する工程は、更に、前記第二遮蔽層を後に形成される近接する前記第二ボンディングパッド間の隙間の下の領域に延在させる工程を含むことを特徴とする請求項17に記載の薄膜トランジスタアレイ基板の製造方法。
- 薄膜トランジスタアレイ基板の製造方法であって、該製造方法は、
ピクセル領域と周辺領域とを有する透明基板を準備し、
前記ピクセル領域内の前記透明基板上にパターニングされたゲート層と、前記周辺領域内の前記透明基板上に複数の第一リード線と、該第一リード線に接続された複数の第一ボンディングパッドとを形成し、
前記透明基板上に前記ゲート層と前記第一リード線とを覆う絶縁層を形成し、
前記ゲート層上の前記絶縁層上にパターニングされたチャンネル層を形成し、
前記チャンネル層上にパターニングされたソース/ドレイン層と、前記周辺領域内の前記透明基板上に複数の第二リード線と、該第二リード線に接続された複数の第二ボンディングパッドとを形成し、
後に形成される近接する前記第二リード線間の隙間の下に遮蔽層を形成することを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 前記遮蔽層を形成する工程は、更に、前記遮蔽層を後に形成される近接する前記第二ボンディングパッド間の隙間の下の領域に延在させる工程を含むことを特徴とする請求項19に記載の薄膜トランジスタアレイ基板の製造方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW93128812A TWI286259B (en) | 2004-09-23 | 2004-09-23 | Thin film transistor array substrate and manufacturing method thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006091812A true JP2006091812A (ja) | 2006-04-06 |
Family
ID=36232823
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004340462A Pending JP2006091812A (ja) | 2004-09-23 | 2004-11-25 | 薄膜トランジスタアレイ基板及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2006091812A (ja) |
TW (1) | TWI286259B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012027303A (ja) * | 2010-07-26 | 2012-02-09 | Stanley Electric Co Ltd | 液晶表示素子 |
CN104269415A (zh) * | 2014-08-07 | 2015-01-07 | 友达光电股份有限公司 | 阵列基板及显示器 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9817271B2 (en) | 2014-01-15 | 2017-11-14 | Innolux Corporation | Display panel |
US9841629B2 (en) | 2014-01-15 | 2017-12-12 | Innolux Corporation | Display panel and display device |
TWI644151B (zh) * | 2018-01-04 | 2018-12-11 | 友達光電股份有限公司 | 陣列基板 |
-
2004
- 2004-09-23 TW TW93128812A patent/TWI286259B/zh not_active IP Right Cessation
- 2004-11-25 JP JP2004340462A patent/JP2006091812A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012027303A (ja) * | 2010-07-26 | 2012-02-09 | Stanley Electric Co Ltd | 液晶表示素子 |
CN104269415A (zh) * | 2014-08-07 | 2015-01-07 | 友达光电股份有限公司 | 阵列基板及显示器 |
Also Published As
Publication number | Publication date |
---|---|
TW200611042A (en) | 2006-04-01 |
TWI286259B (en) | 2007-09-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11714309B2 (en) | Display device | |
US7755092B2 (en) | Thin film transistor liquid crystal display | |
KR100377460B1 (ko) | 표시장치 | |
KR100870660B1 (ko) | 패널의 합착력이 향상된 액정표시소자 및 제조방법 | |
US8194217B2 (en) | Electro-optical apparatus and electronic device having particular pixel configuration | |
US7714951B2 (en) | Liquid crystal display device | |
TWI533055B (zh) | 顯示面板 | |
JP2004163951A (ja) | 液晶表示装置用基板 | |
US7439565B2 (en) | Active devices array substrate and repairing method thereof | |
US20130065339A1 (en) | Array substrate for liquid crystal display device and method of fabricating the same | |
TWI518382B (zh) | 畫素結構及具有此畫素結構的顯示面板 | |
CN112666761B (zh) | 显示装置 | |
US7746429B2 (en) | Liquid crystal display panel | |
JP2003043462A (ja) | 液晶表示装置及びその製造方法 | |
JP2005275144A (ja) | 液晶表示装置 | |
KR101354434B1 (ko) | 표시 장치 및 이의 제조 방법 | |
US20110304791A1 (en) | Display device | |
US9684216B2 (en) | Pixel structure and fabrication method thereof | |
JP2006091812A (ja) | 薄膜トランジスタアレイ基板及びその製造方法 | |
US20060071243A1 (en) | Thin film transistor array substrate and manufacturing method thereof | |
KR20020053428A (ko) | 액정패널 및 그 제조방법 | |
KR940004237B1 (ko) | 액정표시 장치 및 그 제조방법 | |
JP2010123909A (ja) | 電気光学装置及びその製造方法 | |
JP2002006328A (ja) | 液晶表示装置 | |
KR20060091135A (ko) | 액정표시장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061114 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061121 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070221 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070226 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070518 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070612 |