JP2006086417A - Semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 233
- 239000010410 layer Substances 0.000 claims abstract description 312
- 230000004888 barrier function Effects 0.000 claims abstract description 56
- 229910052751 metal Inorganic materials 0.000 claims abstract description 53
- 239000002184 metal Substances 0.000 claims abstract description 53
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
- 239000002344 surface layer Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 229920005591 polysilicon Polymers 0.000 claims description 27
- 239000012535 impurity Substances 0.000 claims description 9
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 230000006378 damage Effects 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 description 22
- 238000011084 recovery Methods 0.000 description 11
- 230000002457 bidirectional effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 244000126211 Hericium coralloides Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
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Abstract
Description
この発明は、ショットキーバリアダイオード(以下、SBDと称す)などの半導体装置に関する。 The present invention relates to a semiconductor device such as a Schottky barrier diode (hereinafter referred to as SBD).
スイッチング電源などで用いられる整流作用を持った半導体装置として、高速ダイオード及びSBDが知られている。スイッチング電源は、交流入力電圧を一旦整流して直流電圧にし、この交流電圧をオン・オフ回路を通して高い周波数の交流電圧に変換し、この交流電圧を変圧器で変圧した後、再度整流して直流電圧に変換するようにした変換効率の高い電源である。
スイッチング電源では、オン・オフ回路における損失と高周波整流を行うダイオードの順電圧降下(以下、VFと称す)は電源の高効率化を達成する上で、できるだけ小さいことが望まれている。
SBDは、pn接合型ダイオード(以下、pnダイオードと称す)に比べ、低VFが実現でき電源回路の2次側整流部に多用されている。従来は、3.3V、5.0Vの出力用途(3.3V、5.0Vの出力電圧を出力するスイッチング電源)にそれぞれ30V、40Vの耐圧のSBDが用いられてきた。また、近年は従来200Vの耐圧クラスのpnダイオードが用いられてきた12V出力用途にも、150Vの耐圧クラスのSBDが使用され始めている。SBDを用いると、pnダイオードより耐圧クラスを下げられるのは、SBDを用いることで、逆回復特性が改善されて逆回復電流が小さくなり、SBDの逆回復時に発生するサージ電圧(素子自体で発生するサージ電圧)を低減できるからである。耐圧クラスを下げることで、SBDの基板の厚みを低減できて、低VF化を図ることができる。その結果、スイッチング電源の変換効率を向上させることができる。
High speed diodes and SBDs are known as semiconductor devices having a rectifying action used in switching power supplies and the like. The switching power supply temporarily rectifies the AC input voltage into a DC voltage, converts this AC voltage to an AC voltage with a high frequency through an on / off circuit, transforms this AC voltage with a transformer, and then rectifies the DC voltage again. It is a power supply with high conversion efficiency that is converted to voltage.
In a switching power supply, it is desired that a loss in an on / off circuit and a forward voltage drop (hereinafter referred to as VF) of a diode that performs high-frequency rectification be as small as possible in order to achieve high efficiency of the power supply.
The SBD can realize a low VF as compared with a pn junction type diode (hereinafter referred to as a pn diode), and is often used in a secondary side rectification unit of a power supply circuit. Conventionally, SBDs having a withstand voltage of 30 V and 40 V have been used for 3.3 V and 5.0 V output applications (switching power supplies that output 3.3 V and 5.0 V output voltages), respectively. In recent years, 150V withstand voltage class SBDs have also started to be used for 12V output applications in which 200V withstand voltage class pn diodes have been used. When using SBD, the breakdown voltage class can be lowered from that of pn diodes. By using SBD, reverse recovery characteristics are improved and reverse recovery current is reduced, and surge voltage generated during reverse recovery of SBD (generated by the device itself) This is because the surge voltage) can be reduced. By lowering the breakdown voltage class, the thickness of the SBD substrate can be reduced, and the VF can be reduced. As a result, the conversion efficiency of the switching power supply can be improved.
近年、スイッチング回路において、低コスト化を図るために、スナバ回路の省略等の簡略化と変換装置の小型化等が盛んに行われている。スナバ回路の簡略化により、外来のサージ電圧や素子自体で発生したサージ電圧の影響をSBDは受けやすくなっている。pnダイオードの逆回復時やMOSFETなどのスイッチング素子のスイッチング時に発生するサージ電圧や外来のサージ電圧が過大になると、pnダイオードやスイッチング素子が破壊する。この破壊は、SBDのガードリング部でアバランシェ降状が起き高電流が数十ミクロンの狭いガードリング領域に集中して流れて起こる。
そのため、一般的に整流ダイオードでは、外来のサージ電圧や発生するサージ電圧の大きさを考慮して十分なマージンをとった定格設定がなされる。しかし、SBDを形成する基板が厚くなり、VFが増大し、オン損失の増大を招く。
In recent years, in switching circuits, in order to reduce costs, simplification such as omission of a snubber circuit and downsizing of a conversion device have been actively performed. Due to the simplification of the snubber circuit, the SBD is easily affected by an external surge voltage or a surge voltage generated in the element itself. When a surge voltage generated during reverse recovery of the pn diode or switching of a switching element such as a MOSFET or an external surge voltage becomes excessive, the pn diode or the switching element is destroyed. This breakdown occurs when an avalanche descending occurs in the guard ring portion of the SBD and a high current flows in a narrow guard ring region of several tens of microns.
Therefore, in general, the rectifier diode is set with a sufficient margin in consideration of the external surge voltage and the magnitude of the generated surge voltage. However, the substrate on which the SBD is formed becomes thick, VF increases, and on-loss increases.
そこで、SBDの基板を厚くすることなく、外来のサージ電圧や素子自体で発生するサージ電圧による破壊を防止するために、SBDと並列に、SBDよりアバランシェ電圧の低いpnダイオードを設けて、サージ電圧を吸収する方法が開示されている(例えば、特許文献1)。
また、バッテリー切換回路に用いるために、異種ダイオードを1チップ化した複合ダイオードが開示されており、この複合ダイオードは縦型のSBDと、これとは別領域に縦型のpnダイオードを形成されたもである(例えば、特許文献2)。
また、pnダイオードあるいはSBDより低いVFを有し、低損失で高速の整流素子として、SBDと横型MOSFETを1チップに並列接続して形成し、順方向電圧印加時にはその横型MOSFETをオンさせて順電流の通路とし、逆方向電圧印加時にはMOSFETをオフしてSBDの逆特性とする素子が開示されている(例えば、特許文献3)。
In addition, a composite diode in which different kinds of diodes are integrated into one chip for use in a battery switching circuit is disclosed. This composite diode has a vertical SBD and a vertical pn diode formed in a different region. (For example, Patent Document 2).
In addition, as a low-speed, high-speed rectifying element having a VF lower than that of a pn diode or SBD, an SBD and a lateral MOSFET are connected in parallel on one chip, and when the forward voltage is applied, the lateral MOSFET is turned on to forward. An element that has a current path and turns off the MOSFET when a reverse voltage is applied to provide the reverse characteristics of the SBD is disclosed (for example, Patent Document 3).
前記の特許文献1では、素子が順方向電圧印加時に、SBDばかりでなくサージ吸収用のpnダイオードにも順電流が流れる。pnダイオードに順電流が流れると、pnダイオード内で電荷の蓄積が起こり、素子がオンからオフに切り換わるときに、素子に流れる逆回復電流が大きくなる。この大きな逆回復電流により、素子自体で発生するサージ電圧が大きくなり、素子破壊を生じる。
この発明の目的は、前記の課題を解決して、外来のサージ電圧と素子自体で発生するサージ電圧を共に抑制し、素子のサージ電圧破壊を防止できる半導体装置を提供することにある。
In
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device that solves the above-described problems and suppresses both an external surge voltage and a surge voltage generated in the element itself, thereby preventing a surge voltage breakdown of the element.
前記の目的を達成するために、第1導電型の第1半導体層と、該第1半導体層の第1主面に選択的にショットキー接合を形成するバリアメタルと、該バリアメタルと離して、前記第1半導体層の表面層に形成された第2導電型の第2半導体層と、前記ショットキー接合と前記第2半導体層の間の前記第1半導体層上に絶縁膜を介して形成される第1導電型の第4半導体層と第2導電型の第5半導体層からなる逆接ダイオードと、前記バリアメタルと接続する第1主電極と、前記第1半導体層の第2主面と接続する第2主電極とを有し、前記第2半導体層と前記第4半導体層とを接続し、前記バリアメタルと前記第5半導体とを接続する半導体装置であって、前記ショットキー接合のアバランシェ電圧より、前記第1半導体層と前記第2半導体層で形成されるpn接合のアバランシェ電圧の方が低い構成とする。 To achieve the above object, a first conductivity type first semiconductor layer, a barrier metal that selectively forms a Schottky junction on the first main surface of the first semiconductor layer, and the barrier metal are separated from each other. A second semiconductor layer of a second conductivity type formed on the surface layer of the first semiconductor layer, and an insulating film formed on the first semiconductor layer between the Schottky junction and the second semiconductor layer A reverse connection diode comprising a first conductive type fourth semiconductor layer and a second conductive type fifth semiconductor layer, a first main electrode connected to the barrier metal, and a second main surface of the first semiconductor layer; A semiconductor device having a second main electrode to be connected, connecting the second semiconductor layer and the fourth semiconductor layer, and connecting the barrier metal and the fifth semiconductor, wherein the Schottky junction From the avalanche voltage, the first semiconductor layer and the second semiconductor Towards the avalanche voltage of the pn junction is a low structure in formed.
また、第1導電型の第1半導体層と、該第1半導体層の第1主面に選択的にショットキー接合を形成するバリアメタルと、該バリアメタルと離して、前記第1半導体層の表面層に形成された第2導電型の第2半導体層と、該第2半導体層と該第2半導体層の表面層に形成する第1導電型の第3半導体層からなる逆接ダイオードと、前記バリアメタルと前記第3半導体層とに接続する第1主電極と、前記第1半導体層の第2主面と接続する第2主電極とを有する半導体装置であって、前記ショットキー接合のアバランシェ電圧より、前記第1半導体層と前記第2半導体層で形成されるpn接合のアバランシェ電圧の方が低い構成とする。
また、第1導電型の第1半導体層と、該第1半導体層の第1主面に選択的にショットキー接合を形成するバリアメタルと、該バリアメタルと離して、前記第1半導体層の表面層に形成された第2導電型の第2半導体層と、該第2半導体層と第2ショットキー接合を形成する第2バリアメタルと、前記第1バリアメタルと前記第2バリアメタルとに接続する第1主電極と、前記第1半導体層の第2主面と接続する第2主電極とを有する半導体装置であって、前記第1ショットキー接合のアバランシェ電圧より、前記第1半導体層と前記第2半導体層で形成されるpn接合のアバランシェ電圧の方が低い構成とする。
In addition, the first conductive type first semiconductor layer, a barrier metal that selectively forms a Schottky junction on the first main surface of the first semiconductor layer, and the barrier metal are separated from the first semiconductor layer. A second semiconductor layer of a second conductivity type formed on the surface layer; a reverse connection diode comprising the second semiconductor layer and a first semiconductor layer of the first conductivity type formed on the surface layer of the second semiconductor layer; A semiconductor device having a first main electrode connected to a barrier metal and the third semiconductor layer, and a second main electrode connected to a second main surface of the first semiconductor layer, the avalanche of the Schottky junction The avalanche voltage of the pn junction formed by the first semiconductor layer and the second semiconductor layer is lower than the voltage.
In addition, the first conductive type first semiconductor layer, a barrier metal that selectively forms a Schottky junction on the first main surface of the first semiconductor layer, and the barrier metal are separated from the first semiconductor layer. A second conductivity type second semiconductor layer formed on the surface layer; a second barrier metal that forms a second Schottky junction with the second semiconductor layer; and the first barrier metal and the second barrier metal. A semiconductor device having a first main electrode to be connected and a second main electrode to be connected to a second main surface of the first semiconductor layer, wherein the first semiconductor layer is obtained from an avalanche voltage of the first Schottky junction. The avalanche voltage of the pn junction formed by the second semiconductor layer is lower.
また、第1導電型の第1半導体層と、該第1半導体層の第1主面に選択的にショットキー接合を形成するバリアメタルと、該バリアメタルと離して、前記第1半導体層上に絶縁膜を介して形成される第1導電型の第6半導体層と第2導電型の第7半導体層からなるpnダイオードと、前記バリアメタルと接続する第1主電極と、前記第1半導体層の第2主面と接続する第2主電極とを有し、前記第1半導体層と前記第6半導体層とを接続し、前記バリアメタルと前記第7半導体層とを接続する半導体装置であって、前記ショットキー接合のアバランシェ電圧より、前記第6半導体層と前記第7半導体層で形成されるpn接合のアバランシェ電圧の方が低い構成とする。
また、第1導電型の第1半導体層と、該第1半導体層の第1主面に選択的に形成する複数の第2導電型の第8半導体層と、該第8半導体層の表面層に形成する第1導電型の第9半導体層と、前記第8半導体層と前記第1半導体層に挟まれた前記第8半導体層上にゲート絶縁膜を介して形成されるゲート電極と、前記第8半導体層同士に挟まれ、前記ゲート絶縁膜が形成されない前記第1半導体層上にショットキー接合を形成するバリアメタルと、前記第8半導体層と離して、前記第1半導体層の表面層に絶縁膜を介して形成する第1導電型の第10半導体層と第2導電型の第11半導体層からなるpnダイオードと、前記バリアメタルと接続する第1主電極と、前記第1半導体層の第2主面と接続する第2主電極とを有し、前記ゲート電極と前記第11半導体層と接続し、前記第1半導体層を介して前記第10半導体層と前記第2主電極とを接続する半導体装置であって、前記ショットキー接合および前記第1半導体層と前記第8半導体層のpn接合のアバランシェ電圧より、前記第10半導体層と前記第11半導体層で形成されるpn接合のアバランシェ電圧の方が低い構成する。
A first conductive type first semiconductor layer; a barrier metal that selectively forms a Schottky junction on the first main surface of the first semiconductor layer; and A pn diode comprising a first conductive type sixth semiconductor layer and a second conductive type seventh semiconductor layer formed on an insulating film on the substrate, a first main electrode connected to the barrier metal, and the first semiconductor A semiconductor device having a second main electrode connected to the second main surface of the layer, connecting the first semiconductor layer and the sixth semiconductor layer, and connecting the barrier metal and the seventh semiconductor layer; Thus, the avalanche voltage of the pn junction formed by the sixth semiconductor layer and the seventh semiconductor layer is lower than the avalanche voltage of the Schottky junction.
A first conductivity type first semiconductor layer; a plurality of second conductivity type eighth semiconductor layers selectively formed on the first main surface of the first semiconductor layer; and a surface layer of the eighth semiconductor layer. A first conductive type ninth semiconductor layer formed on the gate electrode, a gate electrode formed on the eighth semiconductor layer sandwiched between the eighth semiconductor layer and the first semiconductor layer via a gate insulating film; A barrier metal that forms a Schottky junction on the first semiconductor layer that is sandwiched between the eighth semiconductor layers and on which the gate insulating film is not formed, and a surface layer of the first semiconductor layer that is separated from the eighth semiconductor layer A pn diode comprising a first conductive type tenth semiconductor layer and a second conductive type eleventh semiconductor layer formed via an insulating film, a first main electrode connected to the barrier metal, and the first semiconductor layer A second main electrode connected to the second main surface of the gate electrode, and A semiconductor device connected to the eleventh semiconductor layer and connecting the tenth semiconductor layer and the second main electrode via the first semiconductor layer, wherein the Schottky junction, the first semiconductor layer, The avalanche voltage of the pn junction formed by the tenth semiconductor layer and the eleventh semiconductor layer is lower than the avalanche voltage of the pn junction of the eighth semiconductor layer.
また、前記第1半導体層は第1導電型の半導体基板と、該半導体基板の第1主面にエピタキシャル成長層からなり、前記第2主電極は前記半導体基板の第2主面に形成されるとよい。
また、前記ショットキー接合と接し、該ショットキー接合の外周部の前記第1半導体層の表面層に第2導電型のガードリングを形成し、該ガードリングと前記第1半導体層で形成されるpn接合のアバランシェ電圧が、前記第1半導体層と前記第2半導体層、もしくは前記第6半導体層と前記第7半導体層からなるそれぞれのpn接合のアバランシェ電圧より高いとよい。
また、前記第1半導体層の第2主面の表面層に第2導電型の第12半導体層を選択的に形成するとよい。
The first semiconductor layer includes a first conductivity type semiconductor substrate, an epitaxial growth layer on the first main surface of the semiconductor substrate, and the second main electrode is formed on the second main surface of the semiconductor substrate. Good.
Further, a guard ring of a second conductivity type is formed on a surface layer of the first semiconductor layer at an outer peripheral portion of the Schottky junction, and is formed by the guard ring and the first semiconductor layer. The avalanche voltage of the pn junction may be higher than the avalanche voltage of the pn junction composed of the first semiconductor layer and the second semiconductor layer, or the sixth semiconductor layer and the seventh semiconductor layer.
A twelfth conductivity type twelfth semiconductor layer may be selectively formed on the surface layer of the second main surface of the first semiconductor layer.
また、前記第4、5半導体層、前記第6、7半導体層、前記第10、11半導体層がポリシリコンで形成されるとよい。
また、前記第4、5半導体層、前記第6、7半導体層もしくは前記第10、11半導体層で形成されるpn接合が複数であるとよい。
また、前記第4、5半導体層、前記第6、7半導体層もしくは前記第10、11半導体層で形成されるpn接合が、ツェナーダイオードであるとよい。
また、前記ガードリングの深さより前記第2半導体層の深さが深く、前記ガードリングの不純物濃度より前記第2半導体層の不純物濃度が高いとよい。
また、第2導電型の前記第5、第7もしくは第11半導体層とpn接合を形成する第1導電型の第13半導体層を前記絶縁膜上に形成し、該第13半導体層と前記バリアメタルとを接続するとよい。
The fourth and fifth semiconductor layers, the sixth and seventh semiconductor layers, and the tenth and eleventh semiconductor layers may be formed of polysilicon.
Also, it is preferable that a plurality of pn junctions are formed by the fourth and fifth semiconductor layers, the sixth and seventh semiconductor layers, or the tenth and eleventh semiconductor layers.
The pn junction formed by the fourth and fifth semiconductor layers, the sixth and seventh semiconductor layers, or the tenth and eleventh semiconductor layers may be a Zener diode.
The depth of the second semiconductor layer may be greater than the depth of the guard ring, and the impurity concentration of the second semiconductor layer may be higher than the impurity concentration of the guard ring.
In addition, a 13th semiconductor layer of the first conductivity type that forms a pn junction with the 5th, 7th, or 11th semiconductor layer of the 2nd conductivity type is formed on the insulating film, and the 13th semiconductor layer and the barrier are formed. It is good to connect with metal.
この発明によれば、SBD部とSBD部より低耐圧のpnダイオード部を並列接続し、このpnダイオード部に直列に逆接ダイオード部を接続することで、外来のサージ電圧と素子自体で発生するサージ電圧を共に抑制し、素子のサージ電圧破壊を防止できる。
これらの素子部を同一半導体チップに形成することで、素子の小型化を図り、これを搭載した変換装置の小型化を図ることができる。
According to the present invention, an external surge voltage and a surge generated in the element itself can be obtained by connecting an SBD portion and a pn diode portion having a lower breakdown voltage than the SBD portion in parallel, and connecting a reverse connection diode portion in series to the pn diode portion. Both voltages can be suppressed, and surge voltage breakdown of the device can be prevented.
By forming these element portions on the same semiconductor chip, it is possible to reduce the size of the element and to reduce the size of the conversion device on which the element is mounted.
発明の最良の形態は、SBD部と並列にSBD部より低耐圧のpnダイオード部を接続し、このpnダイオード部に直列に逆接ダイオード部を接続することである。詳細は以下の実施例で説明する。 The best mode of the invention is to connect a pn diode portion having a lower breakdown voltage than the SBD portion in parallel with the SBD portion, and to connect a reverse connection diode portion in series with the pn diode portion. Details will be described in the following examples.
図1は、この発明の第1実施例の半導体装置の構成図であり、同図(a)は要部平面図、同図(b)は同図(a)のX−X線で切断した要部断面図である。
この半導体装置は、ガードリング構造を有するSBDに並列に縦型pnダイオードを配置した構造であり、SBD部1とpnダイオード部2と逆接ダイオード部29に分けられる。
SBD部1はn+ 層20、n- 層21、pガードリング22、酸化膜13、バリアメタル12、ショットキー接合26、アノード電極11、カソード電極10から構成される。 一方、pnダイオード部2はn+ 層20、n- 層21、p+ 層24、酸化膜13、アノード電極11a、カソード電極10から構成される。
また、逆接ダイオード部29は、pポリシリコン層27とnポリシリコン層28から構成される。この逆接ダイオード部29はpnダイオード部2に順電流が流れる込むのを防止する働きをし、その逆耐圧は数Vから10V程度あれば十分である。
FIG. 1 is a block diagram of a semiconductor device according to a first embodiment of the present invention. FIG. 1 (a) is a plan view of an essential part, and FIG. 1 (b) is cut along line XX in FIG. 1 (a). It is principal part sectional drawing.
This semiconductor device has a structure in which a vertical pn diode is arranged in parallel with an SBD having a guard ring structure, and is divided into an
The
The reverse
つぎに、この素子の製造方法を説明する。n+ 半導体基板であるn+ 層20の一方の主面上にエピタキシャル成長層であるn- 層21を形成し、n- 層21の表面層にpガードリング22、n+ チャネルトッパー層23およびpアノード層であるp+ 層24を形成する。pガードリング22で挟まれたn- 層21上にショットキー接合26を形成するバリアメタル12を形成し、pガードリング22とp+ 層24の間のn- 層21上に酸化膜13を形成して、該酸化膜13上にバリアメタル12とは離してpポリシリコン層27とnポリシリコン層28からなる逆接ダイオード29を形成する。バリアメタル12上に逆接ダイオード29のpポリシリコン層27と接するようにSBD部1のアノード電極11を形成し、p+ 層24上に逆接ダイオード部29のnポリシリコン層28と接するようにpnダイオード部2のアノード電極11aを形成する。n+ 層20のn- 層21とは反対側の主面上にカソード電極10を形成する。前記の逆接ダイオードは1段のpnツェナーダイオードがあれば十分である。 前記のpnダイオード部2のp+ 層24形成において、p型不純物濃度の濃度をpガードリング22より高濃度に設定し、またはpガードリング22より拡散深さを深くすることで、SBD部1耐圧よりpnダイオード部2の耐圧を低くしている。
Next, a method for manufacturing this element will be described. An n − layer 21 that is an epitaxial growth layer is formed on one main surface of an n + layer 20 that is an n + semiconductor substrate, and
例えば、n- 層21にの厚さ9μm、不純物濃度3×1015cm-3を用いた場合、ガードリング22をボロンイオン注入(ドーズ量1×1013cm-2、加速電圧50keV)後に、1100℃、150minの熱処理により形成し、pnダイオード部2のp+ 層24を、ボロンイオン注入(ドーズ量1×1015cm-2、加速電圧50keV)後に、1100℃、200minの熱処理で形成した。SBD部のpガードリング22の耐圧は120V、pnダイオード部2の耐圧は90Vとなり、本素子の耐圧は、pnダイオード部2の耐圧で決定されることになる。バリアメタル12にはモリブデンを用い、アノード電極にはAl、カソード電極には Ti/Ni/Auを形成した。モリブデンとシリコンで0.65eVのバリアを形成する。この場合通常使用される5A/mm2 程度までは順方向特性はSBD部の特性で決まる。
For example, when the thickness of the n − layer 21 is 9 μm and the impurity concentration is 3 × 10 15 cm −3 , the
前記したように、pnダイオード部2の耐圧をSBD部1の耐圧を低くすることで、外来サージ電圧および素子自体で発生するサージ電圧をpnダイオード部2のアバランシェ電圧で抑え込み、SBD部1に印加されるサージ電圧を抑制することで、SBD部1のサージ電圧破壊を防止することができる。
また、逆接ダイオード部29を設けることで、順方向電圧印加時には、pnダイオード部2には順電流が流れないために、pnダイオード部2内に電荷の蓄積が生じない。そのため、逆回復特性はSBD部の逆特性となり、逆回復電流は極めて小さくなり、素子自体で発生するサージ電圧を小さくすることができるため、素子自体で発生するサージ電圧自体を抑制できて、素子破壊を防止する効果をさらに高めることができる。
また、図示しないが、逆接ダイオード部29であるポリシリコンツェナーダイオードのpn接合を櫛の歯状に入り組んだ形状にすると、pn接合面の面積を大きくしてVFが下がり、pnダイオード部2のアバランシェ電流が大きくなった場合でも逆接ダイオード部29での電圧降下を小さく抑え、SBD部1に印加されるサージ電圧を低く抑えることができる。
As described above, the breakdown voltage of the
Further, by providing the reverse
Although not shown, when the pn junction of the polysilicon Zener diode which is the reverse
図2は、図1(a)とは異なる平面図である。図2のX−X線で切断した要部断面図は図1(b)と同じである。図1(a)との違いは、SBD部1の外周全部にpnダイオード部2を配置した点である。こうすることで、pnダイオード部2の面積を大きくし、pnダイオード部2と、このpnダイオード部2のアノード電極11aから逆接ダイオード部29を通ってSBD部1のアノード電極11に流れるサージ電流の電流密度を低減することで、サージ電圧を低く抑えることができる。
図3は、図1とは異なる構成図であり、同図(a)は平面図、同図(b)は同図(a)のX−X線で切断した要部断面図である。図2と異なるのは、pnダイオード部2の外周全部にSBD部1を配置した点である。
図2、図3のどちらも、逆接ダイオード部29はSBD部1とpnダイオード部2の間に形成され、逆接ダイオード部29のpポリシリコン層27とSBD部1のアノード電極11と接続し、nポリシリコン層28とpnダイオード部2のアノード電極11aとそれぞれ接続する。
FIG. 2 is a plan view different from FIG. A cross-sectional view of the main part taken along line XX in FIG. 2 is the same as FIG. The difference from FIG. 1A is that the
3A and 3B are configuration diagrams different from FIG. 1, in which FIG. 3A is a plan view, and FIG. 3B is a cross-sectional view of a main part taken along line XX in FIG. The difference from FIG. 2 is that the
In both FIG. 2 and FIG. 3, the reverse
図1〜図3のSBD部1は、前記したように、シリコンとバリアメタルで構成された通常のSBDの他に、図示しないが、Pwellを微細に配置したJBS(Junction Barrier Schottky)構造やトレンチ構造等にすることで、VFの低減を図ることができる。しかし、通常のSBD構造に比べ、逆回復特性が大きく、素子自体で発生するサージ電圧が大きくなる。このサージ電圧を抑えるために、本発明のpnダイオード部2と逆接ダイオード部29を共に設けることが有効になる。
1 to 3, as described above, the
図4は、この発明の第2実施例の半導体装置の要部断面図である。図1との違いは、pnダイオード部2のp+ アノード層であるp+ 層24の表面層に逆接ダイオード部29aのn+ カソード層となるn+ 層31を形成している点である。pnダイオード部2はp+ 層24、n- 層21およびn+ 層20で構成され、逆接ダイオード部29aはn+ 層31とp+ 層24で構成される。p+ 層24およびn+ 層31の不純物濃度を1019cm-3以上とすることで逆接ダイオード部29aの耐圧を10V以下とすることができる。n+ 層31は、p+ 層24の表面に1×1015cm-2程度のリンをイオン注入し1000℃、60分の熱処理により形成される。この構成においても、第1実施例と同様の効果が得られる。
FIG. 4 is a cross-sectional view of the main part of the semiconductor device according to the second embodiment of the present invention. The difference from FIG. 1 is that an n + layer 31 that becomes an n + cathode layer of the reverse
図5は、この発明の第3実施例の半導体装置の要部断面図である。図1との違いは、逆接ダイオード部29bをp+ 層24上にバリアメタル12aを形成し、ショットキー接合26aとしている点である。この逆接ダイオード部29bの耐圧は数V程度あれば十分である。バリアメタル12aとしてはAlやTiなどがよい。また、バリアメタル12aの端部にn+ ガードリング32を設けると良好な耐圧が得られる。この構成においても、第1実施例と同様の効果が得られる。
FIG. 5 is a cross-sectional view of the main part of the semiconductor device according to the third embodiment of the present invention. The difference from FIG. 1 is that the reverse connection diode portion 29b is formed by forming the
図6は、この発明の第4実施例の半導体装置の要部断面図である。図1に示す構成と比べて、pnダイオード部2のn+ カソード層であるn+ 層20より浅い。図6の例では、n- 層21とn+ 層20を合わせた厚みのn- 半導体基板を用いて、n+ 層20を拡散で形成し、さらに、このn+ 層20を突き抜けるようにp+ 層33を選択的に拡散で形成する。また、n- 層21を半導体基板とし、n+ 層20をエピタキシャル成長層として、このn+ 層20を突き抜けるようにp+ 層33を選択的に拡散で形成しても構わない。このp+ 層33をpnダイオード部2の直下に設ける。
このp+ 層33の平面形状はストライプ状やドット状する。また、p+ 層24とp+ 層33の間のn- 層21が、SBD部1の耐圧以下でパンチスルーするように、p+ 層24とp+ 層33とn- 層21のそれぞれの厚さ、不純物濃度を設定することで、pnダイオード部2の耐圧を制御することができる。この構造とすることで、第1実施例と同様の効果が得られる。
FIG. 6 is a cross-sectional view of the main part of the semiconductor device according to the fourth embodiment of the present invention. Compared to the configuration shown in FIG. 1, it is shallower than the n + layer 20 that is the n + cathode layer of the
The planar shape of the p + layer 33 is a stripe or a dot. Further, n between the p + layer 24 and p + layer 33 - the
尚、前記のp+ 層33をSBD部1下にも形成しても構わないが、SBD部の耐圧低下を招く可能性があり、p+ 層33の拡散深さと不純物濃度の最適設定が難しくなるので、p+ 層33はpnダイオード部2下にのみ設けるのが好適である。
The p + layer 33 may be formed under the
図7は、この発明の第5実施例の半導体装置の要部断面図である。図1との違いは、pnダイオード部と逆接ダイオード部の働きを兼備えた、双方向ツェナーダイオード部30を酸化膜13上に形成した点である。この双方向ツェナーダイオード部30は、pポリシリコン層27とnポリシリコン層28を交互に多数形成して得られる多段のpnポリシリコンダイオードで製作される。双方向ツェナーダイオード部30のアノード側(pポリシリコン層27)をSBD部1のアノード側(バリアメタル12)に、カソード側(nポリシリコン層28)を補助電極34を介してn- 層21に接続する。尚、図7では、双方向ツェナーダイオード部30の左端はpポリシリコン層27となっているがnポリシリコン層であっても構わない。
この双方向ツェナーダイオード部30の耐圧はpnポリシリコンの段数で制御できて、この段数を所定の段数とすることで、SBD部1の耐圧より低く設定することができる。この構成とすることで、第1実施例と同様の効果が得られる。
FIG. 7 is a sectional view showing the principal part of the semiconductor device according to the fifth embodiment of the present invention. The difference from FIG. 1 is that a bidirectional
The withstand voltage of the bidirectional
図8は、この発明の第6実施例の半導体装置の要部断面図である。MOSFET部60の内蔵ダイオードをショットキー接合26で形成し、さらに、このSBD部1の耐圧より低く設定したクランプダイオード部45を形成し、このクランプダイオード部45のアノード側(p+ 層27)をMOSFET部60のゲート電極42に接続するにより MOSFET部60をオンして SBD部1へのサージ電圧を回避することを特徴とする半導体装置である。MOSFET部60のセル間に バリアメタル12を形成しSBD部1を形成する。バリアメタル12はソース電極41と接続される。p+ 層53はSBD部1のpガードリングとしても機能する。また、MOSFET部60のゲート電極42は外部回路を構成する外部抵抗Rと接続し、外部抵抗RはグランドGNDと接続している。
この素子の製造方法をつぎに説明する。n+ 半導体基板であるn+ 層51上にエピタキシャル成長層であるnドリフト層52を形成し、nドリフト層52の表面層にp+ ウェル層であるp+ 層53、n+ コンタクト層55を形成する。p+ 層53の表面層にn+ ソース層54を形成し、n+ ソース層54とnドリフト層52に挟まれたp+ 層24上にゲート酸化膜47を介してゲート電極42を形成する。p+ 層53同士に挟まれ、ゲート電極42が形成されない箇所のnドリフト層52上にバリアメタル12を形成し、ショットキー接合26を形成する。p+ 層53とn+ コンタクト層55に挟まれたnドリフト層52上に厚い酸化膜44を介して、pポリシリコン層27とnポリシリコン層28からなるクランプダイオード部45を形成する。ゲート電極42上に層間絶縁膜46を形成し、n+ ソース層54上にソース電極41を形成し、クランプダイオード部45のn+ カソード層となる端部のnポリシリコン層27上に補助電極48を形成し、クランプダイオード部45のp+ アノード層となる端部のpポリシリコン層28上に補助電極49を形成し、n+ 層40上にドレイン電極を形成する。ゲート電極42と補助電極49を接続し、またゲート電極42と外部回路の外部抵抗Rと接続し、外部抵抗RとグランドGNDと接続する。
FIG. 8 is a cross-sectional view of the principal part of the semiconductor device according to the sixth embodiment of the present invention. A built-in diode of the
A method for manufacturing this element will now be described. n + a n
この構造では、MOSFET部60のp+ ウェル層であるp+ 層53は、n+ ソース層54を取り囲むように形成され、内蔵ダイオード(寄生ダイオード)はpn接合ではなくショットキー接合26で形成されている。
また、クランプダイオード部45は、nドリフト層52の表面上の厚い酸化膜44上にお互いに逆に接続されたポリシリコンの直列ツェナーダイオードで形成される。
また、補助電極48はMOSFET部60のドレイン電極40とは、n+ コンタクト層55、nドリフト層52、n+ 層51の各半導体層を介して同電位になっているので、ドレイン電極40に印加されるサージ電圧が、逆方向直列ツェナーダイオードであるクランプダイオード部45のクランプ電圧以上になると、外部抵抗Rに電流Iが流れて、外部抵抗Rに電圧が発生する。この外部抵抗Rに発生した電圧はクランプ電圧を越えた分の電圧であり、この電圧がMOSFET部60のゲート電極42に印加され、MOSFET部60がオンして、サージ・エネルギーを吸収し、SBD部1に印加されるサージ電圧を防止する。
In this structure, the p + layer 53 that is the p + well layer of the
The
Further, since the
また、素子に順方向電圧印加時に、MOSFET部60をオフしてSBD部1に順電流を流すすことにより、逆回復電流を小さく抑え、素子自体で発生するサージ電圧を抑制することができる。
また、順方向電圧印加時に、MOSFET部60に正のゲート電圧42を印加して、nソース層54からnドレイン層40へ電流を流すと、SBD部1とMOSFET部60の双方に順電流が流れるためにVFをさらに低下させることができる。一方、この順電流による電荷蓄積は生じないので、逆回復電流は大きくならず、素子自体で発生するサージ電圧を抑制する効果はMOSFET部60をオフした場合と同じである。
Further, when a forward voltage is applied to the element, the
In addition, when a
1 SBD部
2 pnダイオード部
10 カソード電極
11 アノード電極(SBD部)
11a アノード電極(pnダイオード部)
12、12a バリアメタル
13、44 酸化膜
20、31、51 n+ 層
21 n- 層
22 pガードリング
23 n+ チャネルストッパー層
24、33、53 p+ 層
25 pn接合
26、26a ショットキー接合
27 p+ ポリシリコン層
28 n+ ポリシリコン層
29 逆接ダイオード部(ポリシリコンツェナーダイオード)
29a 逆接ダイオード部(pnツェナーダイオード)
29b 逆接ダイオード部(ショットキーダイオード)
30 双方向ツェナーダイオード部
32 nガードリング
34、48、49 補助電極
40 ドレイン電極
41 エミッタ電極
42 ゲート電極
45 クランプダイオード部
46 層間絶縁膜
47 ゲート酸化膜
52 nドリフト層
54 n+ ソース層
55 n+ コンタクト層
60 MOSFET部
1
11a Anode electrode (pn diode part)
12,
29a Reverse connection diode (pn Zener diode)
29b Reverse connection diode (Schottky diode)
30 Bidirectional Zener Diode 32
Claims (13)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004271257A JP4899301B2 (en) | 2004-09-17 | 2004-09-17 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004271257A JP4899301B2 (en) | 2004-09-17 | 2004-09-17 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006086417A true JP2006086417A (en) | 2006-03-30 |
JP4899301B2 JP4899301B2 (en) | 2012-03-21 |
Family
ID=36164654
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004271257A Expired - Fee Related JP4899301B2 (en) | 2004-09-17 | 2004-09-17 | Semiconductor device |
Country Status (1)
Country | Link |
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---|---|---|---|---|
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A977 | Report on retrieval |
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RD02 | Notification of acceptance of power of attorney |
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A711 | Notification of change in applicant |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A711 | Notification of change in applicant |
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