JP2006080495A - 半導体装置及びその作製方法、並びにテレビジョン - Google Patents

半導体装置及びその作製方法、並びにテレビジョン Download PDF

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Abstract

【課題】本発明は、しきい値のずれが生じにくく、高速動作が可能な逆スタガ型のＴＦＴを有する半導体装置の作製方法を提供する。また、少ない原料でコスト削減が可能であり、且つ歩留まりが高い半導体装置の作製方法を提供する。
【解決手段】 本発明は、耐熱性の高い材料でゲート電極を形成した後、非晶質半導体膜を成膜し、該非晶質半導体膜に触媒元素を添加し加熱して結晶性半導体膜を形成し、該結晶性半導体膜上にドナー型元素又は希ガス元素を有する層を形成し加熱して触媒元素を結晶性半導体膜から除いた後、該結晶性半導体膜の一部を用いて半導体領域を形成し、該半導体領域に電気的に接するソース電極及びドレイン電極を形成し、ゲート電極に接続するゲート配線を形成して、逆スタガ型のＴＦＴを形成して半導体装置を作製する。
【選択図】図３

Description

本発明は、結晶性半導体膜で形成される逆スタガ型薄膜トランジスタを有する半導体装置の作製方法に関するものである。
近年、液晶ディスプレイ（ＬＣＤ）やＥＬディスプレイに代表されるフラットパネルディスプレイ（ＦＰＤ）は、これまでのＣＲＴに替わる表示装置として注目を集めている。特にアクティブマトリクス駆動の大型液晶パネルを搭載した大画面液晶テレビの開発は、液晶パネルメーカーにとって注力すべき重要な課題になっている。また、近年液晶テレビジョンに追随し、大画面ＥＬ（エレクトロルミネッセンス）テレビジョンの開発も行われている。
従来の液晶表示装置や発光素子を有する表示装置において、各画素を駆動する半導体素子としてはアモルファスシリコンを用いた薄膜トランジスタ（以下、ＴＦＴと示す。）が用いられている（特許文献１）
一方、従来の液晶テレビにおいては、視野角特性の限界、液晶材料等が原因の高速動作の限界による画像のぼやけが欠点であったが、近年それを解消する新たな表示モードとして、ＯＣＢモードが提案されている（非特許文献１）。
特開平５−３５２０７号公報 長広恭明他編、「日経マイクロデバイス別冊 フラットパネル・ディスプレイ２００２」、日系ＢＰ社、２００１年１０月、Ｐ１０２−１０９
しかしながら、非晶質半導体膜を用いたＴＦＴを直流駆動した場合は、しきい値がずれやすく、それに伴いＴＦＴの特性にバラツキが生じやすい。このため、非晶質半導体膜を用いたＴＦＴを画素のスイッチングに用いた表示装置は、輝度ムラが発生する。このような現象は、対角３０インチ以上（典型的には４０インチ以上）の大画面ＴＶであるほど顕著であり、画質の低下が深刻な問題である。
また、ＬＣＤの画質を向上させるために高速動作が可能なスイッチング素子が必要とされている。しかしながら、非晶質半導体膜を用いたＴＦＴでは限界がある。例えば、ＯＣＢモードの液晶表示装置を実現することが困難となる。
また、従来のフォトリソグラフィー工程を用いた逆スタガ型のＴＦＴの形成工程においては、ＣＶＤ法、ＰＶＤ法等により基板上全面に成膜された膜上にレジストを塗布し、露光現像して、配線や半導体領域を形成していた。しかしながら、この場合、ＣＶＤ法、ＰＶＤ法等により基板上全面に成膜された膜、レジスト等の材料の大部分が無駄になると共に、配線や半導体領域を形成するための工程数が多く、スループットが低下するという問題がある。
また、フォトリソグラフィー工程に用いられる露光装置は、大面積基板を一度に露光処理することが困難である。このため、大面積基板を用いた表示装置の作製方法においては、複数の露光回数を必要としていた。このため、隣り合うパターンとの不整合が生じ、歩留まりが低下するという問題がある。この問題は、大型テレビジョンに代表される大型表示装置に対して顕著である。
本発明は、このような状況に鑑みなされたものであり、しきい値のずれが生じにくく、高速動作が可能な逆スタガ型のＴＦＴを有する半導体装置の作製方法を提供する。また、スイッチング特性が高く、コントラストがすぐれた表示が可能な表示装置の作製方法を提供する。更には、少ない原料でコスト削減が可能であり、且つ歩留まりが高い半導体装置の作製方法を提供する。
本発明は、耐熱性の高い材料でゲート電極を形成した後、非晶質半導体膜を成膜し、該非晶質半導体膜に触媒元素を添加し加熱して結晶性半導体膜を形成し、該結晶性半導体膜上にドナー型元素又は希ガス元素を有する層、若しくはドナー型元素及び希ガス元素を有する層を形成し加熱して触媒元素を結晶性半導体膜から除いた後、該結晶性半導体膜の一部を用いて半導体領域を形成し、該半導体領域に電気的に接するソース電極及びドレイン電極を形成し、ゲート電極に接続するゲート配線を形成して、逆スタガ型のＴＦＴを形成することを要旨とする。また、上記ＴＦＴのソース電極又はドレイン電極に接続する第１の電極を形成し、該第１の電極上に発光物質を含む層、及び第２の電極を形成して表示装置を形成することを要旨とする。
また、本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体領域を形成し、前記第１の半導体領域に触媒元素を添加し加熱した後、前記第１の半導体領域上に不純物元素を有する第２の半導体領域を形成し、前記第１の半導体領域及び前記第２の半導体領域を加熱した後、前記第２の半導体領域に接する第１の導電層を液滴吐出法により形成し、前記第１の導電層及び前記第２の半導体領域の一部をエッチングして、第２の導電層及びソース領域及びドレイン領域を形成し、前記第２の導電層上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続する第３の導電層を液滴吐出法により形成することを特徴とする半導体装置の作製方法である。
このときの不純物元素はリン、窒素、ヒ素、アンチモン、ビスマスから選ばれた元素である。また、第２の半導体領域に、ヘリウム、ネオン、アルゴン、クリプトン、キセノンから選ばれた一種または複数種を添加してもよい。
また、本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体領域を形成し、前記第１の半導体領域に触媒元素を添加し加熱した後、前記第１の半導体領域上に第１の不純物元素を有する第２の半導体領域を形成し、前記第１の半導体領域及び前記第２の半導体領域を加熱した後、前記第２の半導体領域を除去し、前記第１の半導体領域に接して第２の不純物元素を有する第３の半導体領域を形成し、前記第３の半導体領域に接する第１の導電層を液滴吐出法により形成し、前記第１の導電層及び前記第３の半導体領域の一部をエッチングして、第２の導電層及びソース領域及びドレイン領域を形成し、前記第２の導電層上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続する第３の導電層を液滴吐出法により形成することを特徴とする半導体装置の作製方法である。
また、本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体領域を形成し、前記第１の半導体領域に触媒元素を添加し加熱した後、前記第１の半導体領域上に第１の不純物元素を有する第２の半導体領域を形成し、前記第１の半導体領域及び前記第２の半導体領域を加熱した後、前記第２の半導体領域を除去し、前記第１の半導体領域に第２の不純物元素を添加してソース領域及びドレイン領域を形成し、前記ソース領域及びドレイン領域に接する第１の導電層を液滴吐出法により形成し、前記第１の導電層の一部をエッチングして、第２の導電層を形成し、前記第２の導電層上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続する第３の導電層を液滴吐出法により形成することを特徴とする半導体装置の作製方法である。
このときの、第１の不純物元素はヘリウム、ネオン、アルゴン、クリプトン、キセノンから選ばれた一種または複数種であり、第２の不純物元素はリン、窒素、ヒ素、アンチモン、ビスマスから選ばれた一種または複数種である。
また、第１の導電層の一部の上に絶縁材料を吐出して、絶縁膜を形成してもよい。
また、第３の導電層は、３つ以上のゲート電極に接続されている。また、第３の導電層は、２つのゲート電極に接続されていてもよい。
また、本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体領域を形成し、前記第１の半導体領域に触媒元素を添加し加熱した後、前記第１の半導体領域上に不純物元素を有する第２の半導体領域を形成し、前記第１の半導体領域及び前記第２の半導体領域を加熱した後、
前記ゲート電極上に形成された前記ゲート絶縁膜の一部を除去した後、前記ゲート電極上に絶縁膜を液滴吐出法により形成した後、前記ゲート電極に接続する第１の導電層、及び前記絶縁膜と前記第２の半導体領域に接する第２の導電層を液滴吐出法により形成し、前記第１及び第２の導電層及び前記第２の半導体領域の一部をエッチングして、第３及び第４の導電層及びソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法である。
このとき、不純物元素はリン、窒素、ヒ素、アンチモン、ビスマスから選ばれた元素である。また、第２の半導体領域に、ヘリウム、ネオン、アルゴン、クリプトン、キセノンから選ばれた一種または複数種を添加してもよい。
また、本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体領域を形成し、前記第１の半導体領域に触媒元素を添加し加熱した後、前記第１の半導体領域上に第１の不純物元素を有する第２の半導体領域を形成し、前記第１の半導体領域及び前記第２の半導体領域を加熱した後、前記第２の半導体領域を除去し、前記第１の半導体領域に接して第２の不純物元素を有する第３の半導体領域を形成し、前記ゲート電極上に形成された前記ゲート絶縁膜の一部を除去した後、前記ゲート電極上に絶縁膜を液滴吐出法により形成した後、前記ゲート電極に接続する第１の導電層、及び前記絶縁膜と前記第３の半導体領域に接する第２の導電層を液滴吐出法により形成し、前記第１及び第２の導電層並びに前記第３の半導体領域の一部をエッチングして、第３及び第４の導電層及びソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法である。
また、本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体領域を形成し、前記第１の半導体領域に触媒元素を添加し加熱した後、前記第１の半導体領域上に第１の不純物元素を有する第２の半導体領域を形成し、前記第１の半導体領域及び前記第２の半導体領域を加熱した後、前記第２の半導体領域を除去し、前記第１の半導体領域に第２の不純物元素を添加してソース領域及びドレイン領域を形成し、前記ゲート電極上に形成された前記ゲート絶縁膜の一部を除去した後、前記ゲート電極上に絶縁膜を液滴吐出法により形成した後、前記ゲート電極に接続する第１の導電層、及び前記絶縁膜と前記第３の半導体領域に接する第２の導電層を液滴吐出法により形成し、前記第１及び第２の導電層並びに前記第３の半導体領域の一部をエッチングして、第３及び第４の導電層を形成することを特徴とする半導体装置の作製方法である。
なお、第１の不純物元素はヘリウム、ネオン、アルゴン、クリプトン、キセノンから選ばれた一種または複数種であり、第２の不純物元素はリン、窒素、ヒ素、アンチモン、ビスマスから選ばれた一種または複数種である。
また、第１の導電層は、３つ以上のゲート電極に接続されている。また、第１の導電層は、２つのゲート電極に接続されていてもよい。
また、本発明の一は、基板上に第１及び第２のゲート電極を形成し、前記第１及び第２のゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体領域を形成し、前記第１の半導体領域に触媒元素を添加し加熱し、前記第１の半導体領域上に第１の不純物元素を有する第２の半導体領域を形成し、前記第１及び第２の半導体領域を加熱した後、前記第１の半導体領域をエッチングして、第３及び第４の半導体領域を形成し、前記第２の半導体領域をエッチングして、第５及び第６の半導体領域を形成し、前記第３及び第５の半導体領域を第１のマスクで覆い、かつ前記第６の半導体領域の一部を第２のマスクで覆って第２の不純物元素を添加し、前記第５及び第６の半導体領域上に、液滴吐出法により第１及び第２の導電層を形成した後、前記第１及び第２の導電層をエッチングして第３及び第４の導電層を形成し、前記第５の半導体領域の一部、及び前記第６の半導体領域で前記第２のマスクで覆われた領域をエッチングしてソース領域及びドレイン領域を形成し、前記第３及び第４の導電層上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続する第５の導電層を液滴吐出法により形成することを特徴とする半導体装置の作製方法である。
また、本発明の一は、基板上に第１及び第２のゲート電極を形成し、前記第１及び第２のゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体領域を形成し、前記第１の半導体領域に触媒元素を添加し加熱し、前記第１の半導体領域をエッチングして第２及び第３の半導体領域を形成し、前記第２及び第３の半導体領域それぞれ一部を覆う第１のマスクを形成し、前記第２及び第３の半導体領域に第１の不純物元素を添加し加熱し、前記第２の半導体領域の全て及び前記第３の半導体領域の一部を覆う第２のマスクを形成した後、前記第３の半導体領域に第２の不純物元素を添加し加熱し、前記第１の半導体領域及び前記第２の半導体領域上に第１及び第２の導電層を液滴吐出法により形成した後、前記第１及び第２の導電層をエッチングして第３の導電層及び第４の導電層を形成し、前記第３及び第４の導電層上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続する第５の導電層を液滴吐出法により形成することを特徴とする半導体装置の作製方法である。
である。
なお、第１の不純物元素はリン、窒素、ヒ素、アンチモン、ビスマスから選ばれた一種または複数種であり、第２の不純物元素は、ボロンである。また、第２の半導体領域に、ヘリウム、ネオン、アルゴン、クリプトン、キセノンから選ばれた一種または複数種を添加してもよい。
また、本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体領域を形成し、前記第１の半導体領域に触媒元素を添加し加熱した後、前記第１の半導体領域上に第１の不純物元素を有する第２の半導体領域を形成し、前記第１の半導体領域及び前記第２の半導体領域を加熱した後、前記第２の半導体領域を除去し、前記第１の半導体領域をエッチングして第３の半導体領域及び第４の半導体領域を形成し、前記第４の半導体領域全て及び前記第３の半導体領域の一部を覆う第１のマスクを形成した後、前記第３の半導体領域に第２の不純物元素を添加し、前記第３の半導体領域全て及び前記第４の半導体領域の一部を覆う第２のマスクを形成した後、前記第４の半導体領域に第３の不純物元素を添加し、前記第３の半導体領域及び前記第４の半導体領域上に第１及び第２の導電層を液滴吐出法により形成した後、前記第１及び第２の導電層をエッチングして第３の導電層及び第４の導電層を形成し、前記第３及び第４の導電層上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続する第５の導電層を液滴吐出法により形成することを特徴とする半導体装置の作製方法である。
なお、第１の不純物元素はヘリウム、ネオン、アルゴン、クリプトン、キセノンから選ばれた一種または複数種であり、第１の不純物元素はリン、窒素、ヒ素、アンチモン、ビスマスから選ばれた一種または複数種であり、第２の不純物元素は、ボロンである。
また、第１の導電層の一部上に絶縁材料を吐出して絶縁膜を形成してもよい。
また、第１及び第２のマスクは、液滴吐出法で形成してもよい。また感光性材料を吐出または塗布し、感光性材料にレーザ光を照射して露光し現像して形成してもよい。
なお、第５の導電層は、３つ以上のゲート電極に接続されている。また、２つのゲート電極に接続されていてもよい。
また、ゲート電極は、絶縁表面上に導電膜を形成し、導電膜上に感光性樹脂を吐出又は塗布し、感光性樹脂の一部にレーザ光を照射してマスクを形成した後、マスクを用いて導電膜をエッチングして形成する。
また、ゲート電極は、耐熱性を有する導電層で形成されている。代表的には、タングステン、モリブデン、ジルコニウム、ハフニウム、ビスマス、ニオブ、タンタル、クロム（Ｃｒ）、コバルト、ニッケル、白金、リンを含有する結晶性珪素膜、酸化インジウムスズ、酸化亜鉛、酸化インジウム亜鉛、ガリウムを添加した酸化亜鉛、又は酸化珪素を含む酸化インジウムスズで形成される。
また、触媒元素は、タングステン、モリブデン、ジルコニウム、ハフニウム、ビスマス、ニオブ、タンタル、クロム、コバルト、ニッケル、及び白金から選ばれる一つ又は複数である。
また、本発明において、半導体装置としては、半導体素子で構成された集積回路、表示装置、無線タグ、ＩＣタグ、表示装置等が挙げられる。表示装置としては、代表的には液晶表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ；デジタルマイクロミラーデバイス）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ；プラズマディスプレイパネル）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ；フィールドエミッションディスプレイ）、電気泳動表示装置（電子ペーパー）等の表示装置があげられる。
なお、本発明において、表示装置としては、表示パネルにコネクター、例えばフレキシブルプリント配線（ＦＰＣ：Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）やＣＰＵが直接実装されたモジュールも全て表示装置に含むものとする。
また、本発明の一は、上記表示装置を有するテレビジョンであり、代表的にはＥＬテレビジョン又は液晶テレビジョンが挙げられる。
本発明により、結晶性半導体膜で形成される逆スタガ型のＴＦＴを形成することができる。本発明の逆スタガ型のＴＦＴは、ゲート電極に耐熱性の高い材料を用いており、また活性化工程、ゲッタリング工程、結晶化工程等の加熱処理を行った後、低抵抗材料を用いてソース配線、ゲート配線等の配線を形成している。このため、結晶性を有し、不純物金属元素が少なく、配線抵抗の低いＴＦＴを形成することが可能である。また、本発明の発光素子を有する表示装置は、絶縁膜上に画素電極を形成することが可能であり、開口率を増加させることが可能である。
結晶性半導体膜で形成されるＴＦＴは、非晶質半導体膜で形成される逆スタガ型のＴＦＴと比較して数１０〜５０倍程度、移動度が高い。また、ソース領域及びドレイン領域には、アクセプタ型元素又はドナー型元素に加え、触媒元素をも含む。このため、半導体領域との接触抵抗の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な発光素子を有する表示装置を作製することが可能である。代表的には、ＯＣＢモードのような応答速度が速く且つ高視野角な表示が可能な液晶表示装置を製造することが可能である。
また、液晶表示装置や発光素子を有する表示装置の周辺部に、画素領域内のＴＦＴと同時にゲート配線駆動回路を形成することが可能である。このため、小型化された表示装置を作製することが可能である。
また、非晶質半導体膜で形成されるＴＦＴと比較して、しきい値のずれが生じにくく、ＴＦＴ特性のバラツキを低減することが可能である。このため、非晶質半導体膜で形成されるＴＦＴをスイッチング素子として用いた表示素子を有する表示装置と比較して、表示ムラを低減することが可能である。
更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能であり、代表的には６桁以上のＯＮ／ＯＦＦ比を有するＴＦＴを形成することが可能である。このようなＴＦＴを有する表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。
また、本発明では、基板全面に薄膜を成膜せずとも、液滴吐出法を用いて所定の場所に薄膜原料やレジストを吐出すればよく、フォトマスクを用いずとも、ＴＦＴを形成することができる。このため、スループットや歩留まりを向上させると共に、コストダウンを図ることが可能となる。
さらには、上記の作製工程により形成された発光素子を有する表示装置や液晶表示装置を備えるテレビジョンの、スループットや歩留まりを向上させることが可能であり、低コストで作製することができる。
以下、発明を実施するための最良の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は本実施の形態の記載内容に限定して解釈されるものではない。また、各図面において共通の部分は同じ符号を付して詳しい説明を省略する。
（実施の形態１）
本実施の形態においては、発光素子を駆動する素子として結晶性半導体膜を有する逆スタガ型のＴＦＴを用いるアクティブマトリクス基板の作製工程を、図１〜図３、図２６、及び図５１を用いて説明する。本実施の形態では、発光素子を駆動する素子として、スイッチング用のＴＦＴと駆動用のＴＦＴを代表例として示す。図３は、スイッチング用のＴＦＴと駆動用のＴＦＴの断面図及び上面図であり、図１及び図２は、スイッチング用のＴＦＴのゲート電極及びゲート配線の接続部、駆動用のＴＦＴ、並びに発光素子を示す断面図である。
図１（Ａ）に示すように、基板１０１上に第１の導電層１０２を形成し、第１の導電層上に感光性材料１０３、１０４を塗布し乾燥焼成する。次に、感光性材料１０３、１０４にレーザ光（以下、レーザビームとも示す。）１０５、１０６を照射して、図１（Ｂ）に示すような第１のマスク１１１、１１２を形成する。
基板１０１としては、ガラス基板、石英基板、アルミナなどのセラミック等の絶縁物質で形成される基板、シリコンウェハ、金属板等を用いることができる。また、基板１０１にガラス基板を用いる場合、３２０ｍｍ×４００ｍｍ、３７０ｍｍ×４７０ｍｍ、５５０ｍｍ×６５０ｍｍ、６００ｍｍ×７２０ｍｍ、６８０ｍｍ×８８０ｍｍ、１０００ｍｍ×１２００ｍｍ、１１００ｍｍ×１２５０ｍｍ、１１５０ｍｍ×１３００ｍｍのような大面積基板を用いることができる。
第１の導電層１０２は、膜厚５００〜１０００ｎｍの液滴吐出法、印刷法、電界メッキ法等により所定の領域に形成する。また、ＰＶＤ法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、蒸着法等により基板全面に形成しても良い。なお、ここで、液滴吐出法、印刷法、電界メッキ法を用いることにより、所定の領域に形成するため、後のエッチング工程により除去する領域が少なく、原料を削減することが可能である。また、工程数を削減することが可能である。なお、液滴吐出法とは、調製された組成物を、電気信号に応じてノズルから吐出して微少な液滴を作り、所定の位置に付着させる方法である。
第１の導電層１０２は、高融点材料を用いて形成することが好ましい。高融点材料を用いることにより、後の結晶化工程、ゲッタリング工程、活性化工程等の加熱工程が可能となる。高融点材料としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）等の金属又はその合金、若しくはその金属窒化物を適宜用いることができる。また、これら複数の層を積層して形成しても良い。代表的には、基板表面側から窒化タンタル膜及びその上に形成されるタングステン膜、窒化タンタル膜及びその上に形成されるモリブデン、窒化チタン膜及びその上に形成されるタングステン膜、窒化チタン膜及びその上に形成されるモリブデン膜等の積層構造としてもよい。また、リンを含有する珪素膜（非晶質半導体膜、結晶性半導体膜を含む）、酸化インジウムスズ、酸化亜鉛、酸化インジウム亜鉛、ガリウムを添加した酸化亜鉛、又は酸化珪素を含む酸化インジウムスズを用いることもできる。
更には、後の加熱工程が、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプから選ばれた一種または複数種からの輻射により行うＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法、窒素やアルゴンなどの不活性気体を加熱媒質として用いるＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法を用いる場合、短時間による熱処理が可能なため、比較的融点の低いアルミニウム（Ａｌ）、銀（Ａｇ）、金（Ｃｕ）を用いて第１の導電膜を形成しても良い。このとき、これらの膜の表面に、窒化チタン膜、チタン膜、窒化アルミニウム膜、窒化タンタル膜、窒化珪素膜、窒化酸化珪素膜等のバリア膜を設けることが好ましい。代表的には、チタン膜、窒化チタン膜、アルミニウム膜、及び窒化チタン膜の積層構造や、チタン膜、窒化チタン膜、アルミニウム−シリコン合金膜、及び窒化チタン膜の積層構造等が挙げられる。
感光性材料１０３、１０４の材料としては、紫外光から赤外光に感光するネガ型感光性材料又はポジ型感光性材料を用いる。感光性材料の代表例としては、エポキシ樹脂、フェノール樹脂、ノボラック樹脂、アクリル樹脂、メラミン樹脂、ウレタン樹脂等の感光性を示す有機樹脂材料を用いる。また、ベンゾシクロブテン、パリレン、フレア、ポリイミドなどの感光性を示す有機材料等を用いることができる。また、代表的なポジ型感光性樹脂として、ノボラック樹脂と感光剤であるナフトキノンジアジド化合物を有する感光性樹脂が挙げられ、代表的なネガ型感光性樹脂として、上記に示す有機樹脂、ジフェニルシランジオール及び酸発生剤を有する感光性樹脂が挙げられる。ここでは、ネガ型感光性材料を用いる。
次に、感光性材料１０３、１０４にレーザビーム直接描画装置を用いてレーザ光１０５、１０６を照射する。
レーザビーム直接描画装置について、図５１を用いて説明する。図５１に示すように、レーザビーム直接描画装置１００１は、レーザビームを照射する際の各種制御を実行するパーソナルコンピュータ（以下、ＰＣと示す。）１００２と、レーザビームを出力するレーザ発振器１００３と、レーザ発振器１００３の電源１００４と、レーザビームを減衰させるための光学系（ＮＤフィルタ）１００５と、レーザビームの強度を変調するための音響光学変調器（ＡＯＭ）１００６と、レーザビームの断面の拡大又は縮小をするためのレンズ、光路の変更するためのミラー等で構成される光学系１００７、Ｘステージ及びＹステージを有する基板移動機構１００９と、ＰＣから出力される制御データをデジタルーアナログ変換するＤ／Ａ変換部１０１０と、Ｄ／Ａ変換部から出力されるアナログ電圧に応じて音響光学変調器１００６を制御するドライバ１０１１と、基板移動機構１００９を駆動するための駆動信号を出力するドライバ１０１２とを備えている。
レーザ発振器１００３としては、紫外光、可視光、又は赤外光を発振することが可能なレーザ発振器を用いることができる。レーザ発振器としては、ＡｒＦ、ＫｒＦ、ＸｅＣｌ、Ｘｅ等のエキシマレーザ発振器、Ｈｅ、Ｈｅ−Ｃｄ、Ａｒ、Ｈｅ−Ｎｅ、ＨＦ等の気体レーザ発振器、ＹＡＧ、ＧｄＶＯ4、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶にＣｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍをドープした結晶を使った固体レーザ発振器、ＧａＮ、ＧａＡｓ、ＧａＡｌＡｓ、ＩｎＧａＡｓＰ等の半導体レーザ発振器を用いることができる。なお、固体レーザ発振器においては、基本波の第２高調波〜第５高調波を適用するのが好ましい。
次に、レーザビーム直接描画装置を用いた感光性材料の感光方法について述べる。基板１００８が基板移動機構１００９に装着されると、ＰＣ１００２は図外のカメラによって、基板に付されているマーカの位置を検出する。次いで、ＰＣ１００２は、検出したマーカの位置データと、予め入力されている描画パターンデータとに基づいて、基板移動機構１００９を移動させるための移動データを生成する。この後、ＰＣ１００２が、ドライバ１０１１を介して音響光学変調器１００６の出力光量を制御することにより、レーザ発振器１００３から出力されたレーザビームを、光学系１００５によって減衰した後、音響光学変調器１００６によって所定の光量になるように制御する。一方、音響光学変調器１００６から出力されたレーザビームは、光学系１００７で光路及びビーム形が変形され、レンズで集光した後、基板上に塗布された感光性材料に該ビームを照射して、感光性材料を感光する。このとき、ＰＣ１００２が生成した移動データに従い、基板移動機構１００９はＸ方向及びＹ方向への移動が制御される。この結果、所定の場所にレーザビームを照射し、感光性材料の露光を行うことができる。
この結果、図１（Ｂ）に示すように、レーザビームが照射された領域に第１のマスク１１１、１１２が形成される。ここでは、感光性材料としてネガ型を用いているため、レーザビームが照射された領域が第１のマスクとなる。レーザ光のエネルギーの一部は、レジストで熱に変換され、レジストの一部を反応するため、レジストマスクの幅は、レーザビームの幅より若干大きくなる。また、短波長のレーザ光のほど、ビーム径を短く集光することが可能であるため、微細な幅のレジストマスクを形成するためには、短波長のレーザビームを照射することが好ましい。
また、レーザビームの感光性材料表面でのスポット形状は、点状、円形、楕円形、矩形、または線状（厳密には細長い長方形状）となるように光学系で加工される。なお、スポット形状は円形であっても構わないが、線状にした方が、幅が均一なレジストマスクを形成することができる。
また、図５１に示した装置は、基板の表面側からレーザ光を照射して感光性材料を露光する例を示したが、光学系や基板移動機構を適宜変更し、基板の裏面側からレーザ光を照射して露光するレーザビーム直接描画装置としてもよい。
なお、ここでは、基板を移動して選択的にレーザビームを照射しているが、これに限定されず、レーザビームをＸ−Ｙ軸方向に移動してレーザビームを照射することができる。この場合、光学系１００７にポリゴンミラーやガルバノミラーを用いることが好ましい。
次に、図１（Ｃ）に示すように、第１のマスクを用いて、第１の導電層１０２をエッチングして、第２の導電層１２１、１２２ａを形成する。第２の導電層１２１は、駆動用のＴＦＴのゲート電極として機能し、第２の導電層１２２ａは、スイッチング用のＴＦＴのゲート電極として機能する。
次に、第１のマスクを除去した後、膜厚１０〜２００ｎｍ、好ましくは５０〜１００ｎｍの第１の絶縁膜１２３を形成し、第１の絶縁膜上に膜厚５０〜２５０ｎｍの第１の半導体膜１２４を形成し、第１の半導体膜上に触媒元素を有する層１２５を形成する。
第１の絶縁膜１２３は、ゲート絶縁膜として機能する。第１の絶縁膜１２３は、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などを適宜用いることができる。更には、第２の導電層１２１、１２２ａを陽極酸化して、第１の絶縁膜の代わりに、陽極酸化膜を形成しても良い。なお、基板側から不純物などの拡散を防止するため、基板側に接する絶縁膜として、窒化珪素（ＳｉＮｘ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などを用い、後に形成される第１の半導体膜との界面特性から、酸化珪素（ＳｉＯｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）を第１の半導体膜側に形成して、積層構造の第１の絶縁膜を形成することが望ましい。しかしながら、該構造に限定されず、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等のいずれかを適宜組み合わせて積層構造としてもよい。なお、酸化珪素（ＳｉＯｘ）膜には、水素が含まれている。第１の絶縁膜１２３は、ＣＶＤ法、ＰＶＤ法等の公知の手法により形成する。
第１の半導体膜１２４としては、非晶質半導体、非晶質状態と結晶状態とが混在したセミアモルファス半導体（ＳＡＳとも表記する）、非晶質半導体中に０．５ｎｍ〜２０ｎｍの結晶粒を観察することができる微結晶半導体、及び結晶性半導体から選ばれたいずれかの状態を有する膜で形成する。特に、０．５ｎｍ〜２０ｎｍの結晶を粒観察することができる微結晶状態はいわゆるマイクロクリスタル（μｃ）と呼ばれている。いずれも、シリコン、シリコン・ゲルマニウム（ＳｉＧｅ）等を主成分とする膜厚は半導体膜を用いることができる。
なお、後の結晶化で良質な結晶構造を有する半導体膜を得るためには、第１の半導体膜１２４の膜中に含まれる酸素、窒素などの不純物濃度を５×１０18／ｃｍ3（以下、濃度はすべて二次イオン質量分析法（ＳＩＭＳ）にて測定した原子濃度として示す。）以下に低減させておくと良い。これらの不純物は、触媒元素と反応しやすく、後の結晶化を妨害する要因となり、また、結晶化後においても捕獲中心や再結合中心の密度を増加させる要因となる。
また、第１の絶縁膜と第１の半導体膜とを連続成膜することで、第１の半導体膜中の酸素濃度を低減することが可能である。例えば、シラン及びアンモニアガスを原料としたＣＶＤ法により窒化珪素膜を成膜し、次にアンモニアガスから酸化窒素（Ｎ2Ｏ）に切り替えてＣＶＤ法により酸化珪素膜を成膜して、第１の絶縁膜を形成する。次に、プラズマを発生させずにシランガスのみをチャンバー内に流す。このことにより、チャンバー内の酸素濃度を低減することが可能である。この後、シランガスを原料としてＣＶＤ法により第１の半導体膜を形成することで、酸素濃度の低い第１の半導体膜を形成することが可能となる。
触媒元素を有する層１２５の形成方法としては、ＰＶＤ法、ＣＶＤ法、蒸着法等により第１の半導体膜１２４表面に、触媒元素又は触媒元素の珪化物の薄膜を形成する方法、第１の半導体膜１２４表面に触媒元素を含む溶液を塗布する方法などがある。触媒元素としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）等の一つ又は複数を用いて形成することができる。また、イオンドープ法又はイオン注入法により、上記触媒元素を直接半導体膜中に添加しても良い。また、上記触媒元素で形成される電極を用いて、半導体膜表面をプラズマ処理してもよい。ここでは、１〜２００ｐｐｍ、１０〜１５０ｐｐｍのニッケルを含む溶液を塗布する。なお、ここでは触媒元素とは半導体膜の結晶化を促進又は助長させる元素（金属触媒）のことである。
次に、第１の半導体膜を加熱して、図１（Ｄ）に示すように、第１の結晶性半導体膜１３１を形成する。この場合、結晶化は半導体の結晶化を助長する金属元素が接した半導体膜の部分でシリサイドが形成され、それを核として結晶化が進行する。ここでは、脱水素化のための熱処理（４００〜５５０℃、０．５〜２時間）の後、結晶化のための熱処理（５５０℃〜６５０℃で１〜２４時間）を行う。また、ＲＴＡ、ＧＲＴＡにより結晶化を行っても良い。ここで、レーザ光照射を行わず結晶化することで、結晶性のばらつきを低減することが可能であり、後に形成されるＴＦＴの特性のばらつきを抑制することが可能である。また、結晶表面で突起上に結晶成長するリッジ（凸凹部）が形成されにくいため、半導体領域表面が比較的平坦であり、ゲート絶縁膜と介して結晶性半導体膜とゲート電極との間に流れるリーク電流を抑制することが可能である。
次に、ＴＦＴのチャネル領域となる領域に３族元素（１３族元素、以下、アクセプタ型元素と示す。）、または５族元素（１５族元素、以下、ドナー型元素と示す。）を低濃度に添加するチャネルドープ工程を全面または選択的に行う。このチャネルドープ工程は、ＴＦＴのしきい値電圧を制御するための工程である。なお、ここではジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。なお、質量分離を行うイオン注入法を用いてもよい。なお、チャネルドープ工程は、結晶化工程の前に行っても良い。
次に、第１の結晶性半導体膜１３１上に、ドナー型元素が含まれる膜厚８０〜２５０ｎｍの第２の半導体膜１３２を形成する。ここでは、珪化物気体にリン、ヒ素のようなドナー型元素を有する気体を用いたプラズマＣＶＤ法で成膜する。このような手法により第２の半導体膜を形成することで、第１の結晶性半導体膜と第２の半導体膜との界面が形成される。また、ドナー型元素が含まれる第２の半導体膜１３２としては、第１の半導体膜と同様の半導体膜を形成した後、ドナー型元素をイオンドープ法又はイオン注入法により添加して形成することができる。第２の半導体膜１３２におけるリンの濃度が１×１０19〜３×１０21／ｃｍ3であることが好ましい。
さらには、第２の半導体膜１３２は、上記プラズマＣＶＤ法、又はイオンドープ法、イオン注入法を用いて、第１の結晶性半導体膜１３１に接する側に、低濃度領域（以下、ｎ-領域と示す。）を形成し、その上に高濃度領域（以下、ｎ+領域と示す。）を形成した積層構造としても良い。このとき、ｎ-領域のドナー型元素の濃度を、１×１０17〜３×１０19／ｃｍ3、好ましくは１×１０18〜１×１０19／ｃｍ3とし、ｎ+領域のドナー型元素の濃度を、ｎ-領域のドナー型元素の１０〜１００倍とすることが好ましい。また、ｎ-領域の膜厚は５０〜２００ｎｍとし、ｎ+領域の膜厚は３０〜１００ｎｍ好ましくは４０〜６０ｎｍとすることが好ましい。ここでは、第２の半導体膜１３２として、波線より第１の結晶性半導体膜１３１側の領域をｎ-領域とし、その表面側をｎ+領域と示す。
このときのドナー型元素が含まれる第２の半導体膜の不純物のプロファイルを図２６に示す。図２６（Ａ）は、第１の結晶性半導体膜１３１上に、プラズマＣＶＤ法によりドナー型元素が含まれる第２の半導体膜１３２ａを形成した時の、ドナー型元素のプロファイル１５０ａを示す。ここでは、第２の半導体膜１３２ａとして、濃度の異なる２つの層を用いて形成している。即ち、第２の半導体膜１３２ａは、表面からｎ+領域１４４ａ及びｎ-領域１４４ｂの界面までは、膜の深さ方向に対して一定の濃度（第１の濃度）のドナー型元素が分布している。また、ｎ+領域１４４ａ及びｎ-領域１４４ｂの界面から、第１の結晶性半導体膜１３１の界面までは、膜の深さ方向に対して一定の濃度（第２の濃度）のドナー型元素が分布している。このとき、第１の濃度は第２の濃度より高い。
一方、図２６（Ｂ）は、第１の結晶性半導体膜１３１上に、非晶質半導体、ＳＡＳ、微結晶半導体、及び結晶性半導体から選ばれたいずれかの状態を有する膜の半導体膜を形成し、イオンドープ法又はイオン注入法により該半導体膜にドナー型元素を添加して第２の半導体膜を形成した時の、ドナー型元素のプロファイル１５０ｂを示す。図２６（Ｂ）に示すように、第２の半導体膜１３２ｂの表面付近は、ドナー型元素濃度が比較的高い。この領域をｎ+領域１４４ａと示す。一方、第２の半導体膜１３２ｂは、第１の結晶性半導体膜１３１に近づくにつれ、ドナー型元素濃度が比較的濃度が減少している。ドナー型元素濃度が１×１０17〜３×１０19／ｃｍ3の領域、好ましくは１×１０18〜１×１０19／ｃｍ3の領域をｎ-領域１４４ｂと示す。また、ｎ+領域１４４ａのドナー型元素の濃度は、ｎ-領域のドナー型元素の１０〜１００倍である。
図２６（Ａ）、（Ｂ）において、ｎ+領域１４４ａは後にソース領域及びドレイン領域として機能し、ｎ-領域１４４ｂはＬＤＤ領域として機能する。なお、ｎ+領域とｎ-領域それぞれの界面は存在せず、相対的なドナー型元素濃度の大小によって変化する。また、図２６に示すようにイオンドープ法又はイオン注入法により形成されたドナー型元素が含まれる第２の半導体膜１３２ｂは、添加条件によって濃度プロファイルを制御することが可能であり、ｎ+領域とｎ-領域の膜厚を適宜制御することが可能である。
なお、ドナー型元素が含まれる第２の半導体膜１３２、１３２ａ、１３２ｂは、希ガス元素、代表的にはアルゴンが添加されることにより、結晶格子の歪が形成される。このため、後に行われるゲッタリング工程で、より触媒元素をゲッタリングすることが可能である。
次に、第１の結晶性半導体膜１３１及び第２の半導体膜１３２を加熱して、図１（Ｅ）の矢印で示すように、第１の結晶性半導体膜１３１に含まれる触媒元素を第２の半導体膜１３２に移動させて、触媒元素をゲッタリングする。この工程により、第１の結晶性半導体膜中の触媒元素がデバイス特性に影響を与えない濃度、即ち膜中のニッケル濃度が１×１０18／ｃｍ3以下、望ましくは１×１０17／ｃｍ3以下とすることができる。このような膜を第２の結晶性半導体膜１４１と示す。また、ゲッタリング後の触媒元素が移動した第２の半導体膜も同様に結晶化されているため、第３の結晶性半導体膜１４２と示す。なお、本実施の形態においては、ゲッタリング工程と共に、第３の結晶性半導体膜１４２中のドナー型元素の活性化を行っている。
次に、図１（Ｆ）に示すように、第３の結晶性半導体膜１４２上に第２のマスク１４３を形成し、該第２のマスクを用いて第３の結晶性半導体膜１４２及び第２の結晶性半導体膜１４１をエッチングして、図２（Ａ）に示すような第１の半導体領域１５２及び第２の半導体領域１５１を形成する。
第２のマスク１４３は、液滴吐出法、印刷法等により、有機樹脂を所定の領域に形成する。また、第１のマスクのように、感光性材料を塗布した後、レーザ光を感光性材料に照射して露光した後、現像して形成することができる。該手法により第２のマスクを形成することで、後に形成される半導体領域の面積を縮小することが可能であり、半導体素子の高集積化や透過型表示装置の開口率を高めることが可能である。
なお、以下の実施の形態及び実施例のマスク形成工程において、半導体膜又は半導体領域上に感光性材料を塗布する前には、半導体膜又は半導体領域表面に、膜厚が数ｎｍ程度の絶縁膜を形成することが好ましい。この工程により半導体膜又は半導体領域と感光性材料とが直接接触すること回避することが可能であり、不純物が半導体膜中に侵入するのを防止できる。なお、絶縁膜の形成方法としては、オゾン水等の酸化力のある溶液を塗布する方法、酸素プラズマ、オゾンプラズマを照射する方法等が挙げられる。
第３の結晶性半導体膜及び第２の結晶性半導体膜は、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4もしくはＣＣｌ4などを代表とする塩素系ガス、ＣＦ4、ＳＦ6、ＮＦ3、ＣＨＦ3などを代表とするフッ素系ガス、あるいはＯ2を用いてエッチングすることができる。第３の結晶性半導体膜をエッチングして、第１の半導体領域１５２を形成し、第２の結晶性半導体膜をエッチングして第２の半導体領域１５１を形成する。
次に、第２のマスクを除去した後、膜厚５００〜１５００ｎｍ、好ましくは５００〜１０００ｎｍの第３の導電層を成膜する。次に、第３の導電層上に感光性材料を塗布又は吐出し、レーザビーム直接描画装置を用いて感光性材料にレーザ光を照射し露光した後、現像して、図２（Ｂ）に示すような第３のマスク１６１を形成する。ここでは、感光性材料として、ポジ型感光性材料を用いる。
第３の導電層１５３の材料としては、導電体を溶媒に溶解又は分散させた組成物を用いる。導電体としては、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｓｉ、Ｇｅ、Ｚｒ、Ｂａ等の金属、ハロゲン化銀の微粒子等、又は分散性ナノ粒子を用いることができる。また、これらの材料からなる導電層を積層して第３の導電層を形成することができる。第３の導電層は配線として機能する。配線抵抗を低下させるため、低抵抗材料を用いることが好ましい。
なお、吐出口から吐出する組成物は、比抵抗値を考慮して、金、銀、銅のいずれかの材料を溶媒に溶解又は分散させたものを用いることが好ましい。より好ましくは、低抵抗且つ安価な銀又は銅を用いるとよい。但し、銅を用いる場合には、不純物対策のため、第３の導電層１５３を形成する前にバリア膜を設けるとよい。溶媒は、酢酸ブチル、酢酸エチル等のエステル類、イソプロピルアルコール、エチルアルコール等のアルコール類、メチルエチルケトン、アセトン等の有機溶剤等を用いればよい。
ここで、銅を配線として用いる場合のバリア膜としては、窒化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化チタン、窒化タンタルなど窒素を含む絶縁性又は導電性の物質を用いると良く、これらを液滴吐出法で形成しても良い。
なお、液滴吐出法に用いる組成物の粘度は５〜２０ｍＰａ・ｓが好適であり、これは、乾燥が起こることを防止し、吐出口から組成物を円滑に吐出できるようにするためである。また、表面張力は４０ｍＮ／ｍ以下が好ましい。なお、用いる溶媒や用途に合わせて、組成物の粘度等は適宜調整するとよい。銀を溶媒に溶解又は分散させた組成物の粘度は５〜２０ｍＰａ・ｓ、金を溶媒に溶解又は分散させた組成物の粘度は１０〜２０ｍＰａ・ｓである。
組成物を吐出する工程は、減圧下で行っても良い。これは、組成物を吐出して被処理物に着弾するまでの間に、該組成物の溶媒が揮発し、後の乾燥と焼成の工程を省略又は短くすることができるためである。組成物の吐出後は、溶媒の材料により、常圧下又は減圧下で、レーザ光の照射や瞬間熱アニール、加熱炉等により、乾燥と焼成の一方又は両方の工程を行う。乾燥と焼成の工程は、両工程とも加熱処理の工程であるが、例えば、乾燥は１００度で３分間、焼成は２００〜３５０度で１５分間〜１２０分間で行うもので、その目的、温度と時間が異なるものである。乾燥と焼成の工程を良好に行うためには、基板を加熱しておいてもよく、そのときの温度は、基板等の材質に依存するが、１００〜８００度（好ましくは２００〜３５０度）とする。本工程により、溶液中の溶媒を揮発し、周囲の樹脂が硬化収縮することで、導電体の融合と融着を加速する。雰囲気は、酸素雰囲気、窒素雰囲気又は空気で行う。但し、金属元素を分解又は分散している溶媒が除去されやすい酸素雰囲気下で行うことが好適である。
レーザ光の照射は、連続発振またはパルス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシマレーザ、ＹＡＧレーザ等が挙げられ、後者の固体レーザとしては、Ｃｒ、Ｎｄ等がドーピングされたＹＡＧ、ＹＶＯ4等の結晶を使ったレーザ等が挙げられる。なお、レーザ光の吸収率の関係から、連続発振のレーザを用いることが好ましい。また、パルス発振と連続発振を組み合わせた所謂ハイブリッドのレーザ照射方法を用いてもよい。但し、基板の耐熱性に依っては、レーザ光の照射による加熱処理は、数マイクロ秒から数十秒の間で瞬間に行うとよい。瞬間熱アニール（ＲＴＡ）は、不活性ガスの雰囲気下で、紫外光乃至赤外光を照射する赤外ランプやハロゲンランプなどを用いて、急激に温度を上昇させ、数マイクロ秒から数分の間で瞬間的に熱を加えて行う。この処理は瞬間的に行うために、実質的に最表面の薄膜のみを加熱することができ、下層の膜には影響を与えないという利点がある。
ここでは、Ａｇを含む組成物（以下「Ａｇペースト」という。）を選択的に吐出し、上記に示すようなレーザビーム照射又は熱処理による乾燥及び焼成を適宜行い膜厚６００〜８００ｎｍの第３の導電層を形成する。このとき導電層は、導電体である微粒子が３次元に不規則に重なり合って形成されている。即ち、３次元凝集体粒子で構成されている。このため、表面は微細な凹凸を有する。また、導電層の熱及びその加熱時間により、微粒子が焼成され、粒子の粒径が増大するため、導電層の表面の高低差が大きい層となる。
なお、微粒子が溶融した領域は、多結晶構造となる場合もある。
なお、この焼成をＯ2雰囲気中で行うと、Ａｇペースト内に含まれているバインダ（熱硬化性樹脂）などの有機物が分解され、有機物をほとんど含まないＡｇ膜を得ることができる。また、プレス機等を用いて膜表面を平滑にすることができる。
なお、以下実施の形態及び実施例の導電膜形成工程において、感光性樹脂の塗布又は吐出工程時に半導体膜表面に絶縁膜を形成した場合は、コンタクト抵抗を下げるため、導電膜を成膜する前に該絶縁膜をエッチングすることが好ましい。
次に、第３のマスク１６１を用いて第３の導電層を所望の形状にエッチングして、第４の導電層１６２、１６３、図３（Ｂ）及び（Ｃ）に示す第４の導電層１６７、１６９を形成する。第４の導電層１６２は電源線及び容量配線として機能し第４の導電層１６３は、駆動用のＴＦＴのソース電極又はドレイン電極として機能する。また、図３（Ｃ）に示す、第４の導電層１６７はソース配線として機能し、第４の導電層１６９はスイッチング用のＴＦＴのソース電極又はドレイン電極として機能する。このとき、第３の導電層を分断して、各配線及び各電極を形成すると共に、ソース配線又はドレイン配線の幅が細くなるようにエッチングすることで、後に形成される透過型表示装置の開口率を高めることが可能である。
次に、第３のマスク１６１を用いて、第１の半導体領域１５２の露出部をエッチングして、ソース領域及びドレイン領域として機能する第３の半導体領域１６４、１６５を形成する。このとき、第２の半導体領域１５１の一部がオーバーエッチングされても良い。このときのオーバーエッチングされた第２の半導体領域を第４の半導体領域１６６と示す。第４の半導体領域１６６は、駆動用のＴＦＴのチャネル形成領域として機能する。また、同様の工程により、図３（Ｂ）に示すスイッチング用のＴＦＴのチャネル形成領域として機能する第４の半導体領域１６８も形成する。
次に、第３のマスクを除去した後、図２（Ｃ）に示すように、第４の導電層１６２、１６３及び第４の半導体領域１６６表面上に、パッシベーション膜として機能する膜厚１００〜３００ｎｍの第２の絶縁膜１７１を成膜することが好ましい。パッシベーション膜は、プラズマＣＶＤ法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素、酸化窒化珪素、酸化窒化アルミニウム、または酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素（ＣＮ）、その他の絶縁性材料を用いて形成することができる。なお、パッシベーション膜は単層でも積層構造でもよい。ここでは、第４の半導体領域１６６との界面特性から酸化珪素、又は酸化窒化珪素を形成し、その上に窒化珪素膜、又は窒化酸化珪素膜を成膜することが好ましい。
この後、第４の半導体領域を水素雰囲気又は窒素雰囲気で加熱して水素化することが好ましい。なお、窒素雰囲気で加熱する場合は、第３の絶縁膜に水素を含む絶縁膜を形成することが好ましい。
以上の工程により、結晶性半導体膜を有する逆スタガ型のＴＦＴを形成することができる。
次に、第２の絶縁膜１７１上に、膜厚５００〜１５００ｎｍの第３の絶縁膜１７２を形成する。第３の絶縁膜としては、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウムその他の無機絶縁性材料、又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド（ｐｏｌｙｉｍｉｄｅ）、芳香族ポリアミド、ポリベンゾイミダゾール（ｐｏｌｙｂｅｎｚｉｍｉｄａｚｏｌｅ）などの耐熱性高分子、又はシリカガラスに代表されるシロキサンポリマー系材料を出発材料として形成された珪素、酸素、水素からなる化合物のうちＳｉ−Ｏ−Ｓｉ結合を含む無機シロキサンポリマー、アルキルシロキサンポリマー、アルキルシルセスキオキサンポリマー、水素化シルセスキオキサンポリマー、水素化アルキルシルセスキオキサンポリマーに代表される珪素に結合する水素がメチルやフェニルのような有機基によって置換された有機シロキサンポリマー系の絶縁材料を用いることができる。形成方法としては、ＣＶＤ法、塗布法、印刷法等公知の手法を用いて形成する。なお、塗布法で形成することにより、第４の絶縁層の表面を平坦化することが可能である。ここでは、塗布法によりアクリル樹脂を塗布し焼成して、第４の絶縁膜を形成する。
なお、後に形成される第６の導電層１７５と第４の導電層１６２、１６３との間に寄生容量が生じない程度の膜厚を有する場合、第３の絶縁膜１７２は必ずしも必要ではない。
次に、第３の絶縁膜１７２上に第４のマスク（図示しない。）を形成した後、第３の絶縁膜１７２及び第２の絶縁膜１７１の一部をエッチングして、スイッチング用のＴＦＴのゲート電極として機能する第２の導電層１２２ａを露出する。次に、第４のマスクを除去した後、膜厚５００〜１５００ｎｍ、好ましくは５００〜１０００ｎｍの第５の導電層１７３を形成する。第５の導電層１７３は、ゲート配線として機能する。
第４のマスクは、第２のマスク１４３と同様の手法及び材料を適宜用いることが可能である。第５の導電層１７３の材料及び形成方法は、第３の導電層１５３と同様の材料及び形成方法を適宜選択すればよい。なお、配線抵抗を抑制するため、低抵抗材料を用いることが好ましい。また、第５の導電層１７３を、第１の導電層のようにレーザビーム直接描画装置を用いて形成したマスクによりエッチングして、線幅を細くしても良い。この工程により、画素内に占める配線面積を低減することが可能であり、透過型表示装置において開口率を向上させることが可能である。ここでは、Ａｇペーストを吐出し、乾燥焼成させて第５の導電層を形成する。
以上の工程により、図３（Ａ）及び図３（Ｃ）に示すような、第２の導電層１２１、ゲート絶縁膜として機能する第１の絶縁膜１２３、チャネル形成領域として機能する第４の半導体領域１６６、ソース領域又はドレイン領域として機能する第３の半導体領域１６４、１６５、電源線として機能する第４の導電層１６２、及びソース電極又はドレイン電極として機能する第４の導電層１６３を有する駆動用のＴＦＴ１９１を形成することができる。
また、図３（Ｂ）及び図３（Ｃ）に示すような、第２の導電層１２２ａ、ゲート絶縁膜として機能する第１の絶縁膜１２３、チャネル形成領域として機能する第４の半導体領域１６８、ソース領域又はドレイン領域として機能する第３の半導体領域、ソース配線として機能する第４の導電層１６７、及びソース電極又はドレイン電極として機能する第４の導電層１６９を有するスイッチング用のＴＦＴ１９２を形成する。
なお、図３に示すように、スイッチング用のＴＦＴ１９２のソース電極又はドレイン電極として機能する第２の導電層１６９は、駆動用のＴＦＴ１９１のゲート電極として機能する第２の導電層１２１と接続している。また、スイッチング用のＴＦＴ１９２のゲート電極として機能する第２の導電層１２２ａは、ゲート配線機能する第５の導電層１７３と接続している。
次に、第５の導電層１７３及び第３の絶縁膜１７２上に第４の絶縁膜１７４を形成する。第４の絶縁膜１７４としては、第３の絶縁膜１７２と同様の材料を適宜用いることが可能である。
次に、第４の絶縁膜１７４上に第５のマスク（図示しない。）を形成した後、第４の絶縁膜１７４、第３の絶縁膜１７２及び第２の絶縁膜１７１の一部をエッチングして、第４の導電層１６３の一部を露出する。次に、第５のマスクを除去した後、画素電極として機能する膜厚１００〜２００ｎｍの第６の導電層１７５を形成する。第５のマスクは、第２のマスク１４３と同様の手法及び材料を適宜用いることが可能である。
第６の導電層１７５の形成方法としては、液滴吐出法、スパッタリング法、蒸着法、ＣＶＤ法、塗布法等を適宜用いる。液滴吐出法を用いることで、選択的に第６の導電層を形成することが可能である。また、スパッタリング法、蒸着法、ＣＶＤ法、塗布法等を用いた場合、第２の導電層と同様にマスクを形成した後、該マスクを用いて導電膜をエッチングして第６の導電層を形成する。
なお、ここでは第５の導電層１７３としてはゲート配線として機能する導電層を形成し、第６の導電層１７５としては第１の画素電極として機能する導電層を形成したが、これに限定されない。画素電極として機能する導電層を形成した後、ゲート配線として機能する導電層を形成してもよい。
以上の工程により、アクティブマトリクス基板を形成することが可能である。
次に、図２（Ｄ）に示すように、第６の導電層１７５及び第４の絶縁膜１７４上に第５の絶縁層１８１を形成する。第５の絶縁層１８１は、第６の導電層１７５の端部を囲む隔壁層（土手やバンクとも呼ばれる）として機能する。第５の絶縁層１８１としては、有機材料からなるが、感光性と非感光性のどちらを用いてもよい。但し、感光性の材料を用いると、その側壁は曲率半径が連続的に変化する形状となり、後に形成する発光物質を含む層が段切れすることなく、形成することができる。特に、ネガ型の感光性の材料を用いると、第６の絶縁層１８１の上端部に第１の曲率半径を有する曲面、第５の絶縁層１８１の下端部に第２の曲率半径を有する曲面が設けられる。第１及び第２の曲率半径は０．２〜３μｍ、第５の絶縁層１８１の断面における傾斜角度は３５度以上とすることが好ましい。また、ポジ型の感光性の材料を用いると、第５の絶縁層１８１の上端部のみに曲率半径を有する曲面が設けられる。図示する断面構造では、ネガ型の感光性材料を用いたときの場合を示している。
次に、第６の導電層１７５及び第５の絶縁層１８１上に発光物質を含む層１８２及び第７の導電層１８３を形成する。第７の導電層１８３は、第２の画素電極として機能する。第１の画素電極として機能する第６の導電層１７５及び第２の画素電極として機能する第７の導電層１８３は、仕事関数を考慮して材料を選択する必要がある。但し第１の画素電極及び第２の画素電極は、画素構成によりいずれも陽極、又は陰極となりうる。駆動用のＴＦＴの極性がｐチャネル型である場合、第１の画素電極を陽極、第２の画素電極を陰極とするとよい。また、駆動用のＴＦＴの極性がｎチャネル型である場合、第１の画素電極を陰極、第２の画素電極を陽極とすると好ましい。
陽極の材料としては、仕事関数の大きい導電性材料を用いることが好ましい。陽極側を光の取り出し方向とするのであれば、透明導電材料（インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ2））、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）等を用いればよい。また、陽極側を遮光性とするのであれば、ＴｉＮ、ＺｒＮ、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ、Ａｌ等の単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を用いることができる。あるいは、上記の遮光性を有する膜の上に上述した透明導電性材料を積層する方法でもよい。
また、陰極の材料としては、仕事関数の小さい導電性材料を用いることが好ましく、具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属を用いて形成することもできる。また、Ａｕ（金）、Ｃｕ（銅）、Ｗ（タングステン）、Ａｌ（アルミニウム）、Ｔｉ（チタン）、タンタル（Ｔａ）などの金属材料、又は該金属材料と化学量論的組成比以下の濃度で窒素を含む金属材料、若しくは該金属の窒化物である窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、若しくは１〜２０％のニッケルを含むアルミニウムを用いて形成することもできる。
また、陰極側を光の取り出し方向とする場合は、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属を含む超薄膜と、透明導電膜（透明導電材料（インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ2））、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）等）との積層構造を用いればよい。あるいは、アルカリ金属またはアルカリ土類金属と電子輸送材料を共蒸着した電子注入層を形成し、その上に透明導電膜を積層してもよい。
なお、第６の導電層１７５または第７の導電層１８３として用いることが可能な、酸化珪素を含むＩＴＯは、通電、或いは熱処理によって結晶化しにくく表面の平坦性が高い材料である。
ここでは、駆動用のＴＦＴとしてｎチャネル型のＴＦＴを用いているため、第６の導電層１７５は、窒化タンタル（ＴａＮ）からなる下層と、酸化珪素を含むＩＴＯからなる上層との積層構造で形成する。また、第７の導電層１８３酸化珪素を含むＩＴＯで形成する。
ここでは、駆動用のＴＦＴとしてｎチャネル型のＴＦＴを用いているため、発光物質を含む層１８２は、第６の導電層１７５（陰極）側から順に、ＥＩＬ（電子注入層、）ＥＴＬ（電子輸送層）、ＥＭＬ（発光層）、ＨＴＬ（ホール輸送層）、ＨＩＬ（ホール注入層）の順に積層されている。なお、発光物質を含む層は、積層構造以外に単層構造、又は混合構造をとることができる。
また、水分や脱ガスによるダメージから発光素子を保護するため、第７の導電層１８３を覆う保護膜１８５を設けることが好ましい。保護膜１８５としては、ＰＣＶＤ法による緻密な無機絶縁膜（ＳｉＮ、ＳｉＮＯ膜など）、スパッタ法による緻密な無機絶縁膜（ＳｉＮ、ＳｉＮＯ膜など）、炭素を主成分とする薄膜（ＤＬＣ膜、ＣＮ膜、アモルファスカーボン膜）、金属酸化物膜（ＷＯ2、ＣａＦ2、Ａｌ2Ｏ3など）などを用いることが好ましい。
なお、発光素子１８４は第１の画素電極として機能する第６の導電層１７５、発光物質を含む層１８２、及び第２の画素電極として機能する第７の導電層１８３で形成される。
本実施の形態で形成される逆スタガ型のＴＦＴは、ゲート電極に耐熱性の高い材料を用いており、また活性化工程、ゲッタリング工程、結晶化工程等の加熱処理を行った後、低抵抗材料を用いてソース配線、ゲート配線等の配線を形成している。このため、結晶性を有し、不純物金属元素が少なく、配線抵抗の低いＴＦＴを形成することが可能である。また、本発明の表示装置は、絶縁膜上に画素電極を形成することが可能であり、開口率を増加させることが可能である。
このため、結晶性半導体膜で形成されるため非晶質半導体膜で形成される逆スタガ型のＴＦＴと比較して移動度が高い。また、ソース領域及びドレイン領域には、ドナー型元素に加え、触媒元素をも含む。このため、半導体領域との接触抵抗の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な半導体装置を作製することが可能である。
また、非晶質半導体膜で形成されるＴＦＴと比較して、しきい値のずれが生じにくく、ＴＦＴ特性のバラツキを低減することが可能である。このため、非晶質半導体膜で形成されるＴＦＴをスイッチング素子として用いた表示装置と比較して、表示ムラを低減することが可能であり、信頼性の高い半導体装置を作製することが可能である。
更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能である。このようなＴＦＴを表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。
また、本実施の形態では、このため、基板全面に薄膜を成膜せずとも、液滴吐出法を用いて所定の場所に薄膜原料やレジストを吐出すればよく、フォトマスクを用いずとも、ＴＦＴを形成することができる。このため、スループットや歩留まりを向上させると共に、コストダウンを図ることが可能となる。
（実施の形態２）
本実施の形態では、実施の形態１で示したアクティブマトリクス基板の電源線、ソース配線、ソース電極又はドレイン電極、ゲート配線、及び画素電極の積層の構造について、図３を用いて説明する。以下の実施の形態では、発光素子を形成する前の図２（Ｃ）に対応する縦断面図及び上面図面を示す。
図３（Ａ）は、駆動用のＴＦＴ１９１と、スイッチング用のＴＦＴ１９２のゲート配線として機能する第５の導電層との積層構造を示す図であり、図３（Ｃ）のＡ−Ｂの断面構造に相当する。
図３（Ｂ）は、スイッチング用のＴＦＴ１９２と駆動用のＴＦＴ１９１との接続構造を示す図であり、図３（Ｃ）のＣ−Ｄの断面構造に相当する。
以下、電源線及び容量配線として機能する第４の導電層を電源線１６２ａ、ソース配線として機能する第４の導電層をソース配線１６７、ソース電極又はドレイン電極として機能する第４の導電層をドレイン電極１６３、１６９、ゲート配線として機能する第５の導電層をゲート配線１７３、ゲート電極として機能する第２の導電層をゲート電極１２１、１２２ａ、及び画素電極として機能する第６の導電層を画素電極１７５と示す。
図３（Ａ）に示すように、駆動用のＴＦＴ１９１のゲート電極１２１、及びスイッチング用のＴＦＴ１９２のゲート電極１２２ａ上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上に、ソース配線１６７、駆動用のＴＦＴ１９１のドレイン電極１６３、電源線１６２ａ、及び第４の半導体領域１６６が形成される。
また、ソース配線１６７、駆動用のＴＦＴ１９１のドレイン電極１６３、電源線１６２ａ、第４の半導体領域１６６、及び第１の絶縁膜１２３すべての上に第２の絶縁膜１７１、第３の絶縁膜１７２が形成され、第３の絶縁膜１７２上にスイッチング用のＴＦＴ１９２のゲート電極１２２ａに接続するゲート配線１７３が形成される。即ち動用のＴＦＴ１９１の電源線１６２ａ、スイッチング用のＴＦＴのソース配線１６７は、第２の絶縁膜１７１、第３の絶縁膜１７２を介してゲート配線１７３と交差している。
ゲート配線１７３及び第３の絶縁膜１７２全ての上に第４の絶縁膜１７４が形成され、第４の絶縁膜上に画素電極１７５が形成されている。即ち、第４の絶縁膜を介して、ゲート配線１７３と画素電極１７５が形成されている。画素電極１７５が形成される第４の絶縁膜１７４は、平坦化層で形成されているため、後に形成される発光物質を含む層の段切れを抑制することが可能であり、欠陥の少ない表示装置を形成することが可能である。
なお、電源線１６２ａ、第１の絶縁膜１２３、ゲート電極１２１で容量素子１９３を形成している。
図３（Ｂ）に示すように、スイッチング用のＴＦＴ１９２のゲート電極１２２ａ上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上には、第４の半導体領域１６８、ソース配線１６７、ドレイン電極１６９が形成されている。スイッチング用のＴＦＴ１９２のドレイン電極１６９は、第１の絶縁膜１２３を介して、駆動用のＴＦＴ１９１のゲート電極１２１に接続されている。また、駆動用のＴＦＴ１９１及びスイッチング用のＴＦＴ１９２は、第２の絶縁膜１７１、第３の絶縁膜１７２、第４の絶縁膜１７４を介して、画素電極１７５に覆われている。
（実施の形態３）
本実施の形態では、実施の形態２と比較してゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図４を用いて説明する。
図４（Ａ）は、駆動用のＴＦＴ１９１と、スイッチング用のＴＦＴ１９２のゲート配線との積層構造を示す図であり、図４（Ｃ）のＡ−Ｂの断面構造に相当する。
第１の絶縁膜１２３上には、実施の形態２と同様に、駆動用のＴＦＴ１９１のゲート電極１２１、及びスイッチング用のＴＦＴ１９２のゲート電極１２２ａが形成され、それらの上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上に、ソース配線１６７、駆動用のＴＦＴ１９１のドレイン電極１６３、電源線１６２ａ、及び第４の半導体領域１６６が形成される。
また、本実施の形態では、ゲート配線１１１３が第１の絶縁膜１２３上に形成されている。
また、ソース配線１６７上に第２の絶縁膜１１１４が形成され、第２の絶縁膜１１１４上にゲート配線１１１３が形成される。即ち、ソース配線は、第２の絶縁膜１１１４を介してゲート配線１１１３と交差している。ここでは、第２の絶縁膜１１１４を液滴吐出法、又は印刷法で形成する。
本実施の形態では、ソース配線、容量配線と、ゲート配線とが交差する領域にのみ第２の絶縁膜１１１４を設けている。このため、実施の形態２と異なり、一部分にのみ形成しているため、原材料を削減することが可能であり、低コスト化が可能である。
また、ソース配線１６７、駆動用のＴＦＴ１９１のドレイン電極１６３、電源線１６２ａ、第４の半導体領域１６６、第１の絶縁膜１２３、及びゲート配線１１１３上にはパッシベーション膜として機能する第３の絶縁膜１１１１が形成される。
また、第３の絶縁膜１１１１上に第４の絶縁膜１１１２が形成され、第４の絶縁膜１１１２を介して、ドレイン電極１６３に接続する画素電極１７５が形成されている。
図４（Ｂ）は、スイッチング用のＴＦＴ１９２と駆動用のＴＦＴ１９１との接続構造を示す図であり、図４（Ｃ）のＣ−Ｄの断面構造に相当する。
図４（Ｂ）に示すように、実施の形態２と同様に、スイッチング用のＴＦＴ１９２が形成されており、スイッチング用のＴＦＴ１９２のドレイン電極１６９は、第１の絶縁膜１２３を介して、駆動用のＴＦＴ１９１のゲート電極１２１に接続されている。また、駆動用のＴＦＴ１９１及びスイッチング用のＴＦＴ１９２は、第３の絶縁膜１１１１、第４の絶縁膜１１１２を介して、画素電極１７５に覆われている。
（実施の形態４）
本実施の形態では、実施の形態２と比較してゲート配線の構造が異なるアクティブマトリクス基板について図５を用いて説明する。
図５（Ａ）は、駆動用のＴＦＴ１９１と、スイッチング用のＴＦＴ１９２のゲート配線との積層構造を示す図であり、図５（Ｃ）のＡ−Ｂの断面構造に相当する。
図５（Ｂ）は、スイッチング用のＴＦＴ１９２と駆動用のＴＦＴ１９１との接続構造を示す図であり、図５（Ｃ）のＣ−Ｄの断面構造に相当する。
本実施の形態では、駆動用のＴＦＴ１９１、スイッチング用のＴＦＴ１９２、容量素子１９３の構造は、実施の形態２と同様である。なお、図５（Ｃ）に示すように、ゲート配線１１２３ａ、１１２３ｂは、画素ごとに形成されており、隣り合う画素に設けられたゲート電極１２２ａ、１２２ｂに接続されている。このため、ゲート配線１１２３ａ、１１２３ｂの材料は、特に低抵抗材料である必要はなく、材料の選択の幅が広がる。
また、ゲート配線１１２３ａ、１１２３ｂ及び第３の絶縁膜１７２全ての上に第４の絶縁膜１７４が形成され、第４の絶縁膜上に画素電極１７５が形成されてもよい。即ち、第４の絶縁膜を介して、ゲート配線１１２３ａ、１１２３ｂ一部を画素電極１７５が覆って形成されても良い。
（実施の形態５）
本実施の形態では、実施の形態３と比較してゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図６を用いて説明する。
図６（Ａ）は、駆動用のＴＦＴ１９１と、スイッチング用のＴＦＴ１９２のゲート配線との積層構造を示す図であり、図６（Ｃ）のＡ−Ｂの断面構造に相当する。
図６（Ｂ）は、スイッチング用のＴＦＴ１９２と駆動用のＴＦＴ１９１との接続構造を示す図であり、図６（Ｃ）のＣ−Ｄの断面構造に相当する。
本実施の形態では、駆動用のＴＦＴ１９１、スイッチング用のＴＦＴ１９２、容量素子１９３の構造は、実施の形態３と同様である。なお、図６（Ｃ）に示すように、実施の形態４と同様に、ゲート配線１１３３ａ、１１３３ｂは、画素ごとに形成されており、隣り合う画素に設けられたゲート電極１２２ａ、１２２ｂに接続されている。このため、ゲート配線１１３３ａ、１１３３ｂの材料は、特に低抵抗材料である必要はなく、材料の選択の幅が広がる。
また、ソース配線１６７とゲート配線１１３３ａ、１１３３ｂとが交差する領域にのみ第２の絶縁膜１１３７を設けている。このため、ゲート配線１１３３ａ、１１３３ｂは、第２の絶縁膜１１３７及び第１の絶縁膜１２３上に形成されている。
本実施の形態では、実施の形態２及び実施の形態４と異なり、一部分にのみ第２の絶縁膜１１３７を形成しているため、原材料を削減することが可能であり、低コスト化が可能である。
また、駆動用のＴＦＴ１９１、スイッチング用のＴＦＴ１９２、容量素子１９３上には、パッシベーション膜として第３の絶縁膜１１３１が設けられ、第３の絶縁膜上に第４の絶縁膜１１１２が形成されている。また、駆動用のＴＦＴ１９１のドレイン電極１６３は、第３の絶縁膜１１１１、第４の絶縁膜１１１２を介して、画素電極１７５に覆われている。
また、駆動用のＴＦＴ１９１及びスイッチング用のＴＦＴ１９２は、第３の絶縁膜１１１１、第４の絶縁膜１１１２を介して、画素電極１７５に覆われている。
（実施の形態６）
本実施の形態では、実施の形態２乃至実施の形態５と比較して、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図７を用いて説明する。
図７（Ａ）は、駆動用のＴＦＴ１９１と、スイッチング用のＴＦＴ１９２のゲート配線との積層構造を示す図であり、図７（Ｃ）のＡ−Ｂの断面構造に相当する。
図７（Ｂ）は、スイッチング用のＴＦＴ１９２と駆動用のＴＦＴ１９１との接続構造を示す図であり、図７（Ｃ）のＣ−Ｄの断面構造に相当する。
本実施の形態では、駆動用のＴＦＴ１９１、スイッチング用のＴＦＴ１９２、容量素子１９３の構造は、実施の形態２と同様である。
本実施の形態は、実施の形態２乃至実施の形態５と異なり、電源線１６２ａ、１６２ｂ、ソース配線１６７、ドレイン電極１６３、１６９と同時に、ゲート配線１１４１ａ、１１４１ｂが形成されている。
具体的には、図７（Ａ）に示すように、ゲート電極１２１、１２２ａ上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上に、ソース配線１６７、駆動用のＴＦＴ１９１のドレイン電極１６３、電源線１６２ａ、１６２ｂと共に、ゲート配線１１４１ａ、１１４１ｂが形成されている。また、第４の半導体領域１６６が形成される。
なお、ゲート配線１１４１ａ、１１４１ｂは、各画素に設けられており、ソース配線と交差していない。このためこれらの電極及び配線を液滴吐出法で形成する場合、同時に形成できるため、量産性を向上させることが可能である。
また、ソース配線１６７、駆動用のＴＦＴ１９１のドレイン電極１６３、電源線１６２ａ、１６２ｂ、ゲート配線１１４１ａ、１１４１ｂすべての上に、第２の絶縁膜１７１、第３の絶縁膜１７２が形成され、第３の絶縁膜１７２上に、ゲート配線１１４１ａ、１１４１ｂと接続する導電層１１４３ａが形成されている。即ち、電源線１６２ａ、１６２ｂ及びソース配線１６７は、第２の絶縁膜１７１、第３の絶縁膜１７２を介してゲート配線１１４１ａ、１１４１ｂ及び導電層１１４３ａ、１１４３ｂと交差している。
また、導電層１１４３ａ、１１４３ｂ及び第３の絶縁膜１７２の全面上に第４の絶縁膜１７４が形成され、第４の絶縁膜上に画素電極１７５が形成されている。
（実施の形態７）
本実施の形態では、実施の形態６と比較してゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図８を用いて説明する。
図８（Ａ）は、駆動用のＴＦＴ１９１と、スイッチング用のＴＦＴ１９２のゲート配線との積層構造を示す図であり、図８（Ｃ）のＡ−Ｂの断面構造に相当する。
図８（Ｂ）は、スイッチング用のＴＦＴ１９２と駆動用のＴＦＴ１９１との接続構造を示す図であり、図８（Ｃ）のＣ−Ｄの断面構造に相当する。
本実施の形態では、駆動用のＴＦＴ１９１、スイッチング用のＴＦＴ１９２、容量素子１９３の構造は、実施の形態３と同様である。
ここでは、実施の形態６と同様に、ゲート配線１１４１ａ、１１４１ｂと、ソース配線１６７、駆動用のＴＦＴ１９１のドレイン電極１６３、電源線１６２ａ、１６２ｂそれぞれとは、交差していない。このため液滴吐出法で形成する場合、同時に形成できるため、量産性を向上させることが可能である。また、画素ごとにゲート配線１１４１ａ、１１４１ｂが形成されており、隣り合う画素に設けられたゲート電極１２２ａ、１２２ｂに接続されている。このため、ゲート配線１１４１ａ、１１４１ｂの材料は、特に低抵抗材料である必要はなく、材料の選択の幅が広がる。
本実施の形態では、ソース配線１６７、電源線１６２ｂとゲート配線１１４１ａ、１１４１ｂとが交差する領域にのみ第２の絶縁層１１５４を設けている。このため、実施の形態２、実施の形態４、及び実施の形態６と異なり、一部分にのみ形成しているため、原材料を削減することが可能であり、低コスト化が可能である。
また、ゲート配線１１４１ａ、１１４１ｂと第２の絶縁層１１５４上に、導電層１１５３ａ、１１５３ｂが形成されている。なお、導電層１１５３ａ、１１５３ｂは、ゲート配線１１４１ａ、１１４１ｂと接続している。
また、駆動用のＴＦＴ１９１、スイッチング用のＴＦＴ１９２、容量素子１９３上には、パッシベーション膜として第３の絶縁膜１１３１が設けられ、第３の絶縁膜上に第４の絶縁膜１１１２が形成されている。また、駆動用のＴＦＴ１９１のドレイン電極１６３は、第３の絶縁膜１１１１、第４の絶縁膜１１１２を介して、画素電極１７５が接続している。
また、駆動用のＴＦＴ１９１及びスイッチング用のＴＦＴ１９２は、第３の絶縁膜１１１１、第４の絶縁膜１１１２を介して、画素電極１７５に覆われている。
（実施の形態８）
本実施の形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図９を用いて説明する。
図９（Ａ）は、駆動用のＴＦＴ１９１と、スイッチング用のＴＦＴ１９２のゲート配線との積層構造を示す図であり、図９（Ｃ）のＡ−Ｂの断面構造に相当する。
図９（Ｂ）は、スイッチング用のＴＦＴ１９２と駆動用のＴＦＴ１９１との接続構造を示す図であり、図９（Ｃ）のＣ−Ｄの断面構造に相当する。
図９（Ａ）に示すように、スイッチング用のＴＦＴ１９２のゲート電極１２２ａ上の第１の絶縁膜を除去した後、ゲート電極１２２ａ上に第２の絶縁膜１１６２ｂを形成する。このとき、ゲート電極１２２ａの両端部が露出するように、第２の絶縁膜１１６２ｂを形成することが好ましい。
また、ゲート電極１２２ａ上の第２の絶縁膜１１６２ｂをエッチングする際、駆動用のＴＦＴ１９１、スイッチング用のＴＦＴ１９２、及び容量素子１９３が形成される領域以外のゲート絶縁膜を除去することが好ましい。具体的には、図９（Ｃ）の波線１１６６ａ、１１６６ｂで囲まれる領域のゲート絶縁膜のみ残しておき、波線１１６６ａ、１１６６ｂの外側のゲート絶縁膜をエッチングすることが好ましい。この工程により、各導電層の接触面積が増加し、接触抵抗を抑制することが可能であり、高速動作が可能なスイッチング用のＴＦＴ、駆動用のＴＦＴを形成できる。
次に、第２の絶縁膜１１６２ｂ上に電源線１６２ａ、１６２ｂ、ソース配線１６７を形成すると同時に、ゲート電極１２２ａに接するゲート配線１１６１ａ、１１６１ｂを形成する。このような構造により、ゲート電極とゲート配線との接触抵抗を抑制することが可能である。また、これらの電源線、ソース配線、ゲート配線は、交差していない。このため液滴吐出法で形成する場合、同時に形成できるため、量産性を向上させることが可能である。
なお、本実施の形態のようなゲート電極１２２ａとゲート配線１１６１ａ、１１６１ｂとの接続構造を、実施の形態２乃至実施の形態７それぞれに適用することが可能である。
本実施の形態では、画素ごとに形成されたゲート配線１１６１ａ、１１６１ｂがゲート電極１２２ａ、１２２ｂを介して電気的に接続されている。また、ゲート電極１２２ａ上に形成された第２の絶縁膜１１６２ｂを介して、ゲート配線とソース配線とが交差している。
本実施の形態では、ソース配線及び電源線と、ゲート配線とが交差する領域にのみ第２の絶縁膜１１６２ｂを設けている。このため、一部分にのみ形成しているため、原材料を削減することが可能であり、低コスト化が可能である。
（実施の形態９）
本実施の形態においては、液晶素子を駆動する素子として結晶性半導体膜を有する逆スタガ型のＴＦＴを用いるアクティブマトリクス基板の作製工程について、図１０〜図１２及び図２６を用いて説明する。
図１０（Ａ）に示すように、実施の形態１と同様に基板１０１上に第１の導電層１０２を形成し、第１の導電層上に感光性材料１０３、１０４を塗布又は吐出し乾燥焼成する。次に、感光性材料１０３、１０４にレーザ光１０５、１０６を照射して、図１０（Ｂ）に示すような第１のマスク１１１、１１２を形成する。ここでは、感光性材料１０３、１０４にレーザ光１０５、１０６を照射する手段としてレーザビーム直接描画装置を用いる。
次に、図１０（Ｃ）に示すように、実施の形態１と同様に第１のマスクを用いて、第１の導電層１０２をエッチングして、第２の導電層１２１ａ、１２２ａを形成する。第２の導電層１２１ａは、ゲート電極として機能し、第２の導電層１２２ａは、ゲート電極においてゲート配線と接続する領域（以下、ゲート電極の接続部と示す。）である。なお、図１０（Ｃ）においては、第２の導電層１２１ａ、１２２ａは分断された状態で表示されているが、実際には図１２（Ｃ）に示すように、接続された同一の領域である。
次に、実施の形態１と同様に第１のマスクを除去した後、膜厚１０〜２００ｎｍ、好ましくは５０〜１００ｎｍの第１の絶縁膜１２３を形成し、第１の絶縁膜上に膜厚５０〜２５０ｎｍの第１の半導体膜１２４を形成し、第１の半導体膜上に触媒元素を有する層１２５を形成する。
次に、実施の形態１と同様に、第１の半導体膜を加熱して、図１０（Ｄ）に示すように、第１の結晶性半導体膜１３１を形成する。この場合、結晶化は半導体の結晶化を助長する金属元素が接した半導体膜の部分でシリサイドが形成され、それを核として結晶化が進行する。ここでは、脱水素化のための熱処理（４００〜５５０℃、０．５〜２時間）の後、結晶化のための熱処理（５５０℃〜６５０℃で１〜２４時間）を行う。また、ＲＴＡ、ＧＲＴＡにより結晶化を行っても良い。ここで、レーザ光照射を行わず結晶化することで、結晶性のばらつきを低減することが可能であり、後に形成されるＴＦＴのばらつきを抑制することが可能である。また、結晶表面で突起上に結晶成長するリッジ（凸凹部）が形成されにくいため、半導体領域表面が比較的平坦であり、ゲート絶縁膜と介してゲート電極との間に流れるリーク電流を抑制することが可能である。
次に、実施の形態１と同様にＴＦＴのチャネル領域となる領域に３族元素（１３族元素、以下、アクセプタ型元素と示す。）、または５族元素（１５族元素、以下、ドナー型元素と示す。）を低濃度に添加するチャネルドープ工程を全面または選択的に行う。このチャネルドープ工程は、ＴＦＴしきい値電圧を制御するための工程である。
次に、実施の形態１と同様に、第１の結晶性半導体膜１３１上に、ドナー型元素が含まれる膜厚８０〜２５０ｎｍの第２の半導体膜１３２を形成する。珪化物気体にリン、ヒ素のようなドナー型元素を有する気体を加えたプラズマＣＶＤ法で成膜する。このような手法により第２の半導体膜を形成することで、第１の結晶性半導体膜と第２の半導体膜との界面が形成される。また、ドナー型元素が含まれる第２の半導体膜１３２としては、第１の半導体膜と同様の半導体膜を形成した後、ドナー型元素をイオンドープ法又はイオン注入法により添加して形成することができる。このときの、第２の半導体膜１３２では、リンの濃度が１×１０19〜３×１０21／ｃｍ3であることが好ましい。
さらには、上記プラズマＣＶＤ法、又はイオンドープ法、イオン注入法を用いて、第１の結晶性半導体膜１３１に接する側に、低濃度領域（以下、ｎ-領域と示す。）、その上に高濃度領域（以下、ｎ+領域と示す。）の積層構造としても良い。このとき、ｎ-領域のドナー型元素の濃度は、１×１０17〜３×１０19／ｃｍ3、好ましくは１×１０18〜１×１０19／ｃｍ3とし、ｎ+領域のドナー型元素の濃度は、ｎ-領域のドナー型元素の１０〜１００倍とする。また、ｎ-領域の膜厚は５０〜２００ｎｍであり、ｎ+領域の膜厚は３０〜１００ｎｍ好ましくは４０〜６０ｎｍである。ここでは、第２の半導体膜１３２として、波線より第１の結晶性半導体膜１３１側の領域をｎ-領域とし、その表面にｎ+領域を示す。
このときのドナー型元素が含まれる第２の半導体膜の不純物のプロファイルは実施の形態１で示した図２６と同様である。
なお、ドナー型元素が含まれる第２の半導体膜１３２は、希ガス元素、代表的にはアルゴンが添加されることにより、結晶格子の歪が形成され、後に行われるゲッタリング工程で、より触媒元素をゲッタリングすることが可能である。
次に、実施の形態１と同様に、第１の結晶性半導体膜１３１及び第２の半導体膜１３２を加熱して、図１０（Ｅ）の矢印で示すように、第１の結晶性半導体膜１３１に含まれる触媒元素を第２の半導体膜１３２に移動させて、触媒元素をゲッタリングする。この工程により、第１の結晶性半導体膜中の触媒元素がデバイス特性に影響を与えない濃度、即ち膜中のニッケル濃度が１×１０18／ｃｍ3以下、望ましくは１×１０17／ｃｍ3以下とすることができる。このような膜を第２の結晶性半導体膜１４１と示す。また、ゲッタリング後の触媒元素が移動した第２の半導体膜も同様に結晶化されているため、第３の結晶性半導体膜１４２と示す。なお、本実施の形態においては、ゲッタリング工程と共に、第３の結晶性半導体膜１４２中のドナー型元素の活性化を行っている。
次に、実施の形態１と同様に、図１１（Ａ）に示すように、第３の結晶性半導体膜１４２上に第２のマスク１４３を形成し、該第２のマスクを用いて第３の結晶性半導体膜１４２及び第２の結晶性半導体膜１４１をエッチングして、図１１（Ｂ）に示すような第１の半導体領域１５２及び第２の半導体領域１５１を形成する。
次に、第２のマスクを除去した後、実施の形態１と同様に、図１１（Ｃ）に示すように、膜厚５００〜１５００ｎｍ、好ましくは５００〜１０００ｎｍの第３の導電層１５３を成膜する。次に、第３の導電層上に感光性材料１５４を塗布又は吐出し、レーザビーム直接描画装置を用いてレーザ光１５５を感光性材料１５４に照射し露光した後、現像して、図１１（Ｄ）に示すような第３のマスク１６１を形成する。ここでは、感光性材料１５４として、ポジ型感光性材料を用いる。
次に、実施の形態１と同様に、第３のマスク１６１を用いて第３の導電層１５３を所望の形状にエッチングして、第４の導電層１６２ａ、１６３を形成する。第４の導電層１６２ａ、１６３は、ソース電極及びドレイン電極として機能する。このとき、第３の導電層を分断して、ソース電極及びドレイン電極を形成すると共に、ソース配線又はドレイン配線の幅が細くなるようにエッチングすることで、後に形成される液晶表示装置の開口率を高めることが可能である。
次に、実施の形態１と同様に、第３のマスク１６１を用いて、第１の半導体領域１５２の露出部をエッチングして、ソース領域及びドレイン領域として機能する第３の半導体領域１６４、１６５を形成する。このとき、第２の半導体領域１５１の一部がオーバーエッチングされても良い。このときのオーバーエッチングされた第２の半導体領域を第４の半導体領域１６６と示す。第４の半導体領域１６６はチャネル形成領域として機能する。
次に、第３のマスクを除去した後、図１１（Ｅ）に示すように、第４の導電層１６２、１６３及び第４の半導体領域１６６表面上に、パッシベーション膜として機能する膜厚１００〜３００ｎｍの第２の絶縁膜１７１を成膜することが好ましい。
この後、第４の半導体領域を水素雰囲気又は窒素雰囲気で加熱して水素化することが好ましい。なお、窒素雰囲気で加熱する場合は、第３の絶縁膜に水素を含む絶縁膜を形成することが好ましい。
以上の工程により、結晶性半導体膜を有する逆スタガ型のＴＦＴを形成することができる。
次に、実施の形態１と同様に、第２の絶縁膜１７１上に、膜厚５００〜１５００ｎｍの第３の絶縁膜１７２を形成する。
次に、実施の形態１と同様に、第３の絶縁膜１７２上に第４のマスク（図示しない。）を形成した後、第３の絶縁膜１７２及び第２の絶縁膜１７１の一部をエッチングして、ゲート電極の接続部１２２ａを露出する。次に、第４のマスクを除去した後、ゲート配線として機能する膜厚５００〜１５００ｎｍ、好ましくは５００〜１０００ｎｍの第５の導電層１７３を形成する。
次に、第５の導電層１７３及び第３の絶縁膜１７２上に第４の絶縁膜１７４を形成する。第４の絶縁膜１７４としては、第３の絶縁膜１７２と同様の材料を適宜用いることが可能である。また、反射型液晶表示装置又は半透過型液晶表示装置を形成する場合、第４の絶縁膜は凹凸を有することで、光をより外部に反射することが可能となる。この場合、第３の絶縁膜を液滴吐出法、印刷法等を用いることで、凹凸を有する絶縁層を形成することが可能である。
次に、第４の絶縁膜１７４上に第５のマスク（図示しない。）を形成した後、第４の絶縁膜１７４、第３の絶縁膜１７２及び第２の絶縁膜１７１の一部をエッチングして、第４の導電層１６３の一部を露出する。次に、第５のマスクを除去した後、画素電極として機能する膜厚１００〜２００ｎｍの第６の導電層１７５を形成する。第５のマスクは、第２のマスク１４３と同様の手法及び材料を適宜用いることが可能である。第６の導電層１７５の代表的な材料としては、透光性を有する導電膜、又は反射性を有する導電膜がある。透光性を有する導電膜の材料としては、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）、酸化珪素を含む酸化インジウムスズ等が挙げられる。また、反射性を有する導電膜の材料としては、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、タンタル（Ｔａ）などの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料、若しくは該金属の窒化物である窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、若しくは１〜２０％のニッケルを含むアルミニウムなどが挙げられる。さらには、半透過型液晶表示装置の場合、第６の導電層を透光性を有する導電膜と、反射性を有する導電膜とで形成すれば良い。
第６の導電層１７５の形成方法としては、液滴吐出法、スパッタリング法、蒸着法、ＣＶＤ法、塗布法等を適宜用いる。液滴吐出法を用いることで、選択的に第６の導電層を形成することが可能である。また、スパッタリング法、蒸着法、ＣＶＤ法、塗布法等を用いた場合、第２の導電層と同様にマスクを形成した後、該マスクを用いて導電膜をエッチングして第６の導電層を形成する。
なお、ここでは第５の導電層１７３としてはゲート配線として機能する導電層を形成し、第６の導電層１７５としては画素電極として機能する導電層を形成したが、これに限定されない。画素電極として機能する導電層を形成した後、ゲート配線として機能する導電層を形成してもよい。
以上の工程により、アクティブマトリクス基板を形成することが可能である。
本実施の形態で形成される逆スタガ型のＴＦＴは、ゲート電極に耐熱性の高い材料を用いており、また活性化工程、ゲッタリング工程、結晶化工程等の加熱処理を行った後、低抵抗材料を用いてソース配線、ゲート配線等の配線を形成している。このため、結晶性を有し、不純物金属元素が少なく、配線抵抗の低いＴＦＴを形成することが可能である。また、本発明の液晶表示装置は、絶縁膜上に画素電極を形成することが可能であり、開口率を増加させることが可能である。
このため、結晶性半導体膜で形成されるため非晶質半導体膜で形成される逆スタガ型のＴＦＴと比較して移動度が高い。また、ソース領域及びドレイン領域には、ドナー型元素に加え、触媒元素をも含む。このため、半導体領域との接触抵抗の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な半導体装置を作製することが可能である。
また、非晶質半導体膜で形成されるＴＦＴと比較して、しきい値のずれが生じにくく、ＴＦＴ特性のバラツキを低減することが可能である。このため、非晶質半導体膜で形成されるＴＦＴをスイッチング素子として用いた液晶表示装置と比較して、表示ムラを低減することが可能であり、信頼性の高い半導体装置を作製することが可能である。
更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能である。このようなＴＦＴを液晶表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。
また、本実施の形態では、このため、基板全面に薄膜を成膜せずとも、液滴吐出法を用いて所定の場所に薄膜原料やレジストを吐出すればよく、フォトマスクを用いずとも、ＴＦＴを形成することができる。このため、スループットや歩留まりを向上させると共に、コストダウンを図ることが可能となる。
（実施の形態１０）
本実施の形態では、実施の形態９で示したアクティブマトリクス基板のソース配線、ゲート配線、及び画素電極の積層の構造について、図１２を用いて説明する。
図１２（Ａ）は、本実施の形態における逆スタガ型のＴＦＴと、ゲート配線として機能する第５の導電層との積層構造を示す図であり、図１１（Ｅ）の断面構造及び図１２（Ｃ）のＡ−Ｂの断面構造に相当する。
図１２（Ｂ）は、ソース配線として機能する第４の導電層、ゲート配線として機能する第５の導電層、ゲート電極の接続部として機能する第２の導電層、及び画素電極として機能のする第６の導電層の積層構造を示す図であり、図１２（Ｃ）のＣ−Ｄの断面構造に相当する。以下、ソース配線として機能する第４の導電層をソース配線１６２ａ、１６２ｂ、ゲート配線として機能する第５の導電層をゲート配線１７３ａ、１７３ｂ、ゲート電極の接続部として機能する第２の導電層をゲート電極の接続部１２２ａ、１２２ｂ、及び画素電極として機能する第６の導電層を画素電極１７５と示す。
図１２（Ｂ）に示すように、ゲート電極の接続部１２２ｂ上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上に、容量配線１８０、ソース配線１６２ｂ、ドレイン電極１６３が形成される。また、容量配線１８０、ソース配線１６２ｂ、ドレイン電極１６３、第１の絶縁膜１２３すべての上に第２の絶縁膜１７１、第３の絶縁膜１７２が形成され、第３の絶縁膜１７２上にゲート配線１７３が形成される。即ち、ソース配線、ドレイン電極は、第２の絶縁膜１７１、第３の絶縁膜１７２を介してゲート配線１７３と交差している。
図１２（Ｂ）に示すように、ゲート配線１７３及び第３の絶縁膜１７２全ての上に第４の絶縁膜１７４が形成され、第４の絶縁膜上に画素電極１７５が形成されている。即ち、第４の絶縁膜を介して、ゲート配線１７３の一部を画素電極１７５が覆っている。画素電極１７５が形成される第４の絶縁膜１７４は、平坦化層で形成されているため、後に画素電極間に充填される液晶材料の配向の乱れを抑制することが可能であり、液晶表示装置のコントラストを向上させることが可能である。
なお、ここでは、第４の絶縁膜１７４を、ゲート配線１７３及び第３の絶縁膜１７２全ての上に形成したが、ゲート配線１７３及びその周辺の第３の絶縁膜１７２のみを覆うように設けてもよい。この場合、液滴吐出法や印刷法で部分的に第４の絶縁膜を形成する。この構造の場合、部分的に第４の絶縁膜を形成するため、原材料を削減することが可能であり、低コスト化が可能である。
また、本実施の形態では、図１２（Ｃ）のＥ−Ｆで示すように、ソース配線上に画素電極の端部が形成されている。このため、透過型液晶表示装置の場合、画素電極端部で液晶材料の配向乱れが生じたとしても、その領域をソース配線が覆っているため、表示ムラを低減することが可能である。
（実施の形態１１）
本実施の形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図１３を用いて説明する。
図１３（Ａ）は、本実施の形態における逆スタガ型のＴＦＴとゲート配線との積層構造を示す図であり、図１３（Ｃ）のＡ−Ｂの断面構造に相当する。第１の絶縁膜１２３上には、第４の半導体領域、ソース配線１６２ａ、ドレイン電極として機能する第４の導電層（以下、ドレイン電極と示す。）１６３、画素電極１１３２、ゲート配線１１１３が形成される。ドレイン電極１６３と画素電極１１３２は絶縁膜を介さないで接続されている。また、ゲート電極の接続部１２２ａとゲート配線１１１３とは、第１の絶縁膜１２３を介して接続されている。また、ソース配線１６２ａ、ドレイン電極１６３、画素電極１１３２、第１の絶縁膜１２３、及びゲート配線１１１３上にはパッシベーション膜として機能する絶縁膜１１１４が形成される。
図１３（Ｂ）は、ソース配線１６２ｂ、ゲート配線１１１３、ゲート電極の接続部１２２ｂ、及び画素電極１１３２の積層構造を示す図であり、図１３（Ｃ）のＣ−Ｄの断面構造に相当する。
図１３（Ｂ）に示すように、ゲート電極の接続部１２２ｂ上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上に、容量配線１８０、ソース配線１６２ｂ、ドレイン電極１６３、ドレイン電極１６３に接続する画素電極１１３２が形成される。また、容量配線１８０、ソース配線１６２ｂ、及び第１の絶縁膜１２３の一部上に第２の絶縁膜１１１１が形成され、第２の絶縁膜１１１１上にゲート配線１１１３が形成される。即ち、ソース配線、ドレイン電極は、第２の絶縁膜１１１１を介してゲート配線１１１３と交差している。ここでは、第２の絶縁膜１１１１を液滴吐出法、又は印刷法で形成する。
本実施の形態では、ソース配線、容量配線と、ゲート配線とが交差する領域にのみ第２の絶縁膜１１１１を設けている。このため、実施の形態１０と異なり、一部分にのみ形成しているため、原材料を削減することが可能であり、低コスト化が可能である。
また、ゲート配線１１１３と画素電極１１３２とが重なる領域に第３の絶縁膜を液滴吐出法又は印刷法で形成してもよい。この場合、画素電極が形成する領域を拡大することが可能であり、開口率を増加させることが可能である。
（実施の形態１２）
本実施の形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図１４を用いて説明する。
図１４（Ａ）は、本実施の形態における逆スタガ型のＴＦＴとゲート配線との積層構造を示す図であり、及び図１４（Ｃ）のＡ−Ｂの断面構造に相当する。
図１４（Ｂ）は、ソース配線１６２ｂ、ゲート配線１１２１ｂ、ゲート電極の接続部１２２ｂ、及び画素電極１１２２の積層構造を示す図であり、図１４（Ｃ）のＣ−Ｄの断面構造に相当する。
図１４（Ｂ）に示すように、ゲート電極の接続部１２２ａ、１２２ｂ上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上に、容量配線１８０、ソース配線１６２ｂ、ドレイン電極１６３が形成される。また、容量配線１８０、ソース配線１６２ｂ、ドレイン電極１６３、及び第１の絶縁膜１２３すべての上に第２の絶縁膜１７１、第３の絶縁膜１７２が形成され、第３の絶縁膜１７２上にゲート配線１１２１ｂが形成される。即ち、ソース配線１６２ｂ、及び容量配線１８０は、第２の絶縁膜１７１、第３の絶縁膜１７２を介してゲート配線１１２１ａ、１１２１ｂと交差している。
なお、ここでは、図１４（Ｃ）に示すように、ゲート配線１１２１ｂは、画素ごとに形成されており、隣り合う画素に設けられたゲート電極の接続部１２２ａ、１２２ｂに接続されている。このため、ゲート配線１１２１ｂの材料は、特に低抵抗材料である必要はなく、材料の選択の幅が広がる。
また、第３の絶縁膜１７２全ての上に第４の絶縁膜１７４が形成され、第４の絶縁膜上に画素電極１１２２が形成されている。即ち、第４の絶縁膜を介して、ゲート配線１１２１ｂの一部を画素電極１７５が覆っている。画素電極１７５が形成される第４の絶縁膜１７４は、平坦化層で形成されているため、後に画素電極間に充填される液晶材料の配向の乱れを抑制することが可能であり、液晶表示装置のコントラストを向上させることが可能である。
なお、ここでは、第４の絶縁膜１７４を、ゲート配線１１２１ｂ及び第３の絶縁膜１７２全ての上に形成したが、ゲート配線１１２１ｂ及びその周辺の第３の絶縁膜１７２のみを覆うように設けてもよい。この場合、液滴吐出法や印刷法で部分的に第４の絶縁膜を形成する。この構造の場合、部分的に第４の絶縁膜を形成するため、原材料を削減することが可能であり、低コスト化が可能である。
（実施の形態１３）
本実施の形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図１５を用いて説明する。
図１５（Ａ）は、本実施の形態における逆スタガ型のＴＦＴとゲート配線との積層構造を示す図であり、図１５（Ｃ）のＡ−Ｂの断面構造に相当する。第１の絶縁膜１２３上には、第４の半導体領域、ドレイン電極１６３、画素電極１１３２、ゲート配線１１３３ａが形成される。ドレイン電極１６３と画素電極１１３２は絶縁膜を介さないで接続されている。
図１５（Ｂ）は、ソース配線１６２ｂ、ゲート配線１１３３ｂ、ゲート電極の接続部１２２ｂ、及び画素電極１１３２の積層構造を示す図であり、図１５（Ｃ）のＣ−Ｄの断面構造に相当する。
図１５（Ｂ）に示すように、ゲート電極の接続部１２２ｂ上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上に、容量配線１８０、ソース配線１６２ｂ、ドレイン電極１６３、ドレイン電極１６３に接続する画素電極１１３２が形成される。また、容量配線１８０、ソース配線１６２ｂ及び第１の絶縁膜１２３の一部上に第２の絶縁膜１１３１が形成され、第２の絶縁膜１１３１上にゲート配線１１３３ｂが形成される。即ち、ソース配線１６２ａ、容量配線１８０は、第２の絶縁膜１１３１を介してゲート配線１１３３ｂと交差している。ここでは、第２の絶縁膜１１３１を液滴吐出法、又は印刷法で形成する。
本実施の形態では、ソース配線、容量配線と、ゲート配線とが交差する領域にのみ第２の絶縁膜１１３１を設けている。このため、実施の形態１２と異なり、一部分にのみ形成しているため、原材料を削減することが可能であり、低コスト化が可能である。
また、ゲート配線１１３３ｂと画素電極１１３２とが重なる領域に第３の絶縁膜を液滴吐出法又は印刷法で形成してよい。この場合、画素電極が形成する領域を拡大することが可能であり、開口率を増加させることが可能である。
（実施の形態１４）
本実施の形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図１６を用いて説明する。
図１６（Ａ）は、本実施の形態における逆スタガ型のＴＦＴとゲート配線として機能する第５の導電層との積層構造を示す図であり、図１６（Ｃ）のＡ−Ｂの断面構造に相当する。
図１６（Ｂ）は、ソース配線１１４８ｂ、ゲート配線１１４５ａ、１１４５ｂ、ゲート電極の接続部１２２ｂ、及び画素電極１１４２の積層構造を示す図であり、図１６（Ｃ）のＣ−Ｄの断面構造に相当する。
図１６（Ｂ）に示すように、ゲート電極の接続部１２２ａ、１２２ｂ上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上に、容量配線１１４４、ソース配線１１４８ｂ、ドレイン電極１１４７、ゲート配線１１４５ａ、１１４５ｂが形成される。なお、ゲート配線１１４５ａ、１１４５ｂは、それぞれ第１の絶縁膜１２３を介してゲート電極の接続部１２２ａ、１２２ｂに接続されている。
また、図１６（Ｃ）に示すように、ゲート配線１１４５ａ、１１４５ｂは、各画素にそれぞれ設けられている。ここでは、ゲート配線１１４５ａ、１１４５ｂとソース配線１１４８ｂ、１１４８ａ、容量配線１１４４とはそれぞれは、交差していない。このためこれらの電極及び配線を液滴吐出法で形成する場合、同時に形成できるため、量産性を向上させることが可能である。
また、ゲート配線１１４５ａ、１１４５ｂとソース配線１１４８ｂ、ドレイン電極１１４７、容量配線１１４４すべての上に第２の絶縁膜１７１、第３の絶縁膜１７２が形成され、第３の絶縁膜１７２上に導電層１１４６ａ、１１４６ｂが形成される。また、導電層１１４６ａ、１１４６ｂは、第２の絶縁膜１７１、第３の絶縁膜１７２を介して、それぞれゲート配線１１４５ａ、１１４５ｂと接続している。このため、各画素に設けられたゲート配線は、導電層１１４６ａ、１１４６ｂを介して電気的に接続している。また、ソース配線１１４８ａ、１１４８ｂ、及び容量配線１１４４は、第２の絶縁膜１７１、第３の絶縁膜１７２を介してゲート配線１１４５ａ、１１４５ｂ及び導電層１１４６ａ、１１４６ｂと交差している。
なお、ここでは、導電層１１４６ａ、１１４６ｂは、画素ごとに形成されており、隣り合う画素に設けられたゲート電極の接続部１２２ａ、１２２ｂに接続されている。このため、導電層１１４６ａ、１１４６ｂの材料の選択の幅が広がる。
また、及び第３の絶縁膜１７２全ての上に第４の絶縁膜１７４が形成され、第４の絶縁膜上に画素電極１１４２が形成されている。即ち、第４の絶縁膜を介して、導電層１１４６ｂの一部を画素電極１１４２が覆っている。画素電極１７５が形成される第４の絶縁膜１７４は、平坦化層で形成されているため、後に画素電極間に充填される液晶材料の配向の乱れを抑制することが可能であり、液晶表示装置のコントラストを向上させることが可能である。
なお、ここでは、第４の絶縁膜１７４を、導電層１１４６ａ、１１４６ｂ及び第３の絶縁膜１７２全ての上に形成したが、ゲート配線１１２１ｂ及びその周辺の第４の絶縁膜１７４を覆うように設けてもよい。
（実施の形態１５）
本実施の形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図１７を用いて説明する。
図１７（Ａ）は、本実施の形態における逆スタガ型のＴＦＴとゲート配線との積層構造を示す図であり、図１７（Ｃ）のＡ−Ｂの断面構造に相当する。第１の絶縁膜１２３上には、ソース配線１１５０ａ、第４の半導体領域、ドレイン電極１１５７、画素電極１１５２、ゲート配線１１５５ａが形成される。ドレイン電極１６３と画素電極１１３２は絶縁膜を介さないで接続されている。
図１７（Ｂ）は、ソース配線１１５３ｂ、ゲート配線１１５５ａ、１１５５ｂ、ゲート電極の接続部１２２ｂ、及び画素電極１１５２の積層構造を示す図であり、図１７（Ｃ）のＣ−Ｄの断面構造に相当する。
図１７（Ｂ）に示すように、ゲート電極の接続部１２２ｂ上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上に、容量配線１１５８、ソース配線１１５０ｂ、ドレイン電極１１５８ａ、ドレイン電極１１５８ａに接続する画素電極１１５２、ゲート配線１１５５ａ、１１５５ｂが形成される。また、容量配線１１５８、ソース配線１１５０ｂ、及び第１の絶縁膜１２３の一部上に第２の絶縁膜１１５１が形成され、第２の絶縁膜１１５１上に導電層１１５６ｂが形成される。ゲート配線１１５５ａ、１１５５ｂは、各画素にそれぞれ設けられている。ここでは、ゲート配線１１５５ａ、１１５５ｂとソース配線１１５３ｂ、及び容量配線１１５８それぞれは、交差していない。このため液滴吐出法で形成する場合、同時に形成できるため、量産性を向上させることが可能である。
また、導電層１１５６ａ、１１５６ｂは、第２の絶縁膜１１５１を介して、それぞれゲート配線１１５５ａ、１１５５ｂと接続している。このため、各画素に設けられたゲート配線は、導電層１１５６ａ、１１５６ｂを介して電気的に接続している。また、ソース配線、ドレイン電極は、第２の絶縁膜１１５１を介してゲート配線１１５５ａ、１１５５ｂ及び導電層１１５６ａ、１１５６ｂと交差している。
本実施の形態では、ソース配線、容量配線と、ゲート配線とが交差する領域にのみ第２の絶縁膜１１５１を設けている。このため、実施の形態１４と異なり、一部分にのみ形成しているため、原材料を削減することが可能であり、低コスト化が可能である。
また、導電層１１５６ｂと画素電極１１５２とが重なる領域に第３の絶縁膜を液滴吐出法又は印刷法で形成してよい。この場合、画素電極が形成する領域を拡大することが可能であり、開口率を増加させることが可能である。
（実施の形態１６）
本実施の形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図１８を用いて説明する。
図１８（Ａ）は、本実施の形態における逆スタガ型のＴＦＴとゲート配線との積層構造を示す図であり、図１８（Ｃ）のＡ−Ｂの断面構造に相当する。第１の絶縁膜１２３上には、第４の半導体領域１６６、ドレイン電極１１５７、画素電極１１５２が形成される。ドレイン電極１１５７と画素電極１１５２は絶縁膜を介さないで接続されている。また、ゲート電極の接続部１２２ａ上の第１の絶縁膜は除去されており、その上にゲート配線１１６５ａが形成されている。このような構造により、ゲート電極の接続部とゲート配線との接触抵抗を抑制することが可能である。また、本実施の形態のようなゲート電極の接続部１２２ａとゲート配線１１６５との接続構造を、実施の形態１０乃至実施の形態１５それぞれに適用することが可能である。
図１８（Ｂ）は、ソース配線１１６３ｂ、ゲート配線１１６５ａ、１１６５ｂ、導電層１２３ｂ、及び画素電極１１５２の積層構造を示す図であり、図１８（Ｃ）のＣ−Ｄの断面構造に相当する。
図１８（Ｂ）に示すように、ゲート電極１２１ａ、ゲート電極の接続部１２２ａと同様の工程で形成された導電層１２３ｂが基板表面には、形成されている。また、ゲート電極の接続部１２２ａ表面の第１の絶縁膜を除去するときに、導電層１２３ｂの表面上の第１の絶縁膜を除去する。この後、導電層１２３ｂ上に第２の絶縁膜１１６１を形成する。このとき、導電層１２３ｂの両端部が露出するように、第２の絶縁膜１１６１を形成することが好ましい。
次に、第１の絶縁膜上にドレイン電極を形成すると同時に、導電層１２３ａ、１２３ｂ上にゲート配線１１６５ａ、１１６５ｂを形成し、また同時に第２の絶縁膜１１６１上にソース配線１１６３ｂ、容量配線１１６４を形成する。ここでは、これらの導電層は、交差していない。このため液滴吐出法で形成する場合、同時に形成できるため、量産性を向上させることが可能である。
また、本実施の形態では、画素ごとに形成されたゲート配線１１６５ａ、１１６５ｂが導電層１２３ａ、１２３ｂを介して電気的に接続されている。また、導電層１２３ｂ上に形成された第２の絶縁膜１１６１を介して、ゲート配線１１６５ａ、１１６５ｂとソース配線１１６３ａ、１１６３ｂとが交差している。
本実施の形態では、ソース配線１１６３ａ、１１６３ｂ、容量配線１１６４と、ゲート配線とが交差する領域にのみ第２の絶縁膜１１６１を設けている。このため、一部分にのみ形成しているため、原材料を削減することが可能であり、低コスト化が可能である。
また、ゲート配線１１６５ａ、１１６５ｂ、容量配線１１６４、及びソース配線１１６３ａ、１１６３ｂと画素電極１１５２とが重なる領域に、第３の絶縁膜を液滴吐出法又は印刷法で形成してよい。この場合、画素電極を形成する領域を拡大することが可能であり、開口率を増加させることが可能である。
（実施の形態１７）
本実施の形態では、ドナー型元素を有する半導体膜の代わりに、希ガス元素を有する半導体膜を用いて触媒元素をゲッタリングしてＴＦＴを形成する工程について、図１９を用いて説明する。
図１９（Ａ）及び図１９（Ｂ）に示すように、実施の形態１と同様の工程により第１の結晶性半導体膜１３１を形成する。なお、この後チャネルドープ工程を行っても良い。次いで、第１の結晶性半導体膜表面に膜厚１〜５ｎｍの酸化膜を形成してもよい。ここでは、結晶性半導体膜の表面にオゾン水を塗布して酸化膜を形成する。
次に、第１の結晶性半導体膜１３１上にＰＶＤ法、ＣＶＤ法等の公知の手法により希ガス元素を有する第２の半導体膜２３２を形成する。第２の半導体膜２３２としては、非晶質半導体膜であることが好ましい。
次に、第１の結晶性半導体膜１３１及び第２の半導体膜２３２を実施の形態１と同様の手法により加熱して、図１９（Ｃ）の矢印で示すように、第１の結晶性半導体膜１３１に含まれる触媒元素を第２の半導体膜２３２に移動させて、触媒元素をゲッタリングする。この工程により、実施の形態１と同様に第１の結晶性半導体膜中の触媒元素がデバイス特性に影響を与えない濃度、即ち膜中の触媒元素濃度が１×１０18／ｃｍ3以下、望ましくは１×１０17／ｃｍ3以下とすることができる。このような膜を第２の結晶性半導体膜２４１と示す。また、ゲッタリング後の触媒元素が移動した第２の半導体膜も同様に結晶化されているため、第３の結晶性半導体膜２４２と示す。
次に、図１９（Ｄ）に示すように、第３の結晶性半導体膜２４２を除去した後、導電性を有する第２の半導体膜２４３を成膜する。ここで、第２の半導体膜としては、珪化物気体にボロン、リン、ヒ素のような１３属又は１５属の元素を有する気体を加えたプラズマＣＶＤ法で成膜する。なお、第２の半導体膜は、非晶質半導体、ＳＡＳ、結晶性半導体、μｃから選ばれたいずれかの状態を有する膜で形成すればよい。なお、第２の半導体膜が導電性を有する非晶質半導体膜、ＳＡＳ、又はμｃのいずれかである場合は、この後、不純物を活性化する加熱処理を行う。一方、第２の半導体膜が導電性を有する結晶性半導体である場合、加熱処理は行わなくとも良い。ここでは、プラズマＣＶＤ法により、膜厚１００ｎｍのリンが含まれる非晶質珪素膜を成膜した後、５５０度１時間で加熱して、不純物を活性化する。
次に、図１９（Ｅ）に示すように、実施の形態１と同様の工程により第１の半導体領域２５２、第２の半導体領域２５１、第３の導電層１５３を形成する。次に、感光性材料２５４を塗布した後、感光性材料の一部にレーザ光２５５を照射して、図１９（Ｆ）に示すようなマスク２６０を形成する。
次に、図１９（Ｆ）に示すように、マスクを用いて第３の導電層１５３をエッチングして、ソース電極及びドレイン電極として機能する第４の導電層１６２、１６３を形成する。また、実施の形態１と同様の工程により、第１の半導体領域をエッチングしてソース領域及びドレイン領域として機能する第３の半導体領域２６２、及びチャネル形成領域として機能する第４の半導体領域２６１を形成することができる。
この後、実施の形態１と同様の工程により、逆スタガ型のＴＦＴ及びアクティブマトリクス基板を形成することができる。本実施の形態で形成されるＴＦＴを用いることにより実施の形態１と同様の効果を得ることができる。また、実施の形態１乃至実施の形態１６のいずれかにも、本実施の形態を適用することが可能である。
（実施の形態１８）
本実施の形態では、ｎチャネル型のＴＦＴとｐチャネル型のＴＦＴとを同一基板に形成する工程を図２０を用いて形成する。
図２０（Ａ）に示すように、実施の形態１と同様に基板１０１上に第２の導電層３０１、３０２を形成し、第２の導電層上に第１の絶縁膜１２３を形成する。次に、実施の形態１と同様の工程により、第１の結晶性半導体膜、及びその上にドナー型元素が含まれる第２の半導体膜を形成する。次に、液滴吐出法、又はレジストを塗布した後レーザビーム直接描画装置を用いて露光し現像して形成されたマスクを用いて、第１の結晶性半導体膜を所望の形状にエッチングして、第１の半導体領域を形成し、第２の半導体膜を所望の形状にエッチングして、第２の半導体領域を形成する。
次に、第１の半導体領域及び第２の半導体領域を加熱して、図２０（Ａ）の矢印で示すように、第２の半導体領域に含まれる触媒元素を第１の半導体領域に移動させて、触媒元素をゲッタリングする。ここでは、ゲッタリング後の触媒元素が移動した第１の半導体領域を第３の半導体領域３１１、３１２と示し、金属元素濃度が低減された第２の半導体領域を第４の半導体領域３１３、３１４と示す。なお、第３の半導体領域及び第４の半導体領域は、それぞれゲッタリング工程の加熱により結晶性化されている。
本実施の形態では、各半導体領域を形成した後ゲッタリング工程を行ったが、実施の形態１のように、各半導体膜のゲッタリング工程を行った後、半導体膜を所望の形状にエッチングして、各半導体領域を形成しても良い。
次に、第３の半導体領域３１１、３１２及び第４の半導体領域３１３、３１４表面に酸化膜を形成した後、液滴吐出法、又はレジストを塗布した後レーザビーム直接描画装置を用いて露光し現像して、図２０（Ｂ）に示すように、第１のマスク３２１、３２２を形成する。第１のマスク３２１は、後にｎチャネル型のＴＦＴとなる第３の半導体領域３１１、第４の半導体領域３１３の全部を覆っている。一方、マスク３２２は、後にｐチャネル型のＴＦＴとなる第３の半導体領域３１２の一部を覆っている。このとき、第１のマスク３２２は、後に形成されるｐチャネル型のＴＦＴのチャネル長よりも狭いことが好ましい。
次に、第３の半導体領域３１２の露出部に、アクセプタ型元素を添加し、ｐ型不純物領域３２４を形成する。このとき第１のマスク３２２に覆われる領域は、ｎ型不純物領域３２５として残存する。このとき、ドナー型元素を有する第３の半導体領域３１２の２〜１０倍の濃度となるようにアクセプタ型元素を添加することにより、ｐ型不純物領域を形成することができる。
図２７に、ｐ型不純物領域の不純物元素のプロファイルを示す。
図２７（Ａ）は、ＣＶＤ法により、ｎ-領域濃度及びｎ+領域濃度を有する第２の半導体膜を形成した後、アクセプタ型元素を添加したときの、各元素のプロファイルを示す。ドナー型元素のプロファイル１５０ａは図２６（Ａ）と同様に、第１の濃度及び第２の濃度を示す。また、アクセプタ型元素のプロファイル６０３は、第２の半導体膜表面付近では、濃度が高く、第４の半導体領域３１４に近づくにつれ、濃度が減少している。ｎ+領域に含まれるドナー型元素の２〜１０倍の濃度のアクセプタ型元素を有する領域をｐ+領域６０２ａと示し、ｎ-領域のドナー型元素の２〜１０倍の濃度のアクセプタ型元素を有する領域をｐ-領域６０２ｂと示す。
図２７（Ｂ）は、非晶質半導体、ＳＡＳ、微結晶半導体、及び結晶性半導体から選ばれたいずれかの状態を有する膜の半導体膜を形成し、イオンドープ法又はイオン注入法により該半導体膜にドナー型元素を添加して、ｎ-領域濃度及びｎ+領域濃度を有する第２の半導体膜を形成した後、アクセプタ型元素を添加したときの、各元素のプロファイルを示す。ドナー型元素のプロファイル１５０ｂは図２６（Ｂ）のドナー型元素のプロファイル１５０ｂと同様である。また、アクセプタ型元素のプロファイル６１３は、図２７（Ａ）のアクセプタ型元素のプロファイル６０３と同様である。ｎ+領域に含まれるドナー型元素の２〜１０倍の濃度のアクセプタ型元素を有する領域をｐ+領域６１２ａと示し、ｎ-領域のドナー型元素の２〜１０倍の濃度のアクセプタ型元素を有する領域をｐ-領域６１２ｂと示す。
なお、ドナー型元素が含まれる第２の半導体膜１３２は、希ガス元素、代表的にはアルゴンが添加されることにより、結晶格子の歪が形成され、後に行われるゲッタリング工程で、より触媒元素をゲッタリングすることが可能である。
つぎに、図２０（Ｂ）に示すように、第１のマスク３２１、３２２を除去した後、第３の半導体領域３１１、ｐ型不純物領域３２４、及びｎ型不純物領域３２５を加熱して、不純物元素を活性化する。加熱の方法としては、ＬＲＴＡ、ＧＲＴＡ、ファーネスアニール等を適宜用いることができる。ここでは、５５０度で１時間加熱する。
次に、図２０（Ｃ）に示すように、実施の形態１と同様に、第３の導電層３３１、３３２を形成する。次に、レジストを塗布した後、レーザビーム直接描画装置を用いて露光し現像してマスク３３３を形成して、図２０（Ｄ）に示すように、ソース電極及びドレイン電極として機能する第４の導電層３４１、３４２、及びソース領域・ドレイン領域として機能する第５の半導体領域３４３、３４４を形成する。次に、マスク３３３を除去した後、第４の導電層３４１、３４２及び第５の半導体領域３４３、３４４表面上に、パッシベーション膜を成膜することが好ましい。
以上の工程により、同一基板上にｎチャネル型のＴＦＴとｐチャネル型のＴＦＴとを形成することができる。本実施の形態で形成されるＴＦＴを用いることにより実施の形態１と同様の効果を得ることができる。また、単チャネル型のＴＦＴで形成される駆動回路と比較して、低電圧駆動が可能なＣＭＯＳを形成することが可能である。更には、ドナー型元素（例えば、リン）と比較してアクセプタ型元素（例えば、ボロン）は原子半径が小さいため、比較的低い加速電圧及び濃度で、半導体膜中にアクセプタ型元素を添加することが可能である。本実施の形態では、アクセプタ型元素のみ半導体膜に添加しているため、従来のＣＯＭＳ回路の作製工程と比較して、短時間で、かつ省エネルギー作製することが可能であり、この結果低コスト化が可能である。
また、実施の形態１乃至実施の形態１６のいずれかにも、本実施の形態を適用することが可能である。
（実施の形態１９）
本実施の形態では、実施の形態１８と異なるゲッタリング工程により形成された結晶性半導体膜を有するｎチャネル型のＴＦＴ及びｐチャネル型の作製工程について、図２１を用いて説明する。
実施の形態１に従って、基板１０１上に第２の導電層３０１、３０２を形成する。次に、実施の形態１に従って、図１（Ｃ）に示すような、触媒元素を有する第１の結晶性半導体膜を形成した後、第１の結晶性半導体膜表面に数ｎｍの絶縁膜を形成する。次に、液滴吐出法、又はレジストを塗布した後レーザビーム直接描画装置を用いて露光し現像して第１のマスクを形成し、第１の結晶性半導体膜を所望の形状にエッチングして、第１の半導体領域４０１、４０２を形成する。
次に、図２１（Ｂ）に示すように、第１の半導体領域４０１、４０２上に、液滴吐出法、又はレジストを塗布した後レーザビーム直接描画装置を用いて露光し現像して、第２のマスクを形成した後、第１の半導体領域の露出部にドナー型元素４０５を添加する。このとき、ドナー型元素が添加された領域をｎ型不純物領域４０６、４０７と示す。ここでは、イオンドーピング法によりリンを添加する。なお、第２のマスクに覆われた第１の半導体領域には、リンは添加されないが触媒元素は含まれている。
次に、第１の半導体領域を加熱して、図２１（Ｃ）の矢印で示すように、第１の半導体領域に含まれる触媒元素を、ｎ型不純物領域４０６、４０７に移動させて、触媒元素をゲッタリングする。ここでは、ゲッタリング後の触媒元素が移動した第１の半導体領域をソース領域及びドレイン領域４１３、４１４と示し、金属元素濃度が低減された第１の半導体領域をチャネル形成領域４１１、４１２と示す。なお、第３の半導体領域及び第４の半導体領域は、それぞれゲッタリング工程の加熱により結晶性化されており、また、ソース領域及びドレイン領域４１３、４１４中に含まれるドナー型元素は活性化されている。
次に、液滴吐出法、又はレジストを塗布した後レーザビーム直接描画装置を用いて露光し現像して、図２１（Ｄ）に示すように、第３のマスク４２１、４２２を形成する。第３のマスク４２１は、後にｎチャネル型のＴＦＴとなるチャネル形成領域４１１、ソース領域及びドレイン領域４１３の全部を覆っている。一方、第３のマスク４２２は、後にｐチャネル型のＴＦＴとなるチャネル形成領域４１２の一部又は全部を覆っている。このとき、第３のマスク４２２は、後に形成されるｐチャネル型のＴＦＴのチャネル長よりも狭いことが好ましい。
次に、ソース領域及びドレイン領域４１４及びチャネル形成領域４１２の露出部に、アクセプタ型元素４２３を添加し、ｐ型を呈するソース領域及びドレイン領域４２４を形成する。このとき、ソース領域及びドレイン領域４１４の２〜１０倍の濃度となるようにアクセプタ型元素を添加することにより、ｐ型ソース領域及びドレイン領域を形成することができる。
つぎに、第３のマスク４２１、４２２を除去した後、ｎ型を呈するソース領域及びドレイン領域４１４及びｐ型を呈するソース領域及びドレイン領域４２４を加熱して、不純物元素を活性化する。加熱の方法としては、ＬＲＴＡ、ＧＲＴＡ、ファーネスアニール等を適宜用いることができる。ここでは、５５０度で１時間加熱する。
次に、図２１（Ｄ）に示すように、実施の形態１８と同様に、第４の導電層３４１、３４２を形成する。この後、チャネル形成領域４１１、４１２の一部をエッチングしてもよい。次に、第４の導電層３４１、３４２及びチャネル形成領域４１１、４１２の表面上に、パッシベーション膜を成膜することが好ましい。
以上の工程により、同一基板上にｎチャネル型のＴＦＴとｐチャネル型のＴＦＴとを形成することができる。本実施の形態で形成されるＴＦＴを用いることにより実施の形態１と同様の効果を得ることができる。更には、実施の形態１８と比較して、成膜工程が削減できるため、スループットを向上させることが可能である。
なお、実施の形態１乃至実施の形態１６のいずれかにも、本実施の形態を適用することが可能である。
（実施の形態２０）
本実施の形態においては、実施の形態１７を用いてゲッタリング工程を行った結晶性半導体膜を用いてｎチャネル型のＴＦＴとｐチャネル型のＴＦＴとを同一基板に形成する工程を図２２を用いて形成する。
実施の形態１の工程にしたがって、基板１０１上に第２の導電層３０１、３０２を形成する。次に、実施の形態８の工程にしたがって第１の結晶性半導体膜と、希ガス元素を有する第２の半導体膜を形成する。次に、第１の結晶性半導体膜及び第２の半導体膜を実施の形態１と同様の手法により加熱して、図２２（Ａ）の矢印で示すように、第１の結晶性半導体膜に含まれる触媒元素を第２の半導体膜に移動させて、触媒元素をゲッタリングする。触媒元素がゲッタリングされた第１の結晶性半導体膜を第２の結晶性半導体膜５０１と示す。また、ゲッタリング後の触媒元素が移動した第２の半導体膜も同様に結晶化されているため、第３の結晶性半導体膜５０２と示す。
次に、図２２（Ｂ）に示すように、第３の結晶性半導体膜５０２をエッチングした後、第２の結晶性半導体膜５０１表面に数ｎｍの絶縁膜を成膜する。次に、液滴吐出法又はレジストを塗布した後レーザビーム直接描画装置を用いて露光し現像して、第１のマスクを形成して第２の結晶性半導体膜をエッチングして第１の半導体領域５１１、５１２を形成する。次に、液滴吐出法、又はレジストを塗布した後レーザビーム直接描画装置を用いて露光し現像して、第２のマスク５１３、５１４を形成する。第２のマスク５１３は、後にｎチャネル型のＴＦＴのチャネル形成領域となる部分を覆っている。一方、第２のマスク５１４は、後にｐチャネル型のＴＦＴとなる第１の半導体領域５１２の全部を覆っている。次に、第１の半導体領域５１１の露出部にドナー型元素５１５を添加する。このとき、ドナー型元素が添加された領域をｎ型不純物領域５１６と示す。また、第２のマスク５１３に覆われた領域はチャネル形成領域５１７として機能する。
次に、第２のマスク５１３、５１４を除去した後、新たに、又はレジストを塗布した後レーザビーム直接描画装置を用いて露光し現像して、第３のマスク５２１、５２２を形成する。第３のマスク５２１は、後にｐチャネル型のＴＦＴのチャネル形成領域となる半導体領域及びｎ型不純物領域を有する第１の半導体領域５１１の全てを覆っている。
次に、第１の半導体領域５１２の露出部に、アクセプタ型元素５２３を添加し、ｐ型不純物領域５２４を形成する。また、第３のマスク５２２に覆われた領域はチャネル形成領域５２５として機能する。つぎに、第３のマスク５２１、５２２を除去した後、ｎ型不純物領域５１６及びｐ型不純物領域５２４を加熱して、不純物元素を活性化する。加熱の方法としては、ＬＲＴＡ、ＧＲＴＡ、ファーネスアニール等を適宜用いることができる。
次に、図２２（Ｄ）に示すように、実施の形態１８と同様に、第４の導電層３４１、３４２を形成する。この後、チャネル形成領域５１７、５２５の一部をエッチングしてもよい。次に、第４の導電層３４１、３４２及びチャネル形成領域５１７、５２５の表面上に、パッシベーション膜を成膜することが好ましい。
以上の工程により、同一基板上にｎチャネル型のＴＦＴとｐチャネル型のＴＦＴとを形成することができる。本実施の形態で形成されるＴＦＴを用いることにより実施の形態１と同様の効果を得ることができる。
なお、実施の形態１乃至実施の形態１６のいずれかにも、本実施の形態を適用することが可能である。
（実施の形態２１）
本実施の形態では実施の形態１８の変形例であり、ｎチャネル型のＴＦＴとｐチャネル型のＴＦＴとを同一基板に形成する工程を、図２３を用いて形成する。
実施の形態１８にしたがって、図２３（Ａ）に示すように、触媒元素及びドナー型元素を有する第３の半導体領域３１１、３１２及び第４の半導体領域３１３、３１４を形成する。次に、図２３（Ｂ）に示すように、第１のマスク３２１を形成した後、第３の半導体領域３１２にアクセプタ型元素３２３を添加してｐ型不純物領域６０１を形成する。このとき、第３の半導体領域３１２の２〜１０倍の濃度となるようにアクセプタ型元素を添加することにより、ｐ型不純物領域を形成することができる。また、アクセプタ型元素としてボロンを用いた場合、分子半径が小さいため、第４の半導体領域より深いところまで添加される。このため、添加条件によっては、第４の半導体領域の上部にボロンが添加される場合がある。この後、第３の半導体領域３１１及びｐ型不純物領域６０１を加熱して、アクセプタ型元素及びドナー型元素を活性化する。なお、ここでは、第４の半導体領域３１４のまでアクセプタ元素を添加しないように、ドーピング条件を制御する。
次に、実施の形態１８にしたがって第３の導電層３３１、３３２を形成する。次に、又はレジストを塗布した後レーザビーム直接描画装置を用いて露光し現像して形成したマスク３３３により、第３の導電層３３１、３３２、第３の半導体領域３１３及びｐ型不純物領域６０１の露出部をエッチングして、図２３（Ｄ）に示すような、ソース電極・ドレイン電極として機能する第４の導電層３４１、３４２ソース領域及びドレイン領域として機能する第５の半導体領域３４３、６２１、及びチャネル形成領域として機能する第６の半導体領域３４５、６２２を形成することができる。この後、第４の導電層３４１、３４２及び第６の半導体領域３４５、６２２の表面上に、パッシベーション膜を成膜することが好ましい。
以上の工程により、同一基板上にｎチャネル型のＴＦＴとｐチャネル型のＴＦＴとを形成することができる。本実施の形態で形成されるＴＦＴを用いることにより実施の形態１と同様の効果を得ることができる。更には、実施の形態３と同様に、アクセプタ型元素のみ半導体膜に添加しているため、従来のＣＯＭＳ回路の作製工程と比較して、短時間で、かつ省エネルギー作製することが可能であり、この結果低コスト化が可能である。
なお、実施の形態１乃至実施の形態１６のいずれかにも、本実施の形態を適用することが可能である。
（実施の形態２２）
本実施の形態では、上記実施の形態において、ゲート電極とソース電極及びドレイン電極との端部の位置関係、即ちゲート電極の幅とチャネル長の大きさの関係について、図２４及び図２５を用いて説明する。
図２４（Ａ）に示すＴＦＴは、ゲート電極１２１ａ上をソース電極及びドレイン電極の端部がｚ１だけ重なっている。ここでは、ゲート電極１２１ａと、ソース電極及びドレイン電極とが重なっている領域をオーバーラップ領域と呼ぶ。即ち、ゲート電極の幅ｙ１がチャネル長ｘ１よりも大きい。オーバーラップ領域の幅ｚ１は、（ｙ１−ｘ１）／２で表される。このようなオーバーラップ領域を有するｎチャネル型のＴＦＴは、ソース電極及びドレイン電極と、半導体領域との間に、ｎ+領域とｎ-領域とを有することが好ましい。この構造により、電界の緩和効果が大きくなり、ホットキャリア耐性を高めることが可能となる。
図２４（Ｂ）に示すＴＦＴは、ゲート電極１２１ａの端部と、ソース電極及びドレイン電極の端部が一致している。即ち、ゲート電極の幅ｙ２とチャネル長ｘ２とが等しい。
図２４（Ｃ）に示すＴＦＴは、ゲート電極１２１ａとソース電極及びドレイン電極の端部とがｚ３だけ離れている。ここでは、ここでは、ゲート電極１２１ａと、ソース電極及びドレイン電極とが離れている領域をオフセット領域と呼ぶ。即ち、ゲート電極の幅ｙ３がチャネル長ｘ３よりも小さい。オフセット領域の幅ｚ３は、（ｘ３−ｙ３）／２で表される。このような構造のＴＦＴは、オフ電流を低減することができるため、該ＴＦＴを表示装置のスイッチング素子として用いた場合、コントラストを向上させることができる。
図２５（Ａ）に示すＴＦＴは、ゲート電極の幅ｙ４は、チャネル長ｘ４よりも大きい。また、ゲート電極１２１ａの第１の端部とソース電極又はドレイン電極の一方の端部とが一致し、ゲート電極１２１ａの第２の端部とソース電極又はドレイン電極の他方の端部とがｚ４だけ重なっている。オーバーラップ領域の幅ｚ４は、（ｙ４−ｘ４）で表される。
図２５（Ｂ）に示すＴＦＴは、ゲート電極の幅ｙ５は、チャネル長ｘ５よりも小さい。また、ゲート電極１２１ａの第１の端部とソース電極又はドレイン電極の一方の端部とが一致し、ゲート電極１２１ａの第２の端部とソース電極又はドレイン電極の他方の端部とがｚ５だけ離れている。オフセット領域の幅ｚ５は、（ｘ５−ｙ５）で表される。ゲート電極１２１ａの第１の端部と端部が一致する電極をソース電極とし、オフセット領域を有する電極をドレイン電極とすることで、ドレイン電極付近での電界緩和が可能となる。
さらには、半導体領域が複数のゲート電極を覆ういわゆるマルチゲート電極構造のＴＦＴとしても良い。この様な構造のＴＦＴも、オフ電流を低減することができる。
なお、実施の形態１乃至実施の形態２１のいずれかにも、本実施の形態を適用することが可能である。
（実施の形態２３）
上記実施の形態において、チャネル形成領域表面に対して垂直な端部を有するソース電極及びドレイン電極を示したが、この構造に限定されない。図２８に示すように、チャネル形成領域表面に対してソース電極及びドレイン電極の端部の断面が９０度より大きく、１８０度未満、好ましくは１３５〜１４５度を有する端部であってもよい。また、ソース電極の端部の断面とチャネル形成領域表面との角度をθ１、ドレイン電極の端部の断面とチャネル形成領域表面との角度をθ２とすると、θ１とθ２が等しくてもよい。また、異なっていてもよい。このような形状のソース電極及びドレイン電極は、ドライエッチング法により形成することが可能である。
また、図２９に示すように、ソース電極とドレイン電極２１４９ａ、２１４９ｂの端部が湾曲面２１５０ａ、２１５０ｂを有していても良い。
なお、実施の形態１乃至実施の形態２２のいずれかにも、本実施の形態を適用することが可能である。
（実施の形態２４）
本実施の形態では、上記実施の形態に適用可能な半導体膜の結晶化工程を図３０及び図３１を用いて説明する。図３０（Ａ）に示すように半導体膜１２４上に絶縁膜で形成されるマスク２７０１を形成し、選択的に触媒元素層２７０５を形成して、半導体膜の結晶化を行っても良い。半導体膜を加熱すると、図３０（Ｂ）の矢印で示すように、触媒元素層と半導体膜との接触部分から、基板の表面に平行な方向へ結晶成長が発生する。なお、触媒元素層２７０５から、かなり離れた部分では結晶化は行われず、非晶質部分が残存する。
また、図３１（Ａ）に示すように、マスクを用いず、液滴吐出法により選択的に触媒元素層２８０５を形成して、上記結晶化を行ってもよい。図３１（Ｂ）は、図３１（Ａ）の上面図である。また、図３１（Ｄ）は、図３１（Ｃ）の上面図である。半導体膜の結晶化を行うと図３１（Ｃ）及び図３１（Ｄ）に示すように、触媒元素層と半導体膜との接触部分から、基板の表面に平行な方向へ結晶成長が発生する。ここでも、触媒元素層２８０５から、かなり離れた部分では結晶化は行われず、非晶質部分２８０７が残存する。
このように、基板に平行な方向への結晶成長を横成長またはラテラル成長と称する。横成長により大粒径の結晶粒を形成することができるため、より高い移動度を有するＴＦＴを形成することができる。
なお、実施の形態１乃至実施の形態２３のいずれかにも、本実施の形態を適用することが可能である。
次に、アクティブマトリクス基板及びそれを有する表示装置の作製方法について図３２〜図３４を用いて説明する。図３２〜図３４は、アクティブマトリクス基板における縦断面構造図であり、駆動回路部Ａ−Ａ’、及び画素部の駆動用のＴＦＴＢ−Ｂ’、スイッチング用のＴＦＴのゲート電極とゲート配線の接続部Ｃ−Ｃ’を模式的に示す。
図３２（Ａ）に示すように、基板８００上に膜厚１００〜２００ｎｍの第１の導電膜（図示しない）を成膜する。ここでは、基板８００にガラス基板を用い、その表面上に第１の導電膜として、膜厚１５０ｎｍの酸化珪素を有する酸化インジウム膜をスパッタリング法により成膜する。次に、感光性材料を第１の導電膜上に吐出又は塗布し、レーザビーム直接描画装置を用いて感光性材料を露光、現像して、第１のマスクを形成する。次に、第１のマスクを用いて第１の導電膜をエッチングして第１の導電層８０１〜８０４を形成する。ここでは、ドライエッチング法によりタングステン膜をエッチングして、第１の導電層８０１〜８０４である酸化珪素を含む酸化インジウム層を形成する。なお、第１の導電層８０１、８０２は駆動回路を構成するＴＦＴのゲート電極、第１の導電層８０３は駆動用のＴＦＴのゲート電極として機能し、第１の導電層８０４はスイッチング用のＴＦＴのゲート電極として機能する。
次に、基板８００及び第１の導電層８０１〜８０４表面上に、第１の絶縁膜を形成する。ここでは、第１の絶縁膜８０５、８０６として、膜厚５０ｎｍ〜１００ｎｍの窒化珪素膜及び膜厚５０〜１００ｎｍの酸化窒化珪素膜（ＳｉＯＮ（Ｏ＞Ｎ）を、ＣＶＤ法により積層させて形成する。なお、第１の絶縁膜はゲート絶縁膜として機能する。このとき、窒化珪素膜と酸化窒化珪素膜とを、大気に解放せず原料ガスの切り替えのみで連続成膜することが好ましい。
次に、第１の絶縁膜上に、膜厚１０〜１００ｎｍの非晶質半導体膜８０７を形成する。ここでは、膜厚１００ｎｍのアモルファスシリコン膜をＣＶＤ法により成膜する。次に、非晶質半導体膜８０７表面上に、触媒元素を含む溶液８０８を塗布する。ここでは、２０〜３０ｐｐｍのニッケル触媒を含む溶液をスピンコーティング法により塗布する。次に、非晶質半導体膜８０７を加熱して図３２（Ｂ）に示すような、結晶性半導体膜８１１を形成する。なお、結晶性半導体膜８１１には触媒元素が含まれる。ここでは、電気炉を用い、５００度で１時間加熱して半導体膜膜中の水素出しを行った後、５５０度で４時間加熱してニッケルを含む結晶性シリコン膜を形成する。次に、後のＴＦＴのチャネル領域となる領域にｐ型またはｎ型の不純物元素を低濃度に添加するチャネルドープ工程を全面または選択的に行う。
次に、触媒元素を含む結晶性半導体膜８１１表面上に、膜厚１００ｎｍのドナー型元素を含む半導体膜８１２を成膜する。ここでは、シランガスと、０．５％フォスフィンガス（流量比シラン／フォスフィンが１０／１７）とを用いて、リンを有するアモルファスシリコン膜を成膜する。
次に、結晶性半導体膜８１１及びドナー型元素を含む半導体膜８１２を加熱して、触媒元素をゲッタリングするとともに、ドナー型元素を活性化する。即ち、触媒元素を含む結晶性半導体膜８１１中の触媒元素を、ドナー型元素を含む半導体膜８１２へ移動させる。このときの触媒元素濃度が低減された結晶性半導体膜を図３２（Ｃ）の８１３で示す。ここでは、結晶性シリコン膜となる。また、触媒元素が移動した、ドナー型元素を含む半導体膜も加熱により結晶性半導体膜となる。即ち、触媒元素及びドナー型元素を含む結晶性半導体膜となる。これを、図３２（Ｃ）の８１４で示す。ここでは、ニッケル及びリンを含む結晶性シリコン膜となる。
次に、図３２（Ｄ）に示すように、触媒元素及びドナー型元素を含む結晶性半導体膜８１４上に第２のマスクを形成した後、第２のマスクを用いて所望の形状にエッチングする。第２のマスク８１５〜８１７は、液滴吐出法によって、有機樹脂を滴下し乾燥・焼成して形成することができる。また、第１のマスクと同様、感光性材料をレーザビーム直接描画装置により露光現像して形成することができる。ここでは、液滴吐出法により、ポリイミドを選択的に吐出し、乾燥焼成して第２のマスクを形成する。エッチングされた触媒元素及びドナー型元素を含む結晶性半導体膜は、図３３（Ａ）に示す第１の半導体領域８２４〜８２６となり、エッチングされた結晶性半導体膜８１３は、第２の半導体領域８２１〜８２３となる。
次に、後のｎチャネル型のＴＦＴとなる領域に第３のマスク８２７を形成する。ここでは、液滴吐出法により、ポリイミドを吐出し、乾燥して、後のｎチャネル型のＴＦＴとなる第２の半導体領域８２１及び第１の半導体領域８２４を覆う第３のマスク８２７を形成する。また、図示しないが、スイッチング用のＴＦＴとなる第１の半導体領域及び第２の半導体領域に、第３のマスク８２７を形成する。
次に、後にｐチャネル型のＴＦＴとなる第１の半導体領域８２５、８２６に、アクセプタ型元素８２８を添加し、図３３（Ｂ）に示すように、ｐ型半導体領域８３１、８３２を形成する。
次に、図示しないが駆動用のＴＦＴのゲート電極として機能する第１の導電層８０３上に形成された第１の絶縁膜８０５、８０６の一部をエッチングして、ゲート電極として機能する第１の導電層８０３の一部を露出する。
次に、第１の半導体領域８２４、ｐ型半導体領域８３１、８３２及び第２の半導体領域８２１〜８２３表面に、膜厚５００〜１０００ｎｍの第２の導電層８３３、８３４を形成する。ここでは、液滴吐出法によりＡｇペーストを吐出し、焼成して第３の導電層を形成する。
次に、感光性材料８３５を塗布し、レーザビーム直接描画装置を用いて該感光性材料にレーザ光８３６照射して感光性材料を露光、現像して第４のマスクを形成した後、第３の導電層をエッチングして、図３３（Ｃ）に示すような、ソース配線、ゲート配線、電源線、ソース電極又はドレイン電極として機能する第４の導電層８４１〜８４５を形成する。
ここで、画素のＢ−Ｂ’及びＣ−Ｃ’の上面図を図３５に示すので、同時に参照する。上記工程により、後のスイッチング用のＴＦＴのソース領域又はドレイン領域上に設けられ、ソース配線として機能する第４の導電層９０１、ドレイン電極として機能する第４の導電層９０２が形成される。また、後の駆動用のＴＦＴのソース領域又はドレイン領域上に設けられ、電源線として機能する第４の導電層８４４、ドレイン電極として機能する第４の導電層８４５が形成される。
なお、スイッチング用のＴＦＴのドレイン電極として機能する第４の導電層９０２と、駆動用のＴＦＴのゲート電極として機能する第１の導電層８０３とは、コンタクトホール９０９において接続される。
また、駆動回路Ａ−Ａ’の上面図を図３６に示すので、同時に参照する。
また、この工程において、第３の導電層を分断して、各ソース配線、電源線と、ゲート配線、ドレイン電極を形成すると共に、ドレイン配線の幅が細くなるようにエッチングすることで、後に形成される表示装置の開口率を高めることが可能である。ここでは、感光性材料８３５として、ポジ型感光性材料を用い、レーザ光８３０を照射して第４のマスクを形成する。
次に、第４のマスクを残したまま、第１の半導体領域８２４、８３１、８３２をエッチングして、ソース領域及びドレイン領域８４７〜８５２を形成する。このとき、第２の半導体領域８２１〜８２３の一部もエッチングされる。エッチングされた半導体領域を第３の半導体領域８５４〜８５６は、チャネル形成領域として機能する。
ここで、駆動回路を単チャネル構造、代表的にはｎチャネル型のＴＦＴで形成した場合について、図３７を用いて説明する。図３７は、ｎチャネル型のＴＦＴと抵抗８５６とで形成されたインバータの上面図を示す。なお、抵抗８５６はｎチャネル型のＴＦＴのソース電極又はドレイン電極の一方と、ゲート電極とを接続して形成されている。
ゲート電極として機能する第１の導電層８０１、８０２それぞれの上には、ゲート絶縁膜を介して、半導体領域８５４、８５５が形成される。また、半導体領域それぞれにｎ型半導体領域が形成されており、その上にソース電極及びドレイン電極として機能する第４の導電層８４１〜８４３が形成されている。
半導体領域８５４及び半導体領域８５５上を覆うソース電極又はドレイン電極として機能する第４の導電層８４２が形成されている。
また、半導体領域８５４上にはソース電極又はドレイン電極として機能する導電層８４２が形成されている。さらには、半導体領域８５５上には、ソース電極及びドレイン電極として機能する第４の導電層８４３が形成されている。また、ソース電極及びドレイン電極を形成する前に、ゲート絶縁膜の一部をエッチングして、ゲート電極として機能する第１の導電層８０２を露出した後、ソース電極及びドレイン電極として機能する第４の導電層を形成することで、ソース電極及びドレイン電極として機能する第４の導電層８４３とゲート電極として機能する第１の導電層８０２とが、コンタクトホール８５０を介して接続される。このため、抵抗８６６を形成することが可能となる。このため、隣り合うＴＦＴ８６５と抵抗８６６とが接続されることで、インバータを形成することが可能である。
なお、ｎチャネル型のＴＦＴの単チャネル構造でなく、ｐチャネル型のＴＦＴの単チャネル構造によって、駆動回路を形成しても良い。
次に、図３３（Ｃ）に示すように、第４のマスクを除去した後、第４の導電層及び第３の半導体領域表面上に第２の絶縁膜８５７及び第３の絶縁膜８５８を形成する。ここでは、第２の絶縁膜８５７として水素を含む膜厚の１５０ｎｍ酸化窒化珪素膜（ＳｉＯＮ（Ｏ＞Ｎ）をＣＶＤ法により形成する。また、第３の絶縁膜８５８として膜厚２００ｎｍの窒化珪素膜を、ＣＶＤ法により成膜する。窒化珪素膜は、外部からの不純物をブロッキングする保護膜として機能する。
次に、第３の半導体領域８５４〜８５６を加熱して水素化する。ここでは、窒素雰囲気で４１０℃１時間の加熱を行うことで、第２の絶縁膜８５７に含まれる水素が第３の半導体領域８５４〜８５６に添加され、水素化される。
次に、図３４（Ａ）に示すように、第３の絶縁膜８５８上に第４の絶縁膜８７１を形成する。ここでは、アクリルを塗布し焼成して第４の絶縁膜８７１を形成する。次に、第４の絶縁膜８７１上に第５のマスクを形成した後、第４の絶縁膜８７１、第３の絶縁膜８５８、第２の絶縁膜８５７をそれぞれエッチングして、スイッチング用のＴＦＴのゲート電極として機能する第１の導電層８０４の一部を露出する。次に、第１の導電層８０４に接続するゲート配線として機能する第５の導電層８７２を形成する。ここでは、液滴吐出法により、Ａｇペースト吐出し焼成した後、レーザビーム直接描画装置で形成されるマスクを用いてＡｇペーストの一部をエッチングして配線幅を細くして、第５の導電層８７２を形成する。
以上の工程により、ｎチャネル型のＴＦＴ８６１、ｐチャネル型のＴＦＴ８６２とが接続されたＣＭＯＳ回路で形成される駆動回路Ａ−Ａ’と、ｐチャネル型のＴＦＴ８６３で形成される駆動用のＴＦＴ、ｎチャネル型のＴＦＴで形成されるスイッチング用のＴＦＴを有する画素部を形成することができる。本実施例では、ｎチャネル型のＴＦＴ及びｐチャネル型のＴＦＴで駆動回路が形成されているが、ｎチャネル型のＴＦＴのみで駆動回路及び画素部を形成しても良い。
次に、第５の絶縁膜８７３を形成する。第５の絶縁膜８７３も第４の絶縁膜と同様の材料を適宜用いることが可能である。ここでは、第５の絶縁膜８７３にアクリルを用いる。次に、第５の絶縁膜８７３上に第６のマスクを形成した後、第５の絶縁膜〜第２の絶縁膜をエッチングして、第４の導電層８４５の一部を露出する。
次に、第４の導電層８４５に接するように、膜厚１００〜３００ｎｍの第６の導電層を成膜する。第６の導電層の材料としては、透光性を有する導電膜、又は反射性を有する導電膜があげられる。また、第６の導電層の形成方法としては、液滴吐出法、塗布法、スパッタリング法、蒸着法、ＣＶＤ法等を適宜用いる。なお、塗布法、スパッタリング法、蒸着法、ＣＶＤ法等を用いる場合、液滴吐出法、レーザビーム直接描画装置を用いた露光等によりマスクを形成した後、導電膜をエッチングして導電層を形成する。ここでは、反射率に優れたアルミニウムを主成分とし、ニッケル、コバルト、鉄、炭素及び珪素のうち少なくとも１つを含む合金材料を下層とし、その上に酸化珪素を含むインジウム錫酸化物（ＩＴＯ）をスパッタリング法により成膜し、所望の形状にエッチングして画素電極として機能する第６の導電層８７４を形成する。
また、画素部Ｂ−Ｂ’の上面図を図３５に示すので、同時に参照する。第５の導電層８７２は、コンタクトホール９１１において画素電極として機能する第６の導電層８７４と接続する。
以上の工程によりアクティブマトリクス基板を作製することができる。なお、静電破壊防止のための保護回路、代表的にはダイオードなどを、接続端子とソース配線（ゲート配線）の間または画素部に設けてもよい。この場合、上記したＴＦＴと同様の工程で作製し、画素部のゲート配線層とダイオードのドレイン又はソース配線層とを接続することにより、静電破壊を防止することができる。
次に、図３４（Ｂ）に示すように、第６の導電層８７４の端部を覆う第６の絶縁膜８８１を形成する。ここでは、ネガ型感光性材料を用いて、第６の絶縁膜８８１を形成する。
次に、蒸着法、塗布法、液滴吐出法などにより、第６の導電層８７４表面及び第６の絶縁膜８８１の端部上に発光物質を含む層８８２を形成する。この後、発光物質を含む層８８２上に、第２の画素電極として機能する第７の導電層８８３を形成する。ここでは、酸化珪素を含むＩＴＯをスパッタリング法により成膜する。この結果、第６の導電層、発光物質を含む層、及び第７の導電層により発光素子８８４を形成することができる。発光素子８８４を構成する導電層及び、発光物質を含む層の各材料は適宜選択し、各膜厚も調整する。
なお、発光物質を含む層８８２を形成する前に、大気圧中で２００〜３５０℃の熱処理を行い第６の絶縁膜８８１中若しくはその表面に吸着している水分を除去する。また、減圧下で２００〜４００℃、好ましくは２５０〜３５０℃に熱処理を行い、そのまま大気に晒さずに発光物質を含む層８８２を真空蒸着法や、大気圧下又は減圧下の液滴吐出法、更には塗布法等で形成することが好ましい。
発光物質を含む層８８２は、有機化合物又は無機化合物を含む電荷注入輸送物質及び発光材料で形成し、その分子数から低分子系有機化合物、中分子系有機化合物（昇華性を有さず、連鎖する分子の長さが１０μｍ以下の有機化合物、代表的にはデンドリマー、オリゴマー等が挙げられる。）、高分子系有機化合物から選ばれた一種又は複数種の層を含み、電子注入輸送性又は正孔注入輸送性の無機化合物と組み合わせても良い。
電荷注入輸送物質のうち、特に電子輸送性の高い物質としては、例えばトリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ3）、トリス（５−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ3）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ2）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）など、キノリン骨格またはベンゾキノリン骨格を有する金属錯体等が挙げられる。
また、正孔輸送性の高い物質としては、例えば４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：α−ＮＰＤ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物が挙げられる。
また、電荷注入輸送物質のうち、特に電子注入性の高い物質としては、フッ化リチウム（ＬｉＦ）、フッ化セシウム（ＣｓＦ）、フッ化カルシウム（ＣａＦ2）等のようなアルカリ金属又はアルカリ土類金属の化合物が挙げられる。また、この他、Ａｌｑ3のような電子輸送性の高い物質とマグネシウム（Ｍｇ）のようなアルカリ土類金属との混合物であってもよい。
電荷注入輸送物質のうち、正孔注入性の高い物質としては、例えば、モリブデン酸化物（ＭｏＯx）やバナジウム酸化物（ＶＯx）、ルテニウム酸化物（ＲｕＯx）、タングステン酸化物（ＷＯx）、マンガン酸化物（ＭｎＯx）等の金属酸化物が挙げられる。また、この他、フタロシアニン（略称：Ｈ2Ｐｃ）や銅フタロシアニン（ＣｕＰｃ）等のフタロシアニン系の化合物が挙げられる。
発光層は、発光波長帯の異なる発光層を画素毎に形成して、カラー表示を行う構成としても良い。典型的には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を形成する。この場合にも、画素の光放射側にその発光波長帯の光を透過するフィルター（着色層）を設けた構成とすることで、色純度の向上や、画素部の鏡面化（映り込み）の防止を図ることができる。フィルター（着色層）を設けることで、従来必要であるとされていた円偏光版などを省略することが可能となり、発光層から放射される光の損失を無くすことができる。さらに、斜方から画素部（表示画面）を見た場合に起こる色調の変化を低減することができる。
発光層を形成する発光材料には様々な材料がある。低分子系有機発光材料では、４−（ジシアノメチレン）２−メチル−６−［２−（１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴ）、４−（ジシアノメチレン）−２−ｔｅｒｔ−ブチル−６−［２−（１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴＢ）、ペリフランテン、２，５−ジシアノ−１，４−ビス［２−（１０−メトキシ−１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］ベンゼン、Ｎ，Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）、クマリン６、クマリン５４５Ｔ、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ3）、９，９’−ビアントリル、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）や９，１０−ジ（２−ナフチル）アントラセン（略称：ＤＮＡ）等を用いることができる。また、この他の物質でもよい。
一方、高分子系有機発光材料は低分子系に比べて物理的強度が高く、素子の耐久性が高い。また塗布により成膜することが可能であるので、素子の作製が比較的容易である。高分子系有機発光材料を用いた発光素子の構造は、低分子系有機発光材料を用いたときと基本的には同じであり、陰極／発光物質を含む層／陽極となる。しかし、高分子系有機発光材料を用いた発光物質を含む層を形成する際には、低分子系有機発光材料を用いたときのような積層構造を形成させることは難しく、多くの場合２層構造となる。具体的には、陰極／発光層／正孔輸送層／陽極という構造である。
発光色は、発光層を形成する材料で決まるため、これらを選択することで所望の発光を示す発光素子を形成することができる。発光層の形成に用いることができる高分子系の発光材料は、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系が挙げられる。
ポリパラフェニレンビニレン系発光材料には、ポリ（パラフェニレンビニレン） ［ＰＰＶ］ の誘導体、ポリ（２，５−ジアルコキシ−１，４−フェニレンビニレン） ［ＲＯ−ＰＰＶ］、ポリ（２−（２’−エチル−ヘキソキシ）−５−メトキシ−１，４−フェニレンビニレン）［ＭＥＨ−ＰＰＶ］、ポリ（２−（ジアルコキシフェニル）−１，４−フェニレンビニレン）［ＲＯＰｈ−ＰＰＶ］等が挙げられる。ポリパラフェニレン系発光材料には、ポリパラフェニレン［ＰＰＰ］の誘導体、ポリ（２，５−ジアルコキシ−１，４−フェニレン）［ＲＯ−ＰＰＰ］、ポリ（２，５−ジヘキソキシ−１，４−フェニレン）等が挙げられる。ポリチオフェン系発光材料には、ポリチオフェン［ＰＴ］の誘導体、ポリ（３−アルキルチオフェン）［ＰＡＴ］、ポリ（３−ヘキシルチオフェン）［ＰＨＴ］、ポリ（３−シクロヘキシルチオフェン）［ＰＣＨＴ］、ポリ（３−シクロヘキシル−４−メチルチオフェン）［ＰＣＨＭＴ］、ポリ（３，４−ジシクロヘキシルチオフェン）［ＰＤＣＨＴ］、ポリ［３−（４−オクチルフェニル）−チオフェン］［ＰＯＰＴ］、ポリ［３−（４−オクチルフェニル）−２，２ビチオフェン］［ＰＴＯＰＴ］等が挙げられる。ポリフルオレン系発光材料には、ポリフルオレン［ＰＦ］の誘導体、ポリ（９，９−ジアルキルフルオレン）［ＰＤＡＦ］、ポリ（９，９−ジオクチルフルオレン）［ＰＤＯＦ］等が挙げられる。
なお、正孔輸送性の高分子系有機発光材料を、陽極と発光性の高分子系有機発光材料の間に挟んで形成すると、陽極からの正孔注入性を向上させることができる。一般にアクセプタ材料と共に水に溶解させたものをスピンコート法などで塗布する。また、有機溶媒には不溶であるため、上述した発光性の発光材料との積層が可能である。正孔輸送性の高分子系有機発光材料としては、ＰＥＤＯＴとアクセプタ材料としてのショウノウスルホン酸（ＣＳＡ）の混合物、ポリアニリン［ＰＡＮＩ］とアクセプタ材料としてのポリスチレンスルホン酸［ＰＳＳ］の混合物等が挙げられる。
また、発光層は単色又は白色の発光を呈する構成とすることができる。白色発光材料を用いる場合には、画素の光放射側に特定の波長の光を透過するフィルター（着色層）を設けた構成としてカラー表示を可能にすることができる。
白色に発光する発光層を形成するには、例えば、Ａｌｑ3、部分的に赤色発光色素であるナイルレッドをドープしたＡｌｑ3、ｐ−ＥｔＴＡＺ、ＴＰＤ（芳香族ジアミン）を蒸着法により順次積層することで白色を得ることができる。また、スピンコートを用いた塗布法により発光層を形成する場合には、塗布した後、真空加熱で焼成することが好ましい。例えば、正孔注入層として作用するポリ（エチレンジオキシチオフェン）／ポリ（スチレンスルホン酸）水溶液（ＰＥＤＯＴ／ＰＳＳ）を全面に塗布、焼成し、その後、発光層として作用する発光中心色素（１，１，４，４−テトラフェニル−１，３−ブタジエン（ＴＰＢ）、４−ジシアノメチレン−２−メチル−６−（ｐ−ジメチルアミノ−スチリル）−４Ｈ−ピラン（ＤＣＭ１）、ナイルレッド、クマリン６など）ドープしたポリビニルカルバゾール（ＰＶＫ）溶液を全面に塗布、焼成すればよい。
発光層は単層で形成することもでき、ホール輸送性のポリビニルカルバゾール（ＰＶＫ）に電子輸送性の１，３，４−オキサジアゾール誘導体（ＰＢＤ）を分散させてもよい。また、３０ｗｔ％のＰＢＤを電子輸送剤として分散し、４種類の色素（ＴＰＢ、クマリン６、ＤＣＭ１、ナイルレッド）を適当量分散することで白色発光が得られる。ここで示した白色発光が得られる発光素子の他にも、発光層の材料を適宜選択することによって、赤色発光、緑色発光、または青色発光が得られる発光素子を作製することができる。
さらに、発光層は、一重項励起発光材料の他、金属錯体などを含む三重項励起材料を用いても良い。例えば、赤色の発光性の画素、緑色の発光性の画素及び青色の発光性の画素のうち、輝度半減時間が比較的短い赤色の発光性の画素を三重項励起発光材料で形成し、他の発光性の画素を一重項励起発光材料で形成する。三重項励起発光材料は発光効率が良いので、同じ輝度を得るのに消費電力が少なくて済むという特徴がある。すなわち、赤色画素に三重項励起材料を適用した場合、発光素子に流す電流量が少なくて済むので、信頼性を向上させることができる。低消費電力化として、赤色の発光性の画素と緑色の発光性の画素とを三重項励起発光材料で形成し、青色の発光性の画素を一重項励起発光材料で形成しても良い。人間の視感度が高い緑色の発光素子も三重項励起発光材料で形成することで、より低消費電力化を図ることができる。
三重項励起発光材料の一例としては、金属錯体をドーパントとして用いたものがあり、第３遷移系列元素である白金を中心金属とする金属錯体、イリジウムを中心金属とする金属錯体などが知られている。三重項励起発光材料としては、これらの化合物に限られることはなく、上記構造を有し、且つ中心金属に周期表の８〜１０属に属する元素を有する化合物を用いることも可能である。
以上に掲げる発光物質を含む層を形成する物質は一例であり、正孔注入輸送層、正孔輸送層、電子注入輸送層、電子輸送層、発光層、電子ブロック層、正孔ブロック層などの機能性の各層を適宜積層することで発光素子を形成することができる。また、これらの各層を合わせた混合層又は混合接合を形成しても良い。発光層の層構造は変化しうるものであり、特定の電子注入領域や発光領域を備えていない代わりに、もっぱらこの目的用の電極を備えたり、発光性の材料を分散させて備えたりする変形は、本発明の趣旨を逸脱しない範囲において許容されうるものである。
上記のような材料で形成した発光素子は、順方向にバイアスすることで発光する。発光素子を用いて形成する表示装置の画素は、単純マトリクス方式、若しくはアクティブマトリクス方式で駆動することができる。いずれにしても、個々の画素は、ある特定のタイミングで順方向バイアスを印加して発光させることとなるが、ある一定期間は非発光状態となっている。この非発光時間に逆方向のバイアスを印加することで発光素子の信頼性を向上させることができる。発光素子では、一定駆動条件下で発光強度が低下する劣化や、画素内で非発光領域が拡大して見かけ上輝度が低下する劣化モードがあるが、順方向及び逆方向にバイアスを印加する交流的な駆動を行うことで、劣化の進行を遅くすることができ、発光装置の信頼性を向上させることができる。
次に、発光素子を覆って、水分の侵入を防ぐ透明保護層を形成する。透明保護層としては、スパッタ法またはＣＶＤ法により得られる窒化珪素膜、酸化珪素膜、酸化窒化珪素膜（ＳｉＮＯ膜（組成比Ｎ＞Ｏ）またはＳｉＯＮ膜（組成比Ｎ＜Ｏ））、炭素を主成分とする薄膜（例えばＤＬＣ膜、ＣＮ膜）などを用いることができる。
以上の工程により、発光素子を有するアクティブマトリクス基板を作製することができる。なお、実施の形態１乃至実施の形態２４のいずれをも本実施例に適用することができる。
上記実施例において適用可能な発光素子の形態を、図３９を用いて説明する。
図３９（Ａ）は、第１の画素電極２０１１に、透光性を有し且つ仕事関数の大きい導電膜を用い、第２の画素電極２０１７に、仕事関数の小さい導電膜を用いて形成した例である。第１の画素電極２０１１を透光性の酸化物導電性材料で形成し、代表的には酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で形成している。その上に正孔注入層若しくは正孔輸送層２０４１、発光層２０４２、電子輸送層若しくは電子注入層２０４３を積層した発光物質を含む層２０１６を設けている。第２の画素電極２０１７は、ＬｉＦやＭｇＡｇなどアルカリ金属又はアルカリ土類金属を含む第１の電極層２０３３とアルミニウムなどの金属材料で形成する第２の電極層２０３４で形成している。この構造の画素は、図中の矢印で示したように第１の画素電極２０１１側から光を放射することが可能となる。
図３９（Ｂ）は、第１の画素電極２０１１に、仕事関数の大きい導電膜を用い、第２の画素電極２０１７に、透光性を有し且つ仕事関数の小さい導電膜を用いて形成した例である。第１の画素電極２０１１はアルミニウム、チタンなどの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料で形成する第１の電極層２０３５と、酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で形成する第２の電極層２０３２との積層構造で形成している。その上に正孔注入層若しくは正孔輸送層２０４１、発光層２０４２、電子輸送層若しくは電子注入層２０４３を積層した発光物質を含む層２０１６を設けている。第２の画素電極２０１７は、ＬｉＦやＣａＦ2などのアルカリ金属又はアルカリ土類金属を含む第３の電極層２０３３とアルミニウムなどの金属材料で形成する第４の電極層２０３４で形成する。第２の電極のいずれの層をも１００ｎｍ以下の厚さとして光を透過可能な状態としておくことで、図中の矢印で示したように第２の画素電極２０１７から光を放射することが可能となる。
図３９（Ｅ）は、両方向、即ち第１の電極及び第２の電極から光を放射する例を示し、第１の画素電極２０１１に、透光性を有し且つ仕事関数の大きい導電膜を用い、第２の画素電極２０１７に、透光性を有し且つ仕事関数の小さい導電膜を用いる。代表的には、第１の画素電極２０１１を、酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で形成し、第２の画素電極２０１７を、それぞれ１００ｎｍ以下の厚さのＬｉＦやＣａＦ2などのアルカリ金属又はアルカリ土類金属を含む第３の電極層２０３３とアルミニウムなどの金属材料で形成する第４の電極層２０３４で形成することで、図中の矢印で示したように、第１の画素電極２０１１及び第２の画素電極２０１７の両側から光を放射することが可能となる。
図３９（Ｃ）は、第１の画素電極２０１１に、透光性を有し且つ仕事関数の小さい導電膜を用い、第２の画素電極２０１７に、仕事関数の大きい導電膜を用いて形成した例である。発光物質を含む層を電子輸送層若しくは電子注入層２０４３、発光層２０４２、正孔注入層若しくは正孔輸送層２０４１の順に積層した構成を示している。第２の画素電極２０１７は、発光物質を含む層２０１６側から酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で形成する第２の電極層２０３２、アルミニウム、チタンなどの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料で形成する第１の電極層２０３５の積層構造で形成している。第１の画素電極２０１１は、ＬｉＦやＣａＦ2などのアルカリ金属又はアルカリ土類金属を含む第３の電極層２０３３とアルミニウムなどの金属材料で形成する第４の電極層２０３４で形成するが、いずれの層も１００ｎｍ以下の厚さとして光を透過可能な状態としておくことで、図中の矢印で示したように第１の画素電極２０１１から光を放射することが可能となる。
図３９（Ｄ）は、第１の画素電極２０１１に、仕事関数の小さい導電膜を用い、第２の画素電極２０１７に、透光性を有し且つ仕事関数の大きい導電膜を用いて形成した例である。発光物質を含む層を電子輸送層若しくは電子注入層２０４３、発光層２０４２、正孔注入層若しくは正孔輸送層２０４１の順に積層した構成を示している。第１の画素電極２０１１は図３９（Ａ）と同様な構成とし、膜厚は発光物質を含む層で発光した光を反射可能な程度に厚く形成している。第２の画素電極２０１７は、酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で構成している。この構造において、正孔注入層若しくは正孔輸送層２０４１を無機物である金属酸化物（代表的には酸化モリブデン若しくは酸化バナジウム）で形成することにより、第２の電極層２０３２を形成する際に導入される酸素が供給されて正孔注入性が向上し、駆動電圧を低下させることができる。また、第２の画素電極２０１７を、透光性を有する導電層で形成することで、図中の矢印で示したように、第２の画素電極２０１７の両側から光を放射することが可能となる。
図３９（Ｆ）は、両方向、即ち第１の画素電極及び第２の画素電極から光を放射する例を示し、第１の画素電極２０１１に、透光性を有し且つ仕事関数の小さい導電膜を用い、第２の画素電極２０１７に、透光性を有し且つ仕事関数の大きい導電膜を用いる。代表的には、第１の画素電極２０１１を、それぞれ１００ｎｍ以下の厚さのＬｉＦやＣａＦ2などのアルカリ金属又はアルカリ土類金属を含む第３の電極層２０３３とアルミニウムなどの金属材料で形成する第４の電極層２０３４で形成し、第２の画素電極２０１７を、酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で形成すればよい。
上記実施例で示す発光表示パネルの画素回路、及びその動作構成について、図４０を用いて説明する。発光表示パネルの動作構成は、ビデオ信号がデジタルの表示装置において、画素に入力されるビデオ信号が電圧で規定されるものと、電流で規定されるものとがある。ビデオ信号が電圧によって規定されるものには、発光素子に印加される電圧が一定のもの（ＣＶＣＶ）と、発光素子に印加される電流が一定のもの（ＣＶＣＣ）とがある。また、ビデオ信号が電流によって規定されるものには、発光素子に印加される電圧が一定のもの（ＣＣＣＶ）と、発光素子に印加される電流が一定のもの（ＣＣＣＣ）とがある。本実施例では、ＣＶＣＶ動作をする画素を図４０（Ａ）及び（Ｂ）用いて説明する。また、ＣＶＣＣ動作をする画素を図４０（Ｃ）〜（Ｆ）を用いて説明する。
図４０（Ａ）及び（Ｂ）に示す画素は、列方向にソース配線３７１０及び電源線３７１１、行方向にゲート配線３７１４が配置される。また、スイッチング用のＴＦＴ３７０１、駆動用のＴＦＴ３７０３、容量素子３７０２及び発光素子３７０５を有する。
なお、スイッチング用のＴＦＴ３７０１及び駆動用のＴＦＴ３７０３は、オンしているときは線形領域で動作する。また駆動用のＴＦＴ３７０３は発光素子３７０５に電圧を印加するか否かを制御する役目を有する。両ＴＦＴは同じ導電型を有していると作製工程上好ましい。本実施例ではスイッチング用のＴＦＴ３７０１をｎチャネル型のＴＦＴとし、駆動用のＴＦＴ３７０３をｐチャネル型のＴＦＴとして形成する。また駆動用のＴＦＴ３７０３には、エンハンスメント型だけでなく、ディプリーション型のＴＦＴを用いてもよい。また、駆動用のＴＦＴ３７０３のチャネル幅Ｗとチャネルと長Ｌの比（Ｗ／Ｌ）は、ＴＦＴの移動度にもよるが１〜１０００であることが好ましい。Ｗ／Ｌが大きいほど、ＴＦＴの電気特性が向上する。
図４０Ａ−Ｂに示す画素において、スイッチング用のＴＦＴ３７０１は、画素に対するビデオ信号の入力を制御するものであり、スイッチング用のＴＦＴ３７０１がオンとなると、画素内にビデオ信号が入力される。すると、容量素子３７０２にそのビデオ信号の電圧が保持される。
図４０（Ａ）において、電源線３７１１がＶｓｓで発光素子３７０５の対向電極がＶｄｄの場合、即ち図４０（Ｃ）及び（Ｄ）の場合、発光素子の対向電極は陽極であり、駆動用のＴＦＴ３７０３に接続される電極は陰極である。この場合、駆動用のＴＦＴ３７０３の特性バラツキによる輝度ムラを抑制することが可能である。
図４０（Ａ）において、電源線３７１１がＶｄｄで発光素子３７０５の対向電極がＶｓｓの場合、即ち図４０（Ａ）及び（Ｂ）の場合、発光素子の対向電極は陰極であり、駆動用のＴＦＴ３７０３に接続される電極は陽極である。この場合、Ｖｄｄより電圧の高いビデオ信号をソース配線３７１０に入力することにより、容量素子３７０２にそのビデオ信号の電圧が保持され、駆動用のＴＦＴ３７０３が線形領域で動作するので、ＴＦＴのバラツキによる輝度ムラを改善することが可能である。
図４０（Ｂ）に示す画素は、ＴＦＴ３７０６とゲート配線３７１５を追加している以外は、図４０（Ａ）に示す画素構成と同じである。
ＴＦＴ３７０６は、新たに配置されたゲート配線３７１５によりオン又はオフが制御される。ＴＦＴ３７０６がオンとなると、容量素子３７０２に保持された電荷は放電し、ＴＦＴ３７０３がオフとなる。つまり、ＴＦＴ３７０６の配置により、強制的に発光素子３７０５に電流が流れない状態を作ることができる。そのためＴＦＴ３７０６を消去用のＴＦＴと呼ぶことができる。従って、図４０（Ｂ）の構成は、全ての画素に対する信号の書き込みを待つことなく、書き込み期間の開始と同時又は直後に点灯期間を開始することができるため、発光のデューティ比を向上することが可能となる。
上記動作構成を有する画素において、発光素子３７０５の電流値は、線形領域で動作する駆動用のＴＦＴ３７０３により決定することができる。上記構成により、ＴＦＴの特性のバラツキを抑制することが可能であり、ＴＦＴ特性のバラツキに起因した発光素子の輝度ムラを改善して、画質を向上させた表示装置を提供することができる。
次に、ＣＶＣＣ動作をする画素を図４０（Ｃ）〜（Ｆ）を用いて説明する。図４０（Ｃ）に示す画素は、図４０（Ａ）に示す画素構成に、電源線３７１２、電流制御用のＴＦＴ３７０４が設けられている。
図４０（Ｅ）に示す画素は、駆動用のＴＦＴ３７０３のゲート電極が、行方向に配置された電源線３７１２に接続される点が異なっており、それ以外は図４０（Ｃ）に示す画素と同じ構成である。つまり、図４０（Ｃ）、（Ｅ）に示す両画素は、同じ等価回路図を示す。しかしながら、列方向に電源線３７１２が配置される場合（図４０（Ｃ））と、行方向に電源線３７１２が配置される場合（図４０（Ｅ））とでは、各電源線は異なるレイヤーの導電膜で形成される。ここでは、駆動用のＴＦＴ３７０３のゲート電極が接続される配線に注目し、これらを作製するレイヤーが異なることを表すために、図４０（Ｃ）、（Ｅ）として分けて記載する。
なお、スイッチング用のＴＦＴ３７０１は線形領域で動作し、駆動用のＴＦＴ３７０３は飽和領域で動作する。また駆動用のＴＦＴ３７０３は発光素子３７０５に流れる電流値を制御する役目を有し、電流制御用のＴＦＴ３７０４は飽和領域で動作し発光素子３７０５に対する電流の供給を制御する役目を有する。
図４０（Ｄ）及び（Ｆ）示す画素はそれぞれ、図４０（Ｃ）及び（Ｅ）に示す画素に、消去用のＴＦＴ３７０６とゲート配線３７１５を追加している以外は、図４０（Ｃ）及び（Ｅ）に示す画素構成と同じである。
なお、図４０（Ａ）及び（Ｂ）に示される画素でも、ＣＶＣＣ動作をすることは可能である。また、図４０（Ｃ）〜（Ｆ）に示される動作構成を有する画素は、図４０（Ａ）及び（Ｂ）と同様に、発光素子の電流の流れる方向によって、Ｖｄｄ及びＶｓｓを適宜変えることが可能である。
上記構成を有する画素は、電流制御用のＴＦＴ３７０４が線形領域で動作するために、電流制御用のＴＦＴ３７０４のＶｇｓの僅かな変動は、発光素子３７０５の電流値に影響を及ぼさない。つまり、発光素子３７０５の電流値は、飽和領域で動作する駆動用のＴＦＴ３７０３により決定することができる。上記構成により、ＴＦＴの特性バラツキに起因した発光素子の輝度ムラを改善して、画質を向上させた表示装置を提供することができる。
なお、容量素子３７０２を設けた構成を示したが、本発明はこれに限定されず、ビデオ信号を保持する容量がゲート容量などで、まかなうことが可能な場合には、容量素子３７０２を設けなくてもよい。
このようなアクティブマトリクス型の発光装置は、画素密度が増えた場合、各画素にＴＦＴが設けられているため低電圧駆動でき、有利であると考えられている。一方、一列毎にＴＦＴが設けられるパッシブマトリクス型の発光装置を形成することもできる。パッシブマトリクス型の発光装置は、各画素にＴＦＴが設けられていないため、高開口率となる。
また、本発明の表示装置において、画面表示の駆動方法は特に限定されず、例えば、点順次駆動方法や線順次駆動方法や面順次駆動方法などを用いればよい。代表的には、線順次駆動方法とし、時分割階調駆動方法や面積階調駆動方法を適宜用いればよい。また、表示装置のソース配線に入力する映像信号は、アナログ信号であってもよいし、デジタル信号であってもよく、適宜、映像信号に合わせて駆動回路などを設計すればよい。
以上のように多様な画素回路を、本発明の半導体装置に採用することができる。
本実施例では、表示パネルの一例として、発光表示パネルの外観について、図３８を用いて説明する。図３８（Ａ）は、第１の基板と、第２の基板との間を第１のシール材１２０５及び第２のシール材１２０６によって封止されたパネルの上面図であり、図３８（Ｂ）は、図３８（Ａ）のＡ−Ａ’、Ｂ−Ｂ’それぞれにおける断面図に相当する。
図３８（Ａ）において、点線で示された１２０２は画素部、１２０３はゲート配線駆動回路である。本実施例において、画素部１２０２、及びゲート配線駆動回路１２０３は、第１のシール材及び第２のシール材で封止されている領域内にある。また、１２０１はソース配線駆動回路であり、チップ状のソース配線駆動回路が第１の基板１２００上に設けられている。第１のシール材としては、フィラーを含む粘性の高いエポキシ系樹脂を用いるのが好ましい。また、第２のシール材としては、粘性の低いエポキシ系樹脂を用いるのが好ましい。また、第１のシール材１２０５及び第２のシール材はできるだけ水分や酸素を透過しない材料であることが望ましい。
また、画素部１２０２とシール材１２０５との間に、乾燥剤を設けてもよい。さらには、画素部において、ゲート配線又はソース配線上に乾燥剤を設けてもよい。乾燥剤としては、酸化カルシウム（ＣａＯ）や酸化バリウム（ＢａＯ）等のようなアルカリ土類金属の酸化物のような化学吸着によって水（Ｈ2Ｏ）を吸着する物質を用いるのが好ましい。但し、これに限らずゼオライトやシリカゲル等の物理吸着によって水を吸着する物質を用いても構わない。
また、透湿性の高い樹脂に乾燥剤の粒状の物質を含ませた状態で第２の基板１２０４に固定することができる。ここで、透湿性の高い樹脂としては、例えば、エステルアクリレート、エーテルアクリレート、エステルウレタンアクリレート、エーテルウレタンアクリレート、ブタジエンウレタンアクリレート、特殊ウレタンアクリレート、エポキシアクリレート、アミノ樹脂アクリレート、アクリル樹脂アクリレート等のアクリル樹脂を用いることができる。この他、ビスフェノールＡ型液状樹脂、ビスフェノールＡ型固形樹脂、含ブロムエポキシ樹脂、ビスフェノールＦ型樹脂、ビスフェノールＡＤ型樹脂、フェノール型樹脂、クレゾール型樹脂、ノボラック型樹脂、環状脂肪族エポキシ樹脂、エピビス型エポキシ樹脂、グリシジルエステル樹脂、グリシジルアミン系樹脂、複素環式エポキシ樹脂、変性エポキシ樹脂等のエポキシ樹脂を用いることができる。また、この他の物質を用いても構わない。また、例えばシロキサンポリマー、ポリイミド、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、等の無機物等を用いてもよい。
ゲート配線と重畳する領域に乾燥剤を設けてもよい。更には、透湿性の高い樹脂に乾燥剤の粒状の物質を含ませた状態で第２の基板に固定してもよい。これらの乾燥剤を設けることにより、開口率を低下せずに表示素子への水分の侵入及びそれに起因する劣化を抑制することができる。このため、画素部１２０２の周辺部と中央部における発光素子の劣化のバラツキを抑えることが可能である。
なお、１２１０は、ソース配線駆動回路１２０１及びゲート配線駆動回路１２０３に入力される信号を伝送するための接続配線領域であり、外部入力端子となるＦＰＣ（フレキシブルプリント配線）１２０９から、接続配線１２０８を介してビデオ信号やクロック信号を受け取る。
次に、断面構造について図３８（Ｂ）を用いて説明する。第１の基板１２００上には駆動回路及び画素部が形成されており、ＴＦＴを代表とする半導体素子を複数有している。駆動回路としてゲート配線駆動回路１２０３と画素部１２０２とを示す。なお、ゲート配線駆動回路１２０３はｎチャネル型のＴＦＴ１２２１とｐチャネル型のＴＦＴ１２２２とを組み合わせたＣＭＯＳ回路が形成される。
本実施例においては、同一基板上にゲート配線駆動回路、及び画素部のＴＦＴが形成されている。このため、表示装置の容積を縮小することができる。
また、画素部１２０２はスイッチング用のＴＦＴ１２１１と、駆動用のＴＦＴ１２１２とそのドレイン電極に電気的に接続された反射性を有する導電膜からなる第１の画素電極（陽極）１２１３を含む複数の画素により形成される。
また、スイッチング用のＴＦＴのゲート電極１２３１とゲート配線１２１４とが、第１の絶縁物１２３２及びゲート絶縁膜を介して接続されている。なお、スイッチング用のＴＦＴや、駆動回路のＴＦＴのゲート電極もそれぞれ、第１の絶縁物及びゲート絶縁膜を介して、ゲート配線に接続されている。
また、第１の絶縁物１２３２と上には第２の絶縁物１２３３が形成されており、第２の絶縁物１２３３を介してゲート配線１２１４と第１の画素電極１２１３が形成されている。
また、第１の画素電極（陽極）１２１３の両端には第３の絶縁物（バンク、隔壁、障壁、土手などと呼ばれる）１２３４が形成される。第３の絶縁物１２３４に形成する膜の被覆率（カバレッジ）を良好なものとするため、第３の絶縁物１２３４の上端部または下端部に曲率を有する曲面が形成されるようにする。また、第３の絶縁物１２３４表面を、窒化アルミニウム膜、窒化酸化アルミニウム膜、炭素を主成分とする薄膜、または窒化珪素膜からなる保護膜で覆ってもよい。更には、第３の絶縁物１２３４として、黒色顔料、色素などの可視光を吸収する材料を溶解又は分散させてなる有機材料を用いることで、後に形成される発光素子からの迷光を吸収することができる。この結果、各素のコントラストが向上する。
また、第１の画素電極（陽極）１２１３上には、有機化合物材料の蒸着を行い、発光物質を含む層１２１５を選択的に形成する。さらには、発光物質を含む層１２１５上に第２の画素電極（陰極）を形成する。
発光物質を含む層１２１５は実施例２に示される構造を適宜用いることができる。
こうして、第１の画素電極（陽極）１２１３、発光物質を含む層１２１５、及び第２の画素電極（陰極）１２１６からなる発光素子１２１７が形成される。
また、発光素子１２１７を封止するために保護積層１２１８を形成する。保護積層は、第１の無機絶縁膜と、応力緩和膜と、第２の無機絶縁膜との積層からなっている。次に、保護積層１２１８と第２の基板１２０４とを、第１のシール材１２０５及び第２のシール材１２０６で接着する。なお、第２のシール材を、シール材を滴下する装置を用いて滴下することが好ましい。シール材をディスペンサから滴下、又は吐出させてシール材をアクティブマトリクス基板上に塗布した後、真空中で、第２の基板とアクティブマトリクス基板とを貼り合わせ、紫外線硬化を行って封止することができる。
なお、第２の基板１２０４表面には、外光が基板表面で反射するのを防止するための反射防止膜１２２６を設ける。また、第２の基板と反射防止膜との間に、偏光板、及び位相差板のいずれか一方又は両方を設けてもよい。位相差板、偏光板を設けることにより、外光が画素電極で反射することを防止することが可能である。なお、第１の画素電極１２１３及び第２の画素電極１２１６を、透光性を有する導電膜又は半透光性を有する導電膜で形成し、第２の絶縁物１２３３、第３の絶縁物１２３４を可視光を吸収する材料、又は可視光を吸収する材料を溶解又は分散させてなる有機材料を用いて形成すると、各画素電極で外光が反射しないため、位相差板及び偏光板を用いなくとも良い。
接続配線１２０８とＦＰＣ１２０９とは、異方性導電膜又は異方性導電樹脂１２２７で電気的に接続されている。さらに、各配線層と接続端子との接続部を封止樹脂で封止することが好ましい。この構造により、断面部からの水分が発光素子に侵入し、劣化することを防ぐことができる。
なお、第２の基板１２０４と、保護積層１２１８との間には、第２のシール材１２０６の代わりに、不活性ガス、例えば窒素ガスを充填した空間を有してもよい。水分や酸素の侵入の防止を高めることができる。
また、第２の基板と偏光板の間に着色層を設けることができる。この場合、画素部に白色発光が可能な発光素子を設け、ＲＧＢを示す着色層を別途設けることでフルカラー表示することができる。また、画素部に青色発光が可能な発光素子を設け、色変換層などを別途設けることによってフルカラー表示することができる。さらには、各画素部、赤色、緑色、青色の発光を示す発光素子を形成し、且つ着色層を用いることもできる。このような表示モジュールは、各ＲＢＧの色純度が高く、高精細な表示が可能となる。
また、第１の基板１２００又は第２の基板１２０４の一方、若しくは両方にフィルム又は樹脂等の基板を用いて発光表示モジュールを形成してもよい。このように対向基板を用いず封止すると、表示装置の軽量化、小型化、薄膜化を向上させることができる。
更には、外部入力端子となるＦＰＣ（フレキシブルプリント配線）１２０９表面又は端部に、コントローラ、メモリ、画素駆動回路のようなＩＣチップを設け発光表示モジュールを形成してもよい。
なお、実施の形態１乃至実施の形態２４のいずれをも本実施例に適用することができる。
次に、アクティブマトリクス基板及びそれを有する液晶表示装置の作製方法について図４１〜図４３を用いて説明する。図４１〜図４３は、アクティブマトリクス基板における縦断面構造図であり、駆動回路部Ａ−Ａ’、及び画素部Ｂ−Ｂ’を模式的に示す。
図４１（Ａ）に示すように、実施例１と同様に基板８００上に膜厚１００〜２００ｎｍの第１の導電膜を成膜する。次に、感光性材料を第１の導電膜上に吐出又は塗布し、レーザビーム直接描画装置を用いて感光性材料を露光、現像して、第１のマスクを形成する。次に、第１のマスクを用いて第１の導電膜をエッチングして第１の導電層８０１、８０２、１８０３、８０４を形成する。なお、第１の導電層８０１、８０２、１８０３はゲート電極として機能し、第１の導電層８０４はゲート電極の接続部として機能する。次に、基板８００及び第１の導電層８０１、８０２、１８０３、８０４表面上に、第１の絶縁膜８０５、８０６を形成する。次に、第１の絶縁膜上に、膜厚１０〜１００ｎｍの非晶質半導体膜８０７を形成する。次に、非晶質半導体膜８０７表面上に、触媒元素を含む溶液８０８を塗布する。
次に、実施例１と同様に非晶質半導体膜８０７を加熱して図４１（Ｂ）に示すような、結晶性半導体膜８１１を形成する。なお、結晶性半導体膜８１１には触媒元素が含まれる。次に、後のＴＦＴのチャネル領域となる領域にｐ型またはｎ型の不純物元素を低濃度に添加するチャネルドープ工程を全面または選択的に行う。次に、触媒元素を含む結晶性半導体膜８１１表面上に、膜厚１００ｎｍのドナー型元素を含む半導体膜８１２を成膜する。
次に、実施例１と同様に結晶性半導体膜８１１及びドナー型元素を含む半導体膜８１２を加熱して、触媒元素をゲッタリングするとともに、ドナー型元素を活性化する。即ち、触媒元素を含む結晶性半導体膜８１１中の触媒元素を、ドナー型元素を含む半導体膜８１２へ移動させる。このときの触媒元素濃度が低減された結晶性半導体膜を図４１（Ｃ）の８１３で示す。ここでは、結晶性シリコン膜となる。また、触媒元素が移動した、ドナー型元素を含む半導体膜も加熱により結晶性半導体膜となる。即ち、触媒元素及びドナー型元素を含む結晶性半導体膜となる。これを、図４１（Ｃ）の８１４で示す。
次に、図４２（Ａ）に示すように、実施例１と同様に触媒元素及びドナー型元素を含む結晶性半導体膜８１４及び結晶性半導体膜と８１３を、第２のマスクを用いて所望の形状にエッチングする。第２のマスクは、液滴吐出法によって、有機樹脂を滴下乾燥して形成することができる。また、第１のマスクと同様、感光性材料をレーザビーム直接描画装置により露光現像して形成することができる。エッチングされた触媒元素及びドナー型元素を含む結晶性半導体膜は、図４２（Ｂ）に示す第１の半導体領域８２４〜８２６となり、エッチングされた結晶性半導体膜８１３は、第２の半導体領域８２１〜８２３となる。
次に、駆動回路において、一部のＴＦＴのゲート電極とソース電極又はドレイン電極とを接続させるために、第３のマスクを用いて第１の絶縁膜８０５、８０６の一部をエッチングして、図４６に示すようなコンタクトホール８５０を形成する。なお、第４の導電層１８３１〜１８３３は破線で示す。第３のマスクは、第１のマスク又は第２のマスクと同様の形成方法を適宜用いることができる。該コンタクトホールを介してゲート電極として機能する第１の導電層８０２とソース電極又はドレイン電極として機能する第４の導電層１８３３を接続することにより、抵抗を形成することが可能となり、隣り合うＴＦＴと接続されることで、インバータを形成することが可能である。
次に、図４２（Ｂ）に示すように、実施例１と同様に、第１の半導体領域８２４〜８２６及び第２の半導体領域８２１〜８２３表面に、膜厚５００〜１０００ｎｍ第２の導電層１８２７、１８２８を形成する。次に、感光性材料８２９を塗布し、レーザビーム直接描画装置を用いて該感光性材料を露光、現像して第４のマスクを形成した後、第３の導電層をエッチングして、図４２（Ｃ）に示すような、ソース電極及びソース配線、並びにドレイン電極として機能する第４の導電層１８３１〜１８３６を形成する。また、この工程において、第３の導電層を分断して、ソース電極及びドレイン電極を形成すると共に、ソース配線又はドレイン配線の幅が細くなるようにエッチングすることで、後に形成される液晶表示装置の開口率を高めることが可能である。
次に、実施例１と同様に第４のマスクを残したまま、第１の半導体領域８２４〜８２６をエッチングして、ソース領域及びドレイン領域８３７〜８４３を形成する。このとき、第２の半導体領域８２１〜８２３の一部もエッチングされる。エッチングされた半導体領域を第３の半導体領域８５４〜８５６は、チャネル形成領域として機能する。次に、第４のマスクを除去した後、第４の導電層及び第３の半導体領域表面上に第２の絶縁膜８５１及び第３の絶縁膜８５２を形成する。次に、第３の半導体領域８５４〜８５６を加熱して水素化する。
以上の工程により、ｎチャネル型のＴＦＴ１８６１、１８６２で形成される駆動回路Ａ−Ａ’と、ダブルゲート構造のゲート電極を有するｎチャネルのＴＦＴ１８６３を有する画素部Ｂ−Ｂ’とで構成される、液晶表示装置のアクティブマトリクス基板を形成することができる。本実施例では、ｎチャネル型のＴＦＴで駆動回路が形成されているため、ｐチャネル型のＴＦＴを形成する必要がなく、工程数を削減することが可能である。なお、ｎチャネル型のＴＦＴでなく、ｐチャネル型のＴＦＴのみで駆動回路を構成するＴＦＴ１８６１、１８６２及び画素ＴＦＴ１８６３を形成してもよい。
次に、図４３（Ａ）に示すように、実施例１と同様に、第３の絶縁膜８５２上に第４の絶縁膜８７１を形成する。次に、第４の絶縁膜８７１上に第５のマスクを形成した後、第４の絶縁膜８７１、第３の絶縁膜８５２、第２の絶縁膜８５１をそれぞれエッチングして、ゲート電極の接続部として機能する第１の導電層８０４の一部を露出する。次に、ゲート電極の接続部として機能する第１の導電層８０４に接続するゲート配線として機能する第５の導電層８７２を形成する。次に、第５の絶縁膜８７３を形成する。第５の絶縁膜８７３も第４の絶縁膜と同様の材料を適宜用いることが可能である。
次に、実施例１と同様に、第４の導電層８４３に接するように、膜厚１００〜３００ｎｍの第６の導電層を成膜する。第６の導電層の材料としては、透光性を有する導電膜、又は反射性を有する導電膜があげられる。透光性を有する導電膜の材料としては、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）、酸化珪素を含む酸化インジウムスズ等が挙げられる。また、反射性を有する導電膜の材料としては、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、タンタル（Ｔａ）などの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料、若しくは該金属の窒化物である窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、若しくは１〜２０％のニッケルを含むアルミニウムなどが挙げられる。また、第６の導電層の形成方法としては、液滴吐出法、塗布法、スパッタリング法、蒸着法、ＣＶＤ法等を適宜用いる。なお、塗布法、スパッタリング法、蒸着法、ＣＶＤ法等を用いる場合、液滴吐出法、レーザビーム直接描画装置を用いた露光等によりマスクを形成した後、導電膜をエッチングして導電層を形成する。
次に、図４３に示すように、窒化珪素膜８５３を覆うように印刷法やスピンコート法により、絶縁膜を成膜し、ラビングを行って配向膜１８８１を形成する。なお、斜方蒸着法により配向膜１８８１を形成することで、低温で形成することが可能であり、耐熱性の低いプラスチック上に配向膜を形成することが可能である。
対向基板１８８２上に第２の画素電極（対向電極）１８８３及び配向膜１８８４を形成する。次に、対向基板１８８２上に閉ループ状のシール材を形成する。このとき、シール材は画素部の周辺の領域に液滴吐出法を用いて形成する。次に、ディスペンサ式（滴下式）により、シール材で形成された閉ループ内側に、液晶材料を滴下する。
シール材には、フィラーが混入されていてもよく、さらに、対向基板１８８２にはカラーフィルタや遮蔽膜（ブラックマトリクス）などが形成されていても良い。
次に、真空中で、配向膜１８８４及び第２の画素電極（対向電極）１８８３が設けられた対向基板１８８２とアクティブマトリクス基板とを貼り合わせ、紫外線硬化を行って、液晶材料が充填された液晶層８８５を形成する。なお、液晶層８７５を形成する方法として、ディスペンサ式（滴下式）の代わりに、対向基板を貼り合わせてから毛細管現象を用いて液晶材料を注入するディップ式（汲み上げ式）を用いることができる。
以上の工程により液晶表示パネルを作製することができる。なお、静電破壊防止のための保護回路、代表的にはダイオードなどを、接続端子とソース配線（ゲート配線）の間または画素部に設けてもよい。この場合、上記したＴＦＴと同様の工程で作製し、画素部のゲート配線層とダイオードのドレイン又はソース配線層とを接続することにより、静電破壊を防止させることができる。
以上の工程により液晶表示装置を形成することができる。なお、実施の形態１乃至実施の形態２４のいずれをも本実施例に適用することができる。
次に、実施例５において、駆動回路がＣＭＯＳ回路で形成されるアクティブマトリクス基板及びそれを有する液晶表示装置の作製方法について図４４、図４５、図４７を用いて説明する。図４７は、アクティブマトリクス基板の駆動回路の平面図である。また、駆動回路部Ａ−Ａ’、及び画素部Ｂ−Ｂ’の縦断面構造を図４４、及び図４５に模式的に示す。
実施例５と同様の工程により、図４４（Ａ）に示すように、基板８００上にゲート電極として機能する第１の導電層８０１、８０２、１８０３、８０４、第１の絶縁膜８０５、８０６、第１の半導体領域８２４〜８２６、第２の半導体領域８２１〜８２３を形成する。次に、後のｎチャネル型のＴＦＴとなる領域にマスク８９１を形成する。ここでは、液滴吐出法により、ポリイミドを吐出し、乾燥して、後のｎチャネル型のＴＦＴとなる第１の半導体領域８２４、８２６及び第２の半導体領域８２１、８２３を覆うマスク８９１を形成する。
次に、後にｐチャネル型のＴＦＴとなる第２の半導体領域８２５に、アクセプタ元素８９２を添加し、図４４（Ｂ）に示すように、ｐ型半導体領域８９３を形成する。
この後、実施例５と同様の工程により、ソース電極及びソース配線、並びにドレイン電極として機能する第４の導電層１８３１〜１８３６を形成する。また、ソース領域及びドレイン領域８３７、８３８、８４１〜８４３、８９４、８９５、チャネル形成領域として機能する第３の半導体領域８５４〜８５６を形成する。このときの上面図を図４７に示す。なお、第４の導電層１８３１〜１８３３は破線で示す。また、第２の絶縁膜８５１及び第３の絶縁膜８５２を形成した後、第３の半導体領域８５４〜８５６を加熱して水素化する。
次に、図４５（Ａ）に示すように、第４の絶縁膜８７１を形成した後、ゲート電極として機能する第１の導電層８０４の一部を露出し、ゲート電極と接続されるゲート配線８７２を形成する。この後、実施例１と同様に第５の絶縁膜８７３を形成した後、第４の導電層８４３に接続する第５の導電層８７４を形成する。
以上の工程により、図４５（Ａ）に示すような、ｎチャネル型のＴＦＴ１８６１及びｐチャネル型のＴＦＴ１８６２のＣＭＯＳ回路で形成される駆動回路Ａ−Ａ’と、ダブルゲート構造のゲート電極を有するｎチャネル型のＴＦＴ１８６３を有する画素部Ｂ−Ｂ’とで構成される、液晶表示装置のアクティブマトリクス基板を形成することができる。
この後、実施例５と同様の工程により、図４５（Ｂ）に示すような液晶表示装置を形成することが可能である。
本実施例では、本発明の半導体装置の一形態に相当する液晶表示装置パネルの外観について、図４８を用いて説明する。図４８（Ａ）は、第１の基板１６００と、第２の基板１６０４との間を第１のシール材１６０５及び第２のシール材１６０６によって封止されたパネルの上面図であり、図４８（Ｂ）は、図４８（Ａ）のＡ−Ａ’、及びＢ−Ｂ’それぞれにおける断面図に相当する。また、第１の基板１６００に、実施例１で形成されたアクティブマトリクス基板を用いることが可能である。
図４８（Ａ）において、点線で示された１６０２は画素部、１６０３はゲート配線駆動回路である。また、実線で示された１６０１はソース配線（ゲート配線）駆動回路である。本実施例において、画素部１６０２、及びゲート配線駆動回路１６０３はシール材１６０５で封止されている領域内にある。また、１６０１はソース配線（ソース配線）駆動回路であり、チップ状のソース配線駆動回路が第１の基板１６００上に設けられている。
また、１６００は第１の基板、１６０４は第２の基板、１６０５は、密閉空間の間隔を保持するためのギャップ材が含有されているシール材である。第１の基板１６００と第２の基板１６０４とはシール材１６０５によって封止されており、それらの間には液晶材料が充填されている。
次に、断面構造について図４８（Ｂ）を用いて説明する。第１の基板１６００上には駆動回路及び画素部が形成されており、ＴＦＴを代表とする半導体素子を複数有している。第２の基板１６０４表面には、カラーフィルタ１６２１が設けられている。駆動回路としてゲート配線駆動回路１６０３と画素部１６０２とを示す。なお、ゲート配線駆動回路１６０３はｎチャネル型のＴＦＴ１６１２からなる回路が形成される。なお、実施例６と同様に、ＣＯＭＳ回路によって駆動回路を形成しても良い。
本実施例においては、同一基板上にゲート配線駆動回路、及び画素部のＴＦＴが形成されている。このため、液晶表示装置の容積を縮小することができる。
画素部１６０２には、複数の画素が形成されており、各画素には液晶素子１６１５が形成されている。液晶素子１６１５は、第１の電極１６１６、第２の電極１６１８及びその間に充填されている液晶材料１６１９が重なっている部分である。液晶素子１６１５が有する第１の電極１６１６は、配線１６１７を介してＴＦＴ１６１１と電気的に接続されている。また、ゲート電極１６２５は、コンタクトホールを介してゲート配線１６２６と接続されている。ここでは、ゲート配線１６２６を形成した後、第１の電極１６１６を形成しているが、第１の電極１６１６を形成した後、ゲート配線１６２６を形成してもよい。液晶素子１６１５の第２の電極１６１８は、第２の基板１６０４側に形成される。また、各画素電極表面には配向膜１６３０、１６３１が形成されている。
１６２２は柱状の間隔保持材（スペーサ）であり、第１の電極１６１６と第２の電極１６１８との間の距離（セルギャップ）を制御するために設けられている。絶縁膜を所望の形状にエッチングして形成されている。なお、球状スペーサを用いていても良い。ソース配線駆動回路１６０１または画素部１６０２に与えられる各種信号及び電位は、接続配線１６２３を介して、ＦＰＣ１６０９から供給されている。なお、接続配線１６２３とＦＰＣとは、異方性導電膜又は異方性導電樹脂１６２７で電気的に接続されている。なお、異方性導電膜又は異方性導電樹脂の代わりに半田等の導電性ペーストを用いてもよい。
図示しないが、第１の基板１６００及び第２の基板１６０４の一方又は両方の表面には、接着剤によって偏光板が固定されている。なお、偏光板の他に位相差板を設けてもよい。
本実施例では、表示モジュールについて説明する。ここでは、表示モジュールの一例として、液晶モジュールを、図４９を用いて示す。
図４９（Ａ）は、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｅｎｄ）モード等の白色ライト及びカラーフィルタを用いてカラー表示をする液晶モジュールの断面図を示す。
図４９（Ａ）に示すように、アクティブマトリクス基板１３０１と対向基板１３０２とが、シール材１３００により固着され、それらの間には画素部１３０３と液晶層１３０４とが設けられ表示領域を形成している。
着色層１３０５は、カラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応した着色層が各画素に対応して設けられている。アクティブマトリクス基板１３０１と対向基板１３０２との外側には、偏光板１３０６、１３０７が配設されている。また、偏光板１３０６の表面には、保護膜１３１６が形成されており、外部からの衝撃を緩和している。
アクティブマトリクス基板１３０１に設けられた接続端子１３０８には、ＦＰＣ１３０９を介して配線基板１３１０が接続されている。配線基板１３１０には、画素駆動回路（ＩＣチップ、ドライバＩＣ等）、コントロール回路や電源回路などの外部回路１３１２が組み込まれている。
冷陰極管１３１３、反射板１３１４、及び光学フィルム１３１５、インバータ（図示しない。）はバックライトユニットであり、これらが光源となって液晶表示パネルへ光を投射する。液晶パネル、光源、配線基板、ＦＰＣ等は、ベゼル１３１７で保持及び保護されている。
図４９（Ｂ）は、フィールドシーケンシャルモードのように、カラーフィルタを用いず、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の光を発する冷陰極管またはダイオードを用いて、時間分割を用いて画像を合成しカラー表示を行うことが可能な液晶モジュールの断面図である。図４９（Ａ）と比較して、カラーフィルタを有さない。また、ここでは、Ｒ（赤）、Ｇ（緑）、Ｂ（青）それぞれに発光する冷陰極管１３２１〜１３２３が反射板１３１４内に設けられている。また、これらの冷陰極管の発光を制御するコントローラ（図示しない。）が設けられている。さらに、液晶層１３２４は、強誘電性液晶が充填され、高速動作が可能であるため、時間分割を用いて画像を合成することが可能である。
なお、実施の形態１乃至実施の形態２４のいずれをも本実施例に適用することができる。
本実施例では、基板周辺部に設けられたゲート配線入力端子とソース配線入力端子部の構造について、図５４を用いて説明する。図５４（Ａ）、（Ｃ）及び（Ｅ）は、それぞれ基板周辺部の上面図であり、図５４（Ｂ）、（Ｄ）及び（Ｆ）は、それぞれ図５４（Ａ）、（Ｃ）及び（Ｅ）のＫ−Ｌ、及びＭ−Ｎの縦断面図である。なお、Ｋ−Ｌはゲート配線入力端子の縦断面図を示し、Ｍ−Ｎはとソース配線入力端子部の縦断面図を示す。
図５４（Ａ）及び図５４（Ｂ）に示すように、第１の基板１１及び第２の基板２１は、シール材２０を用いて封止されており、これらの内部には、第１の画素電極１９及び画素ＴＦＴ１が配列された画素部が形成されている。また、第１の画素電極１９端部を覆う絶縁物２７が形成されており、絶縁物２７と第１の画素電極１９の表面上に発光物質を含む層２９及び第２の画素電極３０が形成されており、第１の画素電極、発光物質を含む層２９、及び第２の画素電極３０で発光素子を形成する。なお、発光素子の代わりに液晶素子を設けても良い。
図５４（Ａ）及び図５４（Ｂ）においては、ゲート配線入力端子１３とソース配線入力端子２６は、ＴＦＴ１のゲート電極１２と同様の工程により形成されている。また、ゲート配線入力端子１３は、第１の層間絶縁膜１６上に形成されたゲート配線１７を介して各ゲート電極と接続されている。また、ソース配線入力端子２６は、電源線１４ａ、１４ｂ、ソース配線１４ｃとそれぞれ接続されている。
また、第１の画素電極１９は第１の層間絶縁膜１６上に形成された第２の層間絶縁膜１８上に形成されている。なお、第１の層間絶縁膜１６及び第２の層間絶縁膜１８を介して、第１の画素電極は、ドレイン電極１５と接続されている。
ゲート配線入力端子１３とソース配線入力端子２６は、それぞれ接続層２２、２３を介してＦＰＣ２４、２５に接続されている。なお、図５４（Ａ）においては、接続層２２、２３及びＦＰＣ２４、２５は破線で示している。
図５４（Ｃ）及び図５４（Ｄ）においては、ゲート配線入力端子３３は電源線１４ａ、１４ｂ、及びソース配線１４ｃと同様の工程で形成され、ソース配線入力端子２６は、電源線１４ａ、１４ｂ、ソース配線１４ｃそれぞれの一部である。また、ゲート配線入力端子３３とゲート電極１２とは、第１の層間絶縁膜１６上に形成されたゲート配線１７で接続されている。
その他の構造は、図５４（Ａ）及び図５４（Ｂ）と同様である。
図５４（Ｅ）及び図５４（Ｆ）においては、ゲート配線入力端子はゲート配線４３の一部であり、ソース配線入力端子４４は、ゲート配線４３と同時に形成される。また、ソース配線入力端子４４は、電源線１４ａ、１４ｂ、ソース配線１４ｃ上に形成された第１の層間絶縁膜が除去された後、露出された電源線１４ａ、１４ｂ、ソース配線１４ｃ上に形成される。
その他の構造は、図５４（Ａ）及び図５４（Ｂ）と同様である。
なお、本実施例は、実施の形態１に示されるＴＦＴの構造を用いて説明したが、適宜実施の形態２乃至実施の形態２４に適用することが可能である。
本発明の半導体装置に具備される保護回路の一例について説明する。保護回路は、ＴＦＴ、ダイオード、抵抗素子及び容量素子等から選択された１つ又は複数の素子によって構成されるものであり、以下にはいくつかの保護回路の構成とその動作について説明する。まず、外部回路と内部回路の間に配置される保護回路であって、１つの入力端子に対応した保護回路の等価回路図の構成について、図５５を用いて説明する。図５５（Ａ）に示す保護回路は、Ｐ型のＴＦＴ７２２０、７２３０、容量素子７２１０、７２４０、抵抗素子７２５０を有する。抵抗素子７２５０は２端子の抵抗であり、一端には入力電圧Ｖｉｎ（以下、Ｖｉｎと表記）が、他端には低電位電圧ＶＳＳ（以下、ＶＳＳと表記）が与えられる。
図５５（Ｂ）に示す保護回路は、図５５（Ａ）に示すＰ型のＴＦＴ７２２０、７２３０を、整流性を有するダイオード７２６０、７２７０で代用した等価回路図である。図５５（Ｃ）に示す保護回路は、図５５（Ａ）に示すＰ型のＴＦＴ７２２０、７２３０を、ＴＦＴ７３５０、７３６０、７３７０、７３８０で代用した等価回路図である。また、上記とは別の構成の保護回路として、図５５（Ｄ）に示す保護回路は、抵抗７２８０、７２９０と、Ｎ型のＴＦＴ７３００を有する。図５５（Ｅ）に示す保護回路は、抵抗７２８０、７２９０、Ｐ型のＴＦＴ７３１０及びＮ型のＴＦＴ７３２０を有する。なお、上記保護回路を構成する素子は、耐圧に優れた非晶質半導体により構成することが好ましい。本実施例は、上記の実施の形態と自由に組み合わせることが可能である。
本実施例では、上記実施例に示した表示パネルへの駆動回路の実装について、図５０を用いて説明する。
図５０（Ａ）に示すように、画素部１４０１の周辺にソース配線駆動回路１４０２、及びゲート配線駆動回路１４０３ａ、１４０３ｂを実装する。図５０（Ａ）では、ソース配線駆動回路１４０２、及びゲート配線駆動回路１４０３ａ、１４０３ｂ等として、公知の異方性導電接着剤、及び異方性導電フィルムを用いた実装方法、ＣＯＧ方式、ワイヤボンディング方法、並びに半田バンプを用いたリフロー処理等により、基板１４００上にＩＣチップ１４０５を実装する。ここでは、ＣＯＧ方式を用いる。そして、ＦＰＣ（フレキシブルプリントサーキット）１４０６を介して、ＩＣチップと外部回路とを接続する。
なお、ソース配線駆動回路１４０２の一部、例えばアナログスイッチを基板上に一体形成し、かつその他の部分を別途ＩＣチップで実装してもよい。
また、図５０（Ｂ）に示すように、ＳＡＳや結晶性半導体でＴＦＴを代表とする半導体素子を形成する場合、画素部１４０１とゲート配線駆動回路１４０３ａ、１４０３ｂ等を基板上に一体形成し、ソース配線駆動回路１４０２等を別途ＩＣチップとして実装する場合がある。図５０（Ｂ）において、ソース配線駆動回路１４０２として、ＣＯＧ方式により、基板１４００上にＩＣチップ１４０５を実装する。そして、ＦＰＣ１４０６を介して、ＩＣチップと外部回路とを接続する。
なお、ソース配線駆動回路１４０２の一部、例えばアナログスイッチを基板上に一体形成し、かつその他の部分を別途ＩＣチップで実装してもよい。
さらに、図５０（Ｃ）に示すように、ＣＯＧ方式に代えて、ＴＡＢ方式によりソース配線駆動回路１４０２等を実装する場合がある。そして、ＦＰＣ１４０６を介して、ＩＣチップと外部回路とを接続する。図５０（Ｃ）において、ソース配線駆動回路をＴＡＢ方式により実装しているが、ゲート配線駆動回路をＴＡＢ方式により実装してもよい。
ＩＣチップをＴＡＢ方式により実装すると、基板に対して画素部を大きく設けることができ、狭額縁化を達成することができる。
なお、ソース配線駆動回路１４０２の一部、例えばアナログスイッチを基板上に一体形成し、かつその他の部分を別途ＩＣチップで実装してもよい。
ＩＣチップは、シリコンウェハを用いて形成するが、ＩＣチップの代わりにガラス基板上に回路を形成したＩＣ（以下、ドライバＩＣと表記する）を設けてもよい。ＩＣチップは、円形のシリコンウェハからＩＣチップを取り出すため、母体基板形状に制約がある。一方ドライバＩＣは、母体基板がガラスであり、形状に制約がないため、生産性を高めることができる。そのため、ドライバＩＣの形状寸法は自由に設定することができる。例えば、ドライバＩＣの長辺の長さを１５〜８０ｍｍとして形成すると、ＩＣチップを実装する場合と比較し、必要な数を減らすことができる。その結果、接続端子数を低減することができ、製造上の歩留まりを向上させることができる。
ドライバＩＣは、基板上に形成された結晶性半導体を用いて形成することができ、結晶性半導体は連続発振型のレーザ光を照射することで形成するとよい。連続発振型のレーザ光を照射して得られる半導体膜は、結晶欠陥が少なく、大粒径の結晶粒を有する。その結果、このような半導体膜を有するトランジスタは、移動度や応答速度が良好となり、高速駆動が可能となり、ドライバＩＣに好適である。
上記実施例に示される表示装置を筺体に組み込んだ電子機器として、テレビジョン装置（単にテレビ、又はテレビジョン受信機ともよぶ）、デジタルカメラ、デジタルビデオカメラ等のカメラ、携帯電話装置（単に携帯電話機、携帯電話ともよぶ）、ＰＤＡ等の携帯情報端末、携帯型ゲーム機、コンピュータ用のモニター、コンピュータ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置等が挙げられる。その具体例について、図５２、５３を参照して説明する。
図５２（Ａ）に示す携帯情報端末は、本体９２０１、表示部９２０２等を含んでいる。表示部９２０２は、実施の形態１〜２４、及び実施例１〜１１で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能な携帯情報端末を安価に提供することができる。
図５２（Ｂ）に示すデジタルビデオカメラは、表示部９７０１、表示部９７０２等を含んでいる。表示部９７０１は、実施の形態１〜２４、及び実施例１〜１１で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能なデジタルビデオカメラを安価に提供することができる。
図５２（Ｃ）に示す携帯端末は、本体９１０１、表示部９１０２等を含んでいる。表示部９１０２は、実施の形態１〜２４、及び実施例１〜１１で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能な携帯端末を安価に提供することができる。
図５２（Ｄ）に示す携帯型のテレビジョン装置は、本体９３０１、表示部９３０２等を含んでいる。表示部９３０２は、実施の形態１〜２４、及び実施例１〜１１で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能な携帯型のテレビジョン装置を安価に提供することができる。このようなテレビジョン装置は携帯電話などの携帯端末に搭載する小型のものから、持ち運びをすることができる中型のもの、また、大型のもの（例えば４０インチ以上）まで、幅広く適用することができる。
図５２（Ｅ）に示す携帯型のコンピュータは、本体９４０１、表示部９４０２等を含んでいる。表示部９４０２は、実施の形態１〜２４、及び実施例１〜１１で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能な携帯型のコンピュータを安価に提供することができる。
図５２（Ｆ）に示すテレビジョン装置は、本体９５０１、表示部９５０２等を含んでいる。表示部９５０２は、実施の形態１〜２４、及び実施例１〜１１で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能なテレビジョン装置を安価に提供することができる。
上記に挙げた電子機器において、二次電池を用いているものは、消費電力を削減した分、電子機器の使用時間を長持ちさせることができ、二次電池を充電する手間を省くことができる。
図５３に示す大型テレビジョンは、本体９６０１、表示部９６０２等を含んでいる。また、本体の裏又は上部には、壁掛用の支持体が設けられている。図５３では、大型テレビジョンの代表例として、壁掛けテレビジョンを示す。図５３に示すように壁９６０３にかけて表示することができる。また、鉄道の駅や空港などにおける情報表示板や、街頭における広告表示板など特に大面積の表示媒体として様々な用途に適用することができる。表示部９６０２は、実施の形態１〜２４、及び実施例１〜１１で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能な大型テレビジョンを安価に提供することができる。
本発明に係る半導体装置の作製工程を説明する断面図。 本発明に係る半導体装置の作製工程を説明する断面図。 本発明に係る半導体装置の構造を説明する上面図及び断面図。 本発明に係る半導体装置の構造を説明する上面図及び断面図。 本発明に係る半導体装置の構造を説明する上面図及び断面図。 本発明に係る半導体装置の構造を説明する上面図及び断面図。 本発明に係る半導体装置の構造を説明する上面図及び断面図。 本発明に係る半導体装置の構造を説明する上面図及び断面図。 本発明に係る半導体装置の構造を説明する上面図及び断面図。 本発明に係る半導体装置の作製工程を説明する断面図。 本発明に係る半導体装置の構造を説明する平面図及び断面図。 本発明に係る半導体装置の構造を説明する平面図及び断面図。 本発明に係る半導体装置の構造を説明する平面図及び断面図。 本発明に係る半導体装置の構造を説明する平面図及び断面図。 本発明に係る半導体装置の構造を説明する平面図及び断面図。 本発明に係る半導体装置の構造を説明する平面図及び断面図。 本発明に係る半導体装置の構造を説明する平面図及び断面図。 本発明に係る半導体装置の構造を説明する平面図及び断面図。 本発明に係る半導体装置の作製工程を説明する断面図。 本発明に係る半導体装置の作製工程を説明する断面図。 本発明に係る半導体装置の作製工程を説明する断面図。 本発明に係る半導体装置の作製工程を説明する断面図。 本発明に係る半導体装置の作製工程を説明する断面図。 本発明に係る半導体装置の構造を説明する断面図。 本発明に係る半導体装置の構造を説明する断面図。 本発明に係る半導体装置の半導体領域における不純物濃度を説明する断面図。 本発明に係る半導体装置の半導体領域における不純物濃度を説明する断面図。 本発明に係る半導体装置の構造を説明する断面図。 本発明に係る半導体装置の構造を説明する断面図。 本発明に係る半導体装置の作製工程を説明する断面図。 本発明に係る半導体装置の作製工程を説明する断面図。 本発明に係る半導体装置の作製工程を説明する段面図。 本発明に係る半導体装置の作製工程を説明する段面図。 本発明に係る半導体装置の作製工程を説明する段面図。 本発明に係る半導体装置の画素の構造を説明する上面図。 本発明に係る半導体装置の駆動回路の構造を説明する上面図。 本発明に係る半導体装置の駆動回路の構造を説明する上面図。 本発明に係る発光表示パネルの構成を説明する上面図及び断面図。 本発明に係る半導体装置の発光素子の構造を説明する断面図。 本発明に係る半導体装置の発光素子の回路を説明する図。 本発明に係る半導体装置の作製工程を説明する段面図。 本発明に係る半導体装置の作製工程を説明する段面図。 本発明に係る半導体装置の作製工程を説明する段面図。 本発明に係る半導体装置の作製工程を説明する段面図。 本発明に係る半導体装置の作製工程を説明する段面図。 本発明に係る半導体装置の駆動回路の接続を説明する上面図。 本発明に係る半導体装置の駆動回路の接続を説明する上面図。 本発明に係る液晶表示パネルの構成を説明する上面図及び断面図。 本発明に係る液晶表示モジュールの構成を説明する図。 本発明に係る半導体装置の駆動回路の実装方法を説明する上面図。 本発明に適用可能なレーザビーム直接描画装置を説明する図。 電子機器の一例を説明する図。 電子機器の一例を説明する図。 本発明に係る半導体装置の周辺部の構成を説明する上面図及び断面図。 保護回路を説明する回路図。

Claims (34)

  1. 絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体領域を形成し、前記第１の半導体領域に触媒元素を添加し加熱した後、前記第１の半導体領域上に不純物元素を有する第２の半導体領域を形成し、前記第１の半導体領域及び前記第２の半導体領域を加熱した後、前記第２の半導体領域に接する第１の導電層を液滴吐出法により形成し、前記第１の導電層及び前記第２の半導体領域の一部をエッチングして、第２の導電層及びソース領域及びドレイン領域を形成し、
    前記第２の導電層上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続する第３の導電層を液滴吐出法により形成することを特徴とする半導体装置の作製方法。
  2. 請求項１において、前記不純物元素はリン、窒素、ヒ素、アンチモン、ビスマスから選ばれた元素であることを特徴とする半導体装置の作製方法。
  3. 請求項１又は請求項２において、前記第２の半導体領域に、ヘリウム、ネオン、アルゴン、クリプトン、キセノンから選ばれた一種または複数種を添加することを特徴とする半導体装置の作製方法。
  4. 絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体領域を形成し、前記第１の半導体領域に触媒元素を添加し加熱した後、前記第１の半導体領域上に第１の不純物元素を有する第２の半導体領域を形成し、前記第１の半導体領域及び前記第２の半導体領域を加熱した後、前記第２の半導体領域を除去し、前記第１の半導体領域に接して第２の不純物元素を有する第３の半導体領域を形成し、
    前記第３の半導体領域に接する第１の導電層を液滴吐出法により形成し、前記第１の導電層及び前記第３の半導体領域の一部をエッチングして、第２の導電層及びソース領域及びドレイン領域を形成し、
    前記第２の導電層上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続する第３の導電層を液滴吐出法により形成することを特徴とする半導体装置の作製方法。
  5. 絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体領域を形成し、前記第１の半導体領域に触媒元素を添加し加熱した後、前記第１の半導体領域上に第１の不純物元素を有する第２の半導体領域を形成し、前記第１の半導体領域及び前記第２の半導体領域を加熱した後、前記第２の半導体領域を除去し、前記第１の半導体領域に第２の不純物元素を添加してソース領域及びドレイン領域を形成し、
    前記ソース領域及びドレイン領域に接する第１の導電層を液滴吐出法により形成し、前記第１の導電層の一部をエッチングして、第２の導電層を形成し、
    前記第２の導電層上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続する第３の導電層を液滴吐出法により形成することを特徴とする半導体装置の作製方法。
  6. 請求項４又は請求項５において、前記第１の不純物元素はヘリウム、ネオン、アルゴン、クリプトン、キセノンから選ばれた一種または複数種であることを特徴とする半導体装置の作製方法。
  7. 請求項４乃至請求項６のいずれか一項において、前記第２の不純物元素はリン、窒素、ヒ素、アンチモン、ビスマスから選ばれた一種または複数種であることを特徴とする半導体装置の作製方法。
  8. 請求項１乃至請求項７のいずれか一項において、前記第３の導電層は、３つ以上の前記ゲート電極に接続されていることを特徴とする半導体装置の作製方法。
  9. 請求項１乃至請求項７のいずれか一項において、前記第３の導電層は、２つの前記ゲート電極に接続されていることを特徴とする半導体装置の作製方法。
  10. 絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体領域を形成し、前記第１の半導体領域に触媒元素を添加し加熱した後、前記第１の半導体領域上に不純物元素を有する第２の半導体領域を形成し、前記第１の半導体領域及び前記第２の半導体領域を加熱した後、
    前記ゲート電極上に形成された前記ゲート絶縁膜の一部を除去した後、前記ゲート電極上に絶縁膜を液滴吐出法により形成した後、前記ゲート電極に接続する第１の導電層、及び前記絶縁膜と前記第２の半導体領域に接する第２の導電層を液滴吐出法により形成し、前記第１及び第２の導電層及び前記第２の半導体領域の一部をエッチングして、第３及び第４の導電層及びソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法。
  11. 請求項１０において、前記不純物元素はリン、窒素、ヒ素、アンチモン、ビスマスから選ばれた元素であることを特徴とする半導体装置の作製方法。
  12. 請求項１０又は請求項１１において、前記第２の半導体領域に、ヘリウム、ネオン、アルゴン、クリプトン、キセノンから選ばれた一種または複数種を添加することを特徴とする半導体装置の作製方法。
  13. 絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体領域を形成し、前記第１の半導体領域に触媒元素を添加し加熱した後、前記第１の半導体領域上に第１の不純物元素を有する第２の半導体領域を形成し、前記第１の半導体領域及び前記第２の半導体領域を加熱した後、前記第２の半導体領域を除去し、前記第１の半導体領域に接して第２の不純物元素を有する第３の半導体領域を形成し、
    前記ゲート電極上に形成された前記ゲート絶縁膜の一部を除去した後、前記ゲート電極上に絶縁膜を液滴吐出法により形成した後、前記ゲート電極に接続する第１の導電層、及び前記絶縁膜と前記第３の半導体領域に接する第２の導電層を液滴吐出法により形成し、
    前記第１及び第２の導電層並びに前記第３の半導体領域の一部をエッチングして、第３及び第４の導電層及びソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法。
  14. 絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体領域を形成し、前記第１の半導体領域に触媒元素を添加し加熱した後、前記第１の半導体領域上に第１の不純物元素を有する第２の半導体領域を形成し、前記第１の半導体領域及び前記第２の半導体領域を加熱した後、前記第２の半導体領域を除去し、前記第１の半導体領域に第２の不純物元素を添加してソース領域及びドレイン領域を形成し、
    前記ゲート電極上に形成された前記ゲート絶縁膜の一部を除去した後、前記ゲート電極上に絶縁膜を液滴吐出法により形成した後、前記ゲート電極に接続する第１の導電層、及び前記絶縁膜と前記第３の半導体領域に接する第２の導電層を液滴吐出法により形成し、
    前記第１及び第２の導電層並びに前記第３の半導体領域の一部をエッチングして、第３及び第４の導電層を形成することを特徴とする半導体装置の作製方法。
  15. 請求項１３又は請求項１４において、前記第１の不純物元素はヘリウム、ネオン、アルゴン、クリプトン、キセノンから選ばれた一種または複数種であることを特徴とする半導体装置の作製方法。
  16. 請求項１３乃至請求項１５のいずれか一項において、前記第２の不純物元素はリン、窒素、ヒ素、アンチモン、ビスマスから選ばれた一種または複数種であることを特徴とする半導体装置の作製方法。
  17. 請求項１０乃至請求項１６のいずれか一項において、前記第１の導電層は、３つ以上の前記ゲート電極に接続されていることを特徴とする半導体装置の作製方法。
  18. 請求項１０乃至請求項１６のいずれか一項において、前記第１の導電層は、２つの前記ゲート電極に接続されていることを特徴とする半導体装置の作製方法。
  19. 基板上に第１及び第２のゲート電極を形成し、前記第１及び第２のゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体領域を形成し、前記第１の半導体領域に触媒元素を添加し加熱し、
    前記第１の半導体領域上に第１の不純物元素を有する第２の半導体領域を形成し、前記第１及び第２の半導体領域を加熱した後、前記第１の半導体領域をエッチングして、第３及び第４の半導体領域を形成し、前記第２の半導体領域をエッチングして、第５及び第６の半導体領域を形成し、
    前記第３及び第５の半導体領域を第１のマスクで覆い、かつ前記第６の半導体領域の一部を第２のマスクで覆って第２の不純物元素を添加し、
    前記第５及び第６の半導体領域上に、液滴吐出法により第１及び第２の導電層を形成した後、前記第１及び第２の導電層をエッチングして第３及び第４の導電層を形成し、
    前記第５の半導体領域の一部、及び前記第６の半導体領域で前記第２のマスクで覆われた領域をエッチングしてソース領域及びドレイン領域を形成し、
    前記第３及び第４の導電層上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続する第５の導電層を液滴吐出法により形成することを特徴とする半導体装置の作製方法。
  20. 基板上に第１及び第２のゲート電極を形成し、前記第１及び第２のゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体領域を形成し、前記第１の半導体領域に触媒元素を添加し加熱し、
    前記第１の半導体領域をエッチングして第２及び第３の半導体領域を形成し、
    前記第２及び第３の半導体領域それぞれ一部を覆う第１のマスクを形成し、前記第２及び第３の半導体領域に第１の不純物元素を添加し加熱し、
    前記第２の半導体領域の全て及び前記第３の半導体領域の一部を覆う第２のマスクを形成した後、前記第３の半導体領域に第２の不純物元素を添加し加熱し、
    前記第１の半導体領域及び前記第２の半導体領域上に第１及び第２の導電層を液滴吐出法により形成した後、前記第１及び第２の導電層をエッチングして第３の導電層及び第４の導電層を形成し、
    前記第３及び第４の導電層上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続する第５の導電層を液滴吐出法により形成することを特徴とする半導体装置の作製方法。
  21. 請求項１９又は請求項２０において、前記第１の不純物元素はリン、窒素、ヒ素、アンチモン、ビスマスから選ばれた一種または複数種であり、第２の不純物元素は、ボロンであることを特徴とする半導体装置の作製方法。
  22. 請求項１９乃至請求項２１のいずれか一項において、前記第２の半導体領域に、ヘリウム、ネオン、アルゴン、クリプトン、キセノンから選ばれた一種または複数種を添加することを特徴とする半導体装置の作製方法。
  23. 絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体領域を形成し、前記第１の半導体領域に触媒元素を添加し加熱した後、前記第１の半導体領域上に第１の不純物元素を有する第２の半導体領域を形成し、前記第１の半導体領域及び前記第２の半導体領域を加熱した後、前記第２の半導体領域を除去し、前記第１の半導体領域をエッチングして第３の半導体領域及び第４の半導体領域を形成し、
    前記第４の半導体領域全て及び前記第３の半導体領域の一部を覆う第１のマスクを形成した後、前記第３の半導体領域に第２の不純物元素を添加し、
    前記第３の半導体領域全て及び前記第４の半導体領域の一部を覆う第２のマスクを形成した後、前記第４の半導体領域に第３の不純物元素を添加し、
    前記第３の半導体領域及び前記第４の半導体領域上に第１及び第２の導電層を液滴吐出法により形成した後、前記第１及び第２の導電層をエッチングして第３の導電層及び第４の導電層を形成し、
    前記第３及び第４の導電層上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続する第５の導電層を液滴吐出法により形成することを特徴とする半導体装置の作製方法。
  24. 請求項２３において、前記第１の不純物元素はヘリウム、ネオン、アルゴン、クリプトン、キセノンから選ばれた一種または複数種であることを特徴とする半導体装置の作製方法。
  25. 請求項２３又は請求項２４において、前記第１の不純物元素はリン、窒素、ヒ素、アンチモン、ビスマスから選ばれた一種または複数種であり、第２の不純物元素は、ボロンであることを特徴とする半導体装置の作製方法。
  26. 請求項２１乃至請求項２５のいずれか一項において、前記第１及び第２のマスクは、液滴吐出法で形成することを特徴とする半導体装置の作製方法。
  27. 請求項２１乃至請求項２５のいずれか一項において、前記第１及び第２のマスクは、感光性材料を吐出または塗布し、前記感光性材料にレーザ光を照射して露光し現像して形成することを特徴とする半導体装置の作製方法。
  28. 請求項２０乃至請求項２７のいずれか一項において、前記第５の導電層は、３つ以上の前記ゲート電極に接続されていることを特徴とする半導体装置の作製方法。
  29. 請求項２０乃至請求項２７のいずれか一項において、前記第５の導電層は、２つの前記ゲート電極に接続されていることを特徴とする半導体装置の作製方法。
  30. 請求項１乃至請求項２９のいずれか一項において、前記ゲート電極は、前記絶縁表面上に導電膜を形成し、前記導電膜上に感光性樹脂を吐出又は塗布し、前記感光性樹脂の一部にレーザ光を照射してマスクを形成した後、前記マスクを用いて前記導電膜をエッチングして形成することを特徴とする半導体装置の作製方法。
  31. 請求項１乃至請求項３０のいずれか一項において、前記ゲート電極は、耐熱性を有する導電層で形成されていることを特徴とする半導体装置の作製方法。
  32. 請求項１乃至請求項３１のいずれか一項において、前記ゲート電極は、タングステン、モリブデン、ジルコニウム、ハフニウム、ビスマス、ニオブ、タンタル、クロム（Ｃｒ）、コバルト、ニッケル、白金、リンを含有する結晶性珪素膜、酸化インジウムスズ、酸化亜鉛、酸化インジウム亜鉛、ガリウムを添加した酸化亜鉛、又は酸化珪素を含む酸化インジウムスズで形成されることを特徴とする半導体装置置の作製方法。
  33. 請求項１乃至請求項３２のいずれか一項において、前記触媒元素は、タングステン、モリブデン、ジルコニウム、ハフニウム、ビスマス、ニオブ、タンタル、クロム、コバルト、ニッケル、及び白金から選ばれる一つ又は複数であることを特徴とする半導体装置の作製方法。
  34. 請求項１乃至請求項３３のいずれかにより形成された半導体装置を有するテレビジョン。





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