JP2006078268A - 静電気放電耐性特性の測定及び静電気破壊試験用装置 - Google Patents

Abstract

【課題】静電気放電耐性特性の測定、及び静電気破壊試験において、同程度のトリガー状態以前の素子電圧の後における導通状態において、入力ライン電圧の値を低く設定し、更には当該入力ライン電圧の上昇率を低い値としながら必要な測定及び試験を可能とする構成を提供すること。
【解決手段】静電気放電保護回路２に対する入力電圧回路における既存同軸ケーブル４０の内、インピーダンス変換回路３と静電気放電保護回路２との間に介在する既存同軸ケーブル４０の一部又は全てに代えて、既存同軸ケーブル４０よりも低い特性インピーダンス値を有している同軸ケーブル４を採用するか、又は静電気放電保護回路２と並列に接続されているインピーダンス回路を採用することによって、前記課題を解決することができる静電気放電耐性特性の測定及び静電破壊試験用装置。
【選択図】図３

Description

本発明は、半導体素子及び磁気ヘッド回路などの静電気放電保護回路に対し、所定の電圧上昇率によって上昇し、ピーク電圧に至る入力ライン伝達用パルス電圧（以下「入力ライン電圧」と略称する。）を素子電圧としている伝送ラインパルス試験機（Transmission Line Pulse Tester：以下、「ＴＬＰテスター」と略称する。）を使用したことによる静電気放電耐性特性の測定及び静電気破壊試験用装置に関するものである。

従来、静電気放電保護回路に対して、静電気放電破壊試験を行うために電圧を印加する方法として、伝達ラインパルス（Transmission Line Pulse：以下、「ＴＬＰ」と略称する。）による方式を採用した試験方法が存在する。

当該ＴＬＰを使用した試験装置においては、図８（ａ）、（ｂ）に示すように、パルス電圧発生回路１から静電気放電保護回路２に対し、定格の特性インピーダンスを有している同軸ケーブル４０（尚、当該同軸ケーブル４０は、段落〔００１１〕において後述する既存同軸ケーブルに該当する。）を介してＴＬＰが伝達されていた（尚、図８においては、静電気放電保護回路２における電圧及び電流を測定するためのＩ−Ｖモジュール回路、更には、パルス電圧発生回路１からの矩形パルスを変形するための波形形成回路が存在するが、これらは、本発明の課題及び要旨と関係ないので、省略しており、以下に説明する他の図面においても同様である。）。
尚、前記パルス電圧発生回路１としては、特許文献１をはじめ、同軸ケーブルを分布容量回路として用いて、それに充電して、機械スイッチで伝送ラインに放電させるという同軸ケーブル充電型、及び非特許文献６のように、通常の高電圧パルスをストレートに発生させるという高電圧パルス発生回路型が存在する。

静電気放電保護回路に対し、静電気破壊試験を行うための電圧を印加することによって静電気放電保護回路内において生じかつ測定される電圧及び電流の変化する状態は、図５に示すように、当初ピーク値電圧を伴うトリガー（Trigger）発生状態に至り、次に電圧値が急激に下降し、かつ電流値が徐々に増加するようなスナップバック（Snapback）状態に至り、更には電圧値の上昇と共に、電流値も順次上昇するような所謂導通状態（Conductive State）に至っている（尚、図は、ＭＯＳ型トランジスタを使用した静電気放電保護回路の場合を例示している。）。

しかしながら、静電気放電保護回路による集積回路をパッケージに封入した後に試験をする場合には、試験の対象となる静電気放電保護回路以外の寄生インピーダンスが、静電気放電保護回路に入力される電圧の電圧上昇率（電圧の時間に対する変化率）に大きく影響し、ひいては、静電気放電保護回路内の導通状態をも左右することが知られている。その結果として、試験によるデータが、試験装置の差、実際の集積回路内に、静電気放電保護回路を配置する方法、などに依存するという問題点が、例えば後述する非特許文献５などに指摘されている。

したがって、ＴＬＰテスターを使用した静電気放電耐性特性の測定、及び静電破壊試験においては、周囲の諸々の条件を予め判定し、なおかつ、静電気放電保護回路の設計上の諸要素(具体的には、回路設計パラメータや、そのマージン)を評価するために、静電気放電保護回路に印加される入力ライン電圧の電圧上昇率を、広い範囲にて可変として、静電気放電保護回路の特性試験を行うことが必要かつ好ましい。

上昇パルス電圧は、一定の時間内に上昇し（通常の場合には、１０ナノ秒間に上昇するような設計が採用されている。）、ピーク電圧に至るが、その電源電圧として通常矩形波パルスを採用し、当該パルスを図６（ａ）の上側に示すように、略台形の形状に変形したうえで（通常このような変形を行うために、低周波フィルター回路又は積分回路が使用されている。）静電気放電保護回路に対する入力が行われているが、当該上昇パルス電圧が静電気放電保護回路に印加された場合には、印加の段階にて図６（ａ）の下側に示すような反射波が発生し、双方の合成によって、図６（ｂ）に示すような時間的変化を呈するようなパルス電圧が印加されることになる。

そして、印加された上昇パルス電圧、具体的には図６（ｂ）の入射上昇パルス電圧と当該電圧に基づく反射電圧の合成による電圧と電流との関係を算定し、徐々に印加する上昇パルス電圧の値を大きくすることによって、図５に示すような導通状態における電流（Ｉ）と電圧（Ｖ）との関係による特性（Ｉ−Ｖ特性）を明らかにしたうえで、静電気破壊に至る電流値及び電圧値を測定することになる。

図５に示す静電気放電保護回路２の導通状態における電圧と電流との間の変化の程度（図５の導通状態における勾配の程度）、更には静電気破壊に係る電圧値並びに電流値の程度は、基本的に上昇パルス電圧の電圧上昇率によって左右されており、かつこの点は、非特許文献２などにおいて指摘されている。

このような状況を反映して、一般に静電気放電耐性特性の測定方法、及び静電気破壊試験方法においては、図７に示すような、上昇パルス電圧において当初の電圧上昇率を設定したうえで、その電圧上昇率を、先に説明したように１０ナノ秒を基準にして、より、電圧上昇率を高く設定して、各試験を行い、電圧上昇率が、保護回路特性に与える影響に関する調査が行われている。

従来から採用されている既存のＴＬＰを採用している静電気破壊試験回路（以下「既存回路」と略称する。）においては、上昇パルス電圧を発生するパルス電圧発生回路から静電気放電保護回路に至るまでの入力径路を構成する同軸ケーブルが有しているインピーダンスは、国際的な規格によって定格化されており、大抵の場合には５０Ω、例外的には７５Ωとされている（以下、このような定格化された既存回路における同軸ケーブルを「既存同軸ケーブル」と略称する。）。

また、前述した高電圧パルス発生器を採用する場合においても、これによる出力インピーダンスは、通常、５０Ωに設定されている。

そして、既存回路における入力径路は、既存同軸ケーブルによって形成される以上、前記入力径路における特性インピーダンスの程度又は大きさは、既存同軸ケーブルの定格に基づくインピーダンス値によって左右されざるを得ないという状況にあった。

いうまでもなく、静電気放電保護回路における導通状態を実現し、更には静電破壊状態を実現する入力ライン電圧の大きさ及び当該入力ライン電圧の電圧上昇率は、所定の範囲であることを必要とされているが、低い電圧上昇率の場合には、静電気放電保護回路の保護特性が低くなることから、ＴＬＰテスターにおいては、静電気放電保護回路が図５に示す導通段階に至る以前に、より低い電圧上昇率を実現することが要請されている。

しかしながら、既存回路において、既存同軸ケーブルを採用した場合には、既存同軸ケーブルが有している定格インピーダンス値を前提としたうえで、図７に示すような所定の電圧上昇率を伴う電圧を設定せざるを得ない。

即ち、ＴＬＰテスターを使用したうえで、諸々の静電気放電保護回路による静電気放電耐性特性の測定、又は静電気破壊試験方法を行う際、既存同軸ケーブルに基づくインピーダンス値を採用している場合には、必然的に当該インピーダンス値が所定以上の値を呈することから、電源電圧もまた所定の値以上であることが必要とされ、図７に示すような電圧上昇率の変化の態様が限定されざるを得ない。

更に具体的に説明するに、図７において、特性インピーダンスを変更せずに、電圧上昇率を低く設定するためには、上昇電圧パルスの傾斜角度を小さくする必要があるが、図７に示す電圧波形、特に電圧継続時間は、ＥＳＤ試験の波形を参考として、特定する必要上、自ずと前記傾斜角度に限界が存在し、結局、電圧上昇率を低くできないという問題点があるものと考えられる。

ＭＭ試験回路のインピーダンスは、おおよそ、１０Ω以下になっていると概算でき、既存回路のインピーダンス５０Ωよりも低くなっている。また、実際のＥＳＤ放電のインピーダンスは推測し難いという面を考慮するならば、ＴＬＰテスターにおいては、少なくとも、ＭＭ試験回路のインピーダンスと同程度、望むべきは、広い範囲でインピーダンスを可変にすることが望まれている。

後述する非特許文献３には、入力伝送ラインのインピーダンスを可変にするＴＬＰテスターについて記載しているが、これによる方式では、抵抗素子を伝送ラインに直列に接続するため、既存回路によるインピーダンスよりも高い値しか実現できないという欠点がある。

このように、既存回路による伝送ラインの特性インピーダンスの場合には、電圧上昇率の値が必然的に制限されており、静電気放電耐性特性の測定、及び静電気破壊試験を実現することに、必然的に制約が存在することにならざるを得ない。
尚、定常的な導通状態に至った段階においても、同様に、既存回路の伝送ラインインピーダンスのもと、素子の動作が制約されているが、トリガー状態、スナップバック状態までの素子動作に対する影響に比較して、大きな影響を与えている訳ではないと考えている。

第６４２９６７４Ｂ１米国特許明細書 "TLP calibration,correlation,standards,and new techniques［ESD test］"Barth,J.;Verhaege,K.;Henry,L.G.;Richner,J.;Electrical Overstress/Electrostatic Discharge Symposium Proceedings 2000,26-28 Sept.2000 Pages: 85-96 "Correlation considerations :Real HBM to TLP and HBM testers"Jon Barth,John RichnerElectrical Overstress／Electrostatic Discharge Symposium proceedings 2001，26-28 Sept．2001 Pages: 453-460 "TLP Systems with combined 50 and 500-ohm impedance probes and Kelvin probes"Evan Grund,Rovert gauchierElectrical Overstress／Electrostatic Discharge Symposium proceedings 2003 Sept．2003 Ultra low impedance transmission line testerChu，C.Y.；Worley,E.R.Electrical Overstress／Electrostatic Discharge Symposium proceedings, 1998，6-8 Oct．1998 Pages: 311-319 "Comparison of ultra-thin gate oxide protection capability of silicided and silicid-blocked NMOSFET"J.H.Lee, J.R.Shih, K.F.Yu, Y.H.Wu, and T.C.OngInternational reliability physics symposium proceedings Pages:609-610 Electrostatic discharge and high current pulse characterization of epitaxial-base silicon-germanium heterojunction bipolar transistorsVoldman, S.;Juliano, P.;Johnson, R.;Schmidt, N.;Joseph, A.;Furkay, S.;Rosenbaum, E.;Dunn, J.;Harame, D.;Meyerson, B.;Reliability Physics Symposium, 2000. Proceedings. 38th Annual 2000 IEEE International, 10-13 April 2000 Pages:310-316

本発明は、静電気放電耐性特性の測定、及び静電気破壊試験において、所定の範囲内にある入力ライン電圧によってトリガー状態を実現した後の段階にて既存回路によるＴＬＰテスターを使用した装置よりも、低い電源電圧によって導通状態を実現し、ひいては低い電圧上昇率に基づいて、導通状態を実現することを可能とする構成を提供することを課題としている。

前記課題を解決するため、本発明の基本構成は、
（１）静電気放電保護回路に対し、所定の電圧上昇率によって上昇し、かつピーク値に至る入力ライン電圧を印加する静電気放電耐性特性の測定、及び静電破壊試験用装置において、静電気放電保護回路に対する入力電圧回路における既存の定格による特性インピーダンス値を有している同軸ケーブル（以下、「既存同軸ケーブル」と略称する。）の内、インピーダンス変換回路と静電気放電保護回路との間に介在する既存同軸ケーブルの一部又は全てに代えて、既存同軸ケーブルよりも低い特性インピーダンス値を有している同軸ケーブルを採用したことに基づく静電気放電耐性特性の測定及び静電破壊試験用装置、
（１）−（１）低い特性インピーダンス値を有している同軸ケーブルを静電気放電保護回路に直接接続していることを特徴とする前記（１）記載の静電気放電耐性特性の測定及び静電破壊試験用装置、
（１）−（２）低い特性インピーダンス値を有している同軸ケーブルを、下記の不等式を充足するＲ′を抵抗値として有している抵抗による直列接続を介して静電気放電保護回路に接続していることを特徴とする前記（１）記載の静電気放電耐性特性の測定及び静電破壊試験用装置、
記
Ｚ₀₀−Ｚ₀₂＞Ｒ′
（但し、Ｚ₀₀：既存同軸ケーブルが有している特性インピーダンスの値、
Ｚ₀₂：既存同軸ケーブルに代えて採用した同軸ケーブルが有している特性インピーダンスの値）
（２）静電気放電保護回路に対し、所定の電圧上昇率によって上昇し、かつピーク値に至る入力ライン電圧を印加する静電気放電耐性特性の測定、及び静電破壊試験用装置において、静電気放電保護回路と並列に抵抗、若しくは同軸ケーブル、若しくは下記の不等式を充足するキャパシタンス、又はこれらの回路素子を接続したことに基づく静電気放電耐性特性の測定及び静電気破壊試験用装置、
記
Ｔ′(Ｚ_０＋Ｚ_ｄ)／（Ｚ_０・Ｚ_ｄ）≪Ｃ′
（但し、Ｃ′：並列に接続されるキャパシタンスの値、
Ｚ_０：パルス電圧発生回路と静電気放電保護回路との間に接続される同軸ケーブルの特性インピーダンス、
Ｚ_ｄ：導通状態における静電気放電保護回路のインピーダンスの値、
Ｔ′：入力ライン電圧がピーク値に至るまでの時間）
（２）−（１）パルス発生電圧回路と静電気放電保護回路とを接続している既存同軸ケーブルに代えて、既存同軸ケーブルよりも低い特性インピーダンスを有している同軸ケーブルを採用したうえで、下記不等式を充足するようなＺ′を抵抗値として有している抵抗、又は特性インピーダンス値として有している同軸ケーブルを静電気放電保護回路に対し並列に接続することを特徴とする前記（２）記載の静電気放電耐性特性の測定及び静電破壊試験用装置、
記
Ｚ′＞Ｚ_０Ｚ_ｄ／（Ｚ₀₀−Ｚ₀₂）
（但し、Ｚ_ｄ：導通状態における静電気放電保護回路のインピーダンスの値、
Ｚ₀₀：既存同軸ケーブルが有している特性インピーダンスの値、
Ｚ₀₂：既存同軸ケーブルに代えて採用した同軸ケーブルが有している特性インピーダンスの値）
（２）−（２）パルス発生電圧回路と静電気放電保護回路とを接続している既存同軸ケーブルに代えて、既存同軸ケーブルよりも低い特性インピーダンスを有している同軸ケーブルを採用したうえで、下記不等式を充足するＣ′を容量値として有しているキャパシタンスを、静電気放電保護回路に対し並列に接続することを特徴とする前記（２）記載の静電気放電耐性特性の測定及び静電破壊試験用装置、
記

（但し、Ｔ：入力ライン電圧が入力後ピーク値の継続を終了するに至るまでの時間、
Ｔ′：入力ライン電圧が入力後ピーク値に至るまでの時間、
Ｚ_ｄ：導通状態における静電気放電保護回路のインピーダンスの値、
Ｚ₀₀：既存同軸ケーブルが有している特性インピーダンスの値、
Ｚ₀₂：既存同軸ケーブルに代えて採用した同軸ケーブルが有している特性インピーダンスの値）
からなる。

前記解決手段に基づき、本発明は、所定の範囲内にある入力ライン電圧によってトリガー状態を実現した後の段階にて既存回路の場合に比し、低い入力ライン電圧によって導通状態を実現し、ひいては低い電圧上昇率に基づいて、導通状態を実現することを可能にすると共に、回路素子を必要に応じて選択することに基づいて、多種類のトリガー状態、及び導通状態を実現することを可能とし、静電気放電保護回路の動作状態をより詳細かつ正確に測定することができる。

最初に本発明の基本原理について説明する。

最初に前記（１）の構成に即して説明するに、例えば、図８（ａ）に示す既存回路において、パルス電圧発生回路１において発生し、かつ波形形成回路(図示せず)によって変形された電源電圧の大きさをＥとし、パルス電圧発生回路１が有している内部インピーダンスをＺ_ｓとし、インピーダンス変換回路３が有しているインピーダンスをＺ_ｍとし、パルス電圧発生回路１からインピーダンス変換回路３に至るまでの径路における同軸ケーブル４による特性インピーダンスをＺ₀₁とし、当該同軸ケーブル４の伝播定数をγ_１とし、長さをｌ_１とした場合には、インピーダンス変換回路３における端子電圧Ｖ_ｍは、以下のように表現することができる。
V_ｍ＝(E・Z_ｍ)／{(Z_ｓ＋Z₀₁)coshγ_１ｌ_１＋(Z₀₁＋Z_ｓZ_ｍ／Z₀₁)sinhγ_１ｌ_１}…(ａ_１)
（尚、前記Ｖ_ｍは、パルス電圧発生回路１と静電気放電保護回路２との中間位置の電圧に該当することから、以後「中間電圧Ｖ_ｍ」と略称することにする。）

同様に、インピーダンス変換回路３から静電気放電保護回路２に至るまでの径路における同軸ケーブル４による特性インピーダンスをＺ₀₂とし、前記のように、静電気放電保護回路２が有している内部インピーダンスをＺ_ｄとし、当該同軸ケーブル４の伝播定数をγ_２とし、長さをｌ_２とした場合には、静電気放電保護回路２の入力端子における素子電圧Ｖ_ｄは、下記のように表現することができる。
V_ｄ＝(Z_ｄ・V_ｍ)／{(Z_ｍ＋Z₀₂)coshγ_２ｌ_２＋(Z₀₂＋Z_mZ_d／Z₀₂)sinhγ_２ｌ_２}…(ａ_２)
前記（ａ_１）、（ａ_２）式は、電気回路における分布定数回路の基本式に該当する（例えば、社団法人電気学会１９８９年１月２０日第３６版発行の「電気回路論」３４８頁の１１・５４式参照）。

素子電圧Ｖ_ｄと中間電圧Ｖ_ｍとの関係からも明らかなように、前記（１）の構成においては、中間電圧Ｖ_ｍが入力ライン電圧であって、ピーク値に至るまで上昇し、かつピーク値を所定時間継続している。

ＴＬＰ電圧の前記上昇に伴って、導通状態にある内部インピーダンスであるＺ_ｄ自体の値は多少変化する場合があるが、通常のＭＯＳの静電気放電保護回路２の前記導通状態における内部インピーダンスであるＺ_ｄの値は、特性インピーダンスＺ₀₁、Ｚ₀₂に比し、低い値となっており、かつ図５に示すように、導通状態において電圧と電流とは概略比例関係にあることから、前記内部インピーダンスＺ_ｄの殆どは、抵抗成分であり、キャパシタンスの成分及びインダクタンスの成分は、極めて微少である。

インピーダンス変換回路３とパルス電圧発生回路１との間に設けられている同軸ケーブル４の単位長さ当りの容量値をＣとし、インダクタンスをＬとした場合、前記同軸ケーブル４の特性インピーダンス値Ｚ₀₂は、

が成立するものとされており、同軸ケーブル４において、単位長さ当りの抵抗（Ｒ）及び漏洩コンダクタンス（Ｇ）は、極めて微少であることから、前記（ａ_１）、（ａ_２）式においても、上記近似値を採用することができる。

本発明の場合には、例えば図７に示すような波形による入力ライン電圧を印加していることから、前記（ａ_２）式には、所謂分布定数回路における過度現象が生じている。

したがって、前記（ａ_２）式のγ_２については、所謂過度現象におけるラプラス演算子ｓによって、

と表現され（前記「電気回路論」の３６６頁〜３６８頁の「１１・１０・１」参照）、前記（ａ_２）式は、

と表現されることになる。
但し、
ｍ_１＝（Ｚ_ｍ−Ｚ₀₂）／（Ｚ_ｍ＋Ｚ₀₂）、ｍ_２＝（Ｚ_ｄ−Ｚ₀₂）／（Ｚ_ｄ＋Ｚ₀₂）である（前記「電気回路論」の３８３頁〜３８４頁の各式、特に（１１・２１１）式参照）。

前記（ａ_３）式における

即ち、

及び、

等は、何れもラプラス変換の一般論において、ｔ＝０による時刻から、それぞれ

による各時間、即ち静電気放電保護回路２側に位置している同軸ケーブル４の距離ｌ_２を、速度

にて通過する時間、及びその３倍の時間だけ過ぎた後の電圧の状態を表わしており、前記（ａ_３）式は、結局受信側である静電気放電保護回路２の側において、インピーダンス変換回路３における中間電圧Ｖ_ｍを、それぞれインピーダンス変換回路３から出発した後、

による時間の後、中間Ｖ_ｍによる入射電圧、及び当該入射電圧に対し、ｍ_２倍による反射電圧、更には、前記

の３倍の時間である

を経た後、同一のｍ_２倍の反射率にて減衰する反射電圧、及びｍ_２ ^２倍の反射率にて減衰する反射電圧の発生を示すと共に、その後においても、５以上の奇数倍の時間を経た後、同じような減衰及び反射を順次繰り返していくことを示している。

しかしながら、インピーダンス変換回路３を設けた場合には、前記（ａ_３）式においては、精々第２項までが有効な大きさを有しており、第３項以下は、殆ど減衰するような設計が行われている。

したがって、前記ラプラス演算式を使用した前記（ａ_３）式において、

による時間上の偏差（時間上の位相の相違）に基づく

による要素が、素子電圧Ｖ_ｄの大きさを左右しないことから、当該要素を度外視し、受信側である静電気放電保護回路２における入射及び反射を基準時点として設定するという時間の偏位を行った場合には、
Ｖ_ｄ≒ｍ_１（１＋ｍ_２）Ｖ_ｍ＝２Ｚ_ｄＶ_ｍｍ_１／（Ｚ_ｄ＋Ｚ₀₂） …（ａ_４）
が成立する。
尚、通常、インピーダンス変換回路３においては、純然たる抵抗素子を使用していることから、上記ｍ_１には、ラプラス演算子ｓが存在せず、前記のように、時間の偏位を行うことによって考慮することに格別の支障は存在しない。

同様に、ｍ_１′＝（Ｚ_ｓ−Ｚ₀₁）／（Ｚ_ｓ＋Ｚ₀₁）とし、かつ前記（ａ_４）式の場合と同じように、時間の偏位に基づく要素を度外視した場合には、前記（ａ_４）式と同様に、
Ｖ_ｍ≒２Ｚ_ｍＥｍ_１′／（Ｚ_ｍ＋Ｚ₀₁） …（ａ_５）
が成立する。

そして、パルス電圧発生回路１における内部インピーダンスＺｓもまた、大抵の場合、純然たる抵抗素子を使用していることから、上記ｍ_１′には、ラプラス演算子ｓが存在せず、前記のように、時間の偏位を度外視したうえで、前記（ａ_５）式を得ることに、格別の支障は存在しない。

トリガー状態以前の段階においては、静電気放電保護回路２のインピーダンスＺ_ｄの値は、特性インピーダンスＺ₀₂の値に比し、極めて大きな値であることから、前記（ａ_４）式は、
Ｖ_ｄ′≒２ｍ_１Ｖ_ｍ …（ａ_４）′
と変容される。

前記（ａ₄）式によるＶ_ｄと前記（ａ₄）′式のＶ_ｄ′との比率として、
Ｖ_ｄ／Ｖ_ｄ′≒Ｚ_ｄ／（Ｚ_ｄ＋Ｚ₀₂） …（ａ₆）
を得ることができる。

前記（１）の構成において、インピーダンス変換回路３と、静電気放電保護回路２との間に設けられている既存同軸ケーブル４０の一部又は全部に代えて、既存同軸ケーブル４０の特性インピーダンス値よりも低い値の特性インピーダンス値を有している同軸ケーブル４を採用することを要件としているが、当該要件は、前記（ａ₆）式において、既存回路に比し、同軸ケーブル４による特性インピーダンスＺ₀₂をより小さな値に設定することによって、Ｖ_ｄ／Ｖ_ｄ′を大きくすること、即ち、同程度のトリガー電圧Ｖ_ｄ′によってトリガー状態を実現した内の導通状態において、入力ライン電圧である中間電圧Ｖ_ｍ（及び電源電圧Ｅ）が同程度である場合には、導通状態にある静電気放電保護回路２の素子電圧Ｖ_ｄを大きくすることが可能であり、逆に既存回路の場合と同程度の素子電圧Ｖ_ｄ及び印加電流Ｉ_ｄを得るためには、中間電圧Ｖ_ｍ（及び電源電圧Ｅ）を小さな値とし、ひいては中間電圧Ｖ_ｍの電圧上昇率をも小さな値としたうえで、必要な測定及び試験を行うことが可能となる。

即ち、同程度のトリガー状態以前の素子電圧Ｖ_ｄ′を印加した後の導通状態に至った段階において、既存回路の場合よりも小さな値による電源電圧Ｅによって、同一の大きさの範囲による素子電圧Ｖ_ｄを実現することが可能であり、更には、同一の大きさの範囲による素子電流Ｉ_ｄをも実現することが可能であり、ひいては、図９（ａ）の鎖線に示す、既存回路による電圧波形と、図９（ｂ）の鎖線に示す、本発明の回路による電圧波形との対比からも明らかなように、（ａ）、（ｂ）中、実線で示す、所定の素子電圧Ｖ_ｄ及び素子電流Ｉ_ｄによる、ほぼ同様の特性に至るために必要な入力ライン電圧である中間電圧Ｖ_ｍにおける電圧上昇率を小さく設定することができる。

前記（ａ_２）式に即して述べたように、静電気放電保護回路２が導通状態である場合には、電流と電圧とは、概略比例関係にあることから、前記（ａ_３）式の内部インピーダンスＺ_ｄは、特性インピーダンスＺ_０と同様に、殆ど抵抗成分であって、キャパシタンス成分及びインダクタンス成分は殆ど存在しない以上、前記のように、抵抗成分を基準として、特性インピーダンスの大小関係を論ずることに、格別の支障は存在しない。
尚、既存同軸ケーブル４０の一部に代えて、特性インピーダンスの低い同軸ケーブル４を採用する場合には、静電気放電保護回路２に近い側に当該同軸ケーブル４を設け、静電気放電保護回路２に対する影響の度合いを大きくすると良い。

前記（１）の構成の作用につき、前記（ａ₆）式のように、導通状態の素子電圧Ｖ_ｄとトリガー状態以前の素子電圧Ｖ_ｄ′との比率に即して説明したが、前記（ａ₄）式からも明らかなように、同一の素子電圧Ｖ_ｄを得るのに必要な中間電圧Ｖ_ｍ（及び電源電圧Ｅ）が、既存同軸ケーブル４０の場合よりも小さな値にて済むことを意味している。

したがって、前記（１）の構成においては、既存同軸ケーブル４０を使用した場合に比し、中間電圧Ｖ_ｍ（及び電源電圧Ｅ）を小さな値から既存回路の場合と同様の値に至るまで、広範囲に設定することが可能となる。

そして、このように電源電圧Ｅを広範囲に設定し得ることは、前記（ａ₄）′式において、トリガー電圧の段階における素子電圧についても、多種類の電圧範囲を設定し得ることを意味するが、本来静電気放電保護回路２の導通状態は、前記（ａ_６）式の近似式に示すような、トリガー状態以前における素子電圧Ｖ_ｄ′の上昇率によっても左右される。

したがって、前記（ａ_４）′式において、既存同軸ケーブル４０の一部又は全部を既存同軸ケーブル４０の特性インピーダンス値よりも低い特性インピーダンス値を有している同軸ケーブル４を採用することによって、既存回路の場合と異なる電源電圧Ｅの値を設定した場合には、前記（ａ_４）式による素子電圧Ｖ_ｄの大きさの範囲が既存回路の場合と同程度であるとしても、その前段階にある前記（ａ_４）′式によるトリガー段階における素子電圧Ｖ_ｄ′が相違し、ひいては、素子電圧Ｖ_ｄの電圧上昇率もまた相違している以上、実際の導通段階における電流（Ｉ）−電圧（Ｖ）の関係、即ち図５に示す導通状態におけるI−Ｖ特性における直線の勾配状況は変容していることになる。
尚、トリガー段階における素子電圧Ｖ_ｄの上昇率の変化によって、その後の導通状態が左右される主たる原因としては、素子電圧Ｖ_ｄの上昇率の相違に対応するトリガー状態の相違によって、静電気放電保護回路２における内部のインピーダンスＺ_ｄが変容していること、あるいは、静電気放電保護回路２の回路動作上の特性に由来するものと考えられる。

前記（１）−（１）の基本的実施形態の典型例は、図３（ａ）に示すように、インピーダンス変換回路３と静電気放電保護回路２との間の既存同軸ケーブル４０を、単純に特性インピーダンス値が低い同軸ケーブル４に置換することによって、前記（ａ_４）式を構成する同軸ケーブル４が有している特性インピーダンス値Ｚ₀₂につき、既存回路の場合よりも小さな値に設定している。

かくして、Ｚ₀₀＞Ｚ₀₂を必須の要件としているが、本発明の実施形態においては、前記特性インピーダンス値Ｚ₀₂が、前記特性インピーダンス値Ｚ₀₀よりも明らかに小さいこと、即ちＺ₀₀≫Ｚ₀₂であることが好ましい。

前記（１）−（２）の基本的実施形態においては、図３（ｂ）に示すように、低い特性インピーダンス値による同軸ケーブル４に対し、直列状態にて集中回路による抵抗を接続しており、前記（１）−（１）の基本的実施形態との関係では、抵抗値Ｒ′による抵抗を直列状態にて接続している点において相違している。

前記接続によって、インピーダンス変換回路３と、静電気放電保護回路２との間には、新たな抵抗Ｒ′が存在すると共に、静電気放電保護回路２においては、前記抵抗Ｒ′との電圧の分割が行われることから、前記（ａ₆）式は、以下のように変形されることになる。
Ｖ_ｄ／Ｖ_ｄ′≒Ｚ_ｄ／（Ｚ_ｄ＋Ｒ′＋Ｚ₀₂） …（ｂ₁）

既存同軸ケーブル４０の特性インピーダンス値をＺ₀₀を採用した場合の、前記（ｂ_１）式の比率が大きいためには、
Ｚ_ｄ＋Ｚ₀₀＞Ｚ_ｄ＋Ｒ′＋Ｚ₀₂
であることが要求される。

かくして、前記抵抗値Ｒ′は、
Ｚ₀₀−Ｚ₀₂＞Ｒ′ …（ｂ_２）
を充足することを必須の要件としているが、本発明の実施形態においては、前記不等式が明らかに成立すること、即ち
Ｚ₀₀−Ｚ₀₂≫Ｒ′であることが好ましい。

本発明において、同軸ケーブル４によって、既存同軸ケーブル４０よりも低い特性インピーダンスの状態を簡単に実現するためには、例えば同一長さであり、かつ同一の伝播定数、及び特性インピーダンス（大抵の場合は５０Ω、例外的に７５Ω）を有している既存同軸ケーブル４０を複数本並列状態にして使用すると良い。

前記（１）−（１）、及び前記（１）−（２）による各基本的実施形態においては、低い特性インピーダンス値による同軸ケーブル４同士、又は当該低い特性インピーダンス値による同軸ケーブル４と既存同軸ケーブル４０とを選択可能な状態にて採用することを特徴とする構成を採用し、前記（ａ_４）式のＺ_０を複数個選択し、更には既存回路のインピーダンスをも選択の対象とすることが可能である。

図３（ｃ）は、前記（１）−（１）による基本的実施形態において、既存同軸ケーブル４０と既存同軸ケーブル４０の特性インピーダンス（Ｚ₀₀）よりも、低特性インピーダンス（Ｚ₀₂）を共に選択可能とした場合を示すが、このような選択回路を設定した場合には、低い特性インピーダンス（Ｚ₀₂）によって前記（ａ_５）のように、中間電圧Ｖ_ｍ（及び電源電圧Ｅ）を低く設定することを原因として、既存回路におけるトリガー状態の変容、更には導通状態の変容が生ずる一方、既存同軸ケーブル４０を選択することによって、前記の各変容が生じていないような素子電圧の設定も選択可能であり、結果として多種類の導通状態を実現することが可能となる。

前記（２）の構成に即して説明するに、例えば、図８（ｂ）に示す既存回路において、パルス電圧発生回路１において発生している電源電圧Ｅの大きさをＥとし、パルス電圧発生回路１が有している内部インピーダンスをＺ_ｓとし、パルス電圧発生回路１と静電気放電保護回路２との間に設けられている同軸ケーブル４による特性インピーダンスをＺ_０とし、伝播定数をγとし、長さをｌとした場合には、静電気放電保護回路２の入力端子における素子電圧Ｖ_ｄは、下記のように表現することができる。
V_ｄ＝（Z_ｄ・E）／｛（Z_ｓ＋Z_０）coshγ＋（Z_０＋Z_ｓZ_ｄ／Z_０）sinhγ｝ …（ｃ_１）

前記（２）の構成は、図４（ａ）、（ｂ）、（ｃ）に示すように、静電気放電保護回路２に対し、並列に抵抗、若しくは同軸ケーブル４、又はキャパシタンスによって静電気放電保護回路２に対する並列回路を形成しており、当該並列回路自体がパルス電圧発生回路１と静電気放電保護回路２に接続する同軸ケーブル４の関係において、電圧を所定の分圧器に分割する機能を有していることから、インピーダンス変換回路を実質的に形成していることになる。

このため、前記（２）の構成においては、インピーダンス変換回路を設けずとも、前記（１）の構成の場合と同様に、前記（ａ_３）式の内、第２項までが有効な大きさを有し、第３項以下は殆ど減衰するような状態とすることができる（但し、後述するように、前記（２）の構成においても、パルス電圧発生回路１と静電気放電保護回路２との間に、インピーダンス変換回路を設ける実施形態を排除している訳ではない。）。

したがって、前記（ａ_２）式から（ａ_４）式を導出したことと同様の根拠に基づき、前記（ｃ_１）式は、並列回路のインピーダンスをＺ′とした場合には、前記（ｃ_１）式のＺ_ｄに代えて、並列インピーダンスである
Ｚ_ｄ・Ｚ′／（Ｚ_ｄ＋Ｚ′）
を採用し、かつ１回目の反射率であるｍ_１については、
ｍ_１＝（Ｚ_Ｓ−Ｚ_０）／（Ｚ_Ｓ＋Ｚ_０）
であることを考慮することによって、
V_ｄ＝2(Z_ｄZ′ｍ_１・E)／(Z_ｄ＋Z′)／{Z_ｄZ′/(Z_ｄ＋Z′)＋Z₀} …（ｃ_２）
が成立する。

前記（ｃ_２）からも明らかなように、前記（２）の構成においては、電源電圧Ｅ自体が入力ライン電圧に該当する。

前記（ｃ_２）式に示す並列接続においても、トリガー状態以前の段階では、前記インピーダンスＺ_ｄの値は、特性インピーダンスＺ₀₂、及び並列接続を行った抵抗値又は特性インピーダンスの値Ｚ′に比し極めて大きな値であることから、前記（ｃ_２）式は、
Ｖｄ′≒２Ｚ′ｍ_１・Ｅ／（Ｚ_０＋Ｚ′） …（ｃ_２）′
と変容される。

並列接続を行う回路素子が図４（ａ）、（ｂ）に示すように、抵抗、又は同軸ケーブル４の場合において、前記の抵抗値又は前記同軸ケーブル４の特性インピーダンスをＺ′とした場合には、前記（ｃ_２）式によるＶ_ｄと、前記（ｃ_２）′式のＶ_ｄ′との比率として、
V_ｄ／V_ｄ′≒（Z_ｄZ′＋Z_ｄZ_０）／｛（Z_０＋Z_ｄ）Z′＋Z_０Z_ｄ｝
＝｛Z_ｄ／（Z_ｄ＋Z_０）｝・｛１＋Z_０ ^２／（Z_０Z′＋Z_ｄZ′＋Z_０Z_ｄ｝ …（ｃ_３）
を得ることができる。

図４（ａ）、（ｂ）のように、抵抗値又は特性インピーダンス値として、Ｚ′による抵抗又は同軸ケーブル４によって並列回路を形成した場合には、前記（ｃ_３）式からも明らかなように、静電気放電保護回路２においては、並列回路を形成していない場合の比率であるＺ_ｄ／（Ｚ_ｄ＋Ｚ_０）よりも大きな比率が得られている。
尚、前記比率Ｚ_ｄ／（Ｚ_ｄ＋Ｚ_０）は、前記（ａ_６）式の比率に対応しているが、この場合の特性インピーダンスＺ_０は、前記（ａ_６）式のような既存同軸ケーブル４０と置換した同軸ケーブル４によるインピーダンスＺ_０２に限定される訳ではなく、既存同軸ケーブルＺ_００の場合をも包摂している。

図４（ａ）、（ｂ）の並列回路におけるインピーダンスの値Ｚ′が小さい程、トリガー状態以前の電圧値Ｖ_ｄ′に対する導通状態の電圧値Ｖ_ｄの比率は大きな値になるが、このように、並列回路を設けていない場合の比率であるＺ_ｄ／（Ｚ_ｄ＋Ｚ_０）よりも大きな比率が得られることは、逆に、同程度のトリガー状態以前の電圧Ｖ_ｄ′を印加した後の導通状態において、並列回路を設けていない場合の導通状態と同程度の素子電圧Ｖ_ｄ、及び素子電流Ｉ_ｄを実現するために必要な入力ライン電圧である電源電圧Ｅを低い値に設定することができ、ひいては電源電圧Ｅにおける電圧上昇率を低い値としたうえで必要な測定及び試験を行うことを可能とし、前記（１）の構成において、既存同軸ケーブル４０に代えて、特性インピーダンスの低い同軸ケーブル４を採用した場合と同様の作用効果を得ることができる。

そして、前記（ｃ_３）式におけるＺ′が並列回路を形成する抵抗の抵抗値、又は同軸ケーブル４の特性インピーダンス値の何れの場合においても、このような作用効果が得られる以上、抵抗又は同軸ケーブル４の組合せによる並列回路によっても同様の作用効果が得られるのは、必然的な帰結である。

しかも、図４（ａ）、（ｂ）の並列回路によるインピーダンス値Ｚ_０′を変化させることによって、同一のトリガー状態以前の電圧Ｖ_ｄ′に対し、導通状態の素子電圧Ｖ_ｄを変化させること、更には同一の素子電圧Ｖ_ｄに対応するトリガー状態以前の電圧Ｖ_ｄ′を色々と変化させ、静電気放電耐性特性、及び静電気破壊用試験において多様な測定、及び試験を行うことが可能となる。

前記（２）の構成は、パルス電圧発生回路１と静電気放電保護回路２との間に、別途インピーダンス変換回路を設定する場合を排除している訳ではない。

したがって、当該インピーダンス変換回路を設ける場合には、前記（ｃ_２）式、（ｃ_３）式におけるＺ_０は、当該インピーダンス変換回路と静電気放電保護回路２を接続する同軸ケーブル４の特性インピーダンスを表すことになる。

前記（ｃ_２）式からも明らかなように、図４（ａ）、（ｂ）の並列回路を設けることによって、並列回路を設けていない場合に比し、同一の電源電圧Ｅに対し、静電気放電保護回路２の素子電圧Ｖ_ｄは低下している（この点は、前記（ｃ_２）式においてＺ′を無限大の値とすることによって、並列回路が存在しないようにした場合と対比しても明らかである。）。

したがって、前記（２）の構成において、前記（１）の構成と同一の技術思想に立脚したうえで、同軸ケーブル４の特性インピーダンスＺ_０を低く設定するために、インピーダンス値Ｚ₀₀を有している既存同軸ケーブル４０ではなく、小さな特性インピーダンス値を有している同軸ケーブル４を採用しても、電源電圧Ｅとの関係において、並列回路を設けていない場合に比し、素子電圧Ｖ_ｄを大きく設定し得るとは限らない。
但し、図４（ａ）、（ｂ）の並列においても、抵抗値又は特性インピーダンス値Ｚ′の値如何によっては、以下に説明するように、既存同軸ケーブル４０を採用し、しかも並列回路を設けない場合に比し、同一の電源電圧Ｅに対して大きな素子電圧Ｖ_ｄを得ることができる。

即ち、図８（ｂ）において並列回路を設けずに、既存同軸ケーブル４０を採用している場合の前記（ａ_４）式、（ａ_５）式に対応する素子電圧の大きさは、２Ｚ_ｄｍ_１・Ｅ／（Ｚ_ｄ＋Ｚ_００）であるが、前記（ｃ_２）式において、特性インピーダンス値として低い同軸ケーブル４０の特性インピーダンスＺ_０及びＺ_０２を採用した場合において、前記（ｃ_２）式は、
Ｖ_ｄ＝２Ｚ_ｄｍ_１・Ｅ／｛Ｚ_０２（Ｚ_ｄ＋Ｚ′）／Ｚ′＋Ｚ_ｄ｝
と変形することができる。

したがって、結局前記（１）の構成の場合と同じように、図８（ｂ）に示すように、並列回路を設けずに、単に既存同軸ケーブル４０によって静電気放電保護回路２の接続を行っている場合に比し、前記並列接続を行ったことによる回路が全体として小さな特性インピーダンス値を有するためには、
Ｚ₀₀＞Ｚ₀₂（Ｚ_ｄ＋Ｚ′）／Ｚ′
であることが要求され、
Ｚ′＞Ｚ₀₂Ｚ_ｄ／（Ｚ₀₀−Ｚ₀₂）
を充足する場合には、前記（１）の構成と同様に、電源電圧Ｅとの関係においても、既存同軸ケーブル４０も採用し、かつ並列回路を設けていない場合に比し、素子電圧Ｖ_ｄを大きな値とすることができる。

上記不等式を充足する場合には、前記（１）の構成において、段落〔００４０〕ないし〔００４７〕において説明したように、既存回路に比し、電源電圧Ｅを小さな値から既存回路の場合と同様の値に至るまで広範囲に設定し、更にトリガー以前の素子電圧Ｖ_ｄ′についても広範囲に設定することによって、多種類の導通状態を実現することが可能となる。
このような効果を得るためには、
Ｚ′≫Ｚ_０２Ｚ_ｄ／（Ｚ_００−Ｚ_０２）
であることが好ましい。

前記（ｃ_３）式の比率は、図４（ａ）、（ｂ）のように、並列回路を形成しているインピーダンスＺ′が抵抗成分であって、キャパシタンスの成分を含んでいない場合には、直ちに並列回路を形成していない場合の分圧比Ｚ_ｄ／（Ｚ_０＋Ｚ_ｄ）よりも大きな値であることを察知することができる。

しかしながら、図４（ｃ）に示すように、静電気放電保護回路２に対し、キャパシタンスの容量値によって並列回路を形成した場合には、別途複雑な計算による考察を必要とする。

図４（ｃ）の並列回路を形成しているキャパシタンスの容量値をＣ′とし、かつラプラス演算子ｓを採用した場合には、
Ｚ′＝１／Ｃ′s
であり、かつ前記（ｃ_２）式は、以下のように表現することができる。
Ｖ_ｄ＝２ＥＺ_ｄ／｛Ｚ_０（１＋Ｃ′ｓＺ_ｄ）＋Ｚ_ｄ｝ …（ｃ_４）

同様に、前記（ｃ_２）′式もまた以下のように表現することができる。
Ｖ′_ｄ≒２Ｅ／（１＋Ｃ′ｓＺ_０） …（ｃ_４）′

前記（ｃ_４）式及び（ｃ_４）′式において、電源電圧Ｅは、図７及び図９に示すように、当初直線的に上昇し、その後平坦なピーク値を呈することから、電圧上昇が終了した段階に至るまでの時間をＴ′とし、電源電圧Ｅが印加後ピーク値の継続を終了するに至るまでの時間をＴとし、かつピーク値をＥ_０とした場合には、
Ｅ＝Ｅ_０ｔ／Ｔ′（０≦ｔ≦Ｔ′）
＝Ｅ_０（Ｔ′≦ｔ≦Ｔ）
と表現することができる。

前記電源電圧Ｅをラプラス演算子ｓによって表現した場合には、
Ｅ＝Ｅ_０／（Ｔ′ｓ^２） （０≦ｔ≦Ｔ′）
＝Ｅ_０・ｅ^−ｓＴ′／（Ｔ′ｓ） （Ｔ′≦ｔ≦Ｔ）
と表現することができる。

前記ラプラス演算子ｓによって表現された電源電圧Ｅを採用して、前記（ｃ_４）式を解明した場合には、素子電圧Ｖ_ｄとして以下の式を得ることができる。

V_ｄ＝２E_０・｛Z_ｄ／（Z_ｄ＋Z_０）｝・｛t／T′−（１−e^−αt)／（αT′）｝
…（ｃ_５）
（０≦t≦T′）
＝２E_０｛Z_ｄ／(Z_ｄ＋Z_０)｝・｛１−e^−αt(e^αT′−１)／(αT′)｝
（T′≦t≦T） …（ｃ_６）
（但し、α＝(Z_０＋Z_ｄ)／C′Z_０Z_ｄ）
同様に、Ｖ_ｄ′として以下の式を得ることができる。
V′_ｄ≒２E_０・｛t／T′−（１−e^−α′^t)／（α′T′）｝ …（ｃ_５）′
（０≦t≦T′）
＝２E_０｛１−e^−α′t（e^α′T′−１）／（α′T′）｝ …（ｃ_６）′
（T′≦t≦T）
（但し、α′＝１／C′Z_０）

前記（ｃ_５）式、（ｃ_６）式、及び（ｃ_５）′式、（ｃ_６）′から
V_ｄ／V′_ｄ≒｛Z_ｄ／(Z_ｄ＋Z_０)｝｛t／T−(１−e^−αt)／(αT′)｝
÷｛t／T′−(１−e^−α′t)／(α′T′)｝ …（ｃ_７）
（０≦t≦T′）
≒｛Z_ｄ／(Z_ｄ＋Z_０)｝・｛１−e^−αt(e^α′^T′−１)／(αT′)｝
÷｛１−e^−α′t(eα′T′−１)／(α′T′)｝ …（ｃ_８）
（T′≦t≦T）
を得ることができる。

前記（ｃ_５）、（ｃ_６）、及び（ｃ_５）′、（ｃ_６）′式におけるα及びα′の定義式からも明らかなように、α＞α′である。

したがって、αＴ′≪１とした場合には、必然的にα′Ｔ′≪１が成立する。

上記各不等式を前提としたうえで、前記（ｃ_７）において、T／ｔ′から差し引く項の大小関係は、
｛(１−e^−αt)／(αT′)｝÷｛(１−e^−α′t)／(α′T′)｝
＝(α′／α)・(１−e^−αt)／(１−e^−α′^t)
≒(α′／α)・(αｔ／α′t)＝１
から、双方は概略等しい値である。

したがって、前記（ｃ_７）式において分圧比であるＺ_ｄ／（Ｚ_ｄ＋Ｚ_０）以外の項は、概略等しく、結局電圧上昇段階ではＶ_ｄ／Ｖ_ｄ′は概略等しいことに帰する。

他方、前記（ｃ_８）式の１から差し引く項の大小関係は、
｛e^−αt(e^αT′−１)／(αT′)｝÷｛e^−α′t(e^α′T′−１)／(α′T′)｝
＝(α′／α)・e^{−(α−α′)(t−T′)}(１−e^−αT′)／(１−e^−α′T′)
≒(α′／α)・e^{−(α−α′)(t−T′)}・(αT′)／(α′T′)
＝e^{−（α−α′）（t−T′）}＜１
から、e^−αt(e^αT′−１)／(αT′)よりもe^−α′t(e^α′T′−１)／(α′T′)の方が大きな値である。

したがって、電源電圧Ｅがピーク値を継続する段階における前記（ｃ_８）式においては、電圧分圧比であるＺ_ｄ／（Ｚ_ｄ＋Ｚ_０）以外の項は、１より大きな数値となっており、Ｖ_ｄ／Ｖ_ｄ′は並列回路を設けていない場合の分圧比であるＺ_ｄ／（Ｚ_ｄ＋Ｚ_０）よりも大きな値を呈している。

かくして、図４（ｃ）によって示すように、キャパシタンスによって並列回路を形成した場合においても、αＴ′≪１、即ち、Ｔ′(Ｚ_０＋Ｚ_ｄ)／Ｚ_０・Ｚ_ｄ≪Ｃ′の場合には、図４（ａ）、（ｂ）の場合と同様に、同程度のトリガー以前の素子電圧Ｖ_ｄ′を印加した後の導通状態において、並列回路を設けていない場合の導通状態と同程度の素子電圧Ｖ_ｄ、及び素子電流Ｉ_ｄを実現するために必要な電源電圧Ｅを低い値に設定することができ、ひいては電源電圧Ｅにおける電圧上昇率を低い値としたうえで必要な測定及び試験を行うことを可能とし、前記（１）の構成において、既存同軸ケーブル４０に代えて、特性インピーダンスの低い同軸ケーブル４を採用した場合と同様の作用効果を得ることができる。

このような場合、並列回路を形成する回路素子として抵抗又は同軸ケーブル４と前記不等式を充足するキャパシタンスとの結合（直列接続又は並列接続）の場合においても、当該結合による回路素子は、純然たる抵抗又は同軸ケーブル４の場合と、純然たるキャパシタンスの場合との中間的性格を有する以上、双方の場合と同様に前記効果が得られるのは必然的な帰結である。

特に、キャパシタンスによって並列回路を形成した場合には、電荷がキャパシタンス内に充電されることによって、電圧の上昇が遅延され、電圧上昇が緩慢となり、結局電圧上昇率を小さく設定することができる点において極めて有利である。

段落〔００６６〕において指摘したように、前記（２）の構成は、パルス電圧発生回路１と静電気放電保護回路２との間に、インピーダンス変換回路を設けることを排除している訳ではない。

したがって、当該インピーダンス変換回路を設けた場合には、前記（ｃ_４）式、（ｃ_４）′式におけるＺ_０は、当該インピーダンス変換回路と静電気放電保護回路２を接続する同軸ケーブル４の特性インピーダンスを表すことになる。

前記（ｃ_６）式からも明らかなように、図４（ｃ）に示すキャパシタンスによる並列回路を形成した場合において、前記（１）の構成と同一の技術思想に立脚したうえで、同軸ケーブル４の特性インピーダンスＺ_０を低く設定するために、インピーダンス値Ｚ₀₀を有している既存同軸ケーブル４０ではなく、小さな特性インピーダンス値を有している同軸ケーブル４を採用しても、電源電圧Ｅとの関係において、並列回路を設けていない場合に比し、素子電圧Ｖ_ｄを大きく設定し得るとは限らない。

しかしながら、キャパシタンスＣ′の大きさ如何によっては、並列回路を形成せずに、前記のような既存同軸ケーブル４０を採用した場合に比し、以下の計算に示すように、同一の電源電圧Ｅに対し素子電圧Ｖ_ｄを大きく設定することができる。

前記（ｃ_６）式を時間Ｔ′からＴを積分し、その平均値を求めた場合には、

を得ることができる。

前記平均値

の内の、分圧比による電圧２Ｅ_０Ｚ_ｄ／（Ｚ_ｄ＋Ｚ_０２）以外の項については、明らかに１−／α^２Ｔ′（Ｔ−Ｔ′）よりも大きい。

したがって、前記のように、並列回路を設けずに既存同軸ケーブル４０を採用した場合の素子電圧である２Ｅ_０Ｚ_ｄ／（Ｚ_ｄ＋Ｚ_０）よりも
｛ZE_０Z_ｄ／（Z_ｄ＋Z_０２）｝・｛１−１／α^２T′（T−T′）｝
の方が大きい場合には、同一の電源電圧Ｅに対し、素子電圧Ｖ_ｄを平均して大きく設定することができる。

そのためには、
Z_ｄ／（Z_ｄ＋Z_００）＜｛Z_ｄ／（Z_ｄ＋Z_０２）｝・｛１−１／α^２T′（T−T′）｝
から、

を得ることができる。

キャパシタンスの値が前記不等式を充足する場合には、上記不等式を充足する場合には、前記（１）の構成において、段落〔００４０〕ないし〔００４７〕において説明したように、既存回路に比し、電源電圧Ｅを小さな値から既存回路の場合と同様の値に至るまで広範囲に設定し、更にトリガー以前の素子電圧Ｖ_ｄ′についても広範囲に設定することによって、多種類の導通状態を実現することが可能となる。

以下、実施例に従って説明する。

実施例１は、前記（１）−（２）の基本的実施形態において、図１に示すように、既存同軸ケーブル４０よりも低いインピーダンス値を有している同軸ケーブル４をパルス電圧発生回路１に接続したうえで、当該同軸ケーブル４と静電気放電保護回路２との間に複数個の異なる抵抗値を有している抵抗を選択可能な状態にて採用することを特徴としている。

このように複数個の抵抗値を有する集中回路による抵抗を選択的に直列状態に接続可能とすることによって、実施例１においては、前記（ｂ_１）式において、様々な抵抗値Ｒ′を設定し、ひいては、素子電圧Ｖ_ｄにつき、更に多種類の状態を設定することが可能となる。

本実施例では、同軸ケーブル４の特性インピーダンスについて、特に低い値を選択することができ、非特許文献２に掲載されているような従来技術の場合に比して、電圧上昇率の可変範囲が広がるという利点がある。

他方、非特許文献３に示す従来技術のように、同軸ケーブル４の特性インピーダンスが５００Ωの場合には、同軸ケーブル４の絶縁耐圧の制限により、電流量が低い値に制限されているのに対し、本実施例の場合には、パルス電源回路内の充電用同軸ケーブルを含め、同軸ケーブル４による特性インピーダンスの値を小さく設定しているため、同一のパルス電圧の場合であっても、より多量の電流を供給し、静電気放電保護回路２においても、電流量を充分大きな値とすることができる。
尚、実施例１においても、低い特性インピーダンスによる同軸ケーブル４として、既存同軸ケーブル４０を並列に設置することが、工作上簡便である。

実施例１において、選択の対象となる前記抵抗値Ｒ′は、前記（ｂ_２）式を充足することを基本的前提としている。
但し、当該前提に立脚している実施例１の回路に付加して、特殊な静電気放電破壊試験に使用するために、前記（ｂ_２）式を充足せず、特に大きな抵抗（例えば、５００Ω以上）を付加して、選択状態とすることは、当然可能であり、実施例１は、このような付加を特に排除している訳ではない。
尚、伝送ラインの特性インピーダンスが、静電気放電保護素子の破壊特性に直接、影響している場合も考えられるので、この観点からも、広い電圧上昇率範囲、特に破壊し易いと考えられる、低い特性インピーダンスでの測定することには、利点がある。

実施例２は、前記（２）の構成において、図２に示すように、それぞれ所定の面積を有している２個の金属パッド５に対し、静電気放電保護回路２の入力用両端子を接続し、当該２個の金属パッド５に対し、それぞれ２個のプローブニードル６を接続し、一方の２個のプローブニードル６は、パルス電圧発生回路１側と接続しており、他方の２個のプローブニードル６は、抵抗若しくは同軸ケーブル４による回路と接続しているか、又はキャパシタンスによる回路と接続しており、かつ前記各回路と選択可能な状態にて、短絡回路と接続可能であることを特徴としている。

前記金属パッド５と、プローブニードル６間には、通常、高低抗膜を原因とする接触抵抗が存在し得るため、試験の初期段階では、当該接触抵抗に基づく寄生抵抗が試験に影響している危険性がある。
但し、通常、適度な電流を流すことによって、当該寄生抵抗が低減できることが知られており、実施例２においても、図２（ａ）、（ｂ）、（ｃ）、（ｄ）に示すように、スイッチ７の選択により、２個の金属パッド５を短絡回路側に接続することによって、静電気保護回路２に過大な電圧が印加されない状態にて、当該短絡回路に電流を導通したうえで、寄生抵抗を低減させている。

図２（ａ）、（ｂ）において、スイッチ７を抵抗Ｒ′、又はキャパシタンスＣ′による並列回路と接続した場合には、図４（ａ）又は図４（ｃ）に示すような実施形態と同様に並列回路が形成されていることになる。

そして、前記抵抗Ｒ′、又はキャパシタンスＣ′は、分流させる電流を調整するために可変状態とすることができる。

図２（ｂ）は、パルス電圧発生回路１と接続されている２個のプローブニードル６の内の１個について、電源と接続していない同軸ケーブル４と接続されているが、当該同軸ケーブル４は、反射波を測定するために設けられている。

図２（ｃ）、（ｄ）は共に、パルス電圧発生回路１と反対側のプローブニードル６を介して、同軸ケーブル４、又は既存同軸ケーブル４０を静電気放電保護回路２に対し、並列に接続しているが、同軸ケーブル４、又は、既存同軸ケーブル４０、オシロスコープ８などを使用して透過電圧波形を測定する目的のために接続されており、従来のケルビンプローブ方式を改良した実施例に該当する。

例えば、非特許文献１に記載されている従来技術による方法では、金属パッド５とプローブニードル６との間の高抵抗層が、素子による抵抗に加算されるという弊害による課題を解決する方法として、非特許文献３には、特殊なケルビンプローブ方法が採用されている。

前記方法においては、電源側の同軸ケーブル４を５０Ωの既存同軸ケーブル４０として採用する一方、透過電圧を測定する側の同軸ケーブル４として、既存同軸ケーブル４０を採用すると共に、測定の中途段階にて、４５０Ω程度の抵抗素子を前記既存同軸ケーブル４０に対し直列接続となるように挿入することによって、透過電圧測定側回路におけるインピーダンスを５００Ωに調整している。

前記抵抗素子の挿入に基づき、透過電圧測定側回路のインピーダンスを高い値とすることによって、そのプローブニードル６と金属パッド５の間に流れる電流量を小さく設定し、双方の間に形成されている高抵抗層に基づいて電圧降下を小さくすることによって、電圧測定精度を改善している。

そして、このような非特許文献３に記載されている前記方式に類似する方法として、インダクタンス素子を直接、プローブニードル６に取り付ける方式も存在する。

しかしながら、これらの方式では、抵抗素子、又はインダクタンス素子などを取り付けるという煩雑な工程作業を必要とするばかりか、プローブニードル６との接続作業に際し、入力ライン電圧の上昇率との関係において（特に、急激な上昇率を伴う前記電圧との関係において）どのように適切な条件を設定すべきかというトレードオフの作業が必要な場合が生じている。

しかるに、図２（ｃ）、（ｄ）の実施例においては、図２（ａ）、（ｂ）の場合と同じように、短絡回路を設け、かつ当該短絡回路に電流を導通したうえで、金属パッド５とプローブニードル６との間の高抵抗による寄生抵抗を低減化しており、前記各従来技術の場合のような高抵抗の抵抗素子、更には、インダクタンス素子の挿入は不要である。

図２（ｃ）、（ｄ）の実施例では、電源側における特性インピーダンスを低く設定していることから、透過電圧測定回路側のインピーダンスを前記従来技術の場合よりも低く設定しても、当該測定に必要な電圧の分圧比を維持することが可能である。

このため、図２（ｃ）、（ｄ）の実施例においては、透過電圧測定回路側において、既存同軸ケーブル４０、又はこれより低い特性インピーダンスによる同軸ケーブル４を使用することができ、かつ余分な抵抗素子などを挿入する必要を免れ、装置設計が簡易になるという利点がある。

このように、実施例２においては、２個の金属パッド５と、２個のプローブニードル６との接続を介して、前記（２）の構成につき、色々なタイプの実施例を実現し、かつ各実施例において、多種類の電圧上昇率を設定することができる。

本発明は、ＴＬＰを採用し、かつ定格による同軸ケーブルを使用している静電気放電耐性特性の測定及び静電気破壊試験において、多面的な利用が可能であり、特に、前記（２）の構成の場合には、静電気放電（Electro Static Discharge：ＥＳＤ）試験装置を使用している前記測定及び前記試験に利用することも可能である。

実施例１の構成を示すブロック回路図である。 実施例２の構成を示すブロック回路図であり、（ａ）、（ｂ）は並列回路として短絡回路と抵抗、キャパシタンスをそれぞれ選択的に接続可能とした場合を示しており、（ｃ）は並列回路として短絡回路と同軸ケーブルによる分布定数回路とを選択的に接合可能とした場合を示しており、（ｄ）は短絡回路と異なる同軸ケーブルによる分布定数回路をそれぞれ選択可能とした場合を示している。 前記（１）の構成を示しており、（ａ）は前記（１）−（１）の基本的実施形態に対応するブロック回路図を示しており、（ｂ）は前記（１）−（２）の基本的実施形態に対応するブロック回路図を示しており、（ｃ）は前記（１）−（１）の基本的実施形態において、既存回路によるインピーダンスをも選択可能とした実施形態を示している。 前記（２）の構成を示しており、（ａ）は集中回路抵抗によって並列回路を形成した場合を示しており、（ｂ）は同軸ケーブルによって並列回路を形成した場合を示しており、（ｃ）はキャパシタンスによって並列回路を形成した場合を示している。 静電気放電保護回路において、静電気破壊に至るような電圧を印加した場合において検出される電圧と電流の関係を示すグラフである。 上昇パルス電圧を印加したことによって、反射電圧が発生し、かつこれらの重畳によって静電気放電保護回路に電圧が印加されることを示すグラフであり、（ａ）は素子電圧、及び終端によって生ずる当該素子電圧に対応した反射電圧を示しており、（ｂ）は双方を合成したことによる電圧を示している。 上昇パルス電圧の電圧上昇率及びピーク電圧を順次変化させた状況を示すグラフである。 ＴＬＰテスターを実現している既存の同軸ケーブルを使用したブロック回路図であり、（ａ）はインピーダンス変換回路を設けた場合を示しており、（ｂ）はインピーダンス変換回路を設けていない場合を示している。 既存回路である入力ライン電圧の電圧波形と、本発明による入力ライン電圧の電圧波形との対比を示すグラフである。

符号の説明

１ パルス電圧発生回路
２ 静電気放電保護回路
３ インピーダンス変換回路
３０ 既存回路におけるアッテネータ
４ 同軸ケーブル
４０ 既存回路の同軸ケーブル
５ 金属パッド
６ プローブニードル
７ スイッチ
８ オシロスコープ

Claims (10)

1. 静電気放電保護回路に対し、所定の電圧上昇率によって上昇し、かつピーク値に至る入力ライン伝達用パルス電圧を印加する静電気放電耐性特性の測定、及び静電破壊試験用装置において、静電気放電保護回路に対する入力電圧回路における既存の定格による特性インピーダンス値を有している同軸ケーブル（以下、「既存同軸ケーブル」と略称する。）の内、インピーダンス変換回路と静電気放電保護回路との間に介在する既存同軸ケーブルの一部又は全てに代えて、既存同軸ケーブルよりも低い特性インピーダンス値を有している同軸ケーブルによる回路を採用したことに基づく静電気放電耐性特性の測定及び静電破壊試験用装置。
2. 低い特性インピーダンス値を有している同軸ケーブルを静電気放電保護回路に直接接続していることを特徴とする請求項１記載の静電気放電耐性特性の測定及び静電破壊試験用装置。
3. 低い特性インピーダンス値を有している同軸ケーブルを、下記の不等式を充足するＲ′を抵抗値として有している抵抗による直列接続を介して静電気放電保護回路に接続していることを特徴とする請求項１記載の静電気放電耐性特性の測定及び静電破壊試験用装置。
   記
   Ｚ₀₀−Ｚ₀₂＞Ｒ′
   （但し、Ｚ₀₀：既存同軸ケーブルが有している特性インピーダンスの値、
   Ｚ₀₂：既存同軸ケーブルに代えて採用した同軸ケーブルが有している特性インピーダンスの値）
4. 複数個の異なる抵抗値を有している抵抗を選択可能な状態にて静電気放電保護回路に接続することを特徴とする請求項３記載の静電気放電耐性特性の測定及び静電破壊試験用装置。
5. 低い特性インピーダンス値による同軸ケーブル同士、又は当該低い特性インピーダンス値による同軸ケーブルと既存同軸ケーブルとを選択可能な状態にて採用することを特徴とする請求項１、２、３、４記載の静電気放電耐性特性の測定及び静電破壊試験用装置。
6. 静電気放電保護回路に対し、所定の電圧上昇率によって上昇し、かつピーク値に至る入力ライン伝達用パルス電圧を印加する静電気放電耐性特性の測定、及び静電破壊試験用装置において、静電気放電保護回路と並列に抵抗、若しくは同軸ケーブル、若しくは下記の不等式を充足するキャパシタンス、又はこれらの回路素子の組合せを接続したことに基づく静電気放電耐性特性の測定及び静電気破壊試験用装置。
   記
   Ｔ′(Ｚ_０＋Ｚ_ｄ)／（Ｚ_０・Ｚ_ｄ）≪Ｃ′
   （但し、Ｃ′：並列に接続されるキャパシタンスの値、
   Ｚ_０：パルス電圧発生回路と静電気放電保護回路との間に接続される同軸ケーブルの特性インピーダンス、
   Ｚ_ｄ：導通状態における静電気放電保護回路のインピーダンスの値、
   Ｔ′：入力ライン伝達用パルス電圧がピーク値に至るまでの時間）
7. パルス発生電圧回路と静電気放電保護回路とを接続している既存同軸ケーブルに代えて、既存同軸ケーブルよりも低い特性インピーダンスを有している同軸ケーブルを採用したうえで、下記不等式を充足するようなＺ′を抵抗値として有している抵抗、又は特性インピーダンス値として有している同軸ケーブルを静電気放電保護回路に対し並列に接続することを特徴とする請求項６記載の静電気放電耐性特性の測定及び静電破壊試験用装置。
   記
   Ｚ′＞Ｚ₀₂Ｚ_ｄ／（Ｚ₀₀−Ｚ₀₂）
   （但し、Ｚ_ｄ：導通状態における静電気放電保護回路のインピーダンスの値、
   Ｚ₀₀：既存同軸ケーブルが有している特性インピーダンスの値、
   Ｚ₀₂：既存同軸ケーブルに代えて採用した同軸ケーブルが有している特性インピーダンスの値）
8. パルス発生電圧回路と静電気放電保護回路とを接続している既存同軸ケーブルに代えて、既存同軸ケーブルよりも低い特性インピーダンスを有している同軸ケーブルを採用したうえで、下記不等式を充足するＣ′を容量値として有しているキャパシタンスを、静電気放電保護回路に対し並列に接続することを特徴とする請求項６記載の静電気放電耐性特性の測定及び静電破壊試験用装置。
   記
   

   

   （但し、Ｔ：入力ライン伝達用パルス電圧が入力後ピーク値の継続を終了するに至るまでの時間、
   Ｔ′：入力ライン伝達用パルス電圧が入力後ピーク値に至るまでの時間、
   Ｚ_ｄ：導通状態における静電気放電保護回路のインピーダンスの値、
   Ｚ₀₀：既存同軸ケーブルが有している特性インピーダンスの値、
   Ｚ₀₂：既存同軸ケーブルに代えて採用した同軸ケーブルが有している特性インピーダンスの値）
9. それぞれ所定の面積を有している２個の金属パッドに対し、静電気放電保護回路の入力用両端子を接続し、当該２個の金属パッドに対し、それぞれ２個のプローブニードルを接続し、一方の２個のプローブニードルは、パルス電圧発生回路側と接続しており、他方の２個のプローブニードルは、短絡回路との接続を選択可能な状態にて、抵抗若しくは同軸ケーブル、又はキャパシタンスによる回路と接続していることを特徴とする請求項６記載の静電気放電耐性特性の測定及び静電破壊試験用装置。
10. 既存同軸ケーブルよりも低い特性インピーダンス値を有している同軸ケーブルとして、既存同軸ケーブルによる並列接続回路を採用したことを特徴とする請求項１記載の静電気放電耐性特性の測定及び静電破壊試験用装置。

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