JP2006047201A

JP2006047201A - Semiconductor device

Info

Publication number: JP2006047201A
Application number: JP2004231264A
Authority: JP
Inventors: Hiroaki Nakajima; 弘明中嶋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-08-06
Filing date: 2004-08-06
Publication date: 2006-02-16

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device for executing a test of a plurality of chips in a package in a short time while suppressing the number of terminals of the package. <P>SOLUTION: The semiconductor device comprises a test object chips 3a stored to the package 1a, and a chip 2a stored to the package 1a and at least mounting a test circuit 4a transferring a determination result TR to the outside of the package 1a as serial data by transmitting and receiving a test vector and response data of the test vector to a test object chip 3a as parallel data and determining the presence of trouble in a test object chip 3a. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、複数のチップを単一のパッケージ内に実装した半導体装置に関する。 The present invention relates to a semiconductor device in which a plurality of chips are mounted in a single package.

単一のパッケージ内に複数のチップを実装する手法として、マルチ・チップ・モジュール（ＭＣＭ）及びシステム・イン・パッケージ（ＳｉＰ）が知られている。複数のチップをパッケージ内に実装後、パッケージ外部から複数のチップをテストするための第１の背景技術として、自己テスト機能を有するチップをパッケージ内に実装する手法が提案されている（例えば、特許文献１参照。）。第１の背景技術において、自己テスト機能を有さないチップをテストする場合、自己テスト機能を有さないチップからのデータは、自己テスト機能を有するチップを介してパッケージ外部に転送され、パッケージ外部でテスタを用いたテストが実行される。また、第２の背景技術として、複数のチップのそれぞれに搭載されたバウンダリスキャン回路を利用し、パッケージ外部からテストベクタを供給してテストを行う手法が提案されている。 As a technique for mounting a plurality of chips in a single package, a multi-chip module (MCM) and a system-in-package (SiP) are known. As a first background art for testing a plurality of chips from the outside of the package after mounting a plurality of chips in the package, a method of mounting a chip having a self-test function in the package has been proposed (for example, a patent) Reference 1). In the first background art, when testing a chip that does not have a self-test function, data from the chip that does not have a self-test function is transferred to the outside of the package via the chip that has the self-test function, The test using the tester is executed. As a second background art, there has been proposed a method of performing a test by supplying a test vector from the outside of a package using a boundary scan circuit mounted on each of a plurality of chips.

第１の背景技術において、自己テスト機能を有さないチップは、自己テスト機能を有するチップがテスト可能なように設計されている必要が有る。即ち、既存のチップをパッケージ内に実装する場合、自己テスト機能を有するチップにより既存のチップをテストできない。更に自己テスト機能を有さないチップのテストはパッケージ外部でテスタにより実行されるため、自己テスト機能を有さないチップが複数の場合に複数のテスタを用意する必要が有る。この結果、使用するテスタの個数と比例してテスト時間が増大する。一方、第２の背景技術においては、テストベクタをシリアルデータとして送受信するため、テストベクタ及びテストベクタの応答データの送受信時間に起因してテスト時間が増大する。
特開平３−２４８４４１号公報 In the first background art, a chip having no self-test function needs to be designed so that a chip having a self-test function can be tested. That is, when an existing chip is mounted in a package, the existing chip cannot be tested with a chip having a self-test function. Furthermore, since a test of a chip that does not have a self test function is executed by a tester outside the package, it is necessary to prepare a plurality of testers when there are a plurality of chips that do not have a self test function. As a result, the test time increases in proportion to the number of testers used. On the other hand, in the second background art, since the test vector is transmitted / received as serial data, the test time increases due to the transmission / reception time of the test vector and the response data of the test vector.
JP-A-3-248441

本発明は、パッケージの端子数を抑えつつ、パッケージ内の複数のチップのテストを短時間で実行可能な半導体装置を提供する。 The present invention provides a semiconductor device capable of executing a test of a plurality of chips in a package in a short time while suppressing the number of terminals of the package.

本発明の側面は、（イ）パッケージに収納されたテスト対象チップ；（ロ）パッケージに収納され、テスト対象チップに対してテストベクタ及びテストベクタの応答データをパラレルデータとして送受信し、テスト対象チップにおける故障の有無を判定して判定結果をシリアルデータとしてパッケージの外部に転送するテスト回路を少なくとも搭載するチップを備える半導体装置であることを要旨とする。 Aspects of the present invention are: (a) a test target chip housed in a package; (b) a test target chip housed in a package and transmitting / receiving test vectors and test vector response data to / from the test target chip as parallel data; The gist of the present invention is a semiconductor device including a chip on which at least a test circuit that determines whether or not there is a failure and transfers the determination result to the outside of the package as serial data is mounted.

本発明によれば、パッケージの端子数を抑えつつ、パッケージ内の複数のチップのテストを短時間で実行可能な半導体装置を提供できる。 ADVANTAGE OF THE INVENTION According to this invention, the semiconductor device which can perform the test of the several chip | tip in a package in a short time can be provided, suppressing the number of terminals of a package.

次に、図面を参照して、本発明の第１〜第３の実施の形態を説明する。この第１〜第３の実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。 Next, first to third embodiments of the present invention will be described with reference to the drawings. In the description of the drawings in the first to third embodiments, the same or similar parts are denoted by the same or similar reference numerals.

（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置は、図１に示すように、パッケージ１ａ、パッケージ１ａに収納されたチップ２ａ及びテスト対象チップ３ａを備える。テスト対象チップ３ａとしては、例えばメモリ又はマイクロコンピュータ等が搭載された既存のＩＣチップを利用できる。チップ２ａは、テスト対象チップ３ａに対してテストベクタ及びテストベクタの応答データをパラレルデータとして送受信し、テスト対象チップ３ａにおける故障の有無を判定して判定結果ＴＲをシリアルデータとしてパッケージ１ａの外部に転送するテスト回路４ａを少なくとも搭載する。尚、テスト対象チップ３ａ及びチップ２ａは、例えばプレーン（平面）型又はスタック（積層）型に実装される。或いは、テスト対象チップ３ａ及びチップ２ａのそれぞれの素子搭載面を向き合わせてスタック型に実装するチップ・オン・チップ（ＣＯＣ）構造を採用しても良い。 (First embodiment)
As shown in FIG. 1, the semiconductor device according to the first embodiment of the present invention includes a package 1a, a chip 2a housed in the package 1a, and a test target chip 3a. As the test target chip 3a, for example, an existing IC chip on which a memory or a microcomputer is mounted can be used. The chip 2a transmits / receives test vectors and test vector response data as parallel data to / from the test target chip 3a, determines the presence or absence of a failure in the test target chip 3a, and outputs the determination result TR as serial data to the outside of the package 1a. At least a test circuit 4a to be transferred is mounted. The test target chip 3a and the chip 2a are mounted in, for example, a plane (planar) type or a stack (stacked) type. Alternatively, a chip-on-chip (COC) structure in which the device mounting surfaces of the test target chip 3a and the chip 2a are faced to each other and mounted in a stack type may be employed.

更に、チップ２ａには、例えば、テスト回路４ａに接続されたテスト対象回路５ａが搭載される。テスト対象回路５ａとしては、例えばメモリ又はマイクロコンピュータ等が使用できる。テスト対象チップ３ａ及びテスト対象回路５ａは、テスト回路４ａを介して互いにデータを送受信する。尚、図１に示す例においては、テスト対象回路５ａにのみ複数の（第１〜第ｎ）端子１４ａ〜１４ｎが接続されているが、テスト対象チップ３ａに第１〜第ｎ端子１４ａ〜１４ｎが接続されていても良い（ｎ；２以上の整数）。 Further, for example, a test target circuit 5a connected to the test circuit 4a is mounted on the chip 2a. For example, a memory or a microcomputer can be used as the test target circuit 5a. The test target chip 3a and the test target circuit 5a transmit / receive data to / from each other via the test circuit 4a. In the example shown in FIG. 1, a plurality of (first to nth) terminals 14a to 14n are connected only to the test target circuit 5a, but the first to nth terminals 14a to 14n are connected to the test target chip 3a. May be connected (n; an integer of 2 or more).

テスト回路４ａは、バスライン６、バウンダリレジスタ部４１ａ、中央演算処理装置（ＣＰＵ）４２、ＲＡＭ４３、ＲＯＭ４４ａ、シリアルインタフェース４５、クロック生成回路４６、及びバウンダリレジスタ制御回路４７ａを備える。クロック生成回路４６としては、例えばＰＬＬ回路が使用できる。ＣＰＵ４２、ＲＡＭ４３、及びＲＯＭ４４ａは、バスライン６に接続される。シリアルインタフェース４５は、判定結果出力端子１１とバスライン６との間に接続される。クロック生成回路４６はクロック入力端子１２に接続される。バウンダリレジスタ制御回路４７ａは、バスライン６とバウンダリレジスタ部４１ａとの間に接続される。バウンダリレジスタ部４１ａは、バウンダリレジスタ制御回路４７ａ、テスト対象チップ３ａ、及びテスト対象回路５ａに接続される。 The test circuit 4a includes a bus line 6, a boundary register unit 41a, a central processing unit (CPU) 42, a RAM 43, a ROM 44a, a serial interface 45, a clock generation circuit 46, and a boundary register control circuit 47a. As the clock generation circuit 46, for example, a PLL circuit can be used. The CPU 42, the RAM 43, and the ROM 44a are connected to the bus line 6. The serial interface 45 is connected between the determination result output terminal 11 and the bus line 6. The clock generation circuit 46 is connected to the clock input terminal 12. The boundary register control circuit 47a is connected between the bus line 6 and the boundary register unit 41a. The boundary register unit 41a is connected to the boundary register control circuit 47a, the test target chip 3a, and the test target circuit 5a.

また、バウンダリレジスタ制御回路４７ａは、ＣＰＵ４２の制御下でバウンダリレジスタ部４１ａを制御する。クロック生成回路４６は、外部からのクロックＣＬＫを入力してテスト回路４ａの動作の基準となる基準クロックＩＣＬＫを生成する。シリアルインタフェース４５は、ＣＰＵ４２からバスライン６を介して転送されるテスト対象チップ３ａ及びテスト対象回路５ａのそれぞれの故障の有無の判定結果ＴＲをシリアルデータとしてパッケージ１ａの外部に転送する。ＲＡＭ４３は、ＣＰＵ４２におけるプログラム実行処理中に利用されるデータ等を一時的に格納したり、作業領域として利用される。尚、チップ２ａには、外部からリセット信号入力端子１３を介してリセット信号ＲＳＴが供給される。 The boundary register control circuit 47a controls the boundary register unit 41a under the control of the CPU. The clock generation circuit 46 receives an external clock CLK and generates a reference clock ICLK that serves as a reference for the operation of the test circuit 4a. The serial interface 45 transfers the determination result TR of the presence or absence of failure of each of the test target chip 3a and the test target circuit 5a transferred from the CPU 42 via the bus line 6 as serial data to the outside of the package 1a. The RAM 43 temporarily stores data used during the program execution process in the CPU 42 and is used as a work area. The chip 2a is supplied with a reset signal RST from the outside via a reset signal input terminal 13.

ＲＯＭ４４ａは、第１ベクタ格納領域４４１及び第２ベクタ格納領域４４２を備える。第１ベクタ格納領域４４１には、テスト対象チップ３ａのテストに使用される第１テストベクタが格納される。第２ベクタ格納領域４４２には、テスト対象回路５ａのテストに使用される第２テストベクタが格納される。第１ベクタ格納領域４４１には、テスト対象チップ３ａから得られる第１テストベクタの応答データに対応する第１期待値データが更に格納される。同様に、第２ベクタ格納領域４４２には、テスト対象回路５ａから得られる第２テストベクタの応答データに対応する第２期待値データが更に格納される。尚、ＲＯＭ４４ａは、ＣＰＵ４２において実行されるプログラムを格納するプログラム記憶装置等としても機能する。尚、ＲＯＭ４４ａに格納されるプログラムは、実行される際にＲＡＭ４３に転送される。 The ROM 44a includes a first vector storage area 441 and a second vector storage area 442. The first vector storage area 441 stores a first test vector used for testing the test target chip 3a. The second vector storage area 442 stores a second test vector used for the test of the test target circuit 5a. The first vector storage area 441 further stores first expected value data corresponding to the response data of the first test vector obtained from the test target chip 3a. Similarly, the second vector storage area 442 further stores second expected value data corresponding to the response data of the second test vector obtained from the test target circuit 5a. The ROM 44a also functions as a program storage device for storing a program executed by the CPU 42. The program stored in the ROM 44a is transferred to the RAM 43 when executed.

またＣＰＵ４２は、第１のテストベクタを用いてテスト対象チップ３ａをテストし、第２のテストベクタを用いてテスト対象回路５ａをテストする。ＣＰＵ４２は、第１テストベクタの応答データを第１期待値データと比較し、第２テストベクタの応答データを第２期待値データと比較し、比較結果に基づいてテスト対象チップ３ａ及びテスト回路４ａのそれぞれにおける故障の有無を判定する。 Further, the CPU 42 tests the test target chip 3a using the first test vector, and tests the test target circuit 5a using the second test vector. The CPU 42 compares the response data of the first test vector with the first expected value data, compares the response data of the second test vector with the second expected value data, and based on the comparison result, the test target chip 3a and the test circuit 4a. Whether or not there is a failure in each of the above is determined.

更に、バウンダリレジスタ部４１ａは、複数の（第１、第２、・・・・・）バウンダリレジスタ４１１，４１２，・・・・・を備える。複数のバウンダリレジスタ４１１，４１２，・・・・・の使用個数を増加させるため、複数のバウンダリレジスタ４１１，４１２，・・・・・はチップ２ａの外周部に配置されることが好ましい。 Further, the boundary register unit 41a includes a plurality of (first, second,...) Boundary registers 411, 412,. In order to increase the number of use of the plurality of boundary registers 411, 412,..., The plurality of boundary registers 411, 412,.

また、第１バウンダリレジスタ４１１は図２に示すように、第１フリップフロップ（Ｆ／Ｆ）７９、第２Ｆ／Ｆ８０、第１バッファ７１、第２バッファ７４、第１の３ステートバッファ７２、第２の３ステートバッファ７３、第１マルチプレクサ７５、第２マルチプレクサ７６、第３マルチプレクサ７７、及び第４マルチプレクサ７８を備える。図１に示す第２バウンダリレジスタ４１２は、図２と同様に構成される。バウンダリレジスタ制御回路４７ａは、第１バウンダリレジスタ４１１にテストベクタＶＩＮ、第１選択信号ＳＬ１、第１クロックＣＬＫ１、第２クロックＣＬＫ２、第２選択信号ＳＬ２、及び第３選択信号ＳＬ３を供給し、第１バウンダリレジスタ４１１から応答データＳＯＵＴを受け取る。 As shown in FIG. 2, the first boundary register 411 includes a first flip-flop (F / F) 79, a second F / F 80, a first buffer 71, a second buffer 74, a first three-state buffer 72, a first flip-flop, 2, 3-state buffer 73, first multiplexer 75, second multiplexer 76, third multiplexer 77, and fourth multiplexer 78. The second boundary register 412 shown in FIG. 1 is configured in the same manner as in FIG. The boundary register control circuit 47a supplies the first boundary register 411 with the test vector VIN, the first selection signal SL1, the first clock CLK1, the second clock CLK2, the second selection signal SL2, and the third selection signal SL3. The response data SOUT is received from the 1 boundary register 411.

第１バッファ７１は、第１入出力端子７ａに入力が接続され、第２マルチプレクサ７６及び第３マルチプレクサ７７のそれぞれの入力に出力が接続される。第１バッファ７１は、テスト対象チップ３ａから第１入出力端子７ａを介して伝達される出力信号をバッファリングする。第２バッファ７４は、第２入出力端子７ｂに入力が接続され、第１マルチプレクサ７５及び第３マルチプレクサ７７のそれぞれの入力に出力が接続される。第２バッファ７４は、テスト対象回路５ａから第２入出力端子７ｂを介して伝達される出力信号をバッファリングする。 The first buffer 71 has an input connected to the first input / output terminal 7 a and an output connected to each input of the second multiplexer 76 and the third multiplexer 77. The first buffer 71 buffers an output signal transmitted from the test target chip 3a via the first input / output terminal 7a. The second buffer 74 has an input connected to the second input / output terminal 7 b and an output connected to each input of the first multiplexer 75 and the third multiplexer 77. The second buffer 74 buffers an output signal transmitted from the test target circuit 5a via the second input / output terminal 7b.

また、第１の３ステートバッファ７２は、第１マルチプレクサ７５の出力に入力が接続され、第１入出力端子７ａに出力が接続される。第１の３ステートバッファ７２は、第１マルチプレクサ７５の出力信号をバッファリングし、第３選択信号入力端子７ｊを介して伝達される第３選択信号ＳＬ３がハイレベル時にハイインピーダンス状態となる。第２の３ステートバッファ７３は、第２マルチプレクサ７６の出力に入力が接続され、第２入出力端子７ｂに出力が接続される。第２の３ステートバッファ７３は、第２マルチプレクサ７６の出力信号をバッファリングし、第３選択信号ＳＬ３がロウレベル時にハイインピーダンス状態となる。この結果、第１の３ステートバッファ７２及び第２の３ステートバッファ７３は、相補のタイミングでハイインピーダンス状態となる。 The first three-state buffer 72 has an input connected to the output of the first multiplexer 75 and an output connected to the first input / output terminal 7a. The first three-state buffer 72 buffers the output signal of the first multiplexer 75, and enters the high impedance state when the third selection signal SL3 transmitted through the third selection signal input terminal 7j is at a high level. The second three-state buffer 73 has an input connected to the output of the second multiplexer 76 and an output connected to the second input / output terminal 7b. The second three-state buffer 73 buffers the output signal of the second multiplexer 76 and enters a high impedance state when the third selection signal SL3 is at a low level. As a result, the first three-state buffer 72 and the second three-state buffer 73 are in a high impedance state at complementary timing.

更に、第１マルチプレクサ７５は、第２Ｆ／Ｆ８０及び第２バッファ７４のそれぞれの出力に入力が接続され、第１の３ステートバッファ７２の入力に出力が接続される。第１マルチプレクサ７５は、第２選択信号入力端子７ｉを介して伝達される第２選択信号ＳＬ２がハイレベル時に第２Ｆ／Ｆ８０の出力信号を選択し、第２選択信号ＳＬ２がロウレベル時に第２バッファ７４の出力信号を選択する。第２マルチプレクサ７６は、第２Ｆ／Ｆ８０及び第１バッファ７１のそれぞれの出力に入力が接続され、第２の３ステートバッファ７３の入力に出力が接続される。第２マルチプレクサ７６は、第２選択信号ＳＬ２がハイレベル時に第２Ｆ／Ｆ８０の出力信号を選択し、第２選択信号ＳＬ２がロウレベル時に第１バッファ７１の出力信号を選択する。 Further, the first multiplexer 75 has inputs connected to outputs of the second F / F 80 and the second buffer 74, and outputs connected to inputs of the first three-state buffer 72. The first multiplexer 75 selects the output signal of the second F / F 80 when the second selection signal SL2 transmitted via the second selection signal input terminal 7i is high level, and the second buffer when the second selection signal SL2 is low level. 74 output signals are selected. The second multiplexer 76 has inputs connected to the outputs of the second F / F 80 and the first buffer 71, and has an output connected to the input of the second three-state buffer 73. The second multiplexer 76 selects the output signal of the second F / F 80 when the second selection signal SL2 is high level, and selects the output signal of the first buffer 71 when the second selection signal SL2 is low level.

よって、テスト期間においては第２選択信号ＳＬ２をハイレベルとすることにより、テストベクタ入力端子７ｃから第４マルチプレクサ７８、第１Ｆ／Ｆ７９、及び第２Ｆ／Ｆ８０を介して伝達されるテストベクタＶＩＮが第１の３ステートバッファ７２又は第２の３ステートバッファ７３に供給される。これに対して、通常動作時においては第２選択信号ＳＬ２をロウレベルとすることにより、テスト対象チップ３ａの出力信号が第２の３ステートバッファ７３に伝達され、又はテスト対象回路５ａの出力信号が第１の３ステートバッファ７２に伝達される。 Therefore, by setting the second selection signal SL2 to the high level during the test period, the test vector VIN transmitted from the test vector input terminal 7c via the fourth multiplexer 78, the first F / F 79, and the second F / F 80 is changed. It is supplied to the first three-state buffer 72 or the second three-state buffer 73. On the other hand, by setting the second selection signal SL2 to a low level during normal operation, the output signal of the test target chip 3a is transmitted to the second three-state buffer 73, or the output signal of the test target circuit 5a is This is transmitted to the first three-state buffer 72.

また、第３マルチプレクサ７７は、第１バッファ７１及び第２バッファ７４のそれぞれの出力に入力が接続され、第４マルチプレクサ７８の入力に出力が接続される。第３マルチプレクサ７７は、第３選択信号ＳＬ３がハイレベル時に第１バッファ７１の出力信号を選択し、第３選択信号ＳＬ３がロウレベル時に第２バッファ７４の出力信号を選択する。第４マルチプレクサ７８は、第３マルチプレクサ７７の出力及びテストベクタ入力端子７ｃに入力が接続され、第１Ｆ／Ｆ７９の入力に出力が接続される。第４マルチプレクサ７８は、第１選択信号ＳＬ１がハイレベル時にテストベクタＶＩＮを選択し、第１選択信号ＳＬ１がロウレベル時に第３マルチプレクサ７７の出力信号を選択する。よって、テスト対象チップ３ａ又はテスト対象回路５ａにテストベクタＶＩＮを転送する際には第１選択信号ＳＬ１はハイレベルとなる。これに対してテスト対象チップ３ａ又はテスト対象回路５ａからの応答データＳＯＵＴを受け取る際には第１選択信号ＳＬ１はロウレベルとなる。 The third multiplexer 77 has inputs connected to the outputs of the first buffer 71 and the second buffer 74, and outputs connected to the input of the fourth multiplexer 78. The third multiplexer 77 selects the output signal of the first buffer 71 when the third selection signal SL3 is high level, and selects the output signal of the second buffer 74 when the third selection signal SL3 is low level. The fourth multiplexer 78 has its input connected to the output of the third multiplexer 77 and the test vector input terminal 7c, and its output connected to the input of the first F / F 79. The fourth multiplexer 78 selects the test vector VIN when the first selection signal SL1 is at a high level, and selects the output signal of the third multiplexer 77 when the first selection signal SL1 is at a low level. Therefore, when the test vector VIN is transferred to the test target chip 3a or the test target circuit 5a, the first selection signal SL1 becomes high level. On the other hand, when receiving the response data SOUT from the test target chip 3a or the test target circuit 5a, the first selection signal SL1 becomes low level.

更に、第１Ｆ／Ｆ７９は、第４マルチプレクサ７８の出力及び第１クロック入力端子７ｆに入力が接続され、第２Ｆ／Ｆ８０の入力及び応答データ出力端子７ｇに出力が接続される。第１Ｆ／Ｆ７９は、第１クロックＣＬＫ１に同期して第４マルチプレクサ７８の出力信号を保持する。第２Ｆ／Ｆ８０は、第１Ｆ／Ｆ７９の出力及び第２クロック入力端子７ｈに入力が接続され、第１マルチプレクサ７５及び第２マルチプレクサ７６のそれぞれの入力に出力が接続される。第２Ｆ／Ｆ８０は、第２クロックＣＬＫ２に同期して第１Ｆ／Ｆ７９の出力信号を保持する。第１クロックＣＬＫ１及び第２クロックＣＬＫ２のそれぞれによって、テストベクタＶＩＮの出力タイミング及び応答データＳＯＵＴの入力タイミングが決定される。 Further, the first F / F 79 has an input connected to the output of the fourth multiplexer 78 and the first clock input terminal 7f, and an output connected to the input of the second F / F 80 and the response data output terminal 7g. The first F / F 79 holds the output signal of the fourth multiplexer 78 in synchronization with the first clock CLK1. The input of the second F / F 80 is connected to the output of the first F / F 79 and the second clock input terminal 7 h, and the output is connected to the respective inputs of the first multiplexer 75 and the second multiplexer 76. The second F / F 80 holds the output signal of the first F / F 79 in synchronization with the second clock CLK2. The output timing of the test vector VIN and the input timing of the response data SOUT are determined by the first clock CLK1 and the second clock CLK2, respectively.

この結果、バウンダリレジスタ制御回路４７ａがテスト対象チップ３ａに第１テストベクタを転送する場合、テストベクタ入力端子７ｃ、第４マルチプレクサ７８、第１Ｆ／Ｆ７９、第２Ｆ／Ｆ８０、第１マルチプレクサ７５、第１の３ステートバッファ７２、及び第１入出力端子７ａの順に第１テストベクタが転送される。一方、バウンダリレジスタ制御回路４７ａがテスト対象回路５ａに第２テストベクタを転送する場合、テストベクタ入力端子７ｃ、第４マルチプレクサ７８、第１Ｆ／Ｆ７９、第２Ｆ／Ｆ８０、第３マルチプレクサ７６、第２の３ステートバッファ７３、及び第２入出力端子７ｂの順に第２テストベクタが転送される。 As a result, when the boundary register control circuit 47a transfers the first test vector to the test target chip 3a, the test vector input terminal 7c, the fourth multiplexer 78, the first F / F 79, the second F / F 80, the first multiplexer 75, the first multiplexer 75, The first test vector is transferred in the order of one 3-state buffer 72 and the first input / output terminal 7a. On the other hand, when the boundary register control circuit 47a transfers the second test vector to the test target circuit 5a, the test vector input terminal 7c, the fourth multiplexer 78, the first F / F 79, the second F / F 80, the third multiplexer 76, the second The second test vector is transferred in the order of the three-state buffer 73 and the second input / output terminal 7b.

また、バウンダリレジスタ制御回路４７ａがテスト対象チップ３ａから第１テストベクタの応答データを受け取る場合、第１入出力端子７ａ、第１バッファ７１、第３マルチプレクサ７７、第４マルチプレクサ７８、第１Ｆ／Ｆ７９、及び応答データ出力端子７ｇの順に第１テストベクタの応答データが転送される。一方、バウンダリレジスタ制御回路４７ａがテスト対象回路５ａから第２テストベクタの応答データを受け取る場合、第２入出力端子７ｂ、第２バッファ７４、第３マルチプレクサ７７、第４マルチプレクサ７８、第１Ｆ／Ｆ７９、及び応答データ出力端子７ｇの順に第２テストベクタの応答データが転送される。 Further, when the boundary register control circuit 47a receives the response data of the first test vector from the test target chip 3a, the first input / output terminal 7a, the first buffer 71, the third multiplexer 77, the fourth multiplexer 78, and the first F / F 79. And the response data of the first test vector are transferred in the order of the response data output terminal 7g. On the other hand, when the boundary register control circuit 47a receives the response data of the second test vector from the test target circuit 5a, the second input / output terminal 7b, the second buffer 74, the third multiplexer 77, the fourth multiplexer 78, and the first F / F 79. And the response data of the second test vector are transferred in the order of the response data output terminal 7g.

更に、テスト対象チップ３ａがテスト対象回路５ａにデータを転送する場合、第１入出力端子７ａ、第１バッファ７１、第２マルチプレクサ７６、第２の３ステートバッファ７３、及び第２入出力端子７ｂの順にデータが伝達される。一方、テスト対象回路５ａがテスト対象チップ３ａにデータを転送する場合、第２入出力端子７ｂ、第２バッファ７４、第１マルチプレクサ７５、第１の３ステートバッファ７２、及び第１入出力端子７ａの順にデータが転送される。 Further, when the test target chip 3a transfers data to the test target circuit 5a, the first input / output terminal 7a, the first buffer 71, the second multiplexer 76, the second three-state buffer 73, and the second input / output terminal 7b. Data is transmitted in the order of. On the other hand, when the test target circuit 5a transfers data to the test target chip 3a, the second input / output terminal 7b, the second buffer 74, the first multiplexer 75, the first three-state buffer 72, and the first input / output terminal 7a. Data is transferred in the order of.

次に、図３に示すフローチャートを参照して、第１の実施の形態に係る半導体装置のテスト時における動作を説明する。但し、テスト回路４ａが、図１に示すテスト対象チップ３ａを最初にテストし、次いでテスト対象回路５ａをテストする場合を例に説明する。 Next, with reference to the flowchart shown in FIG. 3, the operation during the test of the semiconductor device according to the first embodiment will be described. However, the case where the test circuit 4a first tests the test target chip 3a shown in FIG. 1 and then tests the test target circuit 5a will be described as an example.

（イ）ステップＳ１１において、図１に示すパッケージ１ａの外部からリセット信号入力端子１３を介してリセット信号ＲＳＴがチップ２ａに供給される。また、パッケージ１ａの外部からクロック入力端子１２を介してクロックＣＬＫがクロック生成回路４６に供給される。リセット信号ＲＳＴ及びクロックＣＬＫが供給されるとテストが開始される。 (A) In step S11, the reset signal RST is supplied to the chip 2a from the outside of the package 1a shown in FIG. 1 via the reset signal input terminal 13. Further, the clock CLK is supplied to the clock generation circuit 46 from the outside of the package 1 a via the clock input terminal 12. When the reset signal RST and the clock CLK are supplied, the test is started.

（ロ）ステップＳ１２において、図１に示すＣＰＵ４２は、第１ベクタ格納領域４４１に格納された第１テストベクタを、バスライン６、バウンダリレジスタ制御回路４７ａ、及び複数のバウンダリレジスタ４１１，４１２，・・・・・を介してテスト対象チップ３ａに供給する。 (B) In step S12, the CPU 42 shown in FIG. 1 converts the first test vector stored in the first vector storage area 441 into the bus line 6, the boundary register control circuit 47a, and the plurality of boundary registers 411, 412,. ... Are supplied to the test target chip 3a via.

（ハ）ステップＳ１３において、複数のバウンダリレジスタ４１１，４１２，・・・・・は、テスト対象チップ３ａが生成した第１テストベクタの応答データを受信する。複数のバウンダリレジスタ４１１，４１２，・・・・・が受信した第１テストベクタの応答データは、バウンダリレジスタ制御回路４７ａ及びバスライン６を介してＣＰＵ４２に伝達される。 (C) In step S13, the plurality of boundary registers 411, 412,... Receive response data of the first test vector generated by the test target chip 3a. The response data of the first test vector received by the plurality of boundary registers 411, 412,... Is transmitted to the CPU 42 via the boundary register control circuit 47 a and the bus line 6.

（ニ）ステップＳ１４において、ＣＰＵ４２は、伝達された第１テストベクタの応答データと第１ベクタ格納領域４４１に格納された第１期待値データとを比較する。ＣＰＵ４２は、第１テストベクタの応答データと第１期待値データとが等しい場合、テスト対象チップ３ａに故障無しと判定する。これに対してＣＰＵ４２は、応答データと第１期待値データとが等しくない場合、テスト対象チップ３ａに故障有と判定する。ＣＰＵ４２の判定結果ＴＲは、バスライン６及びシリアルインタフェース４５を介してシリアルデータとしてパッケージ１ａ外部に転送される。 (D) In step S14, the CPU 42 compares the transmitted response data of the first test vector with the first expected value data stored in the first vector storage area 441. When the response data of the first test vector is equal to the first expected value data, the CPU 42 determines that there is no failure in the test target chip 3a. On the other hand, when the response data and the first expected value data are not equal, the CPU 42 determines that the test target chip 3a has a failure. The determination result TR of the CPU 42 is transferred to the outside of the package 1a as serial data via the bus line 6 and the serial interface 45.

（ホ）ステップＳ１５において、ＣＰＵ４２は、第２ベクタ格納領域４４２に格納された第２テストベクタを、バウンダリレジスタ制御回路４７ａ、バスライン６、及び複数のバウンダリレジスタ４１１，４１２，・・・・・を介してテスト対象回路５ａに供給する。 (E) In step S15, the CPU 42 converts the second test vector stored in the second vector storage area 442 into the boundary register control circuit 47a, the bus line 6, and the plurality of boundary registers 411, 412,. To the test target circuit 5a.

（ヘ）ステップＳ１６において、複数のバウンダリレジスタ４１１，４１２，・・・・・は、テスト対象回路５ａが生成した第２テストベクタの応答データを受信する。複数のバウンダリレジスタ４１１，４１２，・・・・・が受信した第２テストベクタの応答データは、バウンダリレジスタ制御回路４７ａ及びバスライン６を介してＣＰＵ４２に伝達される。 (F) In step S16, the plurality of boundary registers 411, 412,... Receive the response data of the second test vector generated by the test target circuit 5a. The response data of the second test vector received by the plurality of boundary registers 411, 412,... Is transmitted to the CPU 42 via the boundary register control circuit 47 a and the bus line 6.

（ト）ステップＳ１７において、ＣＰＵ４２は、伝達された第２テストベクタの応答データと第２ベクタ格納領域４４２に格納された第２期待値データとを比較する。ＣＰＵ４２は、第２テストベクタの応答データと第２期待値データとが等しい場合、テスト対象回路５ａに故障無しと判定する。また、ＣＰＵ４２は、応答データと第２期待値データとが等しくない場合、テスト対象回路５ａに故障有と判定する。ＣＰＵ４２の判定結果ＴＲは、バスライン６及びシリアルインタフェース４５を介してシリアルデータとしてパッケージ１ａ外部に転送される。 (G) In step S17, the CPU 42 compares the transmitted response data of the second test vector with the second expected value data stored in the second vector storage area 442. When the response data of the second test vector is equal to the second expected value data, the CPU 42 determines that there is no failure in the test target circuit 5a. Further, when the response data and the second expected value data are not equal, the CPU 42 determines that the test target circuit 5a has a failure. The determination result TR of the CPU 42 is transferred to the outside of the package 1a as serial data via the bus line 6 and the serial interface 45.

このように、第１の実施の形態に係る半導体装置によれば、バウンダリスキャン回路を有しない既存のテスト対象チップ３ａに対しても、チップ２ａを用いてテストを行うことが可能である。また、バウンダリスキャン回路と異なりテストベクタ及び応答データをパラレルデータとして送受信するので、実動作速度テストも可能である。テスト時にパッケージ１ａの外部と入出力される信号はクロックＣＬＫ、リセット信号ＲＳＴ、及び故障判定結果ＴＲのみであるため、テストに必要なパッケージ１ａの端子数の増加を最小限に抑えることができる。更に、従来はパッケージ１ａの端子数に上限があったために、パッケージ１ａに実装後のテストが制限されていたが、テスト回路４ａを搭載するチップ２ａを用いることにより、端子数が少なくても効率良くテストを実施できる。 As described above, according to the semiconductor device according to the first embodiment, it is possible to perform the test using the chip 2a even for the existing test target chip 3a that does not have the boundary scan circuit. Further, unlike the boundary scan circuit, the test vector and response data are transmitted and received as parallel data, so that an actual operation speed test can be performed. Since only the clock CLK, the reset signal RST, and the failure determination result TR are input / output from / to the outside of the package 1a during the test, an increase in the number of terminals of the package 1a necessary for the test can be minimized. Further, since the number of terminals of the package 1a is conventionally limited, the test after mounting on the package 1a is limited. However, by using the chip 2a on which the test circuit 4a is mounted, the efficiency is improved even if the number of terminals is small. You can test well.

（第１の実施の形態の変形例）
本発明の第１の実施の形態の変形例に係る半導体装置として、図４に示すように、テスト対象回路５ｂがテスト回路４ｂに基準クロックＩＣＬＫを供給しても良い。或いは、テスト対象チップ３ａがテスト回路４ｂに基準クロックＩＣＬＫを供給しても良い。この結果、図４に示すテスト回路４ｂは図１に示すクロック生成回路４６を不要としている。テスト対象回路５ｂ又はテスト対象チップ３ａがデジタル回路である場合、通常、テスト対象回路５ｂ又はテスト対象チップ３ａはＰＬＬ回路及び水晶発振器等の同期信号生成用のクロック信号源を内蔵する。テスト対象回路５ｂ又はテスト対象チップ３ａのクロック信号源からのクロックを基準クロックＩＣＬＫとして利用することにより、パッケージ１ｂの端子数を図１よりも削減できる。 (Modification of the first embodiment)
As a semiconductor device according to the modification of the first embodiment of the present invention, as shown in FIG. 4, the test target circuit 5b may supply the reference clock ICLK to the test circuit 4b. Alternatively, the test target chip 3a may supply the reference clock ICLK to the test circuit 4b. As a result, the test circuit 4b shown in FIG. 4 does not require the clock generation circuit 46 shown in FIG. When the test target circuit 5b or the test target chip 3a is a digital circuit, the test target circuit 5b or the test target chip 3a usually includes a PLL circuit and a clock signal source for generating a synchronization signal such as a crystal oscillator. By using the clock from the clock signal source of the test target circuit 5b or the test target chip 3a as the reference clock ICLK, the number of terminals of the package 1b can be reduced as compared with FIG.

（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置は、図５に示すように、第１テスト対象チップ３ａ及び第２テスト対象チップ３ｂを備える点が図１と異なる。チップ２ｃは、第１のテスト対象チップ３ａ及び第２テスト対象チップ３ｂのそれぞれをテストする。またチップ２ｃが、テスト回路４ｃのみを搭載する点が図１と異なる。第１テスト対象チップ３ａ及び第２テスト対象チップ３ｂのそれぞれとしては、例えばメモリ又はマイクロコンピュータ等が搭載された既存のＩＣチップを利用できる。尚、図５に示す例においては、第２テスト対象チップ３ｂにのみ第１〜第ｎ端子１４ａ〜１４ｎが接続されているが、第１テスト対象チップ３ａに第１〜第ｎ端子１４ａ〜１４ｎが接続されていても良い。第１テスト対象チップ３ａ及び第２テスト対象チップ３ｂは、複数のバウンダリレジスタ４１１，４１２，・・・・・を介して互いにデータを送受信する。その他の構成については図１に示す半導体装置の構成と同様である。 (Second Embodiment)
As shown in FIG. 5, the semiconductor device according to the second embodiment of the present invention is different from FIG. 1 in that it includes a first test target chip 3a and a second test target chip 3b. The chip 2c tests each of the first test target chip 3a and the second test target chip 3b. Further, the chip 2c is different from FIG. 1 in that only the test circuit 4c is mounted. As each of the first test target chip 3a and the second test target chip 3b, for example, an existing IC chip on which a memory or a microcomputer is mounted can be used. In the example shown in FIG. 5, the first to nth terminals 14a to 14n are connected only to the second test target chip 3b, but the first to nth terminals 14a to 14n are connected to the first test target chip 3a. May be connected. The first test target chip 3a and the second test target chip 3b transmit / receive data to / from each other via a plurality of boundary registers 411, 412,. Other structures are the same as those of the semiconductor device shown in FIG.

次に、図６に示すフローチャートを参照して、第２の実施の形態に係る半導体装置のテスト時における動作を説明する。但し、図５に示すテスト回路４ｃが、第１テスト対象チップ３ａを最初にテストし、次いで第２テスト対象チップ３ｂをテストする場合を例に説明する。また、第１の実施の形態に係る半導体装置と同様の動作については重複する説明を省略する。 Next, with reference to the flowchart shown in FIG. 6, the operation | movement at the time of the test of the semiconductor device which concerns on 2nd Embodiment is demonstrated. However, a case where the test circuit 4c shown in FIG. 5 first tests the first test target chip 3a and then tests the second test target chip 3b will be described as an example. In addition, redundant description of operations similar to those of the semiconductor device according to the first embodiment is omitted.

（イ）ステップＳ２２において、図５に示すＣＰＵ４２は、第１ベクタ格納領域４４１に格納された第１テストベクタを第１テスト対象チップ３ａに供給する。 (A) In step S22, the CPU 42 shown in FIG. 5 supplies the first test vector stored in the first vector storage area 441 to the first test target chip 3a.

（ロ）ステップＳ２３において、複数のバウンダリレジスタ４１１，４１２，・・・・・は、第１テスト対象チップ３ａが生成した第１テストベクタの応答データを受信する。 (B) In step S23, the plurality of boundary registers 411, 412,... Receive response data of the first test vector generated by the first test target chip 3a.

（ハ）ステップＳ２４において、ＣＰＵ４２は、伝達された第１テストベクタの応答データと第１ベクタ格納領域４４１に格納された第１期待値データとを比較し、第１テスト対象チップ３ａの故障の有無を判定する。 (C) In step S24, the CPU 42 compares the transmitted response data of the first test vector with the first expected value data stored in the first vector storage area 441, and determines the failure of the first test target chip 3a. Determine presence or absence.

（ニ）ステップＳ２２において、ＣＰＵ４２は、第２ベクタ格納領域４４２に格納された第２テストベクタを第２テスト対象チップ３ｂに供給する。 (D) In step S22, the CPU 42 supplies the second test vector stored in the second vector storage area 442 to the second test target chip 3b.

（ホ）ステップＳ２３において、複数のバウンダリレジスタ４１１，４１２，・・・・・は、第２テスト対象チップ３ｂが生成した第２テストベクタの応答データを受信する。 (E) In step S23, the plurality of boundary registers 411, 412,... Receive the response data of the second test vector generated by the second test target chip 3b.

（ヘ）ステップＳ２４において、ＣＰＵ４２は、伝達された第２テストベクタの応答データと第２ベクタ格納領域４４２に格納された第２期待値データとを比較し、第２テスト対象チップ３ｂの故障の有無を判定する。 (F) In step S24, the CPU 42 compares the transmitted response data of the second test vector with the second expected value data stored in the second vector storage area 442, and determines the failure of the second test target chip 3b. Determine presence or absence.

このように、第２の実施の形態に係る半導体装置によれば、テスト対象チップが２つの場合においても、チップ２ｃを用いて短時間でテストを行うことが可能である。更に、第１テスト対象チップ３ａ及び第２テスト対象チップ３ｂの間にシステム的に接続関係が無い場合でも、第１テスト対象チップ３ａ及び第２テスト対象チップ３ｂのそれぞれをテストできる。 As described above, according to the semiconductor device according to the second embodiment, even when there are two test target chips, it is possible to perform a test in a short time using the chip 2c. Furthermore, even when there is no system connection between the first test target chip 3a and the second test target chip 3b, each of the first test target chip 3a and the second test target chip 3b can be tested.

（第２の実施の形態の変形例）
本発明の第２の実施の形態の変形例に係る半導体装置として、図７に示すように、第２テスト対象チップ３ｃがチップ２ｄに基準クロックＩＣＬＫを供給しても良い。或いは、第１テスト対象チップ３ａがチップ２ｄに基準クロックＩＣＬＫを供給しても良い。テスト対象チップ内のクロック信号源からのクロックを基準クロックＩＣＬＫとして利用することにより、パッケージ１ｄの端子数を削減できる。 (Modification of the second embodiment)
As a semiconductor device according to the modification of the second embodiment of the present invention, as shown in FIG. 7, the second test target chip 3c may supply the reference clock ICLK to the chip 2d. Alternatively, the first test target chip 3a may supply the reference clock ICLK to the chip 2d. By using the clock from the clock signal source in the test target chip as the reference clock ICLK, the number of terminals of the package 1d can be reduced.

（第３の実施の形態）
本発明の第３の実施の形態に係る半導体装置は、図８に示すように、３つのテスト対象チップ、即ち第１テスト対象チップ３ａ、第２テスト対象チップ３ｂ、及び第３テスト対象チップ３ｄを備える点が図１と異なる。チップ２ｅは第１テスト対象チップ３ａ、第２テスト対象チップ３ｂ、及び第３テスト対象チップ３ｄのそれぞれをテストする。また、チップ２ｅが、テスト回路４ｅのみを搭載する点が図１と異なる。第１テスト対象チップ３ａ、第２テスト対象チップ３ｂ、及び第３テスト対象チップ３ｄのそれぞれとしては、例えばメモリ又はマイクロコンピュータ等が搭載された既存のＩＣチップを利用できる。尚、図８に示す例においては、第２テスト対象チップ３ｂにのみ第１〜第ｎ端子１４ａ〜１４ｎが接続されているが、第１テスト対象チップ３ａ及び第３テスト対象チップ３ｄに第１〜第ｎ端子１４ａ〜１４ｎが接続されていても良い。 (Third embodiment)
As shown in FIG. 8, the semiconductor device according to the third embodiment of the present invention includes three test target chips, that is, a first test target chip 3a, a second test target chip 3b, and a third test target chip 3d. 1 is different from FIG. The chip 2e tests each of the first test target chip 3a, the second test target chip 3b, and the third test target chip 3d. Further, the point that the chip 2e mounts only the test circuit 4e is different from FIG. As each of the first test target chip 3a, the second test target chip 3b, and the third test target chip 3d, for example, an existing IC chip on which a memory or a microcomputer is mounted can be used. In the example shown in FIG. 8, the first to n-th terminals 14a to 14n are connected only to the second test target chip 3b, but the first test target chip 3a and the third test target chip 3d are connected to the first test target chip 3b. To n-th terminals 14a to 14n may be connected.

また、第１テスト対象チップ３ａ、第２テスト対象チップ３ｂ、及び第３テスト対象チップ３ｄは、複数のバウンダリレジスタ４１１，４１２，・・・・・を介してデータをそれぞれ送受信する。即ち、第１テスト対象チップ３ａは第１バウンダリレジスタ４１１に接続され、第３テスト対象チップ３ｄは第２バウンダリレジスタ４１２に接続され、第２テスト対象チップ３ｂは第１バウンダリレジスタ４１１と第２バウンダリレジスタ４１２との接続点に接続される。更に、ＲＯＭ４４ｂは、第３テスト対象チップ３ｄに対応する第３テストベクタ及び第３期待値データを格納する第３ベクタ格納領域４４３を更に備える。その他の構成については図１に示す半導体装置の構成と同様である。 Further, the first test target chip 3a, the second test target chip 3b, and the third test target chip 3d transmit and receive data via a plurality of boundary registers 411, 412,. That is, the first test target chip 3a is connected to the first boundary register 411, the third test target chip 3d is connected to the second boundary register 412, and the second test target chip 3b is connected to the first boundary register 411 and the second boundary register 411. It is connected to a connection point with the register 412. Furthermore, the ROM 44b further includes a third vector storage area 443 for storing a third test vector and third expected value data corresponding to the third test target chip 3d. Other structures are the same as those of the semiconductor device shown in FIG.

次に、図９に示すフローチャートを参照して、第３の実施の形態に係る半導体装置のテスト時における動作を説明する。但し、図８に示すテスト回路４ｅが、第１テスト対象チップ３ａ、第２テスト対象チップ３ｂ、及び第３テスト対象チップ３ｄの順にテストする場合を例に説明する。また、第１及び第２の実施の形態に係る半導体装置と同様の動作については重複する説明を省略する。 Next, with reference to the flowchart shown in FIG. 9, the operation | movement at the time of the test of the semiconductor device which concerns on 3rd Embodiment is demonstrated. However, the case where the test circuit 4e shown in FIG. 8 tests in the order of the first test target chip 3a, the second test target chip 3b, and the third test target chip 3d will be described as an example. In addition, overlapping description of operations similar to those of the semiconductor device according to the first and second embodiments is omitted.

（イ）ステップＳ３１において、図８に示すＣＰＵ４２は、第３ベクタ格納領域４４３に格納された第３テストベクタを第３テスト対象チップ３ｄに供給する。 (A) In step S31, the CPU 42 shown in FIG. 8 supplies the third test vector stored in the third vector storage area 443 to the third test target chip 3d.

（ロ）ステップＳ３２において、複数のバウンダリレジスタ４１１，４１２，・・・・・は、第３テスト対象チップ３ｄが生成した第３テストベクタの応答データを受信する。 (B) In step S32, the plurality of boundary registers 411, 412,... Receive response data of the third test vector generated by the third test target chip 3d.

（ハ）ステップＳ３３において、ＣＰＵ４２は、伝達された第３テストベクタの応答データと第３ベクタ格納領域４４３に格納された第３期待値データとを比較し、第３テスト対象チップ３ｄの故障の有無を判定する。 (C) In step S33, the CPU 42 compares the transmitted response data of the third test vector with the third expected value data stored in the third vector storage area 443, and determines the failure of the third test target chip 3d. Determine presence or absence.

このように、第３の実施の形態に係る半導体装置によれば、テスト対象チップが３つの場合においても、チップ２ｅを用いて短時間でテストを行うことが可能である。更に、第１テスト対象チップ３ａ、第２テスト対象チップ３ｂ、及び第３テスト対象チップ３ｄの間にシステム的に接続関係が無い場合でも、第１テスト対象チップ３ａ、第２テスト対象チップ３ｂ、及び第３テスト対象チップ３ｄのそれぞれをテストできる。 As described above, according to the semiconductor device according to the third embodiment, even when there are three test target chips, it is possible to perform the test in a short time using the chip 2e. Furthermore, even when there is no systematic connection between the first test target chip 3a, the second test target chip 3b, and the third test target chip 3d, the first test target chip 3a, the second test target chip 3b, Each of the third test target chips 3d can be tested.

（その他の実施の形態）
上記のように、本発明は第１〜第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。 (Other embodiments)
As described above, the present invention has been described according to the first to third embodiments. However, it should not be understood that the description and drawings constituting a part of this disclosure limit the present invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.

上述した第２の実施の形態においてはチップ２ｃが２つのテスト対象チップ、即ち第１テスト対象チップ３ａ及び第２テスト対象チップ３ｂをテストする一例を説明した。第３の実施の形態においてはチップ２ｄが３つのチップ、即ち第１テスト対象チップ３ａ、第２テスト対象チップ３ｂ、及び第３テスト対象チップ３ｄをテストする一例を説明した。しかし、チップ２ａ〜２ｅは、４つ以上のテスト対象チップをテスト可能である。 In the above-described second embodiment, an example in which the chip 2c tests two test target chips, that is, the first test target chip 3a and the second test target chip 3b has been described. In the third embodiment, an example in which the chip 2d tests three chips, that is, the first test target chip 3a, the second test target chip 3b, and the third test target chip 3d has been described. However, the chips 2a to 2e can test four or more test target chips.

既に述べた第１の実施の形態においてはテスト回路４ａが、図１に示すテスト対象チップ３ａを最初にテストし、次いでテスト対象回路５ａをテストする場合を例に説明した。しかしながら、テスト対象回路５ａを最初にテストし、次いでテスト対象チップ３ａをテストしても良い。この場合、図３に示すステップＳ１０１とＳ１０２の順序は逆になる。同様に、図６におけるステップＳ１１１とステップＳ１１２の順序は逆でも良い。図９におけるステップＳ１１１、ステップＳ１１２、及びステップＳ１２１のいずれを最初に実行しても良い。 In the first embodiment already described, the case where the test circuit 4a first tests the test target chip 3a shown in FIG. 1 and then tests the test target circuit 5a has been described as an example. However, the test target circuit 5a may be tested first, and then the test target chip 3a may be tested. In this case, the order of steps S101 and S102 shown in FIG. 3 is reversed. Similarly, the order of step S111 and step S112 in FIG. 6 may be reversed. Any of step S111, step S112, and step S121 in FIG. 9 may be executed first.

このように本発明は、ここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。 Thus, it should be understood that the present invention includes various embodiments and the like not described herein. Therefore, the present invention is limited only by the invention specifying matters in the scope of claims reasonable from this disclosure.

第１の実施の形態に係る半導体装置の構成を示すブロック図である。1 is a block diagram showing a configuration of a semiconductor device according to a first embodiment. 第１の実施の形態に係る半導体装置の構成を示すブロック図である。1 is a block diagram showing a configuration of a semiconductor device according to a first embodiment. 第１の実施の形態に係る半導体装置のテスト時の動作を示すフローチャートである。3 is a flowchart showing an operation during a test of the semiconductor device according to the first embodiment. 第１の実施の形態の変形例に係る半導体装置の構成を示すブロック図である。It is a block diagram which shows the structure of the semiconductor device which concerns on the modification of 1st Embodiment. 第２の実施の形態に係る半導体装置の構成を示すブロック図である。It is a block diagram which shows the structure of the semiconductor device which concerns on 2nd Embodiment. 第２の実施の形態に係る半導体装置のテスト時の動作を示すフローチャートである。6 is a flowchart showing an operation at the time of a test of a semiconductor device according to a second embodiment. 第２の実施の形態の変形例に係る半導体装置の構成を示すブロック図である。It is a block diagram which shows the structure of the semiconductor device which concerns on the modification of 2nd Embodiment. 第３の実施の形態に係る半導体装置の構成を示すブロック図である。It is a block diagram which shows the structure of the semiconductor device which concerns on 3rd Embodiment. 第３の実施の形態に係る半導体装置のテスト時の動作を示すフローチャートである。10 is a flowchart showing an operation at the time of a test of a semiconductor device according to a third embodiment.

Explanation of symbols

１ａ〜１ｅ…パッケージ
３ａ…テスト対象チップ
２ａ〜２ｅ…チップ
４１ａ、４１ｂ…バウンダリレジスタ部
４７ａ…バウンダリレジスタ制御回路
４２…ＣＰＵ DESCRIPTION OF SYMBOLS 1a-1e ... Package 3a ... Test object chip 2a-2e ... Chip 41a, 41b ... Boundary register part 47a ... Boundary register control circuit 42 ... CPU

Claims

A chip to be tested contained in a package;
The test vector and the response data of the test vector are transmitted / received as parallel data to / from the test target chip, stored in the package, the presence / absence of a failure in the test target chip is determined, and the determination result is converted into serial data. A semiconductor device comprising at least a chip on which a test circuit to be transferred to the outside is mounted.

The semiconductor device according to claim 1, wherein the test circuit determines the presence or absence of the failure for each of a plurality of test target chips.

The semiconductor device according to claim 2, wherein the test circuit mediates data transmitted and received between the plurality of test target chips.

The test circuit includes:
A plurality of boundary registers that respectively input and output the test vector, the response data, and data transmitted and received between the plurality of test target chips;
The semiconductor device according to claim 3, further comprising: a boundary register control circuit that controls the plurality of boundary registers.

The test circuit includes:
The plurality of test target chips are tested using a plurality of test vectors corresponding to the plurality of test target chips, and the presence / absence of the failure is determined using a plurality of expected value data corresponding to each of the plurality of test vectors. The semiconductor device according to claim 2, wherein the semiconductor device is determined.