JP2006041833A

JP2006041833A - Decimation filter and testing device

Info

Publication number: JP2006041833A
Application number: JP2004217856A
Authority: JP
Inventors: Takeshi Takahashi; 高橋　　毅
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2004-07-26
Filing date: 2004-07-26
Publication date: 2006-02-09
Anticipated expiration: 2024-07-26
Also published as: JP4643939B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a decimation filter which is small in circuit scale and high in operation rate. <P>SOLUTION: The decimation filter is equipped with a 1st decimation part which samples down inputted data, a 2nd decimation part which samples down the inputted data in different timing from the 1st decimation part, a filter part which filters and outputs the data sampled down by the 1st decimation part and the data sampled down by the 2nd decimation part in mutually different timing, and a data accumulation part which accumulates and outputs the data sampled down by the 1st decimation part and filtered by the filter part and the data sampled down by the 2nd decimation part and filtered by the filter part. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、間引きフィルタ及び試験装置に関する。特に本発明は、回路規模が小さい間引きフィルタ、及び当該間引きフィルタを備える試験装置に関する。 The present invention relates to a thinning filter and a test apparatus. In particular, the present invention relates to a thinning filter having a small circuit scale and a test apparatus including the thinning filter.

間引きフィルタは、ローパスフィルタ及びダウンサンプラにより構成される。ローパスフィルタは、例えばＦＩＲフィルタにより実現され、入力データを遅延させるレジスタ、入力データにフィルタ係数を乗算する乗算器、及び乗算結果を加算する加算器により構成される。ダウンサンプラは、例えばレジスタにより実現され、入力データのＭ個毎にレジスタにイネーブル信号を入力することにより、Ｍ個の入力データ毎に、（Ｍ−１）個の入力データを破棄する。（例えば、非特許文献１及び２参照。）。 The thinning filter includes a low-pass filter and a downsampler. The low-pass filter is realized by, for example, an FIR filter, and includes a register that delays input data, a multiplier that multiplies the input data by a filter coefficient, and an adder that adds a multiplication result. The downsampler is realized by a register, for example, and inputs an enable signal to the register for every M pieces of input data, thereby discarding (M−1) pieces of input data for every M pieces of input data. (For example, refer nonpatent literature 1 and 2.).

尾知博、シミュレーションで学ぶディジタル信号処理、ＣＱ出版株式会社、平成１３年７月１日Onohiro, Digital signal processing learned by simulation, CQ Publishing Co., Ltd., July 1, 2001 貴家仁志、マルチレート信号処理株式会社、株式会社昭晃堂、平成７年１０月６日Hitoshi Kiya, Multirate Signal Processing Co., Ltd., Shosodo Co., Ltd., October 6, 1995

従来の間引きフィルタにおいては、ＦＩＲフィルタが有する乗算器の回路が間引きフィルタの回路の大半を占めている。そのため、間引きフィルタの回路規模を小さくするためには、ＦＩＲフィルタが有する乗算器の回路規模を小さくすることが必要である。しかしながら、乗算器の個数を低減させると動作レートが下がってしまい、また、動作レートを上げるためには乗算器の個数を増加させなければならず、間引きフィルタの回路規模の縮小と動作レートの向上との双方を実現することが困難であった。 In the conventional thinning filter, the multiplier circuit of the FIR filter occupies most of the thinning filter circuit. Therefore, in order to reduce the circuit scale of the thinning filter, it is necessary to reduce the circuit scale of the multiplier included in the FIR filter. However, if the number of multipliers is reduced, the operation rate decreases, and in order to increase the operation rate, the number of multipliers must be increased, and the circuit scale of the thinning filter is reduced and the operation rate is improved. It was difficult to realize both.

そこで本発明は、上記の課題を解決することができる間引きフィルタ及び試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。 Accordingly, an object of the present invention is to provide a thinning filter and a test apparatus that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims. The dependent claims define further advantageous specific examples of the present invention.

本発明の第１の形態によると、入力されたデータをダウンサンプリングする第１間引き部と、第１間引き部と異なるタイミングで、入力されたデータをダウンサンプリングする第２間引き部と、第１間引き部によってダウンサンプリングされたデータと第２間引き部によってダウンサンプリングされたデータとを異なるタイミングでフィルタリングして出力するフィルタ部と、第１間引き部によってダウンサンプリングされてフィルタ部によってフィルタリングされたデータと、第２間引き部によってダウンサンプリングされてフィルタ部によってフィルタリングされたデータとを累積して出力するデータ累積部とを備える。 According to the first aspect of the present invention, the first decimation unit that downsamples the input data, the second decimation unit that downsamples the input data at a timing different from the first decimation unit, and the first decimation unit. A filter unit that filters and outputs data down-sampled by the unit and data down-sampled by the second decimation unit at different timings, and data that is down-sampled by the first decimation unit and filtered by the filter unit, A data accumulating unit that accumulates and outputs the data down-sampled by the second decimation unit and filtered by the filter unit.

フィルタ部は、第１間引き部によってダウンサンプリングされたデータ、及び第２間引き部によってダウンサンプリングされたデータをそれぞれ異なるフィルタ係数でフィルタリングしてもよい。 The filter unit may filter the data downsampled by the first decimation unit and the data downsampled by the second decimation unit with different filter coefficients.

複数の異なるフィルタ係数を格納し、フィルタ部が第１間引き部によってダウンサンプリングされたデータをフィルタリングする場合にフィルタ部に第１のフィルタ係数を供給し、フィルタ部が第２間引き部によってダウンサンプリングされたデータをフィルタリングする場合にフィルタ部に第２のフィルタ係数を供給するフィルタ係数格納部をさらに備えてもよい。 A plurality of different filter coefficients are stored, and when the filter unit filters data down-sampled by the first decimation unit, the first filter coefficient is supplied to the filter unit, and the filter unit is down-sampled by the second decimation unit A filter coefficient storage unit that supplies the second filter coefficient to the filter unit when filtering the received data may be further provided.

データ累積部は、フィルタ部によって第１のフィルタ係数でフィルタリングされたデータを保持し、フィルタ部によって第２のフィルタ係数でフィルタリングされたデータデータを保持しているデータに累積して出力してもよい。 The data accumulating unit holds the data filtered by the first filter coefficient by the filter unit, and accumulates and outputs the data that holds the data data filtered by the second filter coefficient by the filter unit. Good.

第１間引き部及び第２間引き部は、メモリを有し、書込アドレス又は読出アドレスを受け取ってデータの書き込み又は読み出しを行うことによってダウンサンプリングしてもよい。 The first thinning unit and the second thinning unit may include a memory, and downsample by receiving a write address or a read address and writing or reading data.

本発明の第２の形態は、被試験デバイスを試験する試験装置であって、被試験デバイスから出力されたデータをサンプリングしてデジタル信号のデータに変換するアナログデジタル変換部と、アナログデジタル変換部が出力したデータをダウンサンプリングする間引きフィルタと、間引きフィルタによってダウンサンプリングされたデータに基づいて、被試験デバイスの良否を判定する良否判定部とを備える。 A second aspect of the present invention is a test apparatus for testing a device under test, which is an analog / digital conversion unit that samples data output from the device under test and converts it into digital signal data, and an analog / digital conversion unit Is provided with a thinning filter for downsampling the data output by the device and a pass / fail judgment unit for judging pass / fail of the device under test based on the data downsampled by the thinning filter.

間引きフィルタは、入力されたデータをダウンサンプリングする第１間引き部と、第１間引き部と異なるタイミングで、入力されたデータをダウンサンプリングする第２間引き部と、第１間引き部によってダウンサンプリングされたデータと第２間引き部によってダウンサンプリングされたデータとを異なるタイミングでフィルタリングして出力するフィルタ部と、第１間引き部によってダウンサンプリングされてフィルタ部によってフィルタリングされたデータと、第２間引き部によってダウンサンプリングされてフィルタ部によってフィルタリングされたデータとを累積して出力するデータ累積部とを有する。 The decimation filter is downsampled by a first decimation unit that downsamples input data, a second decimation unit that downsamples input data at a different timing from the first decimation unit, and a first decimation unit. A filter unit that filters and outputs data and data down-sampled by the second decimation unit at different timings, data that is down-sampled by the first decimation unit and filtered by the filter unit, and down-converted by the second decimation unit A data accumulation unit that accumulates and outputs the data sampled and filtered by the filter unit.

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた発明となりうる。 Note that the above summary of the invention does not enumerate all the necessary features of the present invention, and sub-combinations of these feature groups can also be the invention.

本発明によれば、回路規模が小さく、かつ、動作レートが高い間引きフィルタ、及び当該間引きフィルタを備える試験装置を提供できる。 According to the present invention, it is possible to provide a thinning filter having a small circuit scale and a high operation rate, and a test apparatus including the thinning filter.

以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention. However, the following embodiments do not limit the claimed invention, and all combinations of features described in the embodiments are inventions. It is not always essential to the solution.

図１は、本発明の一実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、テストヘッド１０２、メインフレーム１０４、及びワークステーション１０６を備える。試験装置１００は、テストヘッド１０２によって被試験デバイス（以下、「ＤＵＴ」という。）１０から出力された試験信号を測定し、メインフレーム１０４によって測定した試験信号に所望の信号処理を施し、ワークステーション１０６によって試験信号を解析することにより、ＤＵＴ１０を試験する。 FIG. 1 shows an example of the configuration of a test apparatus 100 according to an embodiment of the present invention. The test apparatus 100 includes a test head 102, a main frame 104, and a workstation 106. The test apparatus 100 measures the test signal output from the device under test (hereinafter referred to as “DUT”) 10 by the test head 102, performs desired signal processing on the test signal measured by the main frame 104, and performs the work station. The DUT 10 is tested by analyzing the test signal through 106.

テストヘッド１０２は、アナログ試験用のテストモジュール、デジタル試験用のテストモジュール等の複数のテストモジュールを有し、デジタル試験用のテストモジュールは、本発明のアナログデジタル変換部の一例であるＡ／Ｄ１０８を含む。Ａ／Ｄ１０８は、ＤＵＴ１０から出力されたデータをサンプリングしてデジタル信号のデータに変換し、メインフレーム１０４に供給する。 The test head 102 has a plurality of test modules such as a test module for analog test and a test module for digital test, and the test module for digital test is an example of the analog / digital conversion unit of the present invention. including. The A / D 108 samples the data output from the DUT 10, converts it into digital signal data, and supplies it to the main frame 104.

メインフレーム１０４は、間引きフィルタ１１０及びメモリ１１２を有し、間引きフィルタ１１０は、Ａ／Ｄ１０８が出力したデータをダウンサンプリングしてメモリ１１２に供給して格納させる。ワークステーション１０６は、良否判定部１１４を有し、良否判定部１１４は、間引きフィルタ１１０によってダウンサンプリングされてメモリに格納されたデータに基づいて、ＤＵＴ１０の良否を判定する。良否判定部１１４における良否判定の結果に基づいて、ＤＵＴ１０の不良を検出し、ＤＵＴ１０の破棄又は救済が行われる。 The main frame 104 includes a thinning filter 110 and a memory 112. The thinning filter 110 downsamples the data output from the A / D 108 and supplies the data to the memory 112 for storage. The workstation 106 has a pass / fail determination unit 114, and the pass / fail determination unit 114 determines pass / fail of the DUT 10 based on data down-sampled by the thinning filter 110 and stored in the memory. Based on the result of the pass / fail determination in the pass / fail determination unit 114, a failure of the DUT 10 is detected, and the DUT 10 is discarded or repaired.

図２は、本実施形態に係る間引きフィルタ１１０の構成の第１の例を示す。本例に係る間引きフィルタ１１０は、入力ラッチ回路２００、データ保持部２０１、乗算器２０２、２０４、及び２０６、加算器２０８及び２１０、データ累積部２１２、出力ラッチ回路２１４、フィルタ係数格納部２１６、及び制御部２１８を備える。データ保持部２０１は、レジスタｒ０１、ｒ０２、ｒ０３、並びにレジスタｒ１１、ｒ１２、及びｒ１３を有する。データ累積部２１２は、加算器２１３及びレジスタＲを有する。 FIG. 2 shows a first example of the configuration of the thinning filter 110 according to the present embodiment. The thinning filter 110 according to this example includes an input latch circuit 200, a data holding unit 201, multipliers 202, 204, and 206, adders 208 and 210, a data accumulation unit 212, an output latch circuit 214, a filter coefficient storage unit 216, And a control unit 218. The data holding unit 201 includes registers r01, r02, and r03, and registers r11, r12, and r13. The data accumulation unit 212 includes an adder 213 and a register R.

レジスタｒ０１は、本発明の第１間引き部の一例であり、レジスタｒ１１は、本発明の第２間引き部の一例である。また、乗算器２０２、２０４、及び２０６、並びに加算器２０８及び２１０は、本発明のフィルタ部の一例である。なお、本実施形態においては、間引き率１／２の間引きをそれぞれ行う２相のポリフェーズ構造を有するが、他の実施形態においては、間引き率１／Ｍの間引きをそれぞれ行うＭ相のポリフェーズ構造を有してもよい。 The register r01 is an example of a first decimation unit according to the present invention, and the register r11 is an example of a second decimation unit according to the present invention. Multipliers 202, 204, and 206, and adders 208 and 210 are examples of the filter unit of the present invention. In the present embodiment, a two-phase polyphase structure that performs a thinning-out rate of 1/2 is provided, but in other embodiments, an M-phase polyphase that performs a thinning-out rate of 1 / M. It may have a structure.

まず、本例に係る間引きフィルタ１１０の動作の概要を説明する。データ保持部２０１が有するレジスタｒ０１、ｒ０２、及びｒ０３は、入力ラッチ回路２００から入力されたデータを所定のタイミングで間引きし、乗算器２０２、２０４、及び２０６、並びに加算器２０８及び２１０は、レジスタｒ０１、ｒ０２、及びｒ０３によって間引きされたデータをフィルタリングする。また、データ保持部２０１が有するレジスタｒ１１、ｒ１２、及びｒ１３は、入力ラッチ回路２００から入力されたデータを所定のタイミングと異なるタイミングで間引きし、乗算器２０２、２０４、及び２０６、並びに加算器２０８及び２１０は、レジスタｒ１１、ｒ１２、及びｒ１３によって間引きされたデータをフィルタリングする。そして、データ累積部２１２は、レジスタｒ０１、ｒ０２、及びｒ０３によって間引きされたデータと、レジスタｒ１１、ｒ１２、及びｒ１３によって間引きされたデータとを累積し、出力ラッチ回路２１４を介してメモリ１１２に出力する。 First, an outline of the operation of the thinning filter 110 according to this example will be described. Registers r01, r02, and r03 included in the data holding unit 201 thin out the data input from the input latch circuit 200 at a predetermined timing. The multipliers 202, 204, and 206, and the adders 208 and 210 The data thinned out by r01, r02, and r03 is filtered. The registers r11, r12, and r13 included in the data holding unit 201 thin out the data input from the input latch circuit 200 at a timing different from a predetermined timing, and multipliers 202, 204, and 206, and an adder 208. And 210 filter data thinned out by the registers r11, r12, and r13. The data accumulating unit 212 accumulates the data thinned out by the registers r01, r02, and r03 and the data thinned out by the registers r11, r12, and r13, and outputs the accumulated data to the memory 112 via the output latch circuit 214. To do.

本実施形態によれば、複数相のポリフェーズ構造において、複数の相で乗算器及び加算器を共有させることによって、動作レートを下げることなく乗算器及び加算器の個数を低減させることができ、間引きフィルタ１１０の回路規模を小さくすることができる。 According to the present embodiment, in the polyphase structure of a plurality of phases, the number of multipliers and adders can be reduced without lowering the operation rate by sharing the multipliers and adders in the plurality of phases. The circuit scale of the thinning filter 110 can be reduced.

次に、本例に係る間引きフィルタ１１０が備える各構成要素の動作を説明する。入力ラッチ回路２００は、制御部２１８から入力イネーブル信号が供給されることによって、Ａ／Ｄ１０８から出力されたデータをデータ保持部２０１に供給する。 Next, the operation of each component included in the thinning filter 110 according to this example will be described. The input latch circuit 200 supplies the data output from the A / D 108 to the data holding unit 201 when the input enable signal is supplied from the control unit 218.

データ保持部２０１において、レジスタｒ０１は、制御部２１８から供給されるイネーブル信号（ｒ０ｅｎ）に基づいて、入力ラッチ回路２００から入力されたデータをダウンサンプリングして保持し、レジスタｒ０２及び乗算器２０２に供給する。レジスタｒ０２は、制御部２１８から供給されるイネーブル信号（ｒ０ｅｎ）に基づいて、レジスタｒ０１から出力されたデータ保持し、後段のレジスタ及び乗算器２０４に供給する。レジスタｒ０３は、制御部２１８から供給されるイネーブル信号（ｒ０ｅｎ）に基づいて、前段のレジスタから出力されたデータを保持し、乗算器２０６に供給する。 In the data holding unit 201, the register r01 downsamples and holds the data input from the input latch circuit 200 based on the enable signal (r0en) supplied from the control unit 218, and stores the data in the register r02 and the multiplier 202. Supply. The register r02 holds the data output from the register r01 based on the enable signal (r0en) supplied from the control unit 218, and supplies the data to the subsequent register and multiplier 204. Based on the enable signal (r0en) supplied from the control unit 218, the register r03 holds the data output from the previous register and supplies the data to the multiplier 206.

データ保持部２０１において、レジスタｒ１１は、制御部２１８から供給されるイネーブル信号（ｒ０ｅｎ）と異なるイネーブル信号（ｒ１ｅｎ）に基づいて、レジスタｒ０１と異なるタイミングで、入力ラッチ回路２００から入力されたデータをダウンサンプリングして保持し、レジスタｒ１２及び乗算器２０２に供給する。レジスタｒ１２は、制御部２１８から供給されるイネーブル信号（ｒ１ｅｎ）に基づいて、レジスタｒ１１から出力されたデータを保持し、後段のレジスタ及び乗算器２０４に供給する。レジスタｒ１３は、制御部２１８から供給されるイネーブル信号（ｒ１ｅｎ）に基づいて、前段のレジスタから出力されたデータを保持し、乗算器２０６に供給する。 In the data holding unit 201, the register r11 receives the data input from the input latch circuit 200 at a timing different from that of the register r01 based on an enable signal (r1en) different from the enable signal (r0en) supplied from the control unit 218. Down-sampled and held, and supplied to the register r12 and the multiplier 202. The register r12 holds the data output from the register r11 based on the enable signal (r1en) supplied from the control unit 218, and supplies the data to the subsequent register and multiplier 204. Based on the enable signal (r1en) supplied from the control unit 218, the register r13 holds the data output from the previous register and supplies the data to the multiplier 206.

即ち、レジスタｒ０２及びｒ０３は、レジスタｒ０１によってダウンサンプリングされたデータを、イネーブル信号（ｒ０ｅｎ）に基づいて順次保持してシフトさせながら、乗算器２０４及び２０６に供給する。また、レジスタｒ１２及び１３は、レジスタｒ１１によってダウンサンプリングされたデータを、イネーブル信号（ｒ１ｅｎ）に基づいて順次保持してシフトさせながら、乗算器２０４及び２０６に供給する。つまり、レジスタｒ０１、ｒ０２、及びｒ０３と、レジスタｒ１１、ｒ１２、及びｒ１３とは、入力ラッチ回路２００から入力されるデータのうちの異なるデータを異なるタイミングでそれぞれ保持し、異なるタイミングで乗算器２０２、２０４、又は２０６に供給する。本例に係る２相のポリフェーズ構造を有する間引きフィルタ１１０においては、レジスタｒ０１とレジスタｒ１１とは、入力ラッチ回路２００から入力されるデータを交互に保持することにより異なるデータを保持し、交互に乗算器２０２に供給する。 That is, the registers r02 and r03 supply the data down-sampled by the register r01 to the multipliers 204 and 206 while sequentially holding and shifting the data based on the enable signal (r0en). The registers r12 and 13 supply the data down-sampled by the register r11 to the multipliers 204 and 206 while sequentially holding and shifting the data based on the enable signal (r1en). That is, the registers r01, r02, and r03 and the registers r11, r12, and r13 hold different data of the data input from the input latch circuit 200 at different timings, respectively, and the multipliers 202, 204 or 206. In the thinning filter 110 having the two-phase polyphase structure according to this example, the register r01 and the register r11 hold different data by alternately holding the data input from the input latch circuit 200, and alternately This is supplied to the multiplier 202.

乗算器２０２は、レジスタｒ０１によってダウンサンプリングされたデータと、レジスタｒ１１によってダウンサンプリングされたデータとを異なるタイミングでフィルタリングする。また、乗算器２０４は、レジスタｒ０２から出力されたデータと、レジスタｒ１２から出力されたデータとを異なるタイミングでフィルタリングする。また、乗算器２０６は、レジスタｒ０３から出力されたデータと、レジスタｒ１３から出力されたデータとを異なるタイミングでフィルタリングする。 The multiplier 202 filters the data down-sampled by the register r01 and the data down-sampled by the register r11 at different timings. The multiplier 204 filters the data output from the register r02 and the data output from the register r12 at different timings. The multiplier 206 filters the data output from the register r03 and the data output from the register r13 at different timings.

乗算器２０２、２０４、及び２０６は、レジスタｒ０１、ｒ０２、及びｒ０３からそれぞれ出力されたデータを同一のタイミングでフィルタリングし、加算器２０８又は２１０に出力する。また、乗算器２０２、２０４、及び２０６は、レジスタｒ１１、ｒ１２、及びｒ１３からそれぞれ出力されたデータを同一のタイミングでフィルタリングし、加算器２０８又は２１０に出力する。 The multipliers 202, 204, and 206 filter the data output from the registers r01, r02, and r03 at the same timing, and output the filtered data to the adder 208 or 210. The multipliers 202, 204, and 206 filter the data output from the registers r11, r12, and r13 at the same timing, and output the filtered data to the adder 208 or 210.

フィルタ係数格納部２１６は、複数の異なるフィルタ係数を格納し、乗算器２０２がレジスタｒ０１によってダウンサンプリングされたデータをフィルタリングする場合に、乗算器２０２に第１のフィルタ係数を供給し、乗算器２０２がレジスタｒ１１によってダウンサンプリングされたデータをフィルタリングする場合に、乗算器２０２に第２のフィルタ係数を供給する。また、フィルタ係数格納部２１６は、乗算器２０４がレジスタｒ０２によってダウンサンプリングされたデータをフィルタリングする場合と、乗算器２０４がレジスタｒ１２によってダウンサンプリングされたデータをフィルタリングする場合とで、乗算器２０４に異なるフィルタ係数を供給する。また、フィルタ係数格納部２１６は、乗算器２０６がレジスタｒ０３によってダウンサンプリングされたデータをフィルタリングする場合と、乗算器２０６がレジスタｒ１３によってダウンサンプリングされたデータをフィルタリングする場合とで、乗算器２０６に異なるフィルタ係数を供給する。 The filter coefficient storage unit 216 stores a plurality of different filter coefficients, and supplies the first filter coefficient to the multiplier 202 when the multiplier 202 filters the data down-sampled by the register r01. Supplies the second filter coefficient to the multiplier 202 when filtering the data downsampled by the register r11. In addition, the filter coefficient storage unit 216 provides the multiplier 204 with a case where the multiplier 204 filters the data down-sampled by the register r02 and a case where the multiplier 204 filters the data down-sampled by the register r12. Supply different filter coefficients. Further, the filter coefficient storage unit 216 supplies the multiplier 206 with the case where the multiplier 206 filters the data down-sampled by the register r03 and the case where the multiplier 206 filters the data down-sampled by the register r13. Supply different filter coefficients.

乗算器２０２は、レジスタｒ０１によってダウンサンプリングされたデータとレジスタｒ１１によってダウンサンプリングされたデータとに、異なるタイミングでそれぞれ異なるフィルタ係数を乗算する。また、乗算器２０４は、レジスタｒ０２から出力されたデータとレジスタｒ１２から出力されたデータとに、異なるタイミングでそれぞれ異なるフィルタ係数を乗算する。また、乗算器２０６は、レジスタｒ０３から出力されたデータとレジスタｒ１３から出力されたデータとに、異なるタイミングでそれぞれ異なるフィルタ係数を乗算する。 The multiplier 202 multiplies the data down-sampled by the register r01 and the data down-sampled by the register r11 by different filter coefficients at different timings. The multiplier 204 multiplies the data output from the register r02 and the data output from the register r12 by different filter coefficients at different timings. The multiplier 206 multiplies the data output from the register r03 and the data output from the register r13 by different filter coefficients at different timings.

即ち、本例に係る２相のポリフェーズ構造を有する間引きフィルタ１１０においては、乗算器２０２、２０４、及び２０６は、レジスタｒ０１、ｒ０２、及びｒ０３からそれぞれ出力されたデータと、レジスタｒ１１、ｒ１２、及びｒ１３からそれぞれ出力されたデータとに、交互に異なるフィルタ係数を乗算することによってフィルタリングし、加算器２０８又は２１０に順次供給する。 That is, in the thinning filter 110 having a two-phase polyphase structure according to the present example, the multipliers 202, 204, and 206 include the data output from the registers r01, r02, and r03, and the registers r11, r12, And the data respectively output from r13 are filtered by alternately multiplying different filter coefficients, and sequentially supplied to the adder 208 or 210.

加算器２０８は、乗算器２０２から供給されたデータと、乗算器２０４から供給されたデータとを加算して加算器２１０に供給する。加算器２１０は、加算器２０８から供給されたデータと、乗算器２０６から供給されたデータとを加算してデータ累積部２１２に供給する。 The adder 208 adds the data supplied from the multiplier 202 and the data supplied from the multiplier 204 and supplies the result to the adder 210. The adder 210 adds the data supplied from the adder 208 and the data supplied from the multiplier 206 and supplies the sum to the data accumulation unit 212.

具体的には、所定のタイミングで、加算器２０８及び２１０は、レジスタｒ０１によってダウンサンプリングされて乗算器２０２によってフィルタリングされたデータと、レジスタｒ０２から出力されて乗算器２０４によってフィルタリングされたデータと、レジスタｒ０３から出力されて乗算器２０６によってフィルタリングされたデータとを加算してデータ累積部２１２に供給する。そして、所定のタイミングの次のタイミングで、加算器２０８及び２１０は、レジスタｒ１１によってダウンサンプリングされて乗算器２０２によってフィルタリングされたデータと、レジスタｒ１２から出力されて乗算器２０４によってフィルタリングされたデータと、レジスタｒ１３から出力されて乗算器２０６によってフィルタリングされたデータとを加算してデータ累積部２１２に供給する。 Specifically, at a predetermined timing, the adders 208 and 210 have the data down-sampled by the register r01 and filtered by the multiplier 202, the data output from the register r02 and filtered by the multiplier 204, The data output from the register r03 and filtered by the multiplier 206 is added and supplied to the data accumulating unit 212. Then, at the timing next to the predetermined timing, the adders 208 and 210 receive the data down-sampled by the register r11 and filtered by the multiplier 202, and the data output from the register r12 and filtered by the multiplier 204. The data output from the register r13 and filtered by the multiplier 206 is added and supplied to the data accumulating unit 212.

データ累積部２１２は、所定のタイミングで、レジスタｒ０１によってダウンサンプリングされて乗算器２０２、２０４、及び２０６によってフィルタリングされたデータを加算器２１０から受け取り、レジスタＲに保持する。そして、データ累積部２１２は、所定のタイミングの次のタイミングで、レジスタｒ０２によってダウンサンプリングされて乗算器２０２、２０４、及び２０６によってフィルタリングされたデータを加算器２１０から受け取り、レジスタＲに保持している、レジスタｒ０１によってダウンサンプリングされて乗算器２０２、２０４、及び２０６によってフィルタリングされたデータと累積して出力ラッチ回路２１４に供給する。そして、出力ラッチ回路２１４は、制御部２１８から出力イネーブル信号が供給されることによって、データ累積部２１２から出力されたデータをメモリ１１２に供給する。 The data accumulating unit 212 receives the data down-sampled by the register r01 and filtered by the multipliers 202, 204, and 206 from the adder 210 at a predetermined timing, and holds the data in the register R. The data accumulating unit 212 receives the data down-sampled by the register r02 and filtered by the multipliers 202, 204, and 206 from the adder 210 at a timing next to a predetermined timing, and stores the data in the register R. The data downsampled by the register r 01 and filtered by the multipliers 202, 204 and 206 is accumulated and supplied to the output latch circuit 214. The output latch circuit 214 supplies the data output from the data accumulating unit 212 to the memory 112 when the output enable signal is supplied from the control unit 218.

以上の動作を連続して行うことによって、１相の乗算器及び加算器を用いて、２相のポリフェーズ構造の間引きフィルタと同様の働きを実現することができる。したがって、動作レートを下げることなく乗算器及び加算器の個数を低減させることができ、間引きフィルタ１１０の回路規模を小さくすることができる。 By performing the above operations continuously, the same operation as a thinning filter of a two-phase polyphase structure can be realized using a one-phase multiplier and adder. Therefore, the number of multipliers and adders can be reduced without lowering the operation rate, and the circuit scale of the thinning filter 110 can be reduced.

他の例においては、データ保持部２０１は、１つ又は２つ以上のメモリで実現されてもよい。例えば、レジスタｒ０１及びｒ１１は、デュアルポートメモリであり、制御部２１８から供給される書込アドレス又は読出アドレスを受け取ってデータの書き込み又は読み出しを行うことによってダウンサンプリングを行う。また、フィルタ係数格納部２１６は、メモリで実現されてもよい。例えば、フィルタ係数格納部２１６は、アドレスに対応して格納されたフィルタ係数を、イネーブル信号（ｒ０ｅｎ及びｒ１ｅｎ）に対応するタイミングで制御部２１８から供給されるアドレス信号に基づいて出力し、乗算器２０２、２０４、及び２０６に供給してもよい。 In another example, the data holding unit 201 may be realized by one or two or more memories. For example, the registers r01 and r11 are dual port memories, and perform downsampling by receiving a write address or a read address supplied from the control unit 218 and writing or reading data. The filter coefficient storage unit 216 may be realized by a memory. For example, the filter coefficient storage unit 216 outputs the filter coefficient stored corresponding to the address based on the address signal supplied from the control unit 218 at a timing corresponding to the enable signal (r0en and r1en). 202, 204, and 206 may be supplied.

また、他の例においては、制御部２１８は、メモリにより実現されてもよい。例えば、制御部２１８は、マイクロプログラムシーケンサによって指定されたアドレスに格納されたデータをイネーブル信号又はアドレス信号としてデータ保持部２０１又はフィルタ係数格納部２１６に供給してもよい。 In another example, the control unit 218 may be realized by a memory. For example, the control unit 218 may supply the data stored at the address specified by the microprogram sequencer to the data holding unit 201 or the filter coefficient storage unit 216 as an enable signal or an address signal.

図３は、本実施形態に係る間引きフィルタ１１０の構成の第２の例を示す。本例に係る間引きフィルタ１１０は、データメモリ３００、３０２、及び３０４、係数メモリ３０６、３０８、及び３１０、乗算器３１２、３１４、及び３１６、加算部３１８、及び累積部３２０、並びに制御部３２２を備える。制御部３２２は、ダウンカウンタ３２４、遅延回路３２６、及びゼロ検出回路３２８を有する。 FIG. 3 shows a second example of the configuration of the thinning filter 110 according to the present embodiment. The thinning filter 110 according to this example includes data memories 300, 302, and 304, coefficient memories 306, 308, and 310, multipliers 312, 314, and 316, an adder 318, an accumulator 320, and a controller 322. Prepare. The control unit 322 includes a down counter 324, a delay circuit 326, and a zero detection circuit 328.

データメモリ３００、３０２、及び３０４は、本発明の第１間引き部及び第２間引き部の機能を有する。また、乗算器３１２、３１４、及び３１６、並びに加算部３１８は、本発明のフィルタ部の一例である。なお、本例においては、間引き率１／８の間引きをそれぞれ行う８相のポリフェーズ構造を有するが、他の例においては、間引き率１／Ｍの間引きをそれぞれ行うＭ相のポリフェーズ構造を有してもよい。 The data memories 300, 302, and 304 have the functions of the first thinning unit and the second thinning unit of the present invention. Further, the multipliers 312, 314, and 316 and the adder 318 are examples of the filter unit of the present invention. In addition, in this example, it has an 8-phase polyphase structure that performs thinning-out rate 1/8, but in other examples, an M-phase polyphase structure that performs thinning-out rate 1 / M respectively. You may have.

まず、本例に係る間引きフィルタ１１０の動作の概要を説明する。データメモリ３００、３０２、及び３０４は、制御部３２２から供給された読み出しアドレスに基づいて、間引きフィルタ１１０に入力されたデータを所定のタイミングで間引きし、乗算器３１２、３１４、及び３１６、並びに加算部３１８は、データメモリ３００、３０２、及び３０４によって間引きされたデータをフィルタリングする。そして、加算部３１８は、乗算器３１２、３１４、及び３１６のそれぞれから出力されたデータを加算して累積部３２０に供給する。さらに、データメモリ３００、３０２、及び３０４は、制御部３２２から供給された次の読み出しアドレスに基づいて、間引きフィルタ１１０に入力されたデータを所定のタイミングで間引きし、乗算器３１２、３１４、及び３１６、並びに加算部３１８は、データメモリ３００、３０２、及び３０４によって間引きされたデータをフィルタリングする。そして、加算部３１８は、乗算器３１２、３１４、及び３１６のそれぞれから出力されたデータを加算して累積部３２０に供給する。以上の動作を８回繰り返すことによって、加算部３１８から累積部３２０に順次８個のデータが供給され、累積部３２０は、加算部３１８から順次供給された８個のデータを累積加算してメモリ１１２に出力する。 First, an outline of the operation of the thinning filter 110 according to this example will be described. Based on the read address supplied from the control unit 322, the data memories 300, 302, and 304 decimate the data input to the decimation filter 110 at a predetermined timing, multipliers 312, 314, and 316, and addition The unit 318 filters the data thinned out by the data memories 300, 302, and 304. The adder 318 adds the data output from each of the multipliers 312, 314, and 316 and supplies the sum to the accumulator 320. Further, the data memories 300, 302, and 304 decimate the data input to the decimation filter 110 at a predetermined timing based on the next read address supplied from the control unit 322, and multipliers 312, 314, and 304 316 and the addition unit 318 filter the data thinned out by the data memories 300, 302, and 304. The adder 318 adds the data output from each of the multipliers 312, 314, and 316 and supplies the sum to the accumulator 320. By repeating the above operation eight times, eight data are sequentially supplied from the adding unit 318 to the accumulating unit 320, and the accumulating unit 320 accumulatively adds the eight data sequentially supplied from the adding unit 318 to the memory. To 112.

次に、本例に係る間引きフィルタ１１０が備える各構成要素の動作を説明する。制御部３２２において、ダウンカウンタ３２４は、読み出しアドレスをデクリメントしながら順次発生し、データメモリ３００、３０２、及び３０４、並びに係数メモリ３０６、３０８、及び３１０に供給する。遅延回路３２６は、ダウンカウンタ３２４が発生した読み出しアドレスを遅延させて書き込みアドレスを発生し、データメモリ３００、３０２、及び３０４に供給する。ゼロ検出回路３２８は、ダウンカウンタ３２４が発生した読み出しアドレスがゼロであることを検出した場合に累積リセット信号を発生し、累積部３２０に供給する。 Next, the operation of each component included in the thinning filter 110 according to this example will be described. In the control unit 322, the down counter 324 sequentially generates the read address while decrementing it, and supplies it to the data memories 300, 302, and 304 and the coefficient memories 306, 308, and 310. The delay circuit 326 generates a write address by delaying the read address generated by the down counter 324 and supplies the write address to the data memories 300, 302, and 304. The zero detection circuit 328 generates an accumulated reset signal when it is detected that the read address generated by the down counter 324 is zero, and supplies the accumulated reset signal to the accumulation unit 320.

データメモリ３００、３０２、及び３０４は、制御部３２２から供給された書き込みアドレスに基づいて、間引きフィルタ１１０に入力されたデータを格納する。また、データメモリ３００は、制御部３２２から供給された読み出しアドレスに基づいて、格納しているデータを乗算器３１２に供給する。また、データメモリ３０４は、制御部３２２から供給された読み出しアドレスに基づいて、格納しているデータを乗算器３１６に供給する。即ち、データメモリは、間引きフィルタ１１０に入力されたデータをシフトさせて保持しながら、乗算器に出力する。 The data memories 300, 302, and 304 store data input to the thinning filter 110 based on the write address supplied from the control unit 322. The data memory 300 supplies the stored data to the multiplier 312 based on the read address supplied from the control unit 322. The data memory 304 supplies the stored data to the multiplier 316 based on the read address supplied from the control unit 322. That is, the data memory outputs the data inputted to the thinning filter 110 to the multiplier while shifting and holding the data.

係数メモリ３０６、３０８、及び３１０は、データメモリ３００、３０２、及び３０４が有する記憶領域のそれぞれに対応した記憶領域のそれぞれにフィルタ係数を格納している。そして、係数メモリ３０６、３０８、及び３１０は、制御部３２２から供給された読み出しアドレスに基づいて、格納しているフィルタ係数を乗算器３１２、３１４、又は３１６に供給する。 The coefficient memories 306, 308, and 310 store the filter coefficients in the storage areas corresponding to the storage areas of the data memories 300, 302, and 304, respectively. The coefficient memories 306, 308, and 310 supply the stored filter coefficients to the multipliers 312, 314, or 316 based on the read address supplied from the control unit 322.

乗算器３１２は、間引きフィルタ１１０に入力されたデータに、係数メモリ３０６から供給されたフィルタ係数を乗算して、加算部３１８に供給する。乗算器３１４は、データメモリ３００から供給されたデータに、係数メモリ３０８から供給されたフィルタ係数を乗算して、加算部３１８に供給する。また、乗算器３１６は、データメモリ３０４から供給されたデータに、係数メモリ３１０から供給されたフィルタ係数を乗算して、加算部３１８に供給する。 The multiplier 312 multiplies the data input to the thinning filter 110 by the filter coefficient supplied from the coefficient memory 306 and supplies the result to the adder 318. The multiplier 314 multiplies the data supplied from the data memory 300 by the filter coefficient supplied from the coefficient memory 308 and supplies the result to the adder 318. The multiplier 316 multiplies the data supplied from the data memory 304 by the filter coefficient supplied from the coefficient memory 310 and supplies the result to the adder 318.

即ち、データメモリの８個の記憶領域にそれぞれ格納された８個のデータを順に読み出して、また、データメモリからのデータの読み出しに同期して、係数メモリ３０８の８個の記憶領域にそれぞれ格納された８個のフィルタ係数を順に読み出して、８個のデータと８個のフィルタ係数とをそれぞれ順に乗算して出力する。 That is, the eight data stored in each of the eight storage areas of the data memory are sequentially read, and are stored in the eight storage areas of the coefficient memory 308 in synchronization with the reading of the data from the data memory. The 8 filter coefficients thus read out are sequentially read out, and 8 data and 8 filter coefficients are respectively multiplied in order and output.

加算部３１８は、乗算器３１２、３１４、及び３１６から供給されたデータを加算して、累積部３２０に供給する。そして、累積部３２０は、加算部３１８から順次供給されるデータを累積して、メモリ１１２に供給する。累積部３２０は、ゼロ検出回路３２８から供給された累積リセット信号に基づいて、保持している累積結果をリセットする。即ち、データメモリの８個の記憶領域にそれぞれ格納されてそれぞれフィルタリングされたデータを累積して出力する。 The adder 318 adds the data supplied from the multipliers 312, 314, and 316 and supplies the sum to the accumulator 320. The accumulating unit 320 accumulates data sequentially supplied from the adding unit 318 and supplies the accumulated data to the memory 112. The accumulating unit 320 resets the accumulated result held based on the accumulated reset signal supplied from the zero detection circuit 328. That is, the data stored in the eight storage areas of the data memory and filtered respectively are accumulated and output.

以上の動作を連続して行うことによって、１相の乗算器及び加算器を用いて、８相のポリフェーズ構造の間引きフィルタと同様の働きを実現することができる。したがって、動作レートを下げることなく乗算器及び加算器の個数を低減させることができ、間引きフィルタ１１０の回路規模を小さくすることができる。 By performing the above operation continuously, the same operation as the thinning filter of the 8-phase polyphase structure can be realized by using a one-phase multiplier and adder. Therefore, the number of multipliers and adders can be reduced without reducing the operation rate, and the circuit scale of the thinning filter 110 can be reduced.

図４は、本実施形態に係る間引きフィルタ１１０の構成の第３の例を示す。本例に係る間引きフィルタ１１０は、データメモリ４００、４０２、及び４０４、係数メモリ４０６、４０８、及び４１０、乗算器４１２、４１４、及び４１６、加算部４１８、及び累積部４２０、制御部４２２、並びに係数読み出しアドレス生成部４３２を備える。制御部４２２は、選択器４３０、可変ダウンカウンタ４２４、遅延回路４２６、及びゼロ検出回路４２８を有する。係数読み出しアドレス生成部４３２は、ベースアドレス加算器４３４及び選択器４３６を有する。 FIG. 4 shows a third example of the configuration of the thinning filter 110 according to the present embodiment. The thinning filter 110 according to this example includes data memories 400, 402, and 404, coefficient memories 406, 408, and 410, multipliers 412, 414, and 416, an adder 418, an accumulator 420, a controller 422, and A coefficient read address generation unit 432 is provided. The control unit 422 includes a selector 430, a variable down counter 424, a delay circuit 426, and a zero detection circuit 428. The coefficient read address generation unit 432 includes a base address adder 434 and a selector 436.

データメモリ４００、４０２、及び４０４は、本発明の第１間引き部及び第２間引き部の機能を有する。また、乗算器４１２、４１４、及び４１６、並びに加算部４１８は、本発明のフィルタ部の一例である。なお、本実施形態においては、間引き率１／８の間引きをそれぞれ行う８相のポリフェーズ構造と、間引き率１／１０の間引きをそれぞれ行う１０相のポリフェーズ構造とを切り替えることができる構成を有するが、他の例においては、間引き率１／Ｍの間引きをそれぞれ行うＭ相のポリフェーズ構造と、間引き率１／Ｎの間引きをそれぞれ行うＮ相のポリフェーズ構造とを切り替えることができる構成を有してもよい。 The data memories 400, 402, and 404 have the functions of the first thinning unit and the second thinning unit of the present invention. Further, the multipliers 412, 414, and 416, and the adder 418 are examples of the filter unit of the present invention. In the present embodiment, a configuration capable of switching between an 8-phase polyphase structure that performs decimation rate 1/8 decimation and a 10-phase polyphase structure that performs decimation rate 1/10 decimation respectively. However, in another example, it is possible to switch between an M-phase polyphase structure that performs a decimation rate of 1 / M and an N-phase polyphase structure that performs a decimation rate of 1 / N, respectively. You may have.

まず、本例に係る間引きフィルタ１１０の動作の概要を説明する。データメモリ４００、４０２、及び４０４は、制御部４２２から供給された読み出しアドレスに基づいて、間引きフィルタ１１０に入力されたデータを所定のタイミングで間引きし、乗算器４１２、４１４、及び４１６、並びに加算部４１８は、データメモリ４００、４０２、及び４０４によって間引きされたデータをフィルタリングする。そして、加算部４１８は、乗算器４１２、４１４、及び４１６のそれぞれから出力されたデータを加算して累積部４２０に供給する。さらに、データメモリ４００、４０２、及び４０４は、制御部４２２から供給された次の読み出しアドレスに基づいて、間引きフィルタ１１０に入力されたデータを所定のタイミングで間引きし、乗算器４１２、４１４、及び４１６、並びに加算部４１８は、データメモリ４００、４０２、及び４０４によって間引きされたデータをフィルタリングする。そして、加算部４１８は、乗算器４１２、４１４、及び４１６のそれぞれから出力されたデータを加算して累積部４２０に供給する。以上の動作を８回又は１０回繰り返すことによって、加算部４１８から累積部４２０に順次８個又は１０個のデータが供給され、累積部４２０は、加算部４１８から順次供給された８個又は１０個のデータを累積加算してメモリ１１２に出力する。 First, an outline of the operation of the thinning filter 110 according to this example will be described. The data memories 400, 402, and 404 decimate the data input to the decimation filter 110 at a predetermined timing based on the read address supplied from the control unit 422, multipliers 412, 414, and 416, and addition The unit 418 filters the data thinned out by the data memories 400, 402, and 404. The adder 418 adds the data output from each of the multipliers 412, 414, and 416 and supplies the sum to the accumulator 420. Further, the data memories 400, 402, and 404 decimate the data input to the decimation filter 110 at a predetermined timing based on the next read address supplied from the control unit 422, and multiply the multipliers 412, 414, and 416 and the addition unit 418 filter the data thinned out by the data memories 400, 402, and 404. The adder 418 adds the data output from each of the multipliers 412, 414, and 416 and supplies the sum to the accumulator 420. By repeating the above operation 8 times or 10 times, 8 or 10 pieces of data are sequentially supplied from the adding unit 418 to the accumulating unit 420, and the accumulating unit 420 receives 8 or 10 pieces sequentially supplied from the adding unit 418. The pieces of data are cumulatively added and output to the memory 112.

次に、本例に係る間引きフィルタ１１０が備える各構成要素の動作を説明する。制御部４２２において、選択器４３０は、８相のポリフェーズ構造の間引きフィルタを実現するか、１０相のポリフェーズ構造の間引きフィルタを実現するかを示すモード切替信号に基づいて、８又は１０を選択して可変ダウンカウンタ４２４に供給する。可変ダウンカウンタ４２４は、選択器４３０が選択したデータをデクリメントしてデータデータ読み出しアドレスを順次発生し、データメモリ４００、４０２、及び４０４、並びに係数メモリ４０６、４０８、及び４１０に供給する。遅延回路４２６は、可変ダウンカウンタ４２４が発生したデータ読み出しアドレスを遅延させてデータ書き込みアドレスを発生し、データメモリ４００、４０２、及び４０４に供給する。ゼロ検出回路４２８は、可変ダウンカウンタ４２４が発生した読み出しアドレスがゼロであることを検出した場合に累積リセット信号を発生し、累積部４２０に供給する。 Next, the operation of each component included in the thinning filter 110 according to this example will be described. In the control unit 422, the selector 430 selects 8 or 10 based on a mode switching signal indicating whether to implement an 8-phase polyphase structure decimation filter or a 10-phase polyphase structure decimation filter. This is selected and supplied to the variable down counter 424. The variable down counter 424 decrements the data selected by the selector 430 to sequentially generate data data read addresses, and supplies them to the data memories 400, 402, and 404 and the coefficient memories 406, 408, and 410. The delay circuit 426 generates a data write address by delaying the data read address generated by the variable down counter 424 and supplies the data write address to the data memories 400, 402, and 404. The zero detection circuit 428 generates an accumulated reset signal when it is detected that the read address generated by the variable down counter 424 is zero, and supplies the accumulated reset signal to the accumulation unit 420.

係数読み出しアドレス生成部４３２において、ベースアドレス加算器４３４は、可変ダウンカウンタ４２４が発生したデータ読み出しアドレスに８を加算して選択器４３６に供給する。選択器４３６は、８相のポリフェーズ構造の間引きフィルタを実現するか、１０相のポリフェーズ構造の間引きフィルタを実現するかを示すモード切替信号に基づいて、可変ダウンカウンタ４２４から供給されたデータ読み出しアドレス、又はベースアドレス加算器４３４から供給されたアドレスを選択して、係数メモリ４０６、４０８、及び４１０に係数読み出しアドレスとして供給する。 In the coefficient read address generation unit 432, the base address adder 434 adds 8 to the data read address generated by the variable down counter 424 and supplies it to the selector 436. The selector 436 receives data supplied from the variable down counter 424 based on a mode switching signal indicating whether to implement an 8-phase polyphase structure decimation filter or a 10-phase polyphase structure decimation filter. The read address or the address supplied from the base address adder 434 is selected and supplied to the coefficient memories 406, 408, and 410 as the coefficient read address.

データメモリ４００、４０２、及び４０４は、制御部４２２から供給されたデータ書き込みアドレスに基づいて、間引きフィルタ１１０に入力されたデータを格納する。また、データメモリ４００は、制御部４２２から供給されたデータ読み出しアドレスに基づいて、格納しているデータを乗算器４１２に供給する。また、データメモリ４０４は、制御部４２２から供給されたデータ読み出しアドレスに基づいて、格納しているデータを乗算器４１６に供給する。即ち、データメモリは、間引きフィルタ１１０に入力されたデータをシフトさせて保持しながら、乗算器に出力する。 The data memories 400, 402, and 404 store data input to the thinning filter 110 based on the data write address supplied from the control unit 422. Further, the data memory 400 supplies the stored data to the multiplier 412 based on the data read address supplied from the control unit 422. The data memory 404 supplies the stored data to the multiplier 416 based on the data read address supplied from the control unit 422. That is, the data memory outputs the data inputted to the thinning filter 110 to the multiplier while shifting and holding the data.

係数メモリ４０６、４０８、及び４１０は、８相のポリフェール構造の間引きフィルタを実現させるための８個のフィルタ係数と、１０相のポリフェール構造の間引きフィルタを実現させるための１０個のフィルタ係数とを、データメモリ４００、４０２、及び４０４が有する記憶領域のそれぞれに対応した記憶領域に格納している。また、係数メモリ４０６、４０８、及び４１０は、８相のポリフェール構造の間引きフィルタを実現させるための８個のフィルタ係数を連続した８つのアドレスの記憶領域に格納し、その次のアドレスから連続した１０つのアドレスの記憶領域に、１０相のポリフェール構造の間引きフィルタを実現させるための１０個のフィルタ係数を格納している。そして、係数メモリ４０６、４０８、及び４１０は、係数読み出しアドレス生成部４３２から供給された係数読み出しアドレスに基づいて、格納しているフィルタ係数を乗算器４１２、４１４、又は４１６に供給する。 The coefficient memories 406, 408, and 410 include 8 filter coefficients for realizing an 8-phase polyfail structure thinning filter and 10 filter coefficients for realizing a 10-phase polyfail structure thinning filter. Are stored in storage areas corresponding to the storage areas of the data memories 400, 402, and 404, respectively. The coefficient memories 406, 408, and 410 store eight filter coefficients for realizing a thinning filter of an eight-phase polyfail structure in a storage area of eight consecutive addresses, and continue from the next address. Ten filter coefficients for realizing a thinning filter with a 10-phase polyfail structure are stored in the storage area of the 10 addresses. The coefficient memories 406, 408, and 410 supply the stored filter coefficient to the multipliers 412, 414, or 416 based on the coefficient read address supplied from the coefficient read address generation unit 432.

乗算器４１２は、間引きフィルタ１１０に入力されたデータに、係数メモリ４０６から供給されたフィルタ係数を乗算して、加算部４１８に供給する。乗算器４１４は、データメモリ４００から供給されたデータに、係数メモリ４０８から供給されたフィルタ係数を乗算して、加算部４１８に供給する。また、乗算器４１６は、データメモリ４０４から供給されたデータに、係数メモリ４１０から供給されたフィルタ係数を乗算して、加算部４１８に供給する。 The multiplier 412 multiplies the data input to the thinning filter 110 by the filter coefficient supplied from the coefficient memory 406 and supplies the result to the adder 418. The multiplier 414 multiplies the data supplied from the data memory 400 by the filter coefficient supplied from the coefficient memory 408 and supplies the result to the adder 418. The multiplier 416 multiplies the data supplied from the data memory 404 by the filter coefficient supplied from the coefficient memory 410 and supplies the result to the adder 418.

即ち、モード切替信号が８相のポリフェーズ構造の間引きフィルタを実現することを示す場合には、データメモリの８個の記憶領域にそれぞれ格納された８個のデータを順に読み出して、また、データメモリからのデータの読み出しに同期して、係数メモリ４０８の８個の記憶領域にそれぞれ格納された８個のフィルタ係数を順に読み出して、８個のデータと８個のフィルタ係数とをそれぞれ順に乗算して出力する。また、モード切替信号が１０相のポリフェーズ構造の間引きフィルタを実現することを示す場合には、データメモリの１０個の記憶領域にそれぞれ格納された１０個のデータを順に読み出して、また、データメモリからのデータの読み出しに同期して、係数メモリ４０８の１０個の記憶領域にそれぞれ格納された１０個のフィルタ係数を順に読み出して、１０個のデータと１０個のフィルタ係数とをそれぞれ順に乗算して出力する。 That is, when the mode switching signal indicates that an 8-phase polyphase structure thinning filter is realized, the eight data stored in the eight storage areas of the data memory are sequentially read, and the data In synchronization with the reading of data from the memory, the eight filter coefficients respectively stored in the eight storage areas of the coefficient memory 408 are sequentially read, and the eight data and the eight filter coefficients are multiplied in order. And output. In addition, when the mode switching signal indicates that a 10-phase polyphase structure thinning filter is realized, the 10 data respectively stored in the 10 storage areas of the data memory are sequentially read, and the data Synchronously with the reading of data from the memory, the ten filter coefficients respectively stored in the ten storage areas of the coefficient memory 408 are read in order, and the ten data and the ten filter coefficients are multiplied in order. And output.

加算部４１８は、乗算器４１２、４１４、及び４１６から供給されたデータを加算して、累積部４２０に供給する。そして、累積部４２０は、加算部４１８から順次供給されるデータを累積して、メモリ１１２に供給する。累積部４２０は、ゼロ検出回路４２８から供給された累積リセット信号に基づいて、保持している累積結果をリセットする。即ち、モード切替信号が８相のポリフェーズ構造の間引きフィルタを実現することを示す場合には、データメモリの８個の記憶領域にそれぞれ格納されてそれぞれフィルタリングされたデータを累積して出力し、モード切替信号が１０相のポリフェーズ構造の間引きフィルタを実現することを示す場合には、データメモリの１０個の記憶領域にそれぞれ格納されてそれぞれフィルタリングされたデータを累積して出力する。 The adder 418 adds the data supplied from the multipliers 412, 414, and 416 and supplies the sum to the accumulator 420. The accumulating unit 420 accumulates data sequentially supplied from the adding unit 418 and supplies the accumulated data to the memory 112. The accumulating unit 420 resets the accumulated result held based on the accumulated reset signal supplied from the zero detection circuit 428. That is, when the mode switching signal indicates that an 8-phase polyphase structure thinning filter is realized, the filtered data stored in each of the eight storage areas of the data memory are accumulated and output, When the mode switching signal indicates that a 10-phase polyphase structure decimation filter is realized, the data stored in each of the ten storage areas of the data memory are accumulated and output.

以上の動作を連続して行うことによって、１相の乗算器及び加算器を用いて、８相又は１０相のポリフェーズ構造の間引きフィルタと同様の働きを実現することができるので、動作レートを下げることなく乗算器及び加算器の個数を低減させることができ、間引きフィルタ１１０の回路規模を小さくすることができる。さらに、図３に示した間引きフィルタ１１０に対して係数読み出しアドレス生成部４３２を設けることによって、大きな設計変更を行うことなくモード切替信号によりモードを切り替えるだけで、ポリフェーズ構造の相数を容易に変更することができ、１相の乗算器及び加算器を用いて、間引き率が異なる複数の間引きフィルタを実現することができる。 By continuously performing the above operation, the same operation as the thinning filter of the 8-phase or 10-phase polyphase structure can be realized by using a single-phase multiplier and adder. The number of multipliers and adders can be reduced without lowering, and the circuit scale of the thinning filter 110 can be reduced. Further, by providing the coefficient read address generation unit 432 to the thinning filter 110 shown in FIG. 3, the number of phases of the polyphase structure can be easily changed by simply switching the mode with the mode switching signal without performing a large design change. A plurality of decimation filters having different decimation rates can be realized by using a single-phase multiplier and adder.

以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. Various modifications or improvements can be added to the above embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the present invention.

試験装置１００の構成の一例を示す図である。1 is a diagram illustrating an example of a configuration of a test apparatus 100. FIG. 間引きフィルタ１１０の構成の第１の例を示す図である。3 is a diagram illustrating a first example of a configuration of a thinning filter 110. FIG. 間引きフィルタ１１０の構成の第２の例を示す図である。6 is a diagram illustrating a second example of the configuration of the thinning filter 110. FIG. 間引きフィルタ１１０の構成の第３の例を示す図である。6 is a diagram illustrating a third example of the configuration of the thinning filter 110. FIG.

Explanation of symbols

１０ＤＵＴ
１００試験装置
１０２テストヘッド
１０４メインフレーム
１０６ワークステーション
１０８Ａ／Ｄ
１１０間引きフィルタ
１１２メモリ
１１４良否判定部
２００入力ラッチ回路
２０１データ保持部
２０２乗算器
２０４乗算器
２０６乗算器
２０８加算器
２１０加算器
２１２データ累積部
２１３加算器
２１４出力ラッチ回路
２１６フィルタ係数格納部
２１８制御部
３００データメモリ
３０２データメモリ
３０４データメモリ
３０６係数メモリ
３０８係数メモリ
３１０係数メモリ
３１２乗算器
３１４乗算器
３１６乗算器
３１８加算部
３２０累積部
３２２制御部
３２４ダウンカウンタ
３２６遅延回路
３２８ゼロ検出回路
４００データメモリ
４０２データメモリ
４０４データメモリ
４０６係数メモリ
４０８係数メモリ
４１０係数メモリ
４１２乗算器
４１４乗算器
４１６乗算器
４１８加算部
４２０累積部
４２２制御部
４２４ダウンカウンタ
４２６遅延回路
４２８ゼロ検出回路
４３０選択器
４３２係数読み出しアドレス生成部
４３４ベースアドレス加算器
４３６選択器 10 DUT
100 test apparatus 102 test head 104 main frame 106 workstation 108 A / D
110 Decimation Filter 112 Memory 114 Pass / Fail Judgment Unit 200 Input Latch Circuit 201 Data Holding Unit 202 Multiplier 204 Multiplier 206 Multiplier 208 Adder 210 Adder 212 Data Accumulation Unit 213 Adder 214 Output Latch Circuit 216 Filter Coefficient Storage Unit 218 Control Unit 300 data memory 302 data memory 304 data memory 306 coefficient memory 308 coefficient memory 310 coefficient memory 312 multiplier 314 multiplier 316 multiplier 318 addition unit 320 accumulation unit 322 control unit 324 down counter 326 delay circuit 328 zero detection circuit 400 data memory 402 Data memory 404 Data memory 406 Coefficient memory 408 Coefficient memory 410 Coefficient memory 412 Multiplier 414 Multiplier 416 Multiplier 418 Adder 420 Accumulator 422 Controller 424 Down counter 426 Delay circuit 428 Zero detection circuit 430 Selector 432 Coefficient read address generator 434 Base address adder 436 Selector

Claims

A first decimation unit that downsamples input data;
A second decimation unit that downsamples the input data at a different timing from the first decimation unit;
A filter unit that filters and outputs data downsampled by the first decimation unit and data downsampled by the second decimation unit at different timings;
A data accumulating unit for accumulating and outputting the data down-sampled by the first decimation unit and filtered by the filter unit, and the data down-sampled by the second decimation unit and filtered by the filter unit; A thinning filter provided.

The thinning filter according to claim 1, wherein the filter unit filters the data downsampled by the first thinning unit and the data downsampled by the second thinning unit using different filter coefficients.

A plurality of different filter coefficients are stored, and when the filter unit filters the data down-sampled by the first decimation unit, a first filter coefficient is supplied to the filter unit, and the filter unit The thinning filter according to claim 2, further comprising a filter coefficient storage unit that supplies a second filter coefficient to the filter unit when the data down-sampled by the unit is filtered.

The data accumulation unit holds the data filtered by the first filter coefficient by the filter unit, and accumulates the data filtered by the filter unit by the second filter coefficient. The thinning filter according to claim 3, wherein

2. The thinning filter according to claim 1, wherein each of the first thinning unit and the second thinning unit includes a memory and performs downsampling by receiving a write address or a read address and writing or reading data.

A test apparatus for testing a device under test,
An analog-to-digital converter that samples the data output from the device under test and converts it into digital signal data;
A decimation filter that downsamples the data output by the analog-digital converter;
A pass / fail judgment unit for judging pass / fail of the device under test based on the data down-sampled by the thinning filter;
The decimation filter is
A first decimation unit that downsamples input data;
A second decimation unit that downsamples the input data at a different timing from the first decimation unit;
A filter unit that filters and outputs data downsampled by the first decimation unit and data downsampled by the second decimation unit at different timings;
A data accumulating unit for accumulating and outputting the data down-sampled by the first decimation unit and filtered by the filter unit, and the data down-sampled by the second decimation unit and filtered by the filter unit; Having test equipment.