JP2006039937A - キャッシュメモリ制御回路、キャッシュメモリ制御方法 - Google Patents
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Abstract
【解決手段】 MIB内に、ムーブイン要求に対するリプレースアドレスの上位アドレス部情報を持たせると共に、リプレース先の有効性の有無についての情報を持たせ、前記要求のアドレスとMIB内に登録されている先行ムーブイン要求のアドレスとにおけるインデックス及び上位アドレス部が共に一致していない場合を判断する第1判断部(ステップS41)と、ムーブイン要求のアドレスとMIB内のリプレースアドレスとにおけるインデックス及び上位アドレス部が共に一致していない場合を判断する第3判断部(ステップS42)とを備え、これらの判断結果が共に肯定的であり、且つリプレース先が有効である場合に、ムーブイン要求に対する処理を続行するタグ検索部(ステップS43)とを備える。
【選択図】 図4
Description
実施の形態1.
以下、上記構成における、本発明の実施の形態1について説明する。図2は実施の形態1の動作を示すフローチャートであり、その具体的回路構成を図3に示す。
実施の形態2.
図4は実施の形態2における動作を示すフローチャートであり、図5はその場合のマッチ回路を示す図である。実施の形態2では、後続要求のアドレスと先行する要求のアドレスの比較の時点で、後続の要求アドレスと先行のリプレースアドレスとの比較を同時に行う。このため実施の形態2においては、図6に示されるように、MIBの構成において要求アドレス100、登録ウェイ及びリプレースウェイ200、その他のフラグ300に加えてリプレースアドレスの上位アドレス部領域400を加える。さらに、例えば、このリプレースアドレスが保持される際にリプレース先の状態が有効であるかのフラグ(dirty victimとclean victimのOR)を持たせるようにする。
(a)、アドレス64バイトが一致したか。
Claims (10)
- キャッシュメモリに対するムーブイン要求に対して先行する先行ムーブイン要求がキャッシュミスを起こしムーブインバッファを獲得している場合にキャッシュメモリの制御を行うキャッシュメモリ制御回路であって、
ムーブイン要求のアドレスとムーブインバッファ内に登録されている先行ムーブイン要求のアドレスとにおけるインデックス及び上位アドレス部が共に一致していない場合を判断する第1判断部と、
前記第1判断部による判断が肯定的であった場合に、前記ムーブイン要求に対する処理を続行する第1処理部と
を備えるキャッシュメモリ制御回路。 - 請求項1に記載のキャッシュメモリ制御回路において、
前記第1判断部による判断が否定的であった場合に、前記ムーブイン要求に対する処理を待ち状態にすることを特徴とするキャッシュメモリ制御回路。 - 請求項1又は請求項2に記載のキャッシュメモリ制御回路において、
前記第1処理部は、
前記ムーブイン要求に対するタグ検索を行うタグ検索部と、
前記タグ検索部により、キャッシュヒットが判断された場合に、前記ムーブイン要求のアドレスにおけるインデックス及びキャッシュヒットしたキャッシュにおけるウェイと、ムーブインバッファ内に登録されている先行ムーブイン要求のアドレスにおけるインデックス及びキャッシュのリプレースウェイとが共に一致していない場合を判断する第2判断部とを備え、
前記第2判断部による判断が肯定的であった場合に前記ムーブイン要求に対する処理を続行することを特徴とするキャッシュメモリ制御回路。 - 請求項3に記載のキャッシュメモリ制御回路において、
前記第2判断部による判断が否定的であった場合は、前記ムーブイン要求に対する処理を待ち状態にすることを特徴とするキャッシュメモリ制御回路。 - キャッシュメモリに対するムーブイン要求に対して先行する先行ムーブイン要求がキャッシュミスを起こしムーブインバッファを獲得している場合にキャッシュメモリの制御を行うキャッシュメモリ制御回路であって、
MIB内に、ムーブイン要求に対するリプレースアドレスの上位アドレス部の情報を持たせると共に、リプレース先の有効性の有無についての情報を持たせ、
前記ムーブイン要求のアドレスとムーブインバッファ内に登録されている先行ムーブイン要求のアドレスとにおけるインデックス及び前記上位アドレス部が共に一致していない場合を判断する第1判断部と、
前記ムーブイン要求のアドレスとMIB内に登録されたリプレースアドレスとにおけるインデックス及び上位アドレス部が共に一致していない場合を判断する第3判断部とを備え、
前記第1判断部と前記第3判断部による、判断結果が共に肯定的であり、且つ前記リプレース先が有効である場合に、前記ムーブイン要求に対する処理を続行する第2処理部と
を備えるキャッシュメモリ制御回路。 - キャッシュメモリに対するムーブイン要求に対して先行する先行ムーブイン要求がキャッシュミスを起こしムーブインバッファを獲得している場合にキャッシュメモリの制御を行うキャッシュメモリ制御方法であって、
ムーブイン要求のアドレスとムーブインバッファ内に登録されている先行ムーブイン要求のアドレスとにおけるインデックス及び上位アドレス部が共に一致していない場合を判断する第1判断ステップと、
前記第1判断ステップによる判断が肯定的であった場合に、前記ムーブイン要求に対する処理を続行する第1処理ステップと
を備えるキャッシュメモリ制御方法。 - 請求項6に記載のキャッシュメモリ制御方法において、
前記第1判断ステップによる判断が否定的であった場合に、前記ムーブイン要求に対する処理を待ち状態にすることを特徴とするキャッシュメモリ制御方法。 - 請求項6又は請求項7に記載のキャッシュメモリ制御方法において、
前記第1処理ステップは、
前記ムーブイン要求に対するタグ検索を行うタグ検索ステップと、
前記タグ検索ステップにより、キャッシュヒットが判断された場合に、前記ムーブイン要求のアドレスにおけるインデックス及びキャッシュヒットしたキャッシュにおけるウェイと、ムーブインバッファ内に登録されている先行ムーブイン要求のアドレスにおけるインデックス及びキャッシュのリプレースウェイとが共に一致していない場合を判断する第2判断ステップとを備え、
前記第2判断ステップによる判断が肯定的であった場合に前記ムーブイン要求に対する処理を続行することを特徴とするキャッシュメモリ制御方法。 - 請求項8に記載のキャッシュメモリ制御回路において、
前記第2判断ステップによる判断が否定的であった場合は、前記ムーブイン要求に対する処理を待ち状態にすることを特徴とするキャッシュメモリ制御方法。 - キャッシュメモリに対するムーブイン要求に対して先行する先行ムーブイン要求がキャッシュミスを起こしムーブインバッファを獲得している場合にキャッシュメモリの制御を行うキャッシュメモリ制御方法であって、
MIB内に、ムーブイン要求に対するリプレースアドレスの上位アドレス部の情報を持たせると共に、リプレース先の有効性の有無についての情報を持たせ、
前記ムーブイン要求のアドレスとムーブインバッファ内に登録されている先行ムーブイン要求のアドレスとにおけるインデックス及び前記上位アドレス部が共に一致していない場合を判断すると共に、前記ムーブイン要求のアドレスとMIB内に登録されたリプレースアドレスとにおけるインデックス及び上位アドレス部が共に一致していない場合を判断する第3判断ステップとを備え、
前記第3判断ステップによる、判断結果が肯定的であり、且つ前記リプレース先が有効である場合に、前記ムーブイン要求に対する処理を続行する第2処理ステップと
を備えるキャッシュメモリ制御方法。
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