JP2006034035A - Ｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】 １００％付近のデューティ比出の動作時において出力変動の小さい、ピーク値制御のカレントモードＤＣ−ＤＣコンバータを提供する。
【解決手段】 ＤＣ−ＤＣコンバータ（１０）は、スイッチング素子（１００）と整流器（１０１）によりインダクタ（１０３）へスイッチング電流を供給し、インダクタ（１０３）とキャパシタ（１０４）により平滑化した出力電圧ＶＯＵＴを出力する。ＤＣ−ＤＣコンバータ（１０）は、出力電圧（ＶＯＵＴ）から誤差電流（ＩＥＲＲ）を作成し、インダクタ電流ＩＬからフィードバック電流（ＩＦＢ）を作成する。制御回路（４０）は、一の周期のスイッチング制御に関し、その一の周期の前の周期においてスイッチング素子（１００）のオフ状態が無かった場合は、その一の周期の開始から一定期間内はスイッチング素子（１００）をオフ状態にしないよう制御する。
【選択図】図１

Description

本発明はスイッチング方式ＤＣ−ＤＣコンバータに関する。

近年、携帯端末機器等の低消費電力の要求から、高効率のＤＣ−ＤＣコンバータが電子機器において多用されている。ＤＣ−ＤＣコンバータの入力電源電圧としてバッテリを用いる場合、１回の充電による駆動時間をできるだけ長くするためには、ＤＣ−ＤＣコンバータの動作可能な入力電圧が低いほどよい。すなわち、降圧型ＤＣ−ＤＣコンバータの場合は、出力電圧に近い入力電圧まで動作可能にするものが望ましい。

降圧型ＤＣ−ＤＣコンバータは、電源と接地の間に直列にスイッチング素子と整流器が設けられ、スイッチング素子と整流器の接続点にインダクタが接続される。このスイッチング素子がオン・オフを交互に繰り返すことにより、インダクタを介して出力端子へ直流電力を供給する。

ＤＣ−ＤＣコンバータの制御方式においてカレントモード制御がある。カレントモード制御は、降圧型ＤＣ−ＤＣコンバータのインダクタ電流もしくはスイッチング電流を検出、制御することにより、スイッチング素子のオン・オフ時間を調整し、出力電圧を安定化する方式である。インダクタ電流はスイッチング素子のオン・オフにより増加・低減を繰り返す三角波状であって、通常そのピーク値もしくは谷値が制御される。

ピーク値制御はスイッチング素子に流れる電流を検出する方式である。ピーク値制御では、スイッチング素子のオン期間中において、インダクタ電流ＩＬに比例する電流信号ＩＦＢと、基準電圧から出力電圧を引いた誤差電圧を電流に変換した誤差電流ＩＥＲＲとを比較し、電流信号ＩＦＢが誤差電流ＩＥＲＲ以上になったことを検出すると、スイッチング素子をオフするとともに、整流器を導通させるよう制御を行う。

出力電圧は１スイッチング周期に占めるスイッチング素子のオン時間の割合にほぼ比例する。この割合を「デューティ比」と呼ぶ。例えばデューティ比が０％の場合は、出力電圧は理想的には接地電圧に等しくなり、デューティ比が１００％の場合は、出力電圧は理想的には電源電圧に等しくなる。デューティ比は入力電源電圧ＶＤＤの変動により変化する。すなわち、入力電源電圧ＶＤＤの変動に対して一定出力電圧が得られるように、スイッチング素子１００のオン・オフタイミングすなわちデューティ比は変化する。例えば、入力電源電圧ＶＤＤが低下すると、スイッチング動作におけるデューティ比が増大し、一方、入力電源電圧ＶＤＤが上昇すると、デューティ比が減少する。

長時間駆動のためには降圧型ＤＣ−ＤＣコンバータのデューティ比の上限はできるだけ高いほうがよい。しかしながら、従来の同期整流型では整流器としてもスイッチング素子が用いられるため、２つのスイッチング素子の同時オンを防ぐためのデッドタイムによる最小オフ期間を設ける必要があり、このため、従来の同期整流型では、デューティ比に上限がある。

この問題を解決するものとして、特許文献１に開示の技術がある。
特許文献１では、リミッタ回路を設置し、スイッチング素子が所定数の周期中に連続的に導通状態となった場合に制御信号の状態を変化させて、スイッチング素子を強制的にオン状態に制御する。

図３は、特許文献１に開示の構成の概略を示した図である。特許文献１では、ＤＣ−ＤＣコンバータ１０ａにおいて、所定のクロック周期毎にスイッチング素子を強制的にオンさせるリミッタ回路１１を設けることにより、１００％デューティを達成している。

ＤＣ−ＤＣコンバータ１０ａは、入力電圧ＶＤＤと接地電圧ＶＳＳとの間において直列接続されたスイッチング素子１００と整流器１０１を有し、それらの接続点１０２を介してインダクタ１０３へスイッチング電流を供給する。インダクタ１０３とキャパシタ１０４により、接続点１０２のスイッチング電圧を平滑化し、出力端子を介して出力電圧ＶＯＵＴを供給する。

スイッチング素子１００は、インバータ１０６の出力により駆動される。インバータ１０６の入力は、ＮＡＮＤゲート１０５の出力である。ＮＡＮＤゲート１０５は、リミッタ回路１１の出力と、ＰＷＭ制御回路１３の出力（ＰＷＭ制御出力）ＳＩＧとを入力する。ＰＷＭ制御回路１３は、発振器１２からのクロック信号ＣＬＫと、出力電圧ＶＯＵＴと、インダクタ電流ＩＬに比例するフィードバック電流ＩＦＢとを用いて、ＰＷＭ制御出力ＳＩＧを生成する。スイッチング素子のデューティ比が１００％に近い時は、ＰＷＭ制御出力ＳＩＧは常時「ハイ」になる。

図３において、スイッチング素子１００がオフされる度に、カウンタ１０７が０にセットされ、カウンタ１０７の反転出力ＮＱＣは「ロー」になる。いったんカウンタ１０７がセットされると、カウンタ１０７は、スイッチング素子１００がオンされている間の発振器１２のサイクル数を数える。Ｎ回目のカウントと同時に、カウンタ１０７の反転出力ＮＱＣは、「ロー」から「ハイ」へと変化する。Ｎはあらかじめ決められた値である。（Ｎ＋１）回目のカウントと同時に、「ハイ」の信号が、Ｄフリップフロップ１０９の出力ＱＦへ伝えられる。同時に、発振器１２のクロック信号ＣＬＫは、インバータ１１２により反転される（すなわち、インバータ１１２の出力が「ロー」になる）。その結果、ＮＡＮＤゲート１１１の出力ＱＮＡＮＤにおける信号は、（Ｎ＋２）番目の発振器１２のクロック信号ＣＬＫまで「ハイ」が続く。次にクロック信号ＣＬＫが「ロー」になると、クロック信号ＣＬＫが「ロー」の間、スイッチング素子１００をオフさせる。同時に、カウンタ１０７が再びセットされ、反転出力ＮＱＣは「ロー」になる。次のクロック信号ＣＬＫと同期して、この「ロー」の出力信号が、Ｄフリップフロップ１０９のＱ出力４６へ再び伝えられる。その結果、ＮＡＮＤゲート１１１の出力ＱＮＡＮＤは「ハイ」になる。ＮＡＮＤゲート１１１の出力ＱＮＡＮＤにおける「ハイ」の信号が、再びスイッチング素子１００をオンにする。

以上のように、従来のＤＣ−ＤＣコンバータ１０ａでは、スイッチング素子１００を、発振器１２のクロック信号における（Ｎ＋２）個の周期毎に１回だけオフさせることにより、ＰＷＭ制御出力ＳＩＧを連続的にハイにでき、１００％デューティを実現している。
特開平１０−１３６６４０号公報

しかしながら、１００％付近のデューティ比で動作している場合、特許文献１のＤＣ−ＤＣコンバータ１０ａでは、強制的にスイッチング素子をオフさせた場合に、オフ状態の期間が大きくなり、大きな出力変動が発生する可能性がある。図４を用いて、そのような出力変動が大きくなる場合について説明する。

図４に、入力電圧ＶＤＤが出力電圧ＶＯＵＴ近くになった場合（すなわち、１００％のデューティ比に近くなった場合）の、従来のＤＣ−ＤＣコンバータ１０ａのトランジェント波形の例を示す。なお、同図では、カウンタ１０７のセット後、Ｎ周期以内のため、ＮＡＮＤゲート１１１の出力ＱＮＡＮＤは「ハイ」に固定された状態であるとする。

デューティ比が１００％近く（例えば９８％以上）になったときの動作においては、図４の周期Ｔnのように、１周期中でＰＷＭ制御出力ＳＩＧが「ハイ」のままであり「ロー」にならないことがある。このとき、次の周期Ｔn+1で「ロー」になり且つその「ロー」になるタイミングが周期の前半部分であると、周期Ｔn+1内の残りすべての期間においてスイッチング素子のオフ期間となり、この期間においてはデューティ比が非常に小さくなり、このため、出力電圧ＶＯＵＴは大きく低下する。すなわち、大きな出力変動が生じる。

本発明は上記課題を解決すべくなされたものであり、その目的とするところは、１００％付近のデューティ比での動作時における出力変動の小さいＤＣ−ＤＣコンバータを提供することにある。

本発明に係るＤＣ−ＤＣコンバータは入力した直流電圧を所定電圧に変換して出力するＤＣ−ＤＣコンバータであって、直流電源と接地間に直列に配置されたスイッチング素子及び整流器と、スイッチング素子と整流器の接続点に一端が接続されたインダクタと、インダクタの他端に接続された平滑手段と、スイッチング素子を所定の周期でオン・オフ動作させる制御手段とを備える。制御手段は、少なくともスイッチング素子のオン状態のときにインダクタに流れる電流を検出して電流信号を生成する手段と、平滑手段から出力される電圧を検出して制御信号を生成する手段とを含み、電流信号と制御信号を比較し、電流信号が制御信号以上になったときにスイッチング素子をオフ状態に制御する。さらに、制御手段は、一の周期のスイッチング制御に関し、その一の周期の前の周期においてスイッチング素子のオフ状態が無かった場合は、その一の周期の開始から一定期間内はスイッチング素子をオフ状態にしないよう制御する。

制御手段は、所定の周期を与えるクロック信号を生成する発振回路を有してもよい。クロック信号のパルス幅は所定の周期の１／２以上であってもよい。

また、制御手段は、各周期の開始時にリセットされ、電流信号が制御信号以上になったときにセットされる第１のラッチ回路と、各周期の開始時に第1のラッチ回路の出力信号を参照し、その値を保持する第２のラッチ回路とを有してもよい。さらに、制御手段は、所定の周期を与えるクロック信号を生成する発振回路と、電流信号と制御信号を比較する比較回路と、比較回路の出力、第２のラッチ回路の出力及びクロック信号の論理演算を行う演算回路とを有してもよい。このとき、演算回路は、第２のラッチ回路の出力とクロック信号の論理和演算を行い、さらに論理和演算結果と比較回路の出力との論理積演算を行ってもよい。

スイッチング素子をオフ状態にしない一定期間は、所定の周期の１／２以上に設定するのが好ましい。

本発明によれば、ピーク制御方式のカレントモードＤＣ−ＤＣコンバータにおいて、１００％付近のデューティ比での動作時の出力変動、特に不定期に発生するオフ期間による出力の低下を抑制でき、実質的に１００％のデューティ比での安定した動作が可能となる。

以下、添付の図面を参照しながら、本発明に係るＤＣ−ＤＣコンバータの実施形態について説明する。

（１．ＤＣ−ＤＣコンバータの全体構成）
図１は、本発明に係るＤＣ−ＤＣコンバータの構成例を示した図である。図１に示すＤＣ−ＤＣコンバータ１０は、ピーク値制御方式のカレントモード降圧型ＤＣ−ＤＣコンバータである。ＤＣ−ＤＣコンバータ１０は、電源ＶＤＤと接地ＶＳＳ間に直列接続されたスイッチング素子１００及び整流器１０１と、それらの接続点１０２に一端が接続されたインダクタ１０３と、インダクタ１０３の他端と接地ＶＳＳ間に接続されたキャパシタ１０４と、スイッチング素子１００と整流器１０１を駆動する制御回路４０とを含む。

制御回路４０は、発振器１２と、基準電圧源ＶＲＥＦと、電圧比較器１１４と、電流比較器１１５と、ＲＳフリップフロップ１１６と、出力変動抑制回路１４とから構成される。

スイッチング素子１００および整流器１０１はスイッチングして電流をインダクタ１０３へ供給する。スイッチング素子１００がオフである時、整流器１０１は導通するよう制御される。インダクタ１０３とキャパシタ１０４により、接続点１０２のスイッチング電圧を平滑化し、出力電圧ＶＯＵＴを供給する。

電圧比較器１１４は基準電圧ＶＲＥＦから出力電圧ＶＯＵＴを差引いた電圧に比例した誤差電流ＩＥＲＲを出力する。電流比較器１１５は、誤差電流ＩＥＲＲを、インダクタ１０３に流れる電流ＩＬに比例するフィードバック電流ＩＦＢと比較し、比較結果を示す電圧出力ＶＣＯＭＰを出力する。比較器１１５の出力ＶＣＯＭＰは、ＩＥＲＲ＞ＩＦＢのときは「ロー」となり、ＩＥＲＲ≦ＩＦＢのときは「ハイ」となる。比較器出力ＶＣＯＭＰは、出力変動抑制回路１４に入力される。

出力変動抑制回路１４は、インバータ１１７、ＡＮＤゲート１１８、ＲＳフリップフロップ１１９、Ｄフリップフロップ１２０、ＯＲゲート１２１、ＡＮＤゲート１２２、インバータ１２３から構成される。

出力変動抑制回路１４において、インバータ１１７とＡＮＤゲート１１８は発振器１２からのクロック信号ＣＬＫからワンショットパルスＳＣＬＫを作成し、ＲＳフリップフロップ１１６のＳ入力およびＲＳフリップフロップ１１９のＲ入力に入力する。ＲＳフリップフロップ１１９のＳ入力には比較器１１５からの出力ＶＣＯＭＰが入力される。ＲＳフリップフロップ１１９の出力Ｑ１はＤフリップフロップ１２０のＤ入力に入力され、クロック信号ＣＬＫの立ち上がり時のＤ入力の入力値がＤフリップフロップ１２０の出力Ｑ２として出力される。Ｄフリップフロップ１２０の出力Ｑ２と、インバータ１２３によるクロック信号ＣＬＫの反転信号ＮＣＬＫとが、ＯＲゲート１２１に入力される。ＯＲゲート１２１は、これらの信号の論理和を演算し、その演算結果ＱＯＲを出力する。ＯＲゲート１２１の出力ＱＯＲと比較器出力ＶＣＯＭＰとがＡＮＤゲート１２２に入力される。ＡＮＤゲート１２２はこれらの論理積を演算し、その演算結果を出力変動抑制回路１４の出力ＲＳＴとして出力する。

ＲＳフリップフロップ１１６のＳ入力には、ワンショットパルスＳＣＬＫが入力され、Ｒ入力には、ＡＮＤゲート１２２（出力変動抑制回路１４）の出力ＲＳＴが入力される。ＲＳフリップフロップ１１６は、Ｑ出力ＳＤＲＶによりスイッチング素子１００の動作を制御し、その反転出力により整流器１０１の動作を制御する。

（２．ＤＣ−ＤＣコンバータの動作）
以上のように構成されるＤＣ−ＤＣコンバータ１０の動作を説明する。
本実施形態のＤＣ−ＤＣコンバータ１０は、ピーク値制御方式のカレントモード降圧型ＤＣ−ＤＣコンバータである。ピーク値制御方式のカレントモード降圧型ＤＣ−ＤＣコンバータの基本的な動作については「背景技術」で説明したとおりである。ＤＣ−ＤＣコンバータ１０は、スイッチング素子１００のオン期間中において、インダクタ電流ＩＬに比例する電流信号ＩＦＢと、基準電圧ＶＲＥＦから出力電圧ＶＯＵＴを引いた誤差電圧を電流に変換した誤差電流ＩＥＲＲとを比較し、電流信号ＩＦＢが誤差電流ＩＥＲＲ以上になったことを検出すると、スイッチング素子１００をオフするとともに、整流器１０１を導通させるよう制御を行う。

特に、ＤＣ−ＤＣコンバータ１０は、スイッチング素子１００のオフ動作制御に関し、現在の周期（Ｔm）より前の周期（本例では、１つ前の周期（Ｔm-1））における、スイッチング素子のオフ期間の有無（すなわち、スイッチング素子が１００％付近（例えば、９８％以上）のデューティ比で動作しているか否か）を検出し、オフ期間がなかったとき（すなわち、スイッチング素子が１００％付近のデューティ比で動作しているとき）は、現在の周期（Ｔm）においてスイッチング素子１００のオフ・タイミングを示す信号が生成されても、その周期（Ｔm）の開始から一定期間はスイッチング素子をオフさせないように、スイッチング素子１００のオフ動作を制限する。このように、スイッチング素子をオフさせない一定期間を設けることにより、１００％付近のデューティ比での動作時において突然のオフ期間による出力変動を防止する。

スイッチング素子のオフ期間の有無、すなわち、スイッチング素子１００が１００％付近のデューティ比で動作しているか否かは、ＲＳフリップフロップ１１９により検出される。Ｄフリップフロップ１２０はＲＳフリップフロップ１１９の出力Ｑ１を参照して、１つ前の周期において１００％付近のデューティ比で動作していたか否かの情報を保持する。周期の後半を示す情報はクロック信号ＣＬＫの反転信号ＮＣＬＫで与えられる。なお、以下の説明では、スイッチング素子をオフしない一定期間をスイッチング周期の５０％としている。

以下、ＤＣ−ＤＣコンバータ１０による、１００％付近のデューティ比でのスイッチング動作（以下「１００％デューティ動作」という。）時における出力変動の抑制機能について図２を用いて説明する。

図２はＤＣ−ＤＣコンバータ１０のトランジェント波形の例を示した図である。
ＤＣ−ＤＣコンバータ１０は前述のように降圧型のコンバータであり、入力電圧ＶＤＤを所定の出力電圧に降圧して出力する。今、図２（ａ）に示すように、入力電圧ＶＤＤが最初は安定しているが、ある時点で急に低下し、出力電圧ＶＯＵＴに近い電圧になった状況を考える。出力電圧ＶＯＵＴが入力電源電圧ＶＤＤに近い状態では、デューティ比が１００％近くになっている。図２において、電流ＩＥＲＲの傾きは入力電源電圧ＶＤＤと出力電圧ＶＯＵＴの差に比例している。

発振器１２は、固定周期で、５０％デューティのクロック信号ＣＬＫを出力する。ＲＳフリップフロップ１１６のＱ出力ＳＤＲＶはスイッチング素子１００の駆動信号であり、ＲＳフリップフロップ１１６のＱ出力ＳＤＲＶが「ハイ」の期間は、スイッチング素子１００のオン期間に対応し、「ロー」の期間はスイッチング素子１００のオフ期間に対応する。各周期において、発振器１２のクロック信号ＣＬＫが入力されると、ワンショットパルスＳＣＬＫを介して、ＲＳフリップフロップ１１６のＱ出力ＳＤＲＶが「ハイ」になる。これにより、スイッチング素子１００のオン期間となり、インダクタ電流ＩＬが増加する。

ＲＳフリップフロップ１１９のＲ入力には、クロック信号ＣＬＫに同期したワンショットパルスＳＣＬＫが入力されるので、ＲＳフリップフロップ１１９の出力Ｑ１は各周期（…，Ｔm-1，Ｔm，Ｔm+1，…）の開始時において必ずリセットされて「ロー」になる。

スイッチング動作のデューティ比が１００％より比較的小さい通常動作時であれば、一周期毎に、必ずＩＦＢ＞ＩＥＲＲとなる期間（すなわち、スイッチング素子１００をオフさせる期間）がある。そのとき、比較器１１５の出力ＶＣＯＭＰは「ハイ」になり、ＲＳフリップフロップ１１９のＳ入力に出力ＶＣＯＭＰが入力されるため、その出力Ｑ１は「ハイ」となる。つまり、通常動作時は、各周期の終わりにはＲＳフリップフロップ１１９の出力Ｑ１は「ハイ」となっている。例えば、図２（ｆ）の周期Ｔm-3、Ｔm-2、Ｔm+1における値参照。

一方、１００％デューティ動作時の場合、一周期の間中、ＩＦＢ＜ＩＥＲＲのままであることがある。このときには、比較器１１５の出力ＶＣＯＭＰは「ロー」のまま変化しないので、ＲＳフリップフロップ１１９のＳ入力に対してもその周期の間「ロー」が入力され続ける。つまり、ＲＳフリップフロップ１１９の出力Ｑ１は、その周期のはじめにリセットされた後、その周期の間「ロー」のまま維持される。例えば、図２（ｆ）の周期Ｔm-1、Ｔm、Tm+2における値参照。

以上のように、ＲＳフリップフロップ１１９の出力Ｑ１は、一周期の終了時点において、通常動作の場合は「ハイ」に、１００％デューティ動作時の場合は「ロー」になる。

Ｄフリップフロップ１２０は、各周期終了時点のＲＳフリップフロップ１１９の出力Ｑ１の状態を、クロック信号ＣＬＫの立ち上がりで参照し、次の周期の出力Ｑ２として出力する。つまり、ある周期（Ｔm）におけるＤフリップフロップ１２０の出力Ｑ２は、その一つ前の周期（Ｔm-1）での動作が通常動作の場合は「ハイ」となり、一つ前の周期（Ｔm-1）において１００％デューティ動作するとき、すなわち、ＩＦＢ＜ＩＥＲＲの状態が続くときは「ロー」となる。このように、Ｄフリップフロップ１２０の出力は、１周期前において１００％デューティ動作したか否かを検出する信号となる。

発振器１２のクロック信号ＣＬＫはインバータ１２３で論理が反転され、反転クロック信号ＮＣＬＫとして出力される。すなわち、反転クロック信号ＮＣＬＫは、１周期の前半部分で「ロー」、後半部分で「ハイ」になるデューティ比５０％の信号である。

ＯＲゲート１２１の出力ＱＯＲは、Ｄフリップフロップ出力Ｑ２と反転クロック信号ＮＣＬＫの論理和演算の結果である。よって、出力ＱＯＲは、通常動作時には常に「ハイ」になり、１００％デューティ動作時では、１周期の前半５０％で「ロー」になり、後半５０％で「ハイ」になる信号である。

ＡＮＤゲート１２２（出力変動抑制回路１４）は、ＯＲゲート出力ＱＯＲと比較器出力ＶＣＯＭＰの論理積演算を行う。通常動作時では、ＯＲゲート出力ＱＯＲは常に「ハイ」であるため、出力ＲＳＴはＶＣＯＭＰが「ハイ」となったとき、すなわち、ＩＦＢ＞ＩＥＲＲとなったときに「ハイ」になる。

また、１００％デューティ動作時においては、１つ前の周期（Ｔm-1）内でＩＦＢ＞ＩＥＲＲとならないため（すなわち、オフ期間がないため）、次の周期（Ｔm）の出力Ｑ２は「ロー」となる。よって、ＯＲゲート出力ＱＯＲは周期の前半が「ロー」で、後半が「ハイ」となる。よって、１００％デューティ動作時では、周期（Ｔm）の前半部分でＶＣＯＭＰ信号が「ハイ」になっても、それはＡＮＤゲート１２２によりキャンセルされ、周期（Ｔm）の後半部分で発生した「ハイ」のＶＣＯＭＰ信号のみがＲＳフリップフロップ１１６にリセット信号として有効に伝達される。ＲＳフリップフロップ１１６のＲ入力にリセット信号が伝達されると、そのＱ出力ＳＤＲＶは「ロー」となり、スイッチング素子１００がオフされる。

結局、発振器クロックＣＬＫが入力されるとスイッチング素子１００がオンし、通常動作時にＩＦＢ＞ＩＥＲＲとなった瞬間、もしくは１００％デューティ動作時でかつ周期の後半においてＩＦＢ＞ＩＥＲＲになったときに、スイッチング素子１００のオフ期間となり、フィードバック電流ＩＦＢおよびインダクタ電流ＩＬが減少する。

以上のように、ある周期においてフィードバック電流ＩＦＢが誤差電流ＩＥＲＲに達せず（すなわち、スイッチング素子のオフ期間がなく）、それ以降の周期においてフィードバック電流ＩＦＢが誤差電流ＩＥＲＲに達した場合、その周期の後半（所定期間経過後）でしかＲＳフリップフロップ１１６のＱ出力ＳＤＲＶを「ロー」にしないため、１００％デューティ動作時のオフ期間を短くでき、出力電圧ＶＯＵＴの変動が抑制される。これにより、１００％近いデューティ動作時における出力変動を小さく抑えることが可能となる。

例えば、図２において、周期Ｔm-1,Ｔmでは、スイッチング素子１００のオフ・タイミングを与えるＶＣＯＭＰ信号は「ロー」のままであり、オフ期間がなく、１００％デューティ動作を行っている。その後、周期Ｔm+1において、ＶＣＯＭＰ信号が「ハイ」となっているが、スイッチング素子１００をオフに制御する制御信号ＲＳＴは、ＶＣＯＭＰ信号の「ハイ」期間のうちの周期の後半部分に対応する期間のみが「ハイ」になっている。このように、１００％デューティ動作時において、スイッチング素子のオフ期間が短くなるため、出力変動が低減される。

なお、本実施形態では、スイッチング素子１００、整流器１０１ともに入力が「ハイ」のときにオンするスイッチング素子として説明してきたが、簡単な論理の変更で「ロー」のときにオンするスイッチング素子を用いることも可能であり、また、整流器１０１にはスイッチング素子のかわりにダイオードを用いることもできる。また、フィードバック電流ＩＦＢは、スイッチング素子１００のオン時のみインダクタ電流ＩＬに比例すればよく、インダクタ電流ＩＬの替わりにスイッチング素子１００に流れる電流に比例する電流をフィードバック電流ＩＦＢとして用いてもよい。

また、本実施形態では、１００％デューティ動作時において、スイッチング素子１００を強制的にオフさせない一定期間をスイッチング周期の５０％に設定したが、その値はこれに限られない。ただし、強制的にオフさせない一定期間は、スイッチング周期の５０％以上に設定するのが好ましい。

また、ＲＳフリップフロップ、Ｄフリップフロップの替わりにサンプル・ホールド回路を用いてもよい。

本発明は、１００％近いデューティ比での動作時における出力電圧変動を抑制でき、入出力電圧の差がゼロに近い条件でも安定した出力電圧が要求される、スイッチング方式の降圧型の電源回路に有用である。

本発明の１００％デューティ制御方式を備えたカレントモード降圧型ＤＣ−ＤＣコンバータの回路図である。 本発明のピーク検出型カレントモードＤＣ−ＤＣコンバータのトランジェント波形である。 特許文献１に開示の回路の概略回路図である。 従来のピーク検出型カレントモードＤＣ−ＤＣコンバータのトランジェント波形図である。

符号の説明

１０ ＤＣ−ＤＣコンバータ
１２ 発振器
１４ 出力変動抑制回路
４０ 制御回路
１００ スイッチング素子
１０１ 整流器
１０２ 接続点
１０３ インダクタ
１０４ キャパシタ
１１２ インバータ
１１４ 電圧比較器
１１５ 電流比較器
１１６ ＲＳフリップフロップ
１１７ インバータ
１１８ ＡＮＤゲート
１１９ ＲＳフリップフロップ
１２０ Ｄフリップフロップ
１２１ ＯＲゲート
１２２ ＡＮＤゲート
１２３ インバータ
ＶＤＤ 入力電圧
ＶＳＳ 接地電圧
ＶＯＵＴ 出力電圧
ＩＬ インダクタ電流
ＩＦＢ フィードバック電流
ＣＬＫ 発振器クロック
ＮＱＣ 反転Ｑ出力
ＱＦ フリップフロップＱ出力
ＳＩＧ ＰＷＭ制御出力
ＶＲＥＦ 基準電圧
ＩＥＲＲ 誤差電流
ＶＣＯＭＰ 比較器出力
ＳＣＬＫ ワンショットパルス
ＱＯＲ ＯＲゲート出力
ＮＣＬＫ インバータ出力
Ｑ１ ＲＳフリップフロップ出力
Ｑ２ Ｄフリップフロップ出力
ＲＳＴ 出力変動抑制回路出力
ＳＤＲＶ ＲＳフリップフロップＱ出力

Claims (6)

1. 入力した直流電圧を所定電圧に変換して出力するＤＣ−ＤＣコンバータであって、
   直流電源と接地間に直列に配置されたスイッチング素子及び整流器と、
   前記スイッチング素子と前記整流器の接続点に一端が接続されたインダクタと、
   該インダクタの他端に接続された平滑手段と、
   前記スイッチング素子を所定の周期でオン・オフ動作させる制御手段であって、少なくとも前記スイッチング素子のオン状態のときに前記インダクタに流れる電流を検出して電流信号を生成する手段と、前記平滑手段から出力される電圧を検出して制御信号を生成する手段とを含み、前記電流信号と前記制御信号を比較し、前記電流信号が前記制御信号以上になったときに前記スイッチング素子をオフ状態に制御する制御手段とを備え、
   該制御手段は、一の周期のスイッチング制御に関し、該一の周期の前の周期においてスイッチング素子のオフ状態がなかった場合は、その一の周期の開始から一定期間は前記スイッチング素子をオフ状態にしないよう制御する
   ことを特徴とするＤＣ−ＤＣコンバータ。
2. 前記制御手段は、前記所定の周期を与えるクロック信号を生成する発振回路を有し、該クロック信号のパルス幅は前記所定の周期の１／２以上であることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
3. 前記制御手段は、
   各周期の開始時にリセットされ、前記電流信号が前記制御信号以上になったときにセットされる第１のラッチ回路と、
   各周期の開始時に前記第1のラッチ回路の出力信号を参照し、その値を保持する第２のラッチ回路とを有する
   ことを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
4. 前記制御手段は、
   前記所定の周期を与えるクロック信号を生成する発振回路と、
   前記電流信号と前記制御信号を比較する比較回路と、
   前記比較回路の出力、前記第２のラッチ回路の出力及び前記クロック信号の論理演算を行う演算回路と
   をさらに有する、ことを特徴とする請求項３記載のＤＣ−ＤＣコンバータ。
5. 前記演算回路は、前記第２のラッチ回路の出力と前記クロック信号の論理和演算を行い、さらに該論理和演算結果と前記比較回路の出力との論理積演算を行う、ことを特徴とする請求項４記載のＤＣ−ＤＣコンバータ。
6. 前記一定期間は、前記所定の周期の１／２以上に設定することを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
   

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