JP2006025189A - Image sensor having digital noise cancellation function - Google Patents
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Abstract
Description
本発明は、イメージセンサ特にCMOSイメージセンサのカラムにＡ/Ｄ変換器を集積化し、ディジタル出力とするとともに、高分解能のＡ/Ｄ変換及び低雑音のイメージセンサ信号読み出しを可能にする技術に関する。 The present invention relates to a technology that integrates an A / D converter in a column of an image sensor, particularly a CMOS image sensor, to provide a digital output, and to enable high-resolution A / D conversion and low-noise image sensor signal readout.
カラムにおいてＡ/Ｄ変換を行う従来技術としては、以下の文献に記載がある。
[１] 特許第２５３２３７４号
[２] A. Simoni, A. Sartori, M. Gottaidi, A. Zorat, "A digital vision sensor", "Sensors and Actuators", A46-47, pp. 439-443, 1995.
[３] T. Sugiki, S. Ohsawa, H. Miura, M. Sasaki, N. Nakamura, I. Inoue, M. Hoshino, Y. Tomizawa, T. Arakawa, "A 60mW 10b CMOS image sensor with column-to-column FPN reduction", "Dig. Tech. Papers, Int. Solid-State Circuits Conf.", pp.108-109,2000.
[４] B. Mansoorian, H.Y. Yee, S. Huang, E. Fossum, "A 250mW 60frames/s 1280x 720 pixel 9b CMOS digital image sensor", "Dig. Tech. Papers, Int. Solid-State Circuits Conf.", pp.312-313,1999.
[５] S. Decker, R. D. McGrath, K. Bremer, C. G. Sodini, "A 256 x 256 CMOS imaging array with wide dynamic range pixels and column-parallel digital output", "IEEE J. Solid-State Circuits", vol. 33, no. 12, Dec. 1998.
[６]特開平１０−１９１１６９号公報
The following document describes the conventional technique for performing A / D conversion in a column.
[1] Japanese Patent No. 2532374
[2] A. Simoni, A. Sartori, M. Gottaidi, A. Zorat, "A digital vision sensor", "Sensors and Actuators", A46-47, pp. 439-443, 1995.
[3] T. Sugiki, S. Ohsawa, H. Miura, M. Sasaki, N. Nakamura, I. Inoue, M. Hoshino, Y. Tomizawa, T. Arakawa, "A 60mW 10b CMOS image sensor with column-to -column FPN reduction "," Dig. Tech. Papers, Int. Solid-State Circuits Conf. ", pp.108-109,2000.
[4] B. Mansoorian, HY Yee, S. Huang, E. Fossum, "A 250mW 60frames / s 1280x 720 pixel 9b CMOS digital image sensor", "Dig. Tech. Papers, Int. Solid-State Circuits Conf." , pp.312-313,1999.
[5] S. Decker, RD McGrath, K. Bremer, CG Sodini, "A 256 x 256 CMOS imaging array with wide dynamic range pixels and column-parallel digital output", "IEEE J. Solid-State Circuits", vol. 33, no. 12, Dec. 1998.
[6] Japanese Patent Laid-Open No. 10-191169
上記[１]は、ランプ信号発生器、比較器、レジスタを用いた８-bitの積分型Ａ/Ｄ変換器要素をカラムに集積化するものである。同様なものが[２]にも報告されている。また[３]は、同様に積分型Ａ/Ｄ変換器要素をカラムに集積化するものであるが、精度向上した比較器を用いて１０bitを実現している。これら積分型Ａ/Ｄ変換器は、変換時間が長く、特に分解能をあげようとすると指数関数的に変換時間が長くなるので、そのままではこれ以上の分解能の実現は困難である。しかし、線形性に優れる利点がある。
また、[４]は、キャパシタを用いた逐次比較型Ａ/Ｄ変換器をカラムに並べて動作させるもので、高速なＡ/Ｄ変換が可能であるため、高フレームレート、多画素数のイメージセンサに適している。しかし、これも実際の精度としては、８bit程度にとどまっている。
また、[５]は２段の巡回型Ａ/Ｄ変換器要素をカラムに並べて動作させるもので、これも高速Ａ/Ｄ変換に適している。これはイメージセンサのカラムでまずノイズキャンセルを行い、サンプル＆ホールドされた信号に対して、Ａ/Ｄ変換を行うものであって、そのランダムノイズは、サンプル＆ホールド回路の以前の回路要素が発生するノイズで決まる。また、固定パターン雑音除去能力も、ノイズキャンセル回路の性能に依存している。
［６］は、CCDイメージセンサ出力のフィードスルーレベルと信号レベルのそれぞれに対してＡ/Ｄ変換を行いディジタル領域で差分を求めることでリセットノイズをキャンセルするものである。しかしながら、CCDイメージセンサの場合、信号周波数が非常に高く、外部の負荷を駆動するために、イメージセンサ出力の最終段ではソースフォロワを2段または3段カスケード接続する必要がある。ソースフォロワのようなゲインが１以下の回路を縦続接続すると、ノイズが増える。また、信号周波数が高いことから、フィードスルーレベルと信号レベルに対する回路の応答が一致せず、正確なノイズキャンセルがしにくくなり、ノイズが増大する。また、高速な信号読み出しを行うためには、非常に高速のＡ/Ｄ変換器が必要になるが、高速かつ低雑音・高精度のＡ/Ｄ変換器は実現が困難であるとともに、消費電力が増大する。
なお、これら以外に、画素内にＡ/Ｄ変換要素をもつイメージセンサが幾つか報告されているが、本発明と直接関係しないため割愛する。
The above [1] integrates an 8-bit integrating A / D converter element using a ramp signal generator, a comparator, and a register in a column. A similar one is reported in [2]. Similarly, [3] is an integration type A / D converter element integrated in a column, and 10 bits are realized by using a comparator with improved accuracy. These integration type A / D converters have a long conversion time, and especially when the resolution is increased, the conversion time becomes exponentially longer. Therefore, it is difficult to realize a higher resolution as it is. However, there is an advantage of excellent linearity.
Further, [4] is an operation in which successive approximation A / D converters using capacitors are arranged in a column and can be operated at a high speed, so that an image sensor having a high frame rate and a large number of pixels is possible. Suitable for However, this is also only about 8 bits in actual accuracy.
[5] is one in which two-stage cyclic A / D converter elements are arranged in a column for operation, and this is also suitable for high-speed A / D conversion. This is an image sensor column that first performs noise cancellation and performs A / D conversion on the sampled and held signal. The random noise is generated by the previous circuit elements of the sample and hold circuit. It depends on the noise to be. The fixed pattern noise removal capability also depends on the performance of the noise cancellation circuit.
[6] cancels reset noise by performing A / D conversion for each of the feedthrough level and signal level of the CCD image sensor output and obtaining a difference in the digital domain. However, in the case of a CCD image sensor, the signal frequency is very high, and in order to drive an external load, it is necessary to cascade two or three stages of source followers at the final stage of the image sensor output. When a circuit with a gain of 1 or less, such as a source follower, is connected in cascade, noise increases. In addition, since the signal frequency is high, the response of the circuit to the feedthrough level and the signal level do not match, making it difficult to perform accurate noise cancellation, and noise increases. Moreover, in order to perform high-speed signal readout, a very high-speed A / D converter is required. However, it is difficult to realize a high-speed, low-noise, high-precision A / D converter, and power consumption Will increase.
In addition to these, some image sensors having A / D conversion elements in the pixel have been reported, but they are omitted because they are not directly related to the present invention.
イメージセンサのカラムにおいて、ノイズキャンセルとＡ/Ｄ変換を共に行う場合に、信号読み出し時のランダムノイズを低くし、かつ画素部やカラムに設けた回路で発生する固定パターン雑音を効果的に除去することを目的とする。
特に、Ａ/Ｄ変換器としても効率のよい回路構成で、高い分解能を保ちながらＡ/Ｄ変換ができること、また、Ａ/Ｄ変換器をカラムに集積化しても回路の全体規模が大きくならないようにシンプルなＡ/Ｄ変換器を提供することを目的とする。
In the image sensor column, when both noise cancellation and A / D conversion are performed, random noise during signal readout is reduced, and fixed pattern noise generated in circuits provided in the pixel portion and column is effectively removed. For the purpose.
In particular, A / D conversion can be performed while maintaining high resolution with an efficient circuit configuration as an A / D converter, and the overall scale of the circuit does not increase even if the A / D converter is integrated in a column. An object of the present invention is to provide a simple A / D converter.
本発明は、CCDイメージセンサに対するディジタルノイズキャンセルの問題点を解決するため、イメージセンサのカラムにおいてＡ/Ｄ変換器をアレイ状に並べ、画素部からの出力に対し直接Ａ/Ｄ変換を行いつつ、ディジタル領域でのノイズキャンセルを行う手段を提供するものである。特に、これはCMOSイメージセンサにおいて、カラムにおいてＡ/Ｄ変換を行う場合に有効な手段となる。
イメージアレイからの出力信号である、ノイズを含む第１の入力レベル(以下「リセットレベル」という)と、前記ノイズと相関関係をもつノイズ及び有意な信号成分を含む第２の入力レベル(以下「信号レベル」という)に対してカラムに並べたＡ/Ｄ変換器によりＡ/Ｄ変換を行い、カラムに設けたレジスタに別々に記憶した後、ディジタル領域で両者間の差を求め、画素部のノイズキャンセルを行うことで、低雑音のディジタルイメージセンサを実現する。
そのＡ/Ｄ変換器として巡回型を用いる場合におけるキャパシタのばらつきをディジタル領域での加算による平均化により自動的に補正する。さらに、イメージアレイ出力の信号レベルとリセットレベルの両方に対して、この加算をディジタル領域で多数回にわたって行った後、ディジタル領域で差を求め、ノイズキャンセルを行うことで低雑音化を図る。
また、巡回型Ａ/Ｄ変換器では面積が大きくなる可能性があり、画素ピッチがＡ/Ｄ変換器を並べるためのピッチで制約される可能性もある。
そこで、複数のカラムのイメージアレイの出力を１個のＡ/Ｄ変換器でまかなうことにより、画素ピッチよりもＡ/Ｄ変換器を並べるピッチを大きくすることができる。
これらにより、特性の同じＡ/Ｄ変換器で、イメージアレイの出力信号レベルとリセットレベルとをＡ/Ｄ変換し、ディジタル領域で差を求めれば、非常に精度の高いノイズキャンセルが可能となる。これは、Ａ/Ｄ変換器のオフセットばらつきもキャンセルされるため縦筋ノイズの原因となるカラム回路のばらつきノイズも完全にキャンセルされる。さらに巡回型を用いれば、ノイズの問題がなければ、巡回の数を増やすことで、分解能をいくらでも上げることができる。従って、多数回にわたるディジタル加算の処理を併用すれば、イメージセンサのカラムでの極めて分解能の高いＡ/Ｄ変換が可能となる。
In order to solve the problem of digital noise cancellation for a CCD image sensor, the present invention arranges A / D converters in an array in the column of the image sensor, and performs A / D conversion directly on the output from the pixel unit. The present invention provides means for performing noise cancellation in the digital domain. In particular, this is an effective means for performing A / D conversion in a column in a CMOS image sensor.
A first input level including noise (hereinafter referred to as “reset level”), which is an output signal from the image array, and a second input level including noise and a significant signal component correlated with the noise (hereinafter referred to as “reset level”). A / D conversion is performed on the A / D converters arranged in a column for the signal level and stored separately in a register provided in the column, and then the difference between the two is obtained in the digital domain. By performing noise cancellation, a low noise digital image sensor is realized.
When the cyclic type is used as the A / D converter, the variation of the capacitor is automatically corrected by averaging by addition in the digital domain. Furthermore, after this addition is performed many times in the digital domain for both the signal level and the reset level of the image array output, the difference is obtained in the digital domain and noise cancellation is performed to reduce the noise.
Further, in the cyclic A / D converter, the area may be increased, and the pixel pitch may be limited by the pitch for arranging the A / D converters.
Therefore, by providing the output of the image array of a plurality of columns with a single A / D converter, the pitch for arranging the A / D converters can be made larger than the pixel pitch.
Accordingly, if the output signal level and the reset level of the image array are A / D converted by an A / D converter having the same characteristics, and a difference is obtained in the digital domain, noise cancellation with very high accuracy can be performed. This also cancels the offset variation of the A / D converter, so that the variation noise of the column circuit causing the vertical stripe noise is completely canceled. Furthermore, if the cyclic type is used, if there is no problem of noise, the resolution can be increased as much as possible by increasing the number of cycles. Therefore, if digital addition processing is performed many times, A / D conversion with extremely high resolution can be performed in the column of the image sensor.
これによって、以下のような優れた特徴がもたらされる。
(a) 個々のＡ/Ｄ変換器の動作周波数が、CCDイメージセンサのように最終出力に対して行うのに比べて、数十分の１になるため、画素部のバッファアンプの出力を直接、Ａ/Ｄ変換を行うことができ、低ノイズ化において有利であるとともに、十分な応答時間をもたせられるのでノイズキャンセルの精度が高く、その意味でも低ノイズ化に有利である。
(b) 高速な信号読み出しを行いたい場合には、カラムにＡ/Ｄ変換器を並べて並列に動作させるのが有効な手段となるが、この場合、個々のＡ/Ｄ変換器の特性ばらつき（特にオフセットばらつき）が問題となるが、これがディジタル領域でのノイズキャンセルを行うことによって、特にオフセットばらつきに関しては、ほぼ完全にキャンセルすることができ、高速で高画質の信号読み出しが可能となる。
(c) 特に、Ａ/Ｄ変換器として巡回型Ａ/Ｄ変換器を用いる場合には、原理的には高速で非常に高分解能化が可能な方式であるので、高速で高分解能な信号読み出しが可能であるが、カラムに並べた際には、それらのオフセットばらつきによって縦筋状の固定パターン雑音を生じやすいことが問題となるのに対してディジタルノイズキャンセルを行うことによって、この問題が解決でき、従来困難であった高速で高分解能のディジタル出力をもつイメージセンサが実現される。
(d) 特に、Ａ/Ｄ変換器として、積分型Ａ/Ｄ変換器を用いる場合には、原理的には極めて高分解能で線形性の良いＡ/Ｄ変換が行えるが、イメージセンサのカラムに集積化する場合、個々のＡ/Ｄ変換要素回路の特性ばらつき、特にオフセットばらつきによって縦筋状の固定パターン雑音を生じやすいことが問題となるのに対してディジタルノイズキャンセルを行うことによって、この問題が解決でき、従来困難であった高分解能で線形性に優れたディジタル出力をもつイメージセンサが実現される。ディジタルノイズキャンセルの際、画素部のリセットレベルに対するＡ/Ｄ変換は、固定パターンによるばらつきの範囲をカバーする狭い電圧振幅範囲に対してＡ/Ｄ変換を行えばよいので、積分型Ａ/Ｄ変換器の場合、その変換時間を、大きな振幅範囲をもつ信号出力成分に対するＡ/Ｄ変換に比べて大幅に短縮することができる。ディジタルノイズキャンセルを行う場合、信号成分出力に対してだけＡ/Ｄ変換を行う場合に比べて、２倍の変換時間がかかるのが一般的であるが、積分型Ａ/Ｄ変換を用いることで、ディジタルノイズキャンセルよる読み出し時間の増加をわずかな値に済ませることができる。
(e) さらに、イメージセンサのカラムにおいてプリアンプで増幅を行った信号に対してＡ/Ｄ変換を行いディジタルノイズキャンセルを行うことによって、読み出しランダムノイズの影響を大場に低減し、低雑音のディジタル出力をもったイメージセンサを実現することができる。これは、CCDイメージセンサのように、イメージセンサの出力に対してディジタルノイズキャンセルを行う場合には、極めて困難である。
This provides the following excellent features.
(a) Since the operating frequency of each A / D converter is a few tenths compared with the final output as in a CCD image sensor, the output of the buffer amplifier in the pixel section is directly A / D conversion can be performed, which is advantageous in reducing noise, and sufficient response time is provided, so that the accuracy of noise cancellation is high. In this sense, it is advantageous in reducing noise.
(b) If high-speed signal readout is desired, arranging A / D converters in a column and operating them in parallel is an effective means. In this case, however, characteristic variations of individual A / D converters ( In particular, offset variation is a problem. By performing noise cancellation in the digital domain, offset variation can be canceled almost completely, and high-quality signal reading can be performed at high speed.
(c) In particular, when a cyclic A / D converter is used as an A / D converter, in principle, it is a method that can achieve a very high resolution at high speed. However, when arranged in a column, the problem is that vertical streak-like fixed pattern noise is likely to occur due to variations in offset, and this problem can be solved by performing digital noise cancellation. Thus, an image sensor having a high-speed and high-resolution digital output, which has been difficult in the past, is realized.
(d) In particular, when an integrating A / D converter is used as the A / D converter, in principle, A / D conversion with extremely high resolution and good linearity can be performed. In the case of integration, it is a problem that vertical streak-like fixed pattern noise is likely to occur due to variations in characteristics of individual A / D conversion element circuits, particularly offset variations. Thus, an image sensor having a digital output with high resolution and excellent linearity, which has been difficult in the past, is realized. At the time of digital noise cancellation, A / D conversion for the reset level of the pixel portion may be performed for a narrow voltage amplitude range that covers the range of variation due to a fixed pattern. In the case of a device, the conversion time can be greatly shortened as compared with A / D conversion for a signal output component having a large amplitude range. When digital noise cancellation is performed, it generally takes twice as much conversion time as compared with the case where A / D conversion is performed only on the signal component output, but by using integral A / D conversion. In addition, the increase in readout time due to digital noise cancellation can be reduced to a small value.
(e) Further, by performing A / D conversion on the signal amplified by the preamplifier in the image sensor column and performing digital noise cancellation, the influence of read random noise is reduced to a large field, and low noise digital output is achieved. It is possible to realize an image sensor having This is extremely difficult when digital noise cancellation is performed on the output of the image sensor, such as a CCD image sensor.
本発明は、イメージセンサのカラムにおいて、アナログ領域でのノイズキャンセル回路をなくし、イメージアレイの信号レベルとリセットレベルのそれぞれに対して、Ａ/Ｄ変換を行い、ディジタル領域で、その差を求めることで、高精度の固定パターン雑音除去能力と、低いランダムノイズでの信号読み出しを可能にするとともに、高分解能のＡ/Ｄ変換を可能にするものである。
さらに、そのＡ/Ｄ変換器として巡回型を用いる場合にキャパシタのばらつきをディジタル領域での加算による平均化により自動的に補正するものである。さらに、イメージアレイ出力の信号レベルとリセットレベルの両方に対して、多数回サンプルし、Ａ/Ｄ変換後、それらをディジタル領域で多数回にわたって加算した後、ディジタル領域で両者の差を求め、ノイズキャンセルを行う。これによって、ランダムノイズを低減することができる。
The present invention eliminates the noise cancellation circuit in the analog domain in the image sensor column, performs A / D conversion for each of the signal level and the reset level of the image array, and obtains the difference in the digital domain. Thus, it is possible to perform high-precision A / D conversion while enabling high-precision fixed pattern noise removal capability and signal readout with low random noise.
Further, when the cyclic type is used as the A / D converter, the capacitor variation is automatically corrected by averaging by addition in the digital domain. Further, both the signal level and the reset level of the image array output are sampled many times, and after A / D conversion, they are added many times in the digital domain, and then the difference between the two is obtained in the digital domain. Cancel. Thereby, random noise can be reduced.
特に、巡回型Ａ/Ｄ変換は、ノイズの問題がなければ、巡回の数を増やすことで、分解能をいくらでも上げることができる。従って、多数回にわたるディジタル加算の処理と巡回型を組み合わせることで、イメージセンサのカラムでの極めて分解能の高いＡ/Ｄ変換が可能となる。
ディジタル領域でのノイズキャンセルを用いれば、特性の同じＡ/Ｄ変換器で、イメージアレイの出力信号レベルとリセットレベルと別々にＡ/Ｄ変換し、ディジタル領域で差を求めるので、非常に精度の高いノイズキャンセルが可能となる。これは、Ａ/Ｄ変換器のオフセットばらつきもキャンセルされるため縦筋ノイズの原因となるカラム回路のばらつきノイズも完全にキャンセルされる。
In particular, in the cyclic A / D conversion, if there is no problem of noise, the resolution can be increased by increasing the number of cycles. Therefore, by combining the digital addition processing many times and the cyclic type, it is possible to perform A / D conversion with extremely high resolution in the column of the image sensor.
If noise cancellation in the digital domain is used, the A / D converter with the same characteristics performs A / D conversion separately for the output signal level and the reset level of the image array, and the difference is obtained in the digital domain. High noise cancellation becomes possible. This also cancels the offset variation of the A / D converter, so that the variation noise of the column circuit causing the vertical stripe noise is completely canceled.
図１に、カラムでディジタルノイズキャンセルを行うイメージセンサの構成を示す。画素部(１)は、図２に示す埋め込みフォトダイオード(PD)を用いて、画素内電荷転送を行う４トランジスタの構成を用いることができるが、３トランジスタ型など、画素の構成に対する制限はない。
図１のカラムに並べて並列に動作させるＡ/Ｄ変換器(ADC)(２)には、積分型、逐次比較型、パイプライン型など様々な方式を用いることができるが、図３に示す１サイクルあたり１．５ビットのＡ/Ｄ変換を行う巡回型Ａ/Ｄ変換器を単位回路とするのが高分解能を得る上で特に有用である。イメージセンサの画素部からの信号読みだし動作を含めたＡ/Ｄ変換とディジタルノイズキャンセルのタイミングを図４に示す。
FIG. 1 shows the configuration of an image sensor that performs digital noise cancellation in a column. The pixel portion (1) can use a four-transistor configuration that performs charge transfer in the pixel using the embedded photodiode (PD) shown in FIG. 2, but there is no limitation on the pixel configuration such as a three-transistor type. .
Various methods such as an integration type, a successive approximation type, and a pipeline type can be used for the A / D converter (ADC) (2) arranged in parallel in the column of FIG. It is particularly useful to obtain a high resolution by using a cyclic A / D converter that performs A / D conversion of 1.5 bits per cycle as a unit circuit. FIG. 4 shows the timing of A / D conversion and digital noise cancellation including the signal reading operation from the pixel portion of the image sensor.
図３の巡回型Ａ/Ｄ変換器の変換特性を、図５に示す。図３のディジタル出力Ｄ0，Ｄ1と図５のＤ、及び比較器への入力信号Ｖinとの関係は、次式のようになる。
すなわち、入力を(１)−ＶRから−ＶR/4，(２)−ＶR/4からＶR/4，(３)ＶR/4からＶRの３領域に分割し、これらの領域に対して３値のＡ/Ｄ変換を行って−１，０，１のディジタルコードを割り当てる。
FIG. 5 shows the conversion characteristics of the cyclic A / D converter of FIG. The relationship between the digital outputs D0 and D1 in FIG. 3 and D in FIG. 5 and the input signal Vin to the comparator is as follows.
That is, the input is divided into three areas (1) -VR to -VR / 4, (2) -VR / 4 to VR / 4, and (3) VR / 4 to VR. A / D conversion is performed and digital codes of -1, 0, 1 are assigned.
そのディジタルコードを用いて１．５ビットのＤ/Ａ変換器の制御信号（φ0, φP, φM）を図５のように生成する。図３の巡回型Ａ/Ｄ変換器は、図５の特性に従って演算し、出力を生成する。その演算は、次式で表される。
すなわちこれは、上位桁から順にＡ/Ｄ変換し、入力を２倍して、そのＡ/Ｄ変換値によって、一定値をさしひくことで、その出力が必ず±ＶRの範囲になるようにし、これを再び入力に与えて同じことを繰り返すことで、多ビットのＡ/Ｄ変換を行うというものである。このときに１回あたり(１桁)、３値でＡ/Ｄ変換を行うので、ディジタル値には冗長性が生じる。この冗長性により、比較器の精度要求が大きく緩和され、高精度なＡ/Ｄ変換が可能となる。
２進数では、各桁毎に０と１の２値を取るが、各桁毎に−１，０，１の３値を取るので、１段あたり１．５ビットのＡ/Ｄ変換を行っていると考えることができる。
Using the digital code, a 1.5-bit D / A converter control signal (φ0, φP, φM) is generated as shown in FIG. The cyclic A / D converter of FIG. 3 performs an operation according to the characteristics of FIG. 5 and generates an output. The calculation is expressed by the following equation.
In other words, A / D conversion is performed in order from the upper digit, the input is doubled, and a constant value is drawn by the A / D conversion value so that the output is always in the range of ± VR. By applying this again to the input and repeating the same, multi-bit A / D conversion is performed. At this time, since A / D conversion is performed with three values per time (one digit), redundancy occurs in the digital value. This redundancy greatly reduces the accuracy requirement of the comparator and enables highly accurate A / D conversion.
In binary numbers, binary values of 0 and 1 are taken for each digit, but ternary values of -1, 0, and 1 are taken for each digit, so 1.5-bit A / D conversion is performed per stage. Can be considered.
画素部からの読み出し動作を含めた実際の動作は、以下のようになる。
図１における各画素(１)には、図２に示すように垂直走査信号発生回路(７)により画素選択信号(Ｓ)，リセット信号（Ｒ），転送ゲート制御信号(TX)が与えられる。
図２において、転送ゲート制御信号(TX)は第１のゲート(Ｇ１)の制御電極に印加される。また、リセット信号（Ｒ）は第２のゲート(Ｇ２)の制御電極に印加される。画素選択信号(Ｓ)は第３のゲート(Ｇ３)の制御電極に印加される。入射した光は埋め込みフォトダイオード(PD)により電荷に変換される。
第３のゲート(Ｇ３)と電源(ＶDD)との間にあるのは電界効果トランジスタからなるバッファ(ＢＦ)であり、浮遊拡散層(ＦＤ)に転送された電荷を緩衝増幅し出力線に伝送するためのものである。バッファ(BF)における電界トランジスタはそのゲートが浮遊拡散層(FD)にドレインが電源(VDD)に、ソースが第３のゲート(G3)に接続され、ソースフォロアとして使用されるのが一般的である。
図４のタイミングは、画素部のある１水平行が選択されて読み出される場合のタイミング図を示しており、画素選択信号は、省略している。まず、リセット信号(Ｒ)を与えて、ゲート(Ｇ２)を開き、画素部の浮遊拡散層(ＦＤ)を初期化する。
The actual operation including the reading operation from the pixel portion is as follows.
Each pixel (1) in FIG. 1 is supplied with a pixel selection signal (S), a reset signal (R), and a transfer gate control signal (TX) by a vertical scanning signal generation circuit (7) as shown in FIG.
In FIG. 2, the transfer gate control signal (TX) is applied to the control electrode of the first gate (G1). The reset signal (R) is applied to the control electrode of the second gate (G2). The pixel selection signal (S) is applied to the control electrode of the third gate (G3). Incident light is converted into electric charge by a buried photodiode (PD).
Between the third gate (G3) and the power supply (VDD) is a buffer (BF) made of a field effect transistor, which buffers and amplifies the charge transferred to the floating diffusion layer (FD) and transmits it to the output line. Is to do. The field transistor in the buffer (BF) is generally used as a source follower, with the gate connected to the floating diffusion layer (FD), the drain connected to the power supply (VDD), and the source connected to the third gate (G3). is there.
The timing of FIG. 4 shows a timing chart when one horizontal line having a pixel portion is selected and read out, and the pixel selection signal is omitted. First, a reset signal (R) is given, the gate (G2) is opened, and the floating diffusion layer (FD) of the pixel portion is initialized.
このときのリセットレベルの電圧を図３に示す２つの容量(Ｃ1，Ｃ2)にサンプルする。これは、スイッチφs, φsdを一旦"１"にして"０"にもどすことによりなされる(以下、スイッチオンの状態を論理値"１"，オフの状態を論理値"０"と表す)。また、その電圧を２つの比較器に与えて、１，０，−１の３値のＡ/Ｄ変換を行う。その後、演算増幅器の入力を共通として、Ｃ1はＤ/Ａ変換器(以下「DAC」という)用スイッチと、演算増幅器の入力との間に接続し、Ｃ2は、演算増幅器の入出力間に接続する。これにより、次式の演算が実行される。
Ｃ1＝Ｃ2であれば、これは、式(２)と等価である。ここで、Ｖout(0)は、最初のサイクルの出力、D(0)は、最初のＡ/Ｄ変換値、つまり最上位桁の値である。次のサイクルのため、演算増幅器の出力をC１にサンプルする。これは、スイッチφ１，φ１dを一旦"１"にして"０"にもどすことによりなされる。
The voltage at the reset level at this time is sampled into two capacitors (C1, C2) shown in FIG. This is done by temporarily setting the switches φs and φsd to “1” and returning them to “0” (hereinafter, the switch-on state is represented by a logical value “1” and the off state is represented by a logical value “0”). Further, the voltage is supplied to two comparators to perform ternary A / D conversion of 1, 0, -1. After that, C1 is connected between the D / A converter (hereinafter referred to as "DAC") switch and the input of the operational amplifier, and C2 is connected between the input and output of the operational amplifier. To do. Thereby, the calculation of the following equation is executed.
If C1 = C2, this is equivalent to equation (2). Here, Vout (0) is the output of the first cycle, and D (0) is the first A / D conversion value, that is, the value of the most significant digit. For the next cycle, the output of the operational amplifier is sampled to C1. This is done by once setting the switches φ1 and φ1d to “1” and returning them to “0”.
また、演算増幅器の出力電圧を２つの比較器に与えて、１，０，−１の３値のＡ/Ｄ変換を行う。Ｃ2にはもともとＶout(0)が記憶されている。そこで、Ｃ1を用いてＶout(0)と接地点との間の電圧を記憶し、次いで、Ａ/Ｄ変換の結果に従って、これをDACとアンプの仮想接地点の間に接続し直せば、その差に比例した電荷Ｑ＝Ｃ1(Ｖout(0)−Ｄ(1)ＶR) が、Ｃ2に転送され、その結果次式の演算が実行される。
これを必要なサイクル数だけ繰り返す。Ｎ回繰り返せば、Ｎ＋１ビットの分解能が原理的には得られる。リセットレベルのＡ/Ｄ変換結果を一旦レジスタ(３)に記憶する。ついで画素への電荷転送制御信号(ＴＸ)を与え、ゲート(Ｇ1)を開き、フォトダイオード(PD)に蓄積された電荷を信号電荷検出手段としての浮遊拡散層(ＦＤ)に転送する。このとき画素からの出力は、転送される電荷量に応じて変化する。その信号レベルをリセットレベルに対して行ったのと同じ動作によりサンプルし、Ａ/Ｄ変換を行う。リセットレベルに対するＡ/Ｄ変換と同じ分解能となるようＮ回繰り返す。その信号レベルのＡ/Ｄ変換結果を別のレジスタ(３')に記憶する。信号電荷検出手段は、半導体中の信号電荷の変化を絶縁物を介した浮遊ゲートの電位の変化として捉えるよう、浮遊ゲートで代替してもよい。
Further, the output voltage of the operational amplifier is supplied to two comparators to perform ternary A / D conversion of 1, 0, −1. Cout originally stores Vout (0). Therefore, the voltage between Vout (0) and the grounding point is stored using C1, and then it is reconnected between the DAC and the virtual grounding point of the amplifier according to the result of A / D conversion. Charge Q = C1 (Vout (0) -D (1) VR) proportional to the difference is transferred to C2, and as a result, the following equation is executed.
This is repeated as many times as necessary. If it is repeated N times, a resolution of N + 1 bits can be obtained in principle. The reset level A / D conversion result is temporarily stored in the register (3). Next, a charge transfer control signal (TX) is given to the pixel, the gate (G1) is opened, and the charge accumulated in the photodiode (PD) is transferred to the floating diffusion layer (FD) as signal charge detection means. At this time, the output from the pixel changes in accordance with the amount of charge transferred. The signal level is sampled by the same operation as that performed for the reset level, and A / D conversion is performed. Repeat N times so that the resolution is the same as the A / D conversion for the reset level. The A / D conversion result of the signal level is stored in another register (3 ′). The signal charge detection means may be replaced with a floating gate so that a change in signal charge in the semiconductor is captured as a change in the potential of the floating gate via an insulator.
ディジタルノイズキャンセルは、２つのレジスタ(３，３')に記憶したリセットレベルと信号レベルに対するＡ/Ｄ変換値の差を求めることで行う。これは、カラム毎にディジタル加算器（減算器）を設けて行うこともできるが、これは、２つのレジスタの値を水平走査により読み出して、出力に加算器（図１の４）を設けて行う方が回路規模の点で有利である。水平走査は、複数のＤ型フリップ・フロップ(５)からなるシフトレジスタによりゲート(９)を開閉して行う。電流源トランジスタ(６)は、出力ラインの負荷となっている。 Digital noise cancellation is performed by obtaining the difference between the reset level and the signal level stored in the two registers (3, 3 '). This can be done by providing a digital adder (subtractor) for each column, but this is done by reading the values of the two registers by horizontal scanning and providing an adder (4 in FIG. 1). This is advantageous in terms of circuit scale. Horizontal scanning is performed by opening and closing the gate (9) by a shift register composed of a plurality of D-type flip-flops (5). The current source transistor (6) is a load on the output line.
次に、読み出し時のランダムノイズを低減することができる多数回サンプルと加算を用いた方式を説明する。 図６に、イメージセンサのブロック図を、図７にその垂直読み出しとＡ/Ｄ変換のタイミングを示す。先に説明した、リセットレベル、信号レベルに対するＮビットのＡ/Ｄ変換をそれぞれＭ回行い、Ａ/Ｄ変換器出力に設けたレジスタ(３，３')と加算器(８)を用いてＭ回の加算を行った値どうしの差を求めてディジタルノイズキャンセルを行うもので、Ｍ回の加算を行えば、信号に対する雑音の比を、振幅で１/√Mに改善する効果がある。
さらに、このような加算を行う場合、巡回型Ａ/Ｄ変換器に用いるキャパシタのバラツキによる誤差を低減することができる。その場合の巡回型Ａ/Ｄ変換器の単位回路を図８に示す。これは図９に示すように、２つの容量Ｃ1とＣ2の役割を変えてＡ/Ｄ変換を行い、その和を求めることで、キャパシタのバラツキ誤差の大部分がキャンセルされることを用いる。
Next, a method using multiple sampling and addition that can reduce random noise during reading will be described. FIG. 6 is a block diagram of the image sensor, and FIG. 7 shows the timing of the vertical reading and A / D conversion. The N-bit A / D conversion for the reset level and the signal level described above is performed M times, and the register (3, 3 ') provided at the output of the A / D converter and the adder (8) Digital noise cancellation is performed by obtaining the difference between the values obtained by adding the number of times. If M times of addition are performed, the noise to signal ratio is improved to 1 / √M in amplitude.
Further, when such addition is performed, errors due to variations in capacitors used in the cyclic A / D converter can be reduced. A unit circuit of the cyclic A / D converter in that case is shown in FIG. As shown in FIG. 9, the fact that most of the variation error of the capacitor is canceled by performing the A / D conversion by changing the roles of the two capacitors C1 and C2 and obtaining the sum thereof is used.
図９(a)のように、Ｃ1とＣ2で入力信号ＶINをサンプリングしたあと、演算時にＣ1をDACに、Ｃ2をアンプの入出力間に接続すれば、その出力ＶOUTは、式(３)と同様
の演算がなされ、図９(b)のように演算時にＣ2をDACに、Ｃ1をアンプの入出力間に接続すれば、次式の演算がなされる。
As shown in FIG. 9A, after the input signal VIN is sampled by C1 and C2, if C1 is connected to the DAC and C2 is connected between the input and output of the amplifier at the time of calculation, the output VOUT is expressed by the following equation (3). Same
If C2 is connected to the DAC and C1 is connected between the input and output of the amplifier as shown in FIG. 9 (b), the following equation is calculated.
Ｃ1とＣ2は、同じ値に設計するが、バラツキにより誤差が生じたとし、その誤差を
で表すと、
であるので、式(５)，式(６)はそれぞれ、次式のようになる。
C1 and C2 are designed to have the same value, but it is assumed that an error has occurred due to variations.
In terms of
Therefore, the equations (5) and (6) are respectively expressed by the following equations.
(図９(a)の場合)
(図９(b)の場合)
(In the case of Fig. 9 (b))
これは、式(２)と比較すると、１サイクルのＡ/Ｄ変換あたりに、図９(a)の場合にはαＶIN−Ｄ×α×ＶRの誤差が、図９(b)の場合には−αＶIN＋Ｄ×α×ＶRの誤差が発生することを意味している。つまり、もしＤが同じであれば、その絶対値が等しく極性が逆の誤差が生じる。実際には、これを必要な回数巡回させるが、そのときの全体の誤差を計算すると、α<<１であれば、全体の誤差についても、図９(a)で演算を行った場合と、図９(b)で演算を行った場合とでは、ほぼ絶対値が等しく、極性が逆となる。従って、図９(a)と図９(b)によってＡ/Ｄ変換を行った結果を加算すれば、ほぼその誤差が相殺される。実際には、例えば図７のＭ回加算処理を行う場合（Ｍが２以上の偶数）のタイミング図において、奇数番目のＡ/Ｄ変換は、図９(a)の動作、偶数番目のＡ/Ｄ変換は、図９(b)の動作になるようにすればよい。 また、リセットレベルに対するＡ/Ｄ変換、信号レベルに対するＡ/Ｄ変換、ともに同じ動作を行う。 Compared with equation (2), the error of αVIN−D × α × VR in the case of FIG. 9 (a) and the error in the case of FIG. 9 (b) per one cycle of A / D conversion. This means that an error of -αVIN + D × α × VR occurs. That is, if D is the same, an error occurs in which the absolute values are equal and the polarity is opposite. Actually, this is circulated as many times as necessary. When the total error at that time is calculated, if α << 1, the total error is calculated as shown in FIG. In the case where the calculation is performed in FIG. 9B, the absolute values are almost equal and the polarities are reversed. Therefore, adding the results of A / D conversion according to FIG. 9A and FIG. 9B almost cancels the error. Actually, for example, in the timing diagram when M times of addition processing of FIG. 7 are performed (M is an even number of 2 or more), the odd-numbered A / D conversion is the same as the operation of FIG. The D conversion may be performed as shown in FIG. The same operation is performed for both A / D conversion for the reset level and A / D conversion for the signal level.
図８の単位Ａ/Ｄ変換回路は、図３の回路を基本として、図９(a)と図９(b)の両方の動作を行えるようにしたものである。図１０は、図８が、図３の回路の動作と同じになるようにするための制御信号の与え方を示している。
このようなキャパシタのバラツキを低減するキャンセルする処理は、同時に平均化により、ランダムノイズに関しても低減の効果がある。
The unit A / D conversion circuit of FIG. 8 is configured so that both the operations of FIG. 9A and FIG. 9B can be performed based on the circuit of FIG. FIG. 10 shows a method of giving a control signal for making FIG. 8 the same as the operation of the circuit of FIG.
Such a canceling process for reducing the variation of the capacitors has an effect of reducing random noise by averaging at the same time.
ディジタル領域でのノイズキャンセルを行うもう１つの利点は、１つのＡ/Ｄ変換器でイメージアレイの出力の複数のカラムに対して、マルチプレクスしながら逐次Ａ/Ｄ変換を行えることである。この場合の構成例を図１１に示す。巡回型Ａ/Ｄ変換器は、回路がやや複雑であるので画素ピッチが小さくなると単位のＡ/Ｄ変換器をカラムに並べるのが困難になる。その場合、複数のカラムの出力を１つのＡ/Ｄ変換器でまかなえばよい。ディジタル領域でノイズキャンセルする場合は、図１１に示したように複数のカラムの出力をマルチプレクスしながら直接順に、Ａ/Ｄ変換器に接続することで容易に行える。これをアナログ領域で、アンプと容量を用いてノイズキャンセルしようとするとアナログ回路が複雑となり、精度を出しにくい。図１１に示すように、レジスタは、カラムの数だけ必要になり、Ａ/Ｄ変換器の出力に対して切り替えることになるが、レジスタはディジタル回路であるので面積を小さくするのはアナログ回路であるＡ/Ｄ変換器に比べてはるかに容易であり、Ａ/Ｄ変換器を複数のカラムで共有するのは非常に有用である。 Another advantage of performing noise cancellation in the digital domain is that a single A / D converter can sequentially perform A / D conversion on multiple columns of the output of the image array while multiplexing. A configuration example in this case is shown in FIG. Since the cyclic A / D converter has a slightly complicated circuit, it becomes difficult to arrange unit A / D converters in a column when the pixel pitch is reduced. In that case, the output of a plurality of columns may be covered by a single A / D converter. Noise cancellation in the digital domain can be easily performed by directly connecting the outputs of a plurality of columns to an A / D converter in a multiplexed manner as shown in FIG. In the analog domain, if an attempt is made to cancel noise using an amplifier and a capacitor, the analog circuit becomes complicated and it is difficult to achieve accuracy. As shown in FIG. 11, as many registers as the number of columns are required, and switching is performed with respect to the output of the A / D converter. However, since the register is a digital circuit, the area is reduced by an analog circuit. It is much easier than some A / D converters, and it is very useful to share A / D converters among multiple columns.
図３及び図８は、簡単のため、シングルエンドの演算増幅器を用いた回路になっているが、これを全差動型回路にすることもできる。図３に対応する回路を全差動型で構成した回路を図１２に示す。イメージアレイからの出力は、図１２のＶINの入力に与え、図１２のもう１つの入力ＶREFには、参照電圧を与える。この参照電圧は、Ａ/Ｄ変換される電圧の直流レベルを決める。
なお、図３の回路に対しての全差動回路の構成を示したが、同様に図８についても全差動回路とすることは可能であり、これは図３と図１２から容易に類推できる。
なお、図３の演算増幅器の代わりに、カスコードのソース接地増幅器のような簡単な構成の増幅器を用いても実現できることは明らかである。
3 and 8 are circuits using a single-ended operational amplifier for the sake of simplicity, but this may be a fully differential circuit. FIG. 12 shows a circuit in which the circuit corresponding to FIG. 3 is configured as a fully differential type. The output from the image array is applied to the input of VIN in FIG. 12, and the reference voltage is applied to the other input VREF in FIG. This reference voltage determines the DC level of the voltage to be A / D converted.
Although the configuration of the fully differential circuit with respect to the circuit of FIG. 3 is shown, the fully differential circuit can be similarly applied to FIG. 8, and this can be easily inferred from FIGS. 3 and 12. it can.
In addition, it is obvious that an amplifier having a simple configuration such as a cascode common source amplifier can be used instead of the operational amplifier of FIG.
次に、別の実施例として、イメージセンサのカラムにおいて、プリアンプ(前置増幅器)によるアナログノイズキャンセルと、プリアンプのノイズに対してディジタルノイズキャンセルを行う方式について説明する。
図１３に示すように、画素部からの信号を一旦プリアンプ(１０)で増幅した信号レベル、リセットレベルそれぞれを、Ａ/Ｄ変換し、そのディジタルデータを、２つのレジスタに記憶し、ディジタル領域でノイズキャンセルを行う。その具体的な回路例と、タイミング図を、図１４と、図１５に示す。プリアンプは、２つの容量と、スイッチ、アンプを用いた例を示している。ＶINには、画素部のリセットレベルと、信号レベルが交互に与えられる。先にリセットレベルが出力される画素回路を用いた場合について考える。画素部をリセットし、画素内のアンプを経由して、リセットレベルがＶINに与えられる。これをスイッチφs1，φs1dを"１"にして、容量ＣA1にサンプルする。その後、スイッチφs1，φs1dを"０"に戻したあと、スイッチφs2を"１"にすることで、増幅されたリセットレベルがプリアンプの出力に現れる。このときのプリアンプの出力をＶout1とする。
ここで、説明を一般化するために、ＣA2をＶRAに接続し、切り離した瞬間に、ＶINに与えられる入力レベルをＶSR0とし、ＣA2を出力に接続し、次の段で出力がサンプルされて記憶される瞬間にＶINに与えられる入力レベルをＶSRとする。このときに、ノイズ成分を無視すれば、
Next, as another embodiment, a method of performing analog noise cancellation by a preamplifier (preamplifier) and digital noise cancellation for preamplifier noise in an image sensor column will be described.
As shown in FIG. 13, the signal level and the reset level obtained by once amplifying the signal from the pixel unit by the preamplifier (10) are A / D converted, the digital data is stored in two registers, and the digital area is stored. Perform noise cancellation. Specific circuit examples and timing diagrams thereof are shown in FIG. 14 and FIG. The preamplifier shows an example using two capacitors, a switch, and an amplifier. The reset level of the pixel portion and the signal level are alternately given to VIN. Consider the case of using a pixel circuit that outputs a reset level first. The pixel unit is reset, and a reset level is given to VIN via an amplifier in the pixel. This is sampled in the capacitor CA1 with the switches φs1 and φs1d set to “1”. Thereafter, the switches φs1 and φs1d are returned to “0”, and then the switch φs2 is set to “1”, whereby the amplified reset level appears at the output of the preamplifier. The output of the preamplifier at this time is Vout1.
Here, to generalize the description, CA2 is connected to VRA, and at the moment of disconnection, the input level applied to VIN is set to VSR0, CA2 is connected to the output, and the output is sampled and stored in the next stage. The input level applied to VIN at the moment of being set is VSR. At this time, if the noise component is ignored,
と表される。ここでＶRAは、プリアンプに与えられる参照電圧である。ＶSR0は、動作基準電圧を定めるための電圧であり、好ましくは安定した直流電圧、実用上はリセットレベルを、上記期間においてプリアンプのＶINに与える。
もし、ＶSR、ＶSR0として、画素部をリセットしたときの出力が与えられ、リセットレベルがノイズの影響などでの変動がないとすれば、ＶSR＝ＶSR0であり、Ｖout1＝ＶRAとなる。一般的には、リセットレベルに変動があることを想定し、リセットレベルが与えられたときの出力を式(１１)と考える。その出力(Ｖout1)に対して、図１４の後段の巡回型Ａ／Ｄ変換器でＡ／Ｄ変換を行う。Ａ/Ｄ変換結果は、レジスタに記憶する。Ａ/Ｄ変換の動作は、図３の場合と同様であるので、省略する。その後、プリアンプのスイッチ(φs1，φs1d，φs2)は、次の信号レベルのＡ/Ｄ変換器でのサンプルが完了するまで変化させないことが重要である。
リセットレベルのＡ/Ｄ変換完了後、画素内の電荷転送制御信号TXを高い電位にすることで、フォトダイオードの電荷を浮遊拡散層に転送する。これにより、画素内のアンプを経由して、ＶINに信号が現れる。その変化によって、プリアンプの出力には、ＣA1/ＣA2の比で増幅された信号レベルが現れる。このときの出力をＶout2とすると、ノイズ成分を無視すれば、次式となる。
It is expressed. Here, VRA is a reference voltage applied to the preamplifier. VSR0 is a voltage for determining an operation reference voltage, and preferably provides a stable DC voltage, practically a reset level, to VIN of the preamplifier during the above period.
If the output when the pixel portion is reset is given as VSR and VSR0 and the reset level does not vary due to the influence of noise or the like, VSR = VSR0 and Vout1 = VRA. In general, assuming that the reset level varies, the output when the reset level is given is considered as equation (11). The output (Vout1) is A / D converted by a cyclic A / D converter in the latter stage of FIG. The A / D conversion result is stored in a register. Since the A / D conversion operation is the same as in FIG. Thereafter, it is important that the preamplifier switches (φs1, φs1d, φs2) are not changed until the sampling of the A / D converter of the next signal level is completed.
After the A / D conversion at the reset level is completed, the charge transfer control signal TX in the pixel is set to a high potential, so that the charge of the photodiode is transferred to the floating diffusion layer. As a result, a signal appears at VIN via the amplifier in the pixel. As a result, the signal level amplified by the ratio CA1 / CA2 appears at the output of the preamplifier. Assuming that the output at this time is Vout2, if the noise component is ignored, the following equation is obtained.
ここで、ＶSSは、ＶINに与えられる信号レベルである。このように、ＶRAを基準として、画素部のノイズキャンセルがなされた信号成分がＣA1/ＣA2の比で増幅された信号が現れる。これを、その後段の巡回型Ａ/Ｄ変換器によりＡ/Ｄ変換を行ってレジスタに記憶する。
このように、Ａ/Ｄ変換され、レジスタに記憶されたディジタル値の差をディジタル領域で求めることで、非常に低雑音の読み出しが可能になる。Ａ/Ｄ変換前のアナログ動作は、同じ動作が行われるので、アナログ領域での誤差が生じても、２つの信号に同じ影響が生じる。したがってディジタル領域で差を求めることで、効果的に回路のばらつきにより生じる固定パターン雑音が効果的に除去される。さらに、プリアンプにおいて、リセットレベルの増幅と信号レベルの増幅において、スイッチの状態を変えないようにすることで、プリアンプの容量に蓄えられているノイズ電荷が変化しないため、Ｖout1，Ｖout2をＡ/Ｄ変換した後、ディジタル領域で差を求めれば、プリアンプの雑音の一部である容量に蓄えられた雑音成分を除去することができる。その成分は、特にプリアンプの利得が高い場合に支配的なノイズ成分となるため、その除去効果は非常に大きい。
Here, VSS is a signal level applied to VIN. In this manner, a signal in which the signal component from which the pixel portion has been subjected to noise cancellation is amplified by the ratio CA1 / CA2 with respect to VRA appears. This is A / D converted by a subsequent cyclic A / D converter and stored in a register.
As described above, the difference between the digital values that have been A / D converted and stored in the register is obtained in the digital domain, thereby enabling very low noise readout. Since the analog operation before A / D conversion is the same, even if an error occurs in the analog domain, the two signals have the same influence. Therefore, by obtaining the difference in the digital domain, the fixed pattern noise caused by circuit variations can be effectively removed. Further, in the preamplifier, the noise charge stored in the capacitor of the preamplifier does not change by not changing the switch state in the reset level amplification and the signal level amplification, so that Vout1 and Vout2 are A / D. If the difference is obtained in the digital domain after the conversion, the noise component stored in the capacitor, which is part of the preamplifier noise, can be removed. Since this component becomes a dominant noise component particularly when the gain of the preamplifier is high, its removal effect is very large.
なお、以上は、プリアンプへのサンプリング動作を、１水平行毎に、毎回行う場合について説明したが、図１５に示した、プリアンプのスイッチ(φs1，φs1d，φs2)を制御することによるサンプリング動作は、フレームの先頭で１回のみ行い、信号読み出し時は、φs1＝φs1d＝"０"，φs2＝"１"のままにしておき、読み出しタイミングとしては、図４と同じ動作をする方法も考えられる。この場合、毎回プリアンプのスイッチング動作を行わなくてよいため、信号を高速に読み出したり、消費電力を下げる上で効果がある。なお、フレームの先頭で与えられるＶINは、式(１１)(１２)のＶSR0に相当するものとなり、これには適当な参照電圧を与えるか、ダミー画素を設けて、そのリセットレベルを利用するなどの方法が考えられる。どのような電圧を与えたとしても原理的には、式(１１)，(１２)に対応する電圧をディジタル化して、ディジタル領域で差分を求めれば、ＶSR0とは無関係に、各画素部の読み出し時のリセットレベルと信号レベルの差分が求められることになり、ディジタル領域でノイズキャンセルが行えることがわかる。また、フレームの先頭ではなく、複数の水平読み出しごとに、図１５のようなプリアンプのサンプリング動作を行い、その他の水平読み出しでは、リセット動作を行い、図４と同じ動作とするという方法も考えられる。これも信号を高速に読み出したり、消費電力を下げる上で効果がある。 In the above, the case where the sampling operation to the preamplifier is performed every time in parallel is described. However, the sampling operation by controlling the preamplifier switches (φs1, φs1d, φs2) shown in FIG. A method of performing the same operation as in FIG. 4 as a read timing is also possible, which is performed only once at the beginning of the frame, and φs1 = φs1d = “0”, φs2 = “1” at the time of signal reading. . In this case, since it is not necessary to perform the switching operation of the preamplifier every time, it is effective in reading out signals at a high speed and reducing power consumption. Note that VIN given at the head of the frame corresponds to VSR0 in the equations (11) and (12). For this purpose, an appropriate reference voltage is given or a dummy pixel is provided and its reset level is used. Can be considered. In principle, no matter what voltage is applied, if the voltage corresponding to equations (11) and (12) is digitized and the difference is obtained in the digital domain, the readout of each pixel portion is independent of VSR0. The difference between the reset level and the signal level at the time is obtained, and it can be seen that noise cancellation can be performed in the digital domain. In addition, the preamplifier sampling operation as shown in FIG. 15 is performed for each of a plurality of horizontal readouts instead of the top of the frame, and the reset operation is performed for the other horizontal readouts, so that the same operation as FIG. 4 is performed. . This is also effective in reading signals at high speed and reducing power consumption.
別の実施例として、Ａ/Ｄ変換器に積分型を用いたディジタルノイズキャンセルを説明する。図１６に、その構成を示す。一点鎖線で囲まれたＡ/Ｄ変換器(20)は、カラムに並べる１チャネル分を示しており、ランプ信号発生器(26)、多段分解能Grayコードカウンタ(27)、制御回路(28)はカラムに並べた全てのチャンネルのＡ/Ｄ変換回路に対して共通である。図１６のＡ/Ｄ変換器(20)の１チャネル分は、図１のＡ/Ｄ変換器(2)に相当する回路を示している。この図１６では、図１３のプリアンプ(10)はプリアンプ(21)としてＡ/Ｄ変換器(20)の内部に取り込まれている。しかしながらプリアンプ(21)は必須の構成ではなく省略できるものである。
ディジタルノイズキャンセルをイメージセンサのカラムにおいて行うため、積分時間の異なる２回の積分型Ａ/Ｄ変換を行う。積分型Ａ/Ｄ変換器は、１個の比較器(22)、ランプ信号発生器(26)とこれに同期して動作するカウンタ(27)及びカウント値を記憶（ラッチ）するラッチ回路(24)からなる。0Vから徐々に電圧が上昇するランプ信号を発生させ、ランプ信号のスタートと同時にディジタル値がインクリメントするカウンタを動作させる。このときランプ信号とＡ/Ｄ変換したい入力信号を比較器(22)に与え、ランプ信号が、入力信号を超えた瞬間に比較器(22)の出力が"０"から"１"に変化する。この比較器(22)の出力によって、ラッチ回路(24)にカウンタの値を記憶する。この記憶されたディジタル値が、入力されたアナログ信号がＡ/Ｄ変換された値となる。このカウンタとしては、ディジタルノイズがＡ/Ｄ変換特性に与える影響を減らすため、全てのコードで遷移するビットが１ビットだけであるグレイコードを用いるのが一般的である。積分型Ａ/Ｄ変換器は、非常に線形性に優れ、低雑音の読み出しには有利である。カウンタを用いた積分型Ａ/Ｄ変換器は、例えば10ビット分解能で行うと最大で1024回のカウントが必要になる。従って分解能を高くすると、変換時間が長くなり、イメージセンサの読み出し速度に影響する。23はＲＳフリップフロップである。また必要に応じて、グレイコードをバイナリコードに変換する変換器(25)を設ける。
ディジタルノイズキャンセルを行う場合は、雑音成分と信号成分の両方に対してＡ/Ｄ変換を行う必要がある。そのため一般的には、アナログ領域でノイズキャンセルを行う場合に比べて、一般的には２倍の変換時間を必要とする。本発明では、積分型Ａ/Ｄ変換の特徴を利用し、この変換時間を節約し、高速のＡ/Ｄ変換を行うものである。
図１７は、リセットレベル用と、信号レベル用のＡ/Ｄ変換に使用するランプ波形と、最大カウント数の関係を図示している。
動作は、以下の通りである。まず、入力に画素部のリセットレベルを与え、プリアンプ(21)で増幅されたレベルに対してＡ/Ｄ変換を行う。このとき、リセットレベルが取りうる範囲は、固定パターンノイズ、ランダムノイズの変動の範囲であるので、その範囲は小さい範囲に限定されており、これをＡ/Ｄ変換するときのランプ信号の振幅は小さくてよく、またカウント値も、少ない回数ですみ、短時間でのＡ/Ｄ変換が可能である。次いで、信号レベルを与えて、大きな振幅のランプ波形を用い、十分な最大カウント数を使ってＡ/Ｄ変換を行う。このようにすることで、信号レベルだけに対するＡ/Ｄ変換に必要な時間に、その何割（図１７では、１/M）かの時間を追加することで、ノイズレベルに対するＡ／Ｄ変換が行え、線形性に優れた積分型Ａ/D変換を用いてディジタルノイズキャンセルが比較的容易に行える。
As another embodiment, digital noise cancellation using an integral type A / D converter will be described. FIG. 16 shows the configuration. The A / D converter (20) surrounded by the alternate long and short dash line shows one channel lined up in the column. The ramp signal generator (26), the multistage resolution Gray code counter (27), and the control circuit (28) This is common to the A / D conversion circuits of all the channels arranged in the column. One channel of the A / D converter (20) in FIG. 16 shows a circuit corresponding to the A / D converter (2) in FIG. In FIG. 16, the preamplifier (10) of FIG. 13 is taken into the A / D converter (20) as a preamplifier (21). However, the preamplifier (21) is not an essential configuration and can be omitted.
In order to perform digital noise cancellation in the column of the image sensor, two integration A / D conversions with different integration times are performed. The integrating A / D converter includes one comparator (22), a ramp signal generator (26), a counter (27) operating in synchronization with this, and a latch circuit (24) for storing (latching) the count value. ). A ramp signal whose voltage gradually increases from 0 V is generated, and a counter whose digital value is incremented simultaneously with the start of the ramp signal is operated. At this time, the ramp signal and the input signal to be A / D converted are supplied to the comparator (22), and the output of the comparator (22) changes from "0" to "1" at the moment when the ramp signal exceeds the input signal. . Based on the output of the comparator (22), the value of the counter is stored in the latch circuit (24). The stored digital value becomes a value obtained by A / D converting the input analog signal. As this counter, in order to reduce the influence of digital noise on the A / D conversion characteristics, it is common to use a gray code in which only one bit transitions in all codes. The integral type A / D converter is very excellent in linearity and is advantageous for low noise readout. An integration type A / D converter using a counter, for example, requires a maximum of 1024 counts when performed with a 10-bit resolution. Therefore, if the resolution is increased, the conversion time becomes longer, which affects the reading speed of the image sensor. 23 is an RS flip-flop. If necessary, a converter (25) for converting the Gray code into a binary code is provided.
When digital noise cancellation is performed, it is necessary to perform A / D conversion on both the noise component and the signal component. Therefore, generally, twice the conversion time is generally required as compared with the case where noise cancellation is performed in the analog domain. In the present invention, the characteristics of the integral type A / D conversion are utilized, the conversion time is saved, and high-speed A / D conversion is performed.
FIG. 17 illustrates the relationship between the ramp waveform used for the A / D conversion for the reset level and the signal level, and the maximum count number.
The operation is as follows. First, the reset level of the pixel portion is given to the input, and A / D conversion is performed on the level amplified by the preamplifier (21). At this time, the range that can be taken by the reset level is a range of fluctuations of fixed pattern noise and random noise, so the range is limited to a small range, and the amplitude of the ramp signal when this is A / D converted is The A / D conversion can be performed in a short time because the count value may be small and the count value is small. Next, a signal level is given, and a large-amplitude ramp waveform is used, and A / D conversion is performed using a sufficient maximum count. By doing this, A / D conversion for the noise level can be performed by adding some time (1 / M in FIG. 17) to the time required for A / D conversion for only the signal level. Digital noise cancellation can be performed relatively easily by using an integral A / D conversion excellent in linearity.
巡回型Ａ/Ｄ変換について補足説明を行う。
巡回型Ａ/Ｄ変換として、１サイクルあたり、例えば２進で−１，０，１の３値を取る冗長表現を用いるが、最終的にはデータ出力線数を減らすために、非冗長表現に変換した後に、そのディジタルデータを、水平走査（あるいは並列出力のときは部分的水平走査）を行って出力する。なお出力のデータレートが低い場合には、水平走査後、冗長表現から非冗長表現に変換してもよい。この変換は、Ｎビットの場合には、Ｎ＋１桁の加算を行う加算器を用いて行うことができる。図３、図８は１サイクルで１．５ビットの巡回型Ａ/Ｄ変換を行う構成であるが、より高速に動作させるため、演算要素を多段に接続して巡回させる方式なども考えられる。さらに図３、図８では、比較器を二つ用いているが、比較器を１つ用いて１ビットのＡ/Ｄ変換を繰り返す方法、比較器を複数用いて、さらにアンプでの増幅も４倍、８倍、１６倍として、１サイクルあたり多ビットのＡ/Ｄ変換を巡回する方法も考えられ、これらを排除するものではない。
また、ここまでの説明では、画素選択手段として第３のゲート(G3)を用いる構成を示したが、他の構成によっても画素の選択は可能であり、本発明は上述の第３のゲート(G3)を用いる構成に限定されるものではない。たとえば図１８に示すように、リセット電位を固定せずに走査信号発生手段から可変のリセット電位として制御信号ＶRを与えることによっても画素選択可能である。この回路の動作の概略を説明すると、選択していない画素の浮遊拡散層(FD)の電位を、電界効果トランジスタからなるバッファ(BF)がオフ状態となる低い電位(たとえば１Ｖ)に保つようにして、選択している画素については、浮遊拡散層の電位の初期化レベルを十分高く(たとえば２.５Ｖ)設定する。このように設定すれば、信号電荷が転送され、浮遊拡散層(FD)の電位が下がったとしても、バッファ(BF)がソースフォロア回路として線形性をもって信号読み出しがなされる範囲(たとえば１.５Ｖ)となり、他の選択されていない画素からの信号を抑圧できる。
Supplementary explanation will be given for the cyclic A / D conversion.
As the cyclic A / D conversion, a redundant expression that takes three values, for example, -1, 0, 1 in binary is used per cycle. However, in order to reduce the number of data output lines, a non-redundant expression is eventually used. After the conversion, the digital data is output by performing horizontal scanning (or partial horizontal scanning for parallel output). When the output data rate is low, the redundant representation may be converted to the non-redundant representation after horizontal scanning. In the case of N bits, this conversion can be performed using an adder that performs addition of N + 1 digits. FIGS. 3 and 8 show a configuration in which 1.5-bit cyclic A / D conversion is performed in one cycle. However, in order to operate at higher speed, a method in which arithmetic elements are connected in multiple stages, for example, can be considered. 3 and FIG. 8, two comparators are used. However, a method of repeating 1-bit A / D conversion using one comparator, a plurality of comparators, and further amplification by an amplifier 4 A method of circulating A / D conversion of multiple bits per cycle, such as double, 8 times, and 16 times, is also conceivable, and these are not excluded.
In the description so far, the configuration using the third gate (G3) as the pixel selection means has been described. However, the pixel can be selected by other configurations, and the present invention can be applied to the above-described third gate ( The configuration using G3) is not limited. For example, as shown in FIG. 18, the pixel can be selected by giving a control signal VR as a variable reset potential from the scanning signal generating means without fixing the reset potential. An outline of the operation of this circuit will be described. The potential of the floating diffusion layer (FD) of a non-selected pixel is kept at a low potential (for example, 1 V) at which the buffer (BF) made of a field effect transistor is turned off. For the selected pixel, the initialization level of the potential of the floating diffusion layer is set sufficiently high (for example, 2.5 V). With this setting, even if the signal charge is transferred and the potential of the floating diffusion layer (FD) drops, the buffer (BF) can be read as a source follower circuit with linearity (for example, 1.5 V). ), And signals from other unselected pixels can be suppressed.
本発明の構成により、イメージセンサのカラムにおいて、アナログ領域でのノイズキャンセル回路をなくし、イメージアレイの信号レベルとリセットレベルのそれぞれに対して、Ａ/Ｄ変換を行い、ディジタル領域で、その差を求めることで、高精度の固定パターン雑音除去能力と、低いランダムノイズでの信号読み出しを可能にするとともに、高分解能のＡ/Ｄ変換を可能にする。 According to the configuration of the present invention, the noise cancellation circuit in the analog domain is eliminated in the column of the image sensor, A / D conversion is performed for each of the signal level and the reset level of the image array, and the difference is calculated in the digital domain. As a result, high-precision fixed pattern noise removal capability, signal readout with low random noise, and high-resolution A / D conversion are possible.
１ 画素部
２ Ａ/Ｄ変換器
３，３’ レジスタ
４ 加算器
５ Ｄ型フリップフロップ
６ 電流源トランジスタ
７ 垂直走査信号発生回路
ＦＤ 浮遊拡散層
Ｇ１，Ｇ２ ゲート
DESCRIPTION OF
Claims (12)
The A / D conversion circuit assigns a smaller number of A / D converters to the plurality of outputs of the one-dimensional or two-dimensional array, and performs A / D conversion by sequentially switching, 2. The image sensor according to claim 1, wherein the number of A / D converters arranged in one dimension is reduced.
The A / D conversion circuit is an integrating A / D conversion circuit including a ramp signal generator, a comparator, a counter, a control circuit, and a latch circuit, and the ramp signal generator is set to a first input level. 2. The image sensor according to claim 1, wherein a ramp signal having a small amplitude is generated for the second input level, and a ramp signal having a large amplitude is generated for the second input level.
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