JP2006019421A - 欠陥解析システム、記録媒体、欠陥解析方法、及び工程管理方法 - Google Patents
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Abstract
【解決手段】 シリコン(半導体)ウエハに対して行われる複数の工程のうちの一つの工程によってシリコンウエハに新たに発生した新規欠陥を抽出するステップS1と、新規欠陥の個数を計数するステップS2と、新規欠陥の個数を計数した後に、シリコンウエハ1の上に第1、第2一層目銅配線(導電パターン)11a、11bを形成して、ボルテージコントラスト法により新規欠陥と位置が一致する銅配線11a、11bの不良箇所の個数を計数するステップS3と、新規欠陥と不良箇所のそれぞれの個数の計数値を用いて、上記一つの工程における新規欠陥の致命率RFを算出するステップS4とを有することを特徴とする欠陥解析方法による。
【選択図】 図16
Description
前記新規欠陥の個数を計数するステップと、前記新規欠陥の個数を求めた後に、前記半導体ウエハの上に導電パターンを形成して、ボルテージコントラスト法により前記新規欠陥と位置が一致する前記導電パターンの不良箇所の個数を計数するステップと、前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて、前記一つの工程における前記新規欠陥の致命率を算出するステップと、複数のチップが多面取りされる製品用半導体ウエハに対して前記一つの工程を行った後、前記一つの工程によって前記製品用半導体ウエハに新たに発生した新規欠陥を抽出するステップと、前記製品用半導体ウエハの前記新規欠陥の個数を前記チップ毎に計数するステップと、前記製品用半導体ウエハのチップ毎の前記新規欠陥の個数と、前記致命率とに基づいて、前記一つの工程における前記新規欠陥が原因で前記製品用半導体ウエハに発生すると予測される不良チップの総数を算出するステップとを有する工程管理方法が提供される。
LSI等の半導体装置は、シリコン(半導体)ウエハに対して成膜工程やエッチング工程等の様々な工程を行うことにより作製されるが、それぞれの工程において配線等の導電パターンに不良箇所が発生する場合がある。そこで、本実施形態では、そのような不良箇所が存在しているか否かを確認するため、TEG(Test Element Group)と呼ばれる試験用の小領域をシリコンウエハに形成する。
約130nm程度で比誘電率が2.6程度の低誘電率の第2層間絶縁膜7を形成する。以下、この工程をC工程と呼ぶ。
次に、上記のようなTEGが形成されたシリコンウエハ1の欠陥を解析する欠陥解析システムについて説明する。
次に、上記の欠陥解析システム40を使用した欠陥解析方法について、図16を参照しながら説明する。図16は、本実施形態に係る欠陥解析方法を示すフローチャートである。
上記した第3実施形態では、欠陥のサイズに着目しなかったが、本実施形態のようにサイズ毎に致命率を算出してもよい。この場合、制御部42は、ステップS1で得られた欠陥情報信号SDに含まれる欠陥のサイズデータを基にし、記述のステップS4において、新規欠陥のサイズ毎に致命率RFを算出する。
第4実施形態では、新規欠陥のサイズ毎に致命率を算出した。これに代えて、本実施形態では、塵、パターン不良、しみ、及びスクラッチ(引っかき傷)等の新規欠陥の種類毎に致命率を算出する。この場合、制御部42は、第3実施形態のステップS1で得られた欠陥情報信号SDに含まれる欠陥の種類データSKを基にし、既述のステップS4において、新規欠陥の種類毎に致命率RFを算出する。
第4、5実施形態では、新規欠陥のサイズや種類毎に致命率RFを算出した。これに対し、本実施形態では、次の工程への残り易さ(キャリーオーバのされ易さ)によって新規欠陥を区分し、その区分毎に致命率RFを算出する。
次に、上記の第3実施形態で得られた致命率RFを用いて不良チップの数を予測する工程管理方法について、図20を参照しながら説明する。図20は、本実施形態に係る工程管理方法を示すフローチャートである。
実際の半導体工場では客先に納入すべきチップ(半導体装置)の個数が予め決められている。しかし、チップが完成する前にその歩留まりを予め予測しておかないと、全ての工程を終了後にチップの個数が不足していると初めて分かる場合があり、客先へのチップの納入時期が遅れてしまうことがある。
本実施形態に係る工程管理方法では、致命率RFを複数の工程(A〜H工程)のそれぞれについて算出することにより、新規欠陥が不良チップの数に与える影響の大きさを複数の工程間で比較する。致命率RFの算出方法は第3実施形態と同様であり、得られた致命率RFの一例をまとめると次の表3のようになる。
第8実施形態では、A〜H工程のそれぞれに対して不良チップ数を求め、歩留まり向上させるために改善が求められる工程に優先順位をつけた。これに対し、本実施形態では、一枚の製品ウエハの全チップに対し、そのチップが不良となる期待値を算出する。図24は、本実施形態に係る工程管理方法を示すフローチャートである。
前記半導体ウエハの上に形成された導電パターンの不良箇所をボルテージコントラスト法により検出する走査型電子顕微鏡と、
前記検査装置の前記位置データに基づいて、前記半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出し、該新規欠陥の個数を計数し、該新規欠陥と位置が一致する前記不良箇所の個数を計数し、前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて前記一つの工程における前記新規欠陥の致命率を算出する制御部と、
を有することを特徴とする欠陥解析システム。
前記新規欠陥の個数を計数するステップと、
走査型電子顕微鏡を使用したボルテージコントラスト法により、前記半導体ウエハの上に形成された導電パターンの不良箇所を検出し、前記新規欠陥と位置が一致する該不良箇所の個数を計数するステップと、
前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて、前記一つの工程における前記新規欠陥の致命率を算出するステップと、
をコンピュータに実行させるプログラムが記録されたことを特徴とする記録媒体。
前記製品用半導体ウエハの前記新規欠陥の個数を前記チップ毎に計数するステップと、
前記チップ毎の前記新規欠陥の個数と、前記致命率とに基づいて、前記一つの工程における前記新規欠陥が原因で前記製品用半導体ウエハに発生すると予測される不良チップの総数を算出するステップとが記録されたことを特徴とする付記3に記載の記録媒体。
前記新規欠陥が原因で前記製品用ウエハの第iチップが不良となる期待値fiを、
前記期待値fiを前記複数の工程の全てにおいて算出して加算することにより、前記複数の工程を経た後に前記第iチップが不良となる期待値Fiを算出するステップと、
前記Fiを全てのチップに対し算出して加算することにより、前記製品ウエハに発生すると予測される不良チップの総数Fallを算出するステップとを有することを特徴とする付記3に記載の記憶媒体。
前記新規欠陥の個数を計数するステップと、
前記新規欠陥の個数を計数した後に、前記半導体ウエハの上に導電パターンを形成して、ボルテージコントラスト法により前記新規欠陥と位置が一致する前記導電パターンの不良箇所の個数を計数するステップと、
前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて、前記一つの工程における前記新規欠陥の致命率を算出するステップと、
を有することを特徴とする欠陥解析方法。
前記新規欠陥の個数を計数するステップと、
前記新規欠陥の個数を求めた後に、前記半導体ウエハの上に導電パターンを形成して、ボルテージコントラスト法により前記新規欠陥と位置が一致する前記導電パターンの不良箇所の個数を計数するステップと、
前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて、前記一つの工程における前記新規欠陥の致命率を算出するステップと、
複数のチップが多面取りされる製品用半導体ウエハに対して前記一つの工程を行った後、前記一つの工程によって前記製品用半導体ウエハに新たに発生した新規欠陥を抽出するステップと、
前記製品用半導体ウエハの前記新規欠陥の個数を前記チップ毎に計数するステップと、
前記製品用半導体ウエハのチップ毎の前記新規欠陥の個数と、前記致命率とに基づいて、前記一つの工程における前記新規欠陥が原因で前記製品用半導体ウエハに発生すると予測される不良チップの総数を算出するステップと
を有することを特徴とする工程管理方法。
前記新規欠陥の個数がn個となった前記チップの総数mを計数するステップと、
前記良品チップの総数が予定の数よりも不足するか否かを判断するステップと、
前記良品チップの総数が予定の数よりも不足すると判断された場合、不足分の良品チップを補うだけのロット数の製品ウエハを前記一つの工程に投入するステップとを有することを特徴とする付記18に記載の工程管理方法。
Claims (5)
- 半導体ウエハの欠陥を検出して少なくとも該欠陥の位置データを出力する検査装置と、
前記半導体ウエハの上に形成された導電パターンの不良箇所をボルテージコントラスト法により検出する走査型電子顕微鏡と、
前記検査装置の前記位置データに基づいて、前記半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出し、該新規欠陥の個数を計数し、該新規欠陥と位置が一致する前記不良箇所の個数を計数し、前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて前記一つの工程における前記新規欠陥の致命率を算出する制御部と、
を有することを特徴とする欠陥解析システム。 - 検査装置が出力する半導体ウエハの欠陥の位置データに基づいて、前記半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出するステップと、
前記新規欠陥の個数を計数するステップと、
走査型電子顕微鏡を使用したボルテージコントラスト法により、前記半導体ウエハの上に形成された導電パターンの不良箇所を検出し、前記新規欠陥と位置が一致する該不良箇所の個数を計数するステップと、
前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて、前記一つの工程における前記新規欠陥の致命率を算出するステップと、
をコンピュータに実行させるプログラムが記録されたことを特徴とする記録媒体。 - 半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出するステップと、
前記新規欠陥の個数を計数するステップと、
前記新規欠陥の個数を計数した後に、前記半導体ウエハの上に導電パターンを形成して、ボルテージコントラスト法により前記新規欠陥と位置が一致する前記導電パターンの不良箇所の個数を計数するステップと、
前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて、前記一つの工程における前記新規欠陥の致命率を算出するステップと、
を有することを特徴とする欠陥解析方法。 - 前記致命率を算出するステップにおいて、前記不良箇所の前記新規欠陥に対する割合を前記致命率として採用することを特徴とする請求項3に記載の欠陥解析方法。
- 半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出するステップと、
前記新規欠陥の個数を計数するステップと、
前記新規欠陥の個数を求めた後に、前記半導体ウエハの上に導電パターンを形成して、ボルテージコントラスト法により前記新規欠陥と位置が一致する前記導電パターンの不良箇所の個数を計数するステップと、
前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて、前記一つの工程における前記新規欠陥の致命率を算出するステップと、
複数のチップが多面取りされる製品用半導体ウエハに対して前記一つの工程を行った後、前記一つの工程によって前記製品用半導体ウエハに新たに発生した新規欠陥を抽出するステップと、
前記製品用半導体ウエハの前記新規欠陥の個数を前記チップ毎に計数するステップと、
前記製品用半導体ウエハのチップ毎の前記新規欠陥の個数と、前記致命率とに基づいて、前記一つの工程における前記新規欠陥が原因で前記製品用半導体ウエハに発生すると予測される不良チップの総数を算出するステップと
を有することを特徴とする工程管理方法。
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JP2001194581A (ja) * | 2000-01-14 | 2001-07-19 | Konica Corp | 対物レンズ及び光ピックアップ装置 |
JP2001331784A (ja) * | 2000-05-18 | 2001-11-30 | Hitachi Ltd | 欠陥分類方法及びその装置 |
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