JP2006013421A - Semiconductor device and manufacturing method of semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a packaging technology for coping with finer pitch and a larger number of pins, and a semiconductor device using the packaging technology. <P>SOLUTION: In the semiconductor device, a semiconductor chip 1C, on which a plurality of bumps 2 are arranged at a periphery portion of principal plane, and a lead 19b formed in COF tape are electrically connected through a plurality of the bumps 2. The plurality of the bumps 2 are formed in such a manner that a plurality of bumps 2a arranged at chip end side and a plurality of bumps 2b arrange at chip center side are alternately disposed each other. A width of the lead 19b connected with the bumps 2b between the bumps 2a is narrower than that of a portion connected with the bumps 2b of the lead 19. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特に、半導体チップの主面上の外周部に形成された複数のバンプと半導体チップを搭載する実装基板上に形成された複数のリードとがそれぞれ電気的に接続された半導体装置に適用して有効な技術に関するものである。   The present invention relates to a semiconductor device and a method for manufacturing a semiconductor device, and in particular, includes a plurality of bumps formed on an outer peripheral portion on a main surface of a semiconductor chip and a plurality of leads formed on a mounting substrate on which the semiconductor chip is mounted. The present invention relates to a technology effective when applied to electrically connected semiconductor devices.

例えば、ＬＣＤドライバ用半導体チップは、携帯機器等のコンパクト化や表示画面の高精細化が要求される装置の液晶表示パネルに隣接して実装され、よりいっそうの縮小化、および表示画面を高精細化する有効な手段である出力数の増加、すなわちバンプ（バンプ電極）数の増加（多ピン化）が要求されている。   For example, a semiconductor chip for an LCD driver is mounted adjacent to a liquid crystal display panel of a device that requires compactness of a portable device or the like and a high-definition display screen, and further downsizing and a high-definition display screen. There is a demand for an increase in the number of outputs, ie, an increase in the number of bumps (bump electrodes) (increasing the number of pins), which is an effective means.

ＬＣＤドライバ用半導体チップの縮小化が進むと、バンプ間ピッチが微細ピッチ（ファインピッチ）となると、そのバンプとリード（配線）との接触（接合）に対応可能な実装技術が要求される。この要求に対応しやすい実装技術の一つに、ＴＣＰ（Tape Carrier Package）等に利用されるＴＡＢ（Tape Automated Bonding）実装や、ＡＣＦ（Anisotropic Conductive Film）等を利用して達成されるようなＣＯＦ（Chip On Film）、ＣＯＧ（Chip On Glass）といった実装が知られている。   As the LCD driver semiconductor chip is further reduced in size, if the pitch between the bumps becomes a fine pitch (fine pitch), a mounting technique capable of handling contact (bonding) between the bump and the lead (wiring) is required. COF that can be achieved by using TAB (Tape Automated Bonding) used for TCP (Tape Carrier Package), ACF (Anisotropic Conductive Film), etc. Implementations such as (Chip On Film) and COG (Chip On Glass) are known.

また、特開２００４−１３４４７１号公報（特許文献１）には、ＬＣＤドライバ用半導体チップ単位長さ当たりの出力数（バンプ数）の増加の要求に対して、例えば、各出力バンプを同一列上に配置せずにバンプを一つ置きに第１バンプ列と第２バンプ列とに配置する、いわゆる千鳥状に配置（千鳥配置、千鳥配列）することが記載されている。
特開２００４−１３４４７１号公報 In addition, in Japanese Patent Laid-Open No. 2004-134471 (Patent Document 1), in response to a request for an increase in the number of outputs (number of bumps) per unit length of an LCD driver semiconductor chip, for example, each output bump is arranged in the same column. In other words, every other bump is arranged in the first bump row and the second bump row without arranging them in a so-called staggered arrangement (staggered arrangement, staggered arrangement).
JP 2004-134471 A

上述のように、実装面積を小さくする実装技術およびバンプ配置をもってしても、ＬＣＤドライバ用半導体チップはさらなるファインピッチ化および多ピン化が要求され、実装技術およびバンプ配置などにもより工夫が必要である。   As mentioned above, even with mounting technology and bump placement that reduce the mounting area, LCD driver semiconductor chips are required to have a finer pitch and a higher pin count, and further improvements in mounting technology and bump placement are required. It is.

以下は、ＬＣＤドライバ用半導体チップを実装基板に搭載した半導体装置の開発を行っている本発明者らが見出した、特にバンプ間ピッチ（あるいはリード間ピッチ）のファインピッチ化に対する問題点について、図２３〜図２５により説明する。図２３〜図２５は、本発明者らが検討した半導体装置の概略断面図である。なお、図２３に示す半導体装置は、バンプピッチが３８μｍ程度であり、図２４および図２５に示す半導体装置は、バンプピッチが例えば３０μｍ程度である。   The following are the problems found by the present inventors who are developing a semiconductor device in which a semiconductor chip for an LCD driver is mounted on a mounting substrate, particularly the problems regarding the fine pitch between bumps (or the pitch between leads). This will be described with reference to FIGS. 23 to 25 are schematic cross-sectional views of the semiconductor device studied by the present inventors. The semiconductor device shown in FIG. 23 has a bump pitch of about 38 μm, and the semiconductor device shown in FIGS. 24 and 25 has a bump pitch of about 30 μm, for example.

図２３に示すように、半導体チップ２０１Ｃの主面上の外周部に形成されたバンプ２０２と、半導体チップ２０１Ｃを搭載する基板２０３上に形成されたリード（配線）２０４とが、電気的に接続されている。   As shown in FIG. 23, the bump 202 formed on the outer peripheral portion on the main surface of the semiconductor chip 201C and the lead (wiring) 204 formed on the substrate 203 on which the semiconductor chip 201C is mounted are electrically connected. Has been.

半導体チップ２０１Ｃは、例えばシリコン（Ｓｉ）の半導体基板からなり、その半導体基板の主面上には、図示しないが、例えばＭＩＳ（Metal Insulator Semiconductor）トランジスタなどが形成されている。バンプ２０２は、そのＭＩＳトランジスタなどの多層配線上に、例えば金（Ａｕ）などから形成されている。なお、１つのバンプ２０２のみ図示されているが、半導体チップ２０１Ｃの主面上の外周部には、複数のバンプ２０２が形成されている。   The semiconductor chip 201C is made of, for example, a silicon (Si) semiconductor substrate, and a MIS (Metal Insulator Semiconductor) transistor or the like is formed on the main surface of the semiconductor substrate, although not shown. The bump 202 is formed of, for example, gold (Au) on the multilayer wiring such as the MIS transistor. Although only one bump 202 is shown, a plurality of bumps 202 are formed on the outer peripheral portion on the main surface of the semiconductor chip 201C.

基板２０３は、例えばＣＯＦ（Chip On Film）用のテープ（以下、ＣＯＦテープと略する）からなり、テープには例えばポリイミド樹脂等が用いられる。リード２０４は、例えばエッチング法およびメッキ法を用いて、銅（Ｃｕ）箔に錫（Ｓｎ）メッキされて形成される。なお、１つのリード２０４のみ図示されているが、基板２０３上には複数のリード２０４が、形成されており、上述の複数のバンプ２０２とそれぞれ電気的に接続されている。   The substrate 203 is made of, for example, a tape for COF (Chip On Film) (hereinafter abbreviated as COF tape), and for example, polyimide resin or the like is used for the tape. The lead 204 is formed by tin (Sn) plating on a copper (Cu) foil using, for example, an etching method and a plating method. Although only one lead 204 is shown, a plurality of leads 204 are formed on the substrate 203 and are electrically connected to the plurality of bumps 202 described above.

複数のバンプ２０２間ピッチおよび複数のリード２０４間ピッチが例えば３８μｍ程度の場合、図２３では、半導体チップ２０１Ｃの主面とは交差する方向において、バンプ２０２の寸法（高さ）２０２ｚが例えば１５μｍ、リード２０４の寸法（厚さ）２０４ｚが例えば８μｍとなるバンプ２０２およびリード２０４が示されている。なお、半導体チップ２０１Ｃとリード２０４との間には、１５μｍ程度の隙間２０５ｚがあることとなる。   When the pitch between the plurality of bumps 202 and the pitch between the plurality of leads 204 are about 38 μm, for example, in FIG. 23, the dimension (height) 202z of the bump 202 is 15 μm, for example, in the direction intersecting the main surface of the semiconductor chip 201C. A bump 202 and a lead 204 are shown in which the dimension (thickness) 204z of the lead 204 is 8 μm, for example. A gap 205z of about 15 μm is present between the semiconductor chip 201C and the lead 204.

図２３に示すようなバンプ間ピッチが３８μｍ程度の半導体装置から、さらなるファインピッチ化、例えば３０μｍ程度とするには、バンプ２０２の寸法２０２ｚを小さくしなければならない。これは、単にファインピッチ化を実現するには、バンプ２０２の寸法２０２ｚが高い（大きい）状態でパンプ２０２の幅（高さと交差する方向の厚み）を細く形成すればよい。しかしながら、幅が細くなると、バンプ２０２にクラックが生じる。更にはバンプ２０２が倒れてしまう等の課題が生じる。そのため、バンプ２０２間ピッチをファインピッチ化するには、バンプ２０２全体の大きさ自体も小さくしなければならない。また、リード２０４も同様に、リード２０４の寸法２０４ｚを小さくしなければならない。   In order to further reduce the pitch, for example, to about 30 μm, from the semiconductor device having a bump pitch of about 38 μm as shown in FIG. 23, the size 202z of the bump 202 must be reduced. In order to achieve a fine pitch simply, the bump 202 may be formed with a narrow width (thickness in a direction intersecting with the height) with the dimension 202z of the bump 202 being high (large). However, when the width is reduced, the bump 202 is cracked. Furthermore, there arises a problem that the bump 202 falls down. Therefore, in order to make the pitch between the bumps 202 fine, the entire size of the bump 202 itself must be reduced. Similarly, the lead 204 must have a smaller dimension 204z.

複数のバンプ２０２間ピッチおよび複数のリード２０４間ピッチが例えば３０μｍ程度とすると、図２４に示すように、半導体チップ２０１Ｃの主面とは交差する方向において、バンプ２０２の寸法２０２ｚが例えば１０μｍ、リード２０４の寸法２０４ｚが例えば５μｍとなるバンプ２０２およびリード２０４が形成されることとなる。なお、半導体チップ２０１Ｃ（チップ端）とリード２０４との間には、例えば１０μｍ程度の隙間２０５ｚが形成されるが、この隙間２０５ｚは、寸法２０２ｚ、２０４ｚの設計値から１０μｍ程度としているので、実際にバンプ２０２とリード２０４とが接触（接合）することにより、完成寸法では１０μｍより小さくなる。   If the pitch between the plurality of bumps 202 and the pitch between the plurality of leads 204 are about 30 μm, for example, as shown in FIG. 24, the dimension 202z of the bump 202 is, for example, 10 μm in the direction intersecting the main surface of the semiconductor chip 201C. A bump 202 and a lead 204 having a dimension 204z of 204 of 5 μm, for example, are formed. A gap 205z of about 10 μm, for example, is formed between the semiconductor chip 201C (chip end) and the lead 204. This gap 205z is about 10 μm from the design values of the dimensions 202z and 204z. When the bump 202 and the lead 204 come into contact (bonding), the finished size becomes smaller than 10 μm.

しかしながら、半導体チップ２０１Ｃとリード２０４との間の隙間２０５ｚが、１０μｍより小さくなると、符号２０５Ａの領域で半導体チップ２０１Ｃとリード２０４とが接触（エリアショート、エリアタッチ、短絡）してしまう可能性がある。特に可撓性を有するＣＯＦテープを基板２０３として適用した場合、リード２０４が形成されたＣＯＦテープが撓むことにより、半導体チップ２０１Ｃとリード２０４とが接触してしまう可能性がある。   However, if the gap 205z between the semiconductor chip 201C and the lead 204 is smaller than 10 μm, the semiconductor chip 201C and the lead 204 may contact (area short, area touch, short circuit) in the region indicated by reference numeral 205A. is there. In particular, when a flexible COF tape is applied as the substrate 203, there is a possibility that the semiconductor chip 201 </ b> C and the lead 204 come into contact with each other when the COF tape on which the lead 204 is formed is bent.

また、図２５に示すように、バンプ２０２とリード２０４とがＡｕ−Ｓｎ合金（共晶）接合する際に、仮にＡｕ−Ｓｎ合金またはＳｎの金属物２０５Ｌがバンプ２０２の表面またはリード２０４の表面から流れだした場合、隙間２０５ｚが１０μｍより小さくなると、毛細管現象により半導体チップ２０１Ｃのチップ端側でショートする可能性がある。   Further, as shown in FIG. 25, when the bump 202 and the lead 204 are bonded to the Au—Sn alloy (eutectic), the Au—Sn alloy or the Sn metal 205L is temporarily placed on the surface of the bump 202 or the surface of the lead 204. If the gap 205z is smaller than 10 μm, there is a possibility of short-circuiting on the chip end side of the semiconductor chip 201C due to a capillary phenomenon.

また、図２５において図面に垂直な方向（リード２０４の厚さと交差する方向）におけるリード２０４の幅が細くなると、すなわちバンプ２０２とリード２０４との接触（接合）面積が小さくなると、バンプ２０２とリード２０４とがＡｕ−Ｓｎ合金（共晶）接合する際に、Ａｕ−Ｓｎ合金またはＳｎの金属物２０５Ｌがバンプ２０２の表面またはリード２０４の表面から流れだし易くなる。この結果、隙間２０５Ｌが狭くなるため、ショートの問題が生じる。更には、ファインピッチ化が実現できないため、半導体装置の小型化は困難である。   25, when the width of the lead 204 in the direction perpendicular to the drawing (direction intersecting the thickness of the lead 204) becomes narrow, that is, when the contact (bonding) area between the bump 202 and the lead 204 becomes small, the bump 202 and the lead. When an Au—Sn alloy (eutectic) is bonded to 204, the Au—Sn alloy or Sn metal object 205 </ b> L can easily flow from the surface of the bump 202 or the surface of the lead 204. As a result, the gap 205L becomes narrow, which causes a short circuit problem. Furthermore, since fine pitch cannot be realized, it is difficult to reduce the size of the semiconductor device.

本発明の目的は、ファインピッチ化および多ピン化に対応した実装技術、並びにその実装技術により得られる半導体装置を提供することにある。   SUMMARY OF THE INVENTION An object of the present invention is to provide a mounting technology corresponding to fine pitch and multi-pin and a semiconductor device obtained by the mounting technology.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明による半導体装置は、半導体チップの主面上の外周部に形成された複数のバンプと、前記半導体チップを搭載する実装基板上に形成された複数のリードとが、それぞれ電気的に接続されており、前記バンプは、チップ端側に配置された複数の第１バンプと、チップ中心側に配置された複数の第２バンプとが互いに千鳥配置されてなり、前記リードの延在方向に沿った前記バンプの両端部と重なる領域の前記リードの幅が、前記第１バンプ間における前記リードの幅より広い。   In the semiconductor device according to the present invention, the plurality of bumps formed on the outer peripheral portion on the main surface of the semiconductor chip are electrically connected to the plurality of leads formed on the mounting substrate on which the semiconductor chip is mounted. The bump is formed by staggering a plurality of first bumps arranged on the chip end side and a plurality of second bumps arranged on the chip center side, along the extending direction of the leads. In addition, the width of the lead in a region overlapping with both ends of the bump is wider than the width of the lead between the first bumps.

また、本発明による他の半導体装置は、半導体チップの主面上の外周部に形成された複数のバンプと、前記半導体チップを搭載する実装基板上に形成された複数のリードとが、それぞれ電気的に接続されており、前記バンプと接触する領域の前記リードには、突起部が形成されている。   In another semiconductor device according to the present invention, a plurality of bumps formed on an outer peripheral portion on a main surface of a semiconductor chip and a plurality of leads formed on a mounting substrate on which the semiconductor chip is mounted are electrically connected. Protruding portions are formed on the leads that are connected to each other and are in contact with the bumps.

また、本発明による半導体装置の製造方法は、半導体チップの主面上の外周部に形成された複数のバンプと、前記半導体チップを搭載する実装基板上に形成された複数のリードとが、それぞれ電気的に接続された半導体装置において、前記バンプと接触する領域の前記リードに、突起部を形成する。   Further, in the method of manufacturing a semiconductor device according to the present invention, the plurality of bumps formed on the outer peripheral portion on the main surface of the semiconductor chip and the plurality of leads formed on the mounting substrate on which the semiconductor chip is mounted, In the electrically connected semiconductor device, a protrusion is formed on the lead in a region in contact with the bump.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

ファインピッチ化および多ピン化に対応した実装技術、並びにその実装技術により得られる半導体装置を提供することができる。   It is possible to provide a mounting technology corresponding to fine pitch and multi-pin and a semiconductor device obtained by the mounting technology.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.

（実施の形態１）
本実施の形態の半導体装置を図１〜図４を参照して説明する。図１は、本実施の形態の半導体装置を構成する半導体チップの全体平面図の一例である。図２は、半導体チップ上に形成されたバンプの概略断面図である。図３は、ＣＯＦ実装した半導体チップの要部概略断面図である。図４は、ＣＯＦ実装した半導体チップのバンプおよびリード（配線）の形状および配置を示す概略平面図である。 (Embodiment 1)
The semiconductor device of the present embodiment will be described with reference to FIGS. FIG. 1 is an example of an overall plan view of a semiconductor chip constituting the semiconductor device of the present embodiment. FIG. 2 is a schematic cross-sectional view of bumps formed on the semiconductor chip. FIG. 3 is a schematic cross-sectional view of a main part of a semiconductor chip mounted with COF. FIG. 4 is a schematic plan view showing the shape and arrangement of bumps and leads (wiring) of a semiconductor chip mounted with COF.

図１は、本実施の形態の半導体装置を構成する半導体チップ１Ｃの全体平面図の一例を示している。この半導体チップ１Ｃは、例えば細長い長方形状に形成された半導体基板１Ｓを有しており、その半導体基板１Ｓの主面には、例えば液晶表示装置（ＬＣＤ：Liquid Crystal Display）を駆動するＬＣＤドライバ回路が形成されている。このＬＣＤドライバ回路は、ＬＣＤのセルアレイの各画素に電圧を供給して液晶分子の向きを制御する機能を有しており、例えばゲート駆動回路、ソース駆動回路、液晶駆動回路、グラフィックＲＡＭ（Random Access Memory）および周辺回路を有している。   FIG. 1 shows an example of an overall plan view of a semiconductor chip 1C constituting the semiconductor device of the present embodiment. The semiconductor chip 1C has, for example, a semiconductor substrate 1S formed in an elongated rectangular shape, and an LCD driver circuit that drives, for example, a liquid crystal display (LCD) on the main surface of the semiconductor substrate 1S. Is formed. This LCD driver circuit has a function of controlling the orientation of liquid crystal molecules by supplying a voltage to each pixel of the LCD cell array. For example, a gate drive circuit, a source drive circuit, a liquid crystal drive circuit, a graphic RAM (Random Access). Memory) and peripheral circuits.

半導体チップ１Ｃの外周近傍には、複数のバンプ２が半導体チップ１Ｃの外周に沿って所定の間隔毎に配置されている。これら複数のバンプ２の中には集積回路の構成に必要な集積回路用のバンプと、その他に集積回路の構成には必要とされないダミーバンプとが存在する。   In the vicinity of the outer periphery of the semiconductor chip 1C, a plurality of bumps 2 are arranged at predetermined intervals along the outer periphery of the semiconductor chip 1C. Among the plurality of bumps 2, there are bumps for an integrated circuit necessary for the configuration of the integrated circuit, and dummy bumps that are not required for the configuration of the integrated circuit.

半導体チップ１Ｃの１つの長辺および２つの短辺近傍には、上記バンプ２が千鳥配置されている。この千鳥配置されている複数のバンプ２は、主としてゲート出力信号用およびソース出力信号用である。このような千鳥配置により、半導体チップ１Ｃのサイズ増大を抑えつつ、多くの数を必要とするゲート出力信号やソース出力信号用のバンプ２を配置することができる。すなわち、チップサイズを縮小させ、かつバンプ（ピン）数を増やすことができる。   The bumps 2 are staggered in the vicinity of one long side and two short sides of the semiconductor chip 1C. The plurality of bumps 2 arranged in a staggered manner are mainly for gate output signals and source output signals. With such a staggered arrangement, it is possible to arrange the bumps 2 for gate output signals and source output signals that require a large number while suppressing an increase in the size of the semiconductor chip 1C. That is, the chip size can be reduced and the number of bumps (pins) can be increased.

また、半導体チップ１Ｃの他方の長辺近傍に千鳥配置ではなく並んで配置された複数のバンプ２は、デジタル入力信号またはアナログ入力信号用である。   Further, the plurality of bumps 2 arranged side by side in the vicinity of the other long side of the semiconductor chip 1C instead of the staggered arrangement are for digital input signals or analog input signals.

また、半導体チップ１Ｃの四隅近傍には、平面寸法が相対的に大きなバンプ２が配置されている。この相対的に大きなバンプ２は、コーナーダミーバンプである。相対的に小さなバンプ２の平面寸法は、例えば１５〜３０μｍ×５０μｍ程度である。また、相対的に大きなバンプ２（コーナーダミーバンプ）の平面寸法は、例えば８０μｍ×８０μｍ程度である。また、バンプ２の隣接ピッチ（バンプピッチ）は、例えば３０μｍ程度である。また、バンプ２の総数は、例えば８００個程度である。なお、バンプ２以外の半導体チップ１Ｃ表面は、パッシベーション膜により覆われ、保護されている。   Further, bumps 2 having relatively large planar dimensions are arranged in the vicinity of the four corners of the semiconductor chip 1C. This relatively large bump 2 is a corner dummy bump. The plane size of the relatively small bump 2 is, for example, about 15 to 30 μm × 50 μm. The plane size of the relatively large bump 2 (corner dummy bump) is, for example, about 80 μm × 80 μm. Moreover, the adjacent pitch (bump pitch) of the bump 2 is, for example, about 30 μm. The total number of bumps 2 is about 800, for example. Note that the surface of the semiconductor chip 1C other than the bumps 2 is covered and protected by a passivation film.

図２は、半導体基板１Ｓに形成されたバンプ２の概略断面図を示す。半導体基板１Ｓの主面には、例えばＣＭＩＳ（Complementary Metal Insulator Semiconductor）デバイスが形成されており（図示せず）、ＣＭＩＳデバイスを覆う絶縁膜８上には、最上層配線と同一層の金属膜からなる電極パッド（電極、パッド）９が形成されている。上記金属膜は、例えば、アルミニウム合金膜であり、その厚さは、例えば８００ｎｍ程度とすることができる。   FIG. 2 is a schematic cross-sectional view of the bump 2 formed on the semiconductor substrate 1S. On the main surface of the semiconductor substrate 1S, for example, a CMIS (Complementary Metal Insulator Semiconductor) device is formed (not shown). On the insulating film 8 covering the CMIS device, a metal film in the same layer as the uppermost layer wiring is formed. An electrode pad (electrode, pad) 9 is formed. The metal film is, for example, an aluminum alloy film, and the thickness thereof can be, for example, about 800 nm.

電極パッド９の上層には、パッシベーション膜１０が形成されている。このパッシベーション膜１０は、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法で形成される窒化シリコン膜で構成されている。さらに、パッシベーション膜１０には、電極パッド９を露出させる開口部１１が形成されている。   A passivation film 10 is formed on the upper layer of the electrode pad 9. The passivation film 10 is made of, for example, a silicon nitride film formed by a plasma CVD (Chemical Vapor Deposition) method. Furthermore, an opening 11 is formed in the passivation film 10 to expose the electrode pad 9.

開口部１１には、電極パッド９の上層にＵＢＭ（Under Bump Metal）１２を介してバンプ２が形成されている。このバンプ２は、例えば、メッキ法で形成された金（Ａｕ）膜で構成され、開口部１１を含みパッシベーション膜１０上に架かる領域に形成することで、開口部１１の段差に追従した凹形状をなしている。   A bump 2 is formed in the opening 11 via an UBM (Under Bump Metal) 12 in the upper layer of the electrode pad 9. The bump 2 is made of, for example, a gold (Au) film formed by plating, and is formed in a region including the opening 11 and extending over the passivation film 10, thereby forming a concave shape following the step of the opening 11. I am doing.

図３は、本実施の形態の半導体チップ１ＣをＬＣＤにＣＯＦ実装した状態の要部概略断面図である。   FIG. 3 is a schematic cross-sectional view of the main part in a state where the semiconductor chip 1C of the present embodiment is mounted on the LCD by COF.

半導体チップ１ＣがＣＯＦ実装されるフレキシブル基板（実装体、実装基板）１９は、例えばポリイミド樹脂等からなるＣＯＦテープ１９ａと、その表面に銅（Ｃｕ）を主体とし、錫（Ｓｎ）メッキされた配線１９ｂとを有している。   A flexible substrate (mounting body, mounting substrate) 19 on which the semiconductor chip 1C is COF-mounted is, for example, a COF tape 19a made of polyimide resin or the like, and a wiring mainly composed of copper (Cu) and tin (Sn) plated on the surface thereof. 19b.

フレキシブル基板１９を形成するには、まず、例えばポリイミド樹脂等からなるＣＯＦテープ１９ａを準備し、このＣＯＦテープ１９ａの全面上に例えばＣｕ膜を形成する。次いで、このＣｕ膜等をエッチングにより所望の形状（所望のリード形状）となるようにパターニングし、リード１９ｂを形成する。次いで、リード１９ｂの表面に錫（Ｓｎ）メッキを施すことにより、フレキシブル基板１９が形成される。   In order to form the flexible substrate 19, first, a COF tape 19a made of, for example, a polyimide resin is prepared, and a Cu film, for example, is formed on the entire surface of the COF tape 19a. Next, this Cu film or the like is patterned by etching to have a desired shape (desired lead shape), thereby forming a lead 19b. Next, the flexible substrate 19 is formed by performing tin (Sn) plating on the surface of the lead 19b.

このフレキシブル基板１９のリード１９ｂには、バンプ２を介して半導体チップ１Ｃが電気的に接続されている。また、リード１９ｂには、他の電子部品３０が、半田バンプ３１を介して電気的に接続されている。電子部品３０には、半導体チップ１Ｃの動作を制御する制御回路等が形成されている。   The semiconductor chip 1C is electrically connected to the leads 19b of the flexible substrate 19 via the bumps 2. Further, another electronic component 30 is electrically connected to the lead 19b via a solder bump 31. The electronic component 30 is formed with a control circuit for controlling the operation of the semiconductor chip 1C.

半導体チップ１ＣをＣＯＦテープ１９ａ上に実装するには、例えば次のようにする。まず、半導体チップ１Ｃを、その主面（複数のバンプ２の形成面）を上にしてボンディングステージ上に載置した後、半導体チップ１Ｃの主面内のバンプ２とＣＯＦテープ１９ａのリード１９ｂとを位置合わせする。続いて、複数のリード１９ｂを、所定の温度に加熱したボンディングツールによって複数のバンプ２に押し付けて、複数のリード１９ｂと複数のバンプ２とを一括して加熱圧着接合する。リード１９ｂの表面に錫メッキが施されていれば、リード１９ｂとバンプ２とは金−錫共晶合金により接合される。   For example, the semiconductor chip 1C is mounted on the COF tape 19a as follows. First, the semiconductor chip 1C is placed on the bonding stage with its main surface (surface on which the plurality of bumps 2 are formed) facing up, and then the bump 2 in the main surface of the semiconductor chip 1C and the leads 19b of the COF tape 19a Align. Subsequently, the plurality of leads 19b are pressed against the plurality of bumps 2 by a bonding tool heated to a predetermined temperature, and the plurality of leads 19b and the plurality of bumps 2 are collectively bonded by thermocompression bonding. If the surface of the lead 19b is tin-plated, the lead 19b and the bump 2 are joined by a gold-tin eutectic alloy.

液晶パネル１６は、ガラス基板１６ａ、１６ｂと、ガラス基板１６ａ、１６ｂの外周の間のシール材１６ｃと、２枚のガラス基板１６ａ、１６ｂの間に封じ込められた液晶材１６ｄと、液晶パネル１６の表裏面に貼り付けられた偏光板（図示せず）とを有している。   The liquid crystal panel 16 includes glass substrates 16a and 16b, a sealing material 16c between the outer peripheries of the glass substrates 16a and 16b, a liquid crystal material 16d enclosed between the two glass substrates 16a and 16b, And a polarizing plate (not shown) attached to the front and back surfaces.

ＬＣＤには、薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）を用いたアクティブ型と、単純マトリクス型（ＳＴＮ：Super-Twisted-Nematic）のパッシブ型とがある。アクティブ型の場合、ガラス基板（実装体）１６ａには、画面に文字や絵等を表示するための最小単位である画素の配列と、その画素を駆動するためのゲート線およびソース線等のような配線１７が形成されている。一方、パッシブ型の場合、ガラス基板１６ａ、１６ｂには、互いに直交する方向に延びる配線１７が形成されている。   LCDs are classified into active types using thin film transistors (TFTs) and passive types of simple matrix types (STN: Super-Twisted-Nematic). In the case of the active type, the glass substrate (mounting body) 16a includes an array of pixels, which is the minimum unit for displaying characters and pictures on the screen, and gate lines and source lines for driving the pixels. Wiring 17 is formed. On the other hand, in the case of the passive type, wirings 17 extending in directions orthogonal to each other are formed on the glass substrates 16a and 16b.

このアクティブ型でもパッシブ型でも、配線１７には、例えばインジウムと錫との酸化物からなる透明導電膜（ＩＴＯ：Indium Tin Oxide film）が使用されている。この配線１７と、フレキシブル基板１９の複数のリード１９ｂは、異方性導電フィルム１８を介してＬＣＤの配線１７と電気的に接続されている。   In both the active type and the passive type, a transparent conductive film (ITO: Indium Tin Oxide film) made of, for example, an oxide of indium and tin is used for the wiring 17. The wiring 17 and the plurality of leads 19 b of the flexible substrate 19 are electrically connected to the wiring 17 of the LCD through the anisotropic conductive film 18.

図４は、半導体チップ１Ｃで千鳥配置されたバンプ２とリード１９ｂとが電気的に接続（接触）された状態の概略平面図である。   FIG. 4 is a schematic plan view showing a state in which the bumps 2 arranged in a staggered manner on the semiconductor chip 1C and the leads 19b are electrically connected (contacted).

このバンプ２は、半導体チップ１Ｃのチップ端側に配置されるバンプ２ａと半導体チップ１Ｃのチップ中心側に配置されるバンプ２ｂとで千鳥配置されている。このバンプ２ａの形状は、例えば寸法Ａａ（短辺側）×寸法Ｂａ（長辺側）の長方形状である。同様に、バンプ２ｂは、例えば寸法Ａｂ（短辺側）×寸法Ｂｂ（長辺側）の長方形状である。   The bumps 2 are staggered with bumps 2a arranged on the chip end side of the semiconductor chip 1C and bumps 2b arranged on the chip center side of the semiconductor chip 1C. The shape of the bump 2a is, for example, a rectangular shape with dimensions Aa (short side) × dimension Ba (long side). Similarly, the bump 2b has a rectangular shape of, for example, dimension Ab (short side) × dimension Bb (long side).

これらバンプ２ａとバンプ２ｂとは、バンプピッチ（間隔）Ｐで配置されている。また、半導体チップ１ＣをＣＯＦテープ１９ａ上に実装した際に、バンプ２ａ間を通って配置されるリード１９ｂと、バンプ２ａとの間でショート（短絡）を防止するために、バンプ２ａとリード１９ｂとの間にはマージンＭが確保されている。   The bumps 2a and 2b are arranged at a bump pitch (interval) P. Further, when the semiconductor chip 1C is mounted on the COF tape 19a, the bump 2a and the lead 19b are prevented in order to prevent a short circuit between the lead 19b disposed between the bumps 2a and the bump 2a. A margin M is secured in between.

リード１９ｂは、先端部側（チップ中心側）からチップ端側（チップ外側）の方向に延在しており、リード１９ｂの先端部から寸法Ｘ１、寸法Ｘ２および寸法Ｘ３を有している。また、リード１９ｂは、リード１９ｂの延在方向に沿ったバンプ２の辺と重なる領域の幅Ｙ１、バンプ２内の領域の幅Ｙ２、これら領域以外の幅Ｙ４が同じ幅を有して配置される。   The lead 19b extends in the direction from the tip end side (chip center side) to the chip end side (chip outer side), and has dimensions X1, X2 and X3 from the tip end of the lead 19b. Further, the lead 19b is disposed with the same width Y1 of the region overlapping the side of the bump 2 along the extending direction of the lead 19b, the width Y2 of the region in the bump 2, and the width Y4 other than these regions. The

図４中のバンプピッチＰ、マージンＭ、リード１９ｂの延在方向の寸法Ｘ１〜Ｘ３、リード１９ｂの幅Ｙ１、Ｙ２、Ｙ４、バンプ２ａの寸法Ａａ、Ｂａ、およびバンプ２ｂの寸法Ａｂ、Ｂｂに具体的な数値を用いて説明する。   In FIG. 4, the bump pitch P, the margin M, the dimensions X1 to X3 in the extending direction of the lead 19b, the widths Y1, Y2, and Y4 of the lead 19b, the dimensions Aa and Ba of the bump 2a, and the dimensions Ab and Bb of the bump 2b This will be described using specific numerical values.

規格値としてマージンＭを、例えば１１μｍ程度とする。なお、マージンＭを１１μｍ程度としたのは、現行量産品のマージンＭの規格値と同一値だからである。   As a standard value, the margin M is, for example, about 11 μm. The reason why the margin M is set to about 11 μm is that it is the same value as the standard value of the margin M of the current mass-produced product.

バンプチップＰは、例えば３０μｍ程度としたファインピッチ化に対応する値とする。また、リード１９ｂの延在方向の寸法Ｘ１が２５μｍ程度、寸法Ｘ２が２５μｍ程度および寸法Ｘ３が２５μｍ程度、リード１９ｂの幅Ｙ１、Ｙ２およびＹ４が１２μｍ程度とする。   The bump chip P has a value corresponding to a fine pitch, for example, about 30 μm. Further, the dimension X1 in the extending direction of the lead 19b is about 25 μm, the dimension X2 is about 25 μm, the dimension X3 is about 25 μm, and the widths Y1, Y2, and Y4 of the lead 19b are about 12 μm.

このような数値において、バンプ２ａの寸法Ａａが３０μｍ程度、寸法Ｂａが５０μｍ程度、およびバンプ２ｂの寸法Ａｂが３０μｍ程度、寸法Ｂｂが、５０μｍ程度として、配置した場合では、バンプ２ａとそれに隣接するバンプ２ａとの間に配置されるリード１９ｂと、バンプ２ａとの間隔が、９μｍ程度となってしまう。９μｍ程度の間隔では、規格値としたマージンＭの１１μｍ程度より狭いこととなってしまい、リード１９ｂとバンプ２ａとのショートによる不良発生の確率が高くなり、製品の信頼性を低下させてしまう。   In such a numerical value, when the bump 2a has a dimension Aa of about 30 μm, the dimension Ba has a size of about 50 μm, the bump 2b has a dimension Ab of about 30 μm, and the dimension Bb has a size of about 50 μm, the bump 2a is adjacent to the bump 2a. The distance between the lead 19b disposed between the bump 2a and the bump 2a is about 9 μm. When the interval is about 9 μm, the margin M, which is the standard value, is narrower than about 11 μm, and the probability of occurrence of a defect due to a short between the lead 19b and the bump 2a increases, and the reliability of the product is lowered.

そこで、本実施の形態では、チップ端側のバンプ２ａとチップ中心側のバンプ２ｂとの寸法を同一にしなくとも、チップ端側に位置するバンプ２ａの短辺側の寸法Ａａを調整する。すなわちリード１９ｂの延在方向と交差する方向におけるバンプ２ａ短辺側の長さの寸法Ａａを、バンプ２ｂ短辺側の長さの寸法Ａｂより短く調整することで、リード１９ｂとバンプ２ａとがショートすることを防止する。   Therefore, in the present embodiment, the dimension Aa on the short side of the bump 2a located on the chip end side is adjusted without making the dimensions of the bump 2a on the chip end side and the bump 2b on the chip center side the same. That is, by adjusting the length Aa of the short side of the bump 2a in the direction crossing the extending direction of the lead 19b to be shorter than the length Ab of the short side of the bump 2b, the lead 19b and the bump 2a are adjusted. Prevent short circuit.

具体的に数値を用いると、規格値１１μｍ程度のマージンＭを確保するために、バンプ２ａの寸法Ａａを２６μｍ程度としてＣＯＦ実装することで、ショートによる不良発生の確率を抑え、製品の信頼性を向上させることができる。   Specifically, when using numerical values, COF mounting with a dimension Aa of the bump 2a of about 26 μm to secure a margin M of a standard value of about 11 μm suppresses the probability of occurrence of a defect due to a short circuit, thereby improving product reliability. Can be improved.

このように現行量産品の設計値をベースに、チップ端側に配置されるバンプ２ａの短辺側の寸法Ａａを調整するだけで、ファインピッチ化に対応することができる。   Thus, it is possible to cope with the fine pitch by simply adjusting the dimension Aa on the short side of the bump 2a arranged on the chip end side based on the design value of the current mass-produced product.

このように、本実施の形態で示す半導体装置は、主面上の外周部に複数のバンプ２が配置された半導体チップ１Ｃと、ＣＯＦテープ１９ａに形成されたリード１９ｂとが、複数のバンプ２を介して電気的に接続された半導体装置であって、複数のバンプ２は、チップ１Ｃ端側に配置された複数のバンプ２ａ（第１バンプ）と、チップ１Ｃ中心側に配置された複数のバンプ２ｂ（第２バンプ）とが互いに千鳥配置されてなり、リード１９ｂの延在方向と交差する方向におけるバンプ２ａの辺の長さ（寸法Ａａ）は、バンプ２ｂの辺の長さ（寸法Ａｂ）より短いことを特徴とする。   As described above, in the semiconductor device shown in the present embodiment, the semiconductor chip 1C in which the plurality of bumps 2 are arranged on the outer peripheral portion on the main surface and the lead 19b formed on the COF tape 19a include the plurality of bumps 2. The plurality of bumps 2 include a plurality of bumps 2a (first bumps) disposed on the end side of the chip 1C and a plurality of bumps 2 disposed on the center side of the chip 1C. The bumps 2b (second bumps) are arranged in a staggered manner, and the length of the side of the bump 2a (dimension Aa) in the direction intersecting the extending direction of the lead 19b is the length of the side of the bump 2b (dimension Ab). ) It is shorter.

（実施の形態２）
本実施の形態では、ファインピッチ化に対応したＣＯＦ実装した場合において、規格値のマージンＭを確保するために、リード１９ｂの幅の調整を行う。 (Embodiment 2)
In the present embodiment, the width of the lead 19b is adjusted in order to ensure the margin M of the standard value when COF mounting corresponding to fine pitch is implemented.

本実施の形態の半導体装置を、図５〜図７を参照して説明する。図５は、ＣＯＦ実装した半導体チップ１Ｃのバンプ２およびリード１９ｂの形状およびその配置を示す概略平面図である。図６は、発明過程におけるＣＯＦ実装した半導体チップ１Ｃのバンプ２およびリード１９ｂの形状およびその配置を示す概略平面図である。図７は、図６で示した半導体チップ１Ｃのバンプ２およびリード１９ｂのＣＯＦ実装時の要部概略断面図である。なお、半導体チップ１Ｃ、半導体チップ１Ｃ上に形成されたバンプ２および半導体チップ１ＣのＣＯＦ実装に関する技術については、図１〜図３を用いて説明した上記実施の形態１と同様であるので、ここではその説明は省略する。   The semiconductor device of the present embodiment will be described with reference to FIGS. FIG. 5 is a schematic plan view showing the shapes and arrangement of the bumps 2 and leads 19b of the semiconductor chip 1C mounted with COF. FIG. 6 is a schematic plan view showing the shapes and arrangement of the bumps 2 and leads 19b of the semiconductor chip 1C mounted with COF in the process of invention. FIG. 7 is a schematic cross-sectional view of a main part at the time of COF mounting of the bump 2 and the lead 19b of the semiconductor chip 1C shown in FIG. The technology related to the COF mounting of the semiconductor chip 1C, the bump 2 formed on the semiconductor chip 1C, and the semiconductor chip 1C is the same as that in the first embodiment described with reference to FIGS. Then, the explanation is omitted.

図５は、半導体チップ１Ｃ上で千鳥配置されたバンプ２と、ＣＯＦテープ１９ａ上で形成されたリード１９ｂとが電気的に接続（接触）された状態の概略平面図である。   FIG. 5 is a schematic plan view showing a state in which the bumps 2 staggered on the semiconductor chip 1C and the leads 19b formed on the COF tape 19a are electrically connected (contacted).

このバンプ２は、半導体チップ１Ｃのチップ端側に配置されるバンプ２ａと半導体チップ１Ｃのチップ中心側に配置されるバンプ２ｂとで千鳥配置されている。このバンプ２ａの形状は、例えば寸法Ａａ（短辺側）×寸法Ｂａ（長辺側）の長方形状であり、同様に、バンプ２ｂは、例えば寸法Ａｂ（短辺側）×寸法Ｂｂ（長辺側）の長方形状であり、バンプ２ａとバンプ２ｂは、バンプピッチ（間隔）Ｐで配置されている。また、半導体チップ１ＣをＣＯＦテープ１９ａ上に実装する際に、バンプ２ａとそれに隣接するバンプ２ａとの間を通るように配置されるリード１９ｂと、バンプ２ａとの間でショート（短絡）を防止するために、バンプ２ａとリード１９ｂとの間にはマージンＭを確保する必要がある。   The bumps 2 are staggered with bumps 2a arranged on the chip end side of the semiconductor chip 1C and bumps 2b arranged on the chip center side of the semiconductor chip 1C. The shape of the bump 2a is, for example, a rectangular shape of dimension Aa (short side) × dimension Ba (long side). Similarly, the bump 2b is, for example, dimension Ab (short side) × dimension Bb (long side). The bump 2a and the bump 2b are arranged at a bump pitch (interval) P. Further, when the semiconductor chip 1C is mounted on the COF tape 19a, a short circuit (short circuit) is prevented between the bump 2a and the lead 19b disposed so as to pass between the bump 2a and the bump 2a adjacent thereto. Therefore, it is necessary to secure a margin M between the bump 2a and the lead 19b.

また、このリード１９ｂは、半導体チップ１Ｃのチップ中心側のリード１９ｂ先端部側から半導体チップ１Ｃのチップ端側の方向に、寸法Ｘ１、寸法Ｘ２、寸法Ｘ３、寸法Ｘ４、寸法Ｘ５、寸法Ｘ６を有して配置される。また、この寸法Ｘ１〜Ｘ６に対応したリード１９ｂの幅は、異なって形成される。この半導体チップ１Ｃのチップ端側からチップ外側の方向に配置されるリード１９ｂは、実施の形態１で示した図４のリード１９ｂと同様なストレート形状で配置される。これに対し半導体チップ１Ｃのチップ端側からチップ中心側の方向のリード１９ｂは、バンプ２の短辺側で接触（接続）することとなる幅Ｙ１が幅Ｙ４および幅Ｙ３より広く、バンプ２ａとその隣接するバンプ２ａとの間に通して配置されることとなる幅Ｙ３が幅Ｙ４および幅Ｙ１より狭くなるようなリード１９ｂ形状で配置される。   The lead 19b has dimensions X1, X2, X3, X4, X5, and X6 in the direction from the tip end side of the lead 19b on the chip center side of the semiconductor chip 1C to the chip end side of the semiconductor chip 1C. It is arranged. Further, the widths of the leads 19b corresponding to the dimensions X1 to X6 are formed differently. The leads 19b arranged from the chip end side of the semiconductor chip 1C to the outside of the chip are arranged in a straight shape similar to the leads 19b of FIG. 4 shown in the first embodiment. On the other hand, the lead 19b in the direction from the chip end side to the chip center side of the semiconductor chip 1C has a width Y1 that contacts (connects) on the short side of the bump 2 is wider than the width Y4 and the width Y3, and the bump 2a The lead 19b is arranged such that the width Y3 to be disposed between the adjacent bumps 2a is narrower than the width Y4 and the width Y1.

図５において、バンプピッチＰを３０μｍ程度のファインピッチに対応したＣＯＦ実装した場合について、具体的に数値を用いて説明する。バンプ２の平面寸法は、バンプ２ａおよびバンプ２ｂともに、寸法Ａａ、寸法Ａｂ（短辺側）が、２８μｍ程度、寸法Ｂａ、寸法Ｂｂ（長辺側）が、５０μｍ程度で配置される。リード１９ｂのリード長（半導体チップ１Ｃの中心側のリード１９ｂ先端部側から半導体チップ１Ｃ端側の方向）の寸法は、リード１９ｂ先端部側から寸法Ｘ１が、例えば２５μｍ程度、寸法Ｘ２および寸法３が、例えば２５μｍ程度、寸法Ｘ４が、例えば３０μｍ程度、寸法Ｘ５の寸法は、例えば９０μｍ程度、寸法Ｘ６が、例えば３０μｍ程度である。また、リード１９ｂの幅の寸法において、寸法Ｙ１は、例えば１６μｍ程度、寸法Ｙ２は、例えば１２μｍ程度、寸法Ｙ３は、例えば８μｍ程度、寸法Ｙ４は、例えば１２μｍ程度である。なお、マージンＭは、現行量産品の規格値と同一値である、１１μｍ程度とする。   In FIG. 5, the case where COF mounting corresponding to a fine pitch of about 30 μm is used will be specifically described using numerical values. As for the planar dimensions of the bump 2, both the bump 2a and the bump 2b are arranged such that the dimension Aa and the dimension Ab (short side) are about 28 μm, and the dimension Ba and the dimension Bb (long side) are about 50 μm. The lead 19b has a lead length (in the direction from the leading end of the lead 19b on the center side of the semiconductor chip 1C to the end of the semiconductor chip 1C). However, the dimension X4 is, for example, about 30 μm, and the dimension X5 is, for example, about 90 μm, and the dimension X6 is, for example, about 30 μm. In the width dimension of the lead 19b, the dimension Y1 is, for example, about 16 μm, the dimension Y2 is, for example, about 12 μm, the dimension Y3 is, for example, about 8 μm, and the dimension Y4 is, for example, about 12 μm. The margin M is about 11 μm, which is the same value as the standard value of the current mass-produced product.

このような数値とすることにより、バンプ２ａとそれに隣接するバンプ２ａとの間に配置するリード１９ｂと、バンプ２ａとの間隔は、１２μｍ程度となり、バンプ２ａとリード１９ｂとが接触してショートすることを防止することができる。また、半導体装置の歩留りを向上することができる。   By setting such a numerical value, the distance between the bump 2a and the lead 2b disposed between the bump 2a and the bump 2a adjacent to the bump 2a is about 12 μm, and the bump 2a and the lead 19b are brought into contact and short-circuited. This can be prevented. In addition, the yield of the semiconductor device can be improved.

ここで、バンプ２の短辺側で接続（接触）する領域のリード１９ｂの幅Ｙ１を、Ｙ３およびＹ４よりも太くしていることについて説明する。バンプ２ａとそれに隣接するバンプ２ａとの間に配置するリード１９ｂと、バンプ２ａとが接触してショートすることを防止する対策として、単にリード１９ｂの幅Ｙ１〜Ｙ４を１２μｍ程度（現行量産レベル）から細く、同幅にして（ストレート形状にして）、バンプ２と電気的接続を行うことも考えられる。   Here, it will be described that the width Y1 of the lead 19b in the region to be connected (contacted) on the short side of the bump 2 is thicker than Y3 and Y4. As a measure to prevent the lead 19b disposed between the bump 2a and the bump 2a adjacent to the bump 2a from coming into contact with the bump 2a, the width Y1 to Y4 of the lead 19b is simply about 12 μm (current mass production level). It is also conceivable that the bumps 2 are electrically connected to each other with the same width (straight shape).

しかし、単にリード１９ｂの幅を、例えば８μｍ程度と細くして、ＣＯＦ実装によりバンプ２と電気的接続を行った場合、図６および図７に示すように、バンプ２の短辺側の周辺で、リードが剥がれ、ＣＯＦテープとリード１９ｂとの間に錫（Ｓｎ）が回り込む問題が発生してしまう。このように局所的にリード１９ｂがＣＯＦテープより剥がれた場合、リード断線を発生させる可能性が高くなり、半導体装置の信頼性を低下してしまう。   However, when the width of the lead 19b is simply reduced to, for example, about 8 μm and electrically connected to the bump 2 by COF mounting, as shown in FIG. 6 and FIG. As a result, the lead peels off, causing a problem that tin (Sn) wraps around between the COF tape and the lead 19b. When the leads 19b are locally peeled off from the COF tape in this way, there is a high possibility that a lead disconnection will occur and the reliability of the semiconductor device will be reduced.

そこで、本実施の形態では、リード１９ｂの延在方向に沿ったバンプ２の両端部と重なる領域のリード１９ｂの幅Ｙ１が、チップ端側のバンプ２ａ間におけるリード１９ｂの幅Ｙ３より広くして、リード１９ｂとＣＯＦテープ１９ａとの接触面積を大きくすることで、リード１９ｂが剥がれるのを防止し、ＣＯＦテープとリード１９ｂとの間に錫（Ｓｎ）が回り込むことを防止することができる。   Therefore, in the present embodiment, the width Y1 of the lead 19b in the region overlapping the both ends of the bump 2 along the extending direction of the lead 19b is made wider than the width Y3 of the lead 19b between the bumps 2a on the chip end side. By increasing the contact area between the lead 19b and the COF tape 19a, the lead 19b can be prevented from peeling off, and tin (Sn) can be prevented from entering between the COF tape and the lead 19b.

さらに、バンプ２ａとその隣接するバンプ２ａとの間を通るリード１９ｂの幅Ｙ３を、チップ端側からチップ外側方向のリード１９ｂの幅Ｙ４より細くすることで、リード１９ｂとバンプ２ａとがショートすることも防止することができる。   Furthermore, the lead 19b and the bump 2a are short-circuited by making the width Y3 of the lead 19b passing between the bump 2a and the adjacent bump 2a narrower than the width Y4 of the lead 19b in the chip outer side direction from the chip end side. This can also be prevented.

また、バンプ２中心部領域のリード１９ｂのリード幅Ｙ２を、バンプ２の両端部と重なる領域のリード１９ｂの幅Ｙ１より細くする形状とすることで、ＣＯＦ実装時において、リード１９ｂが確実にバンプ２上で接触しているか確認することができ、半導体装置の品質管理上に役立つことができる。   Further, by forming the lead width Y2 of the lead 19b in the central region of the bump 2 to be narrower than the width Y1 of the lead 19b in the region overlapping the both ends of the bump 2, the lead 19b can be reliably bumped during COF mounting. 2 can be confirmed whether the contact is made on the semiconductor device 2 and can be useful for quality control of the semiconductor device.

また、前記実施の形態１で示したように、チップ端側のバンプ２ａの短辺側寸法Ｂａを調整して、より広い間隔（マージンＭに対応する）を確保することもできる。   Further, as shown in the first embodiment, it is possible to secure a wider interval (corresponding to the margin M) by adjusting the short side dimension Ba of the bump 2a on the chip end side.

このように、本実施の形態で示す半導体装置は、主面上の外周部に複数のバンプ２が配置された半導体チップ１Ｃと、ＣＯＦテープ１９ａに形成されたリード１９ｂとが、複数のバンプ２を介して電気的に接続された半導体装置であって、複数のバンプ２は、チップ１Ｃ端側に配置された複数のバンプ２ａ（第１バンプ）と、チップ１Ｃ中心側に配置された複数のバンプ２ｂ（第２バンプ）とが互いに千鳥配置されてなり、バンプ２ｂと接続されたリード１９ｂは、バンプ２ａ間における幅Ｙ３が、リード１９ｂのバンプ２ｂと接続する部分における幅Ｙ１より狭いことを特徴とする。   As described above, in the semiconductor device shown in the present embodiment, the semiconductor chip 1C in which the plurality of bumps 2 are arranged on the outer peripheral portion on the main surface and the lead 19b formed on the COF tape 19a include the plurality of bumps 2. The plurality of bumps 2 include a plurality of bumps 2a (first bumps) disposed on the end side of the chip 1C and a plurality of bumps 2 disposed on the center side of the chip 1C. The bumps 2b (second bumps) are staggered with respect to each other, and the lead 19b connected to the bump 2b has a width Y3 between the bumps 2a smaller than a width Y1 at a portion of the lead 19b connected to the bump 2b. Features.

また、本実施の形態で示す半導体装置は、主面上の外周部に複数のバンプ２が配置された半導体チップ１Ｃと、ＣＯＦテープ１９ａに形成されたリード１９ｂとが、複数のバンプ２を介して電気的に接続された半導体装置であって、複数のバンプ２は、チップ１Ｃ端側に配置された複数のバンプ２ａ（第１バンプ）と、チップ１Ｃ中心側に配置された複数のバンプ２ｂ（第２バンプ）とが互いに千鳥配置されてなり、リード１９ｂの延在方向に沿ったバンプ２（バンプ２ａ、２ｂ）の両端部と重なる領域のリードの幅Ｙ１が、バンプ２ａ間におけるリード１９ｂの幅Ｙ３より広いことを特徴とする。   In the semiconductor device shown in the present embodiment, the semiconductor chip 1C in which a plurality of bumps 2 are arranged on the outer peripheral portion on the main surface and the leads 19b formed on the COF tape 19a are interposed via the plurality of bumps 2. The plurality of bumps 2 include a plurality of bumps 2a (first bumps) disposed on the end side of the chip 1C and a plurality of bumps 2b disposed on the center side of the chip 1C. (Second bumps) are staggered with respect to each other, and the lead width Y1 in the region overlapping both ends of the bumps 2 (bumps 2a, 2b) along the extending direction of the leads 19b is the lead 19b between the bumps 2a. It is characterized by being wider than the width Y3.

（実施の形態３）
本実施の形態では、上記実施の形態１で示したファインピッチ化に対応したバンプ２を有する半導体チップを、ＣＯＧ実装に適用した場合について説明する。 (Embodiment 3)
In the present embodiment, a case where the semiconductor chip having the bumps 2 corresponding to the fine pitch shown in the first embodiment is applied to COG mounting will be described.

本実施の形態の半導体装置を、図８〜図１０を参照して説明する。図８はＣＯＧ実装状態を示す要部断面図であり、図９は図８の要部拡大断面図である。また図１０はＣＯＧ実装した半導体チップ１Ｃのバンプ２の形状およびその配置を示す概略平面図である。なお、半導体チップ１Ｃおよび半導体チップ上に形成されたバンプに関する技術については、図１〜図２を用いて説明した上記実施の形態１と同様であるので、ここではその説明は省略する。   The semiconductor device of this embodiment will be described with reference to FIGS. 8 is a cross-sectional view of a main part showing a COG mounting state, and FIG. 9 is an enlarged cross-sectional view of the main part of FIG. FIG. 10 is a schematic plan view showing the shape and arrangement of the bumps 2 of the semiconductor chip 1C mounted with COG. Since the technology related to the semiconductor chip 1C and the bumps formed on the semiconductor chip is the same as that in the first embodiment described with reference to FIGS. 1 to 2, the description thereof is omitted here.

図８および図９は、本実施の形態の半導体チップ１ＣをＬＣＤにＣＯＧ実装した状態の要部断面図である。ＬＣＤは、液晶パネル１６、ＬＣＤ駆動用の半導体チップ１Ｃおよびバックライト（図示せず）を有している。   8 and 9 are cross-sectional views of the main part in a state where the semiconductor chip 1C of the present embodiment is mounted on the LCD by COG. The LCD includes a liquid crystal panel 16, a semiconductor chip 1C for driving the LCD, and a backlight (not shown).

液晶パネル１６は、平面四角形状の２枚のガラス基板１６ａ，１６ｂと、ガラス基板１６ａ、１６ｂの外周の間のシール材１６ｃと、２枚のガラス基板１６ａ，１６ｂの間に封じ込められた液晶材１６ｄと、液晶パネル１６の表裏面に貼り付けられた偏光板とを有している。   The liquid crystal panel 16 includes two glass substrates 16a and 16b having a rectangular plane shape, a sealing material 16c between the outer circumferences of the glass substrates 16a and 16b, and a liquid crystal material sealed between the two glass substrates 16a and 16b. 16 d and a polarizing plate attached to the front and back surfaces of the liquid crystal panel 16.

ＬＣＤには、薄膜トランジスタを用いたアクティブ型と、単純マトリクス型のパッシブ型とがある。アクティブ型の場合、ガラス基板（実装体）１６ａには、画面に文字や絵等を表示するための最小単位である画素の配列と、その画素を駆動するためのゲート線およびソース線等のような配線１７が形成されている。一方、パッシブ型の場合、ガラス基板１６ａ，１６ｂには、互いに直交する方向に延びる配線１７が形成されている。このアクティブ型でもパッシブ型でも、配線１７には、例えばインジウムと錫との酸化物からなる透明導電膜（ＩＴＯ：Indium Tin Oxide film）が使用されている。   LCDs are classified into an active type using a thin film transistor and a simple matrix type passive type. In the case of the active type, the glass substrate (mounting body) 16a includes an array of pixels, which is the minimum unit for displaying characters and pictures on the screen, and gate lines and source lines for driving the pixels. Wiring 17 is formed. On the other hand, in the case of the passive type, wirings 17 extending in directions orthogonal to each other are formed on the glass substrates 16a and 16b. In both the active type and the passive type, a transparent conductive film (ITO: Indium Tin Oxide film) made of, for example, an oxide of indium and tin is used for the wiring 17.

また、いずれの場合も半導体チップ１Ｃは、そのバンプ２の形成面をガラス基板１６ａの主面（配線１７の形成面）に向けた状態で、例えば異方性導電フィルム（ＡＣＦ：Anisotoropic Conductive Film）１８を介してガラス基板１６ａ上に接続されている（ＣＯＧ：Chip On Glass）。よって、このガラス基板１６ａはＣＯＧ基板となる。   In any case, the semiconductor chip 1C has, for example, an anisotropic conductive film (ACF) with its bump 2 formation surface facing the main surface of the glass substrate 16a (wiring 17 formation surface). 18 is connected to the glass substrate 16a via 18 (COG: Chip On Glass). Therefore, this glass substrate 16a becomes a COG substrate.

また、異方性導電フィルム１８は、例えばエポキシ系樹脂等のような熱硬化性樹脂からなる絶縁性接着剤１８ａ中にプラスチックボールにニッケルや金をコーティングしたような導電性粒子１８ｂを分散または配向した電気接続材料である。半導体チップ１Ｃのバンプ２とガラス基板１６ａの配線１７とは、その間に潰された状態で介在された導電性粒子１８ｂによって電気的に接続されている。   In addition, the anisotropic conductive film 18 disperses or orients conductive particles 18b in which a plastic ball is coated with nickel or gold in an insulating adhesive 18a made of a thermosetting resin such as an epoxy resin. The electrical connection material. The bumps 2 of the semiconductor chip 1C and the wirings 17 of the glass substrate 16a are electrically connected by conductive particles 18b interposed between them in a crushed state.

また、ガラス基板１６ａの外周の配線１７には、フレキシブル基板２０を介してプリント基板（図示せず）が電気的に接続されている。フレキシブル基板２０は、例えばポリイミド樹脂等からなる基板本体２０ａと、その表面に接合された銅（Ｃｕ）を主体とする配線２０ｂとを有している。フレキシブル基板２０の配線２０ｂの一端は、上記半導体チップ１Ｃと上記と同じ要領で異方性導体フィルム１８を介してガラス基板１６ａ上の配線１７と電気的に接続されている。一方、配線２０ｂの他端は、プリント基板（図示せず）の配線と例えばハンダ等によって電気的に接続されている。   In addition, a printed circuit board (not shown) is electrically connected to the wiring 17 on the outer periphery of the glass substrate 16 a via the flexible substrate 20. The flexible substrate 20 includes a substrate body 20a made of, for example, polyimide resin and wiring 20b mainly composed of copper (Cu) bonded to the surface thereof. One end of the wiring 20b of the flexible substrate 20 is electrically connected to the wiring 17 on the glass substrate 16a through the anisotropic conductive film 18 in the same manner as the semiconductor chip 1C. On the other hand, the other end of the wiring 20b is electrically connected to the wiring of a printed circuit board (not shown) by, for example, solder.

半導体チップ１Ｃをガラス基板１６ａ上に実装するには、例えば次のようにする。まず、ガラス基板１６ａ上に異方性導電フィルム１８を貼り付けた後、半導体チップ１Ｃのバンプ２形成面をガラス基板１６ａ側に向けて、そのバンプ２を配線１７に位置合わせする。続いて、半導体チップ１Ｃのバンプ２を異方性導電フィルム１８を介して配線１７に所定の圧力で押し付け、加熱した状態を数十秒程度保持することによって複数のバンプ２と複数の配線１７とを圧接状態で一括して接続する。この加熱・加圧工程で接着剤が溶融、流動することによって半導体チップ１Ｃとガラス基板１６ａの隙間が充填され半導体チップ１Ｃの封止が行われる。また、異方性導電フィルム１８中の導電性粒子１８ｂは、バンプ２と配線１７との間に捕捉され、捕捉された導電性粒子１８ｂによってバンプ２と配線１７とが電気的に接続される。   The semiconductor chip 1C is mounted on the glass substrate 16a as follows, for example. First, after sticking the anisotropic conductive film 18 on the glass substrate 16a, the bump 2 formation surface of the semiconductor chip 1C is directed to the glass substrate 16a side, and the bump 2 is aligned with the wiring 17. Subsequently, the bumps 2 of the semiconductor chip 1C are pressed against the wiring 17 through the anisotropic conductive film 18 with a predetermined pressure, and the heated state is maintained for about several tens of seconds. Are connected together in a pressure contact state. The adhesive melts and flows in this heating / pressurizing step, so that the gap between the semiconductor chip 1C and the glass substrate 16a is filled and the semiconductor chip 1C is sealed. Further, the conductive particles 18b in the anisotropic conductive film 18 are captured between the bumps 2 and the wirings 17, and the bumps 2 and the wirings 17 are electrically connected by the captured conductive particles 18b.

図１０は、ＣＯＧ実装した半導体チップ１Ｃのバンプ２の形状およびその配置を示す概略平面図である。   FIG. 10 is a schematic plan view showing the shape and arrangement of the bumps 2 of the semiconductor chip 1C mounted with COG.

このバンプ２は、半導体チップ１Ｃのチップ端側に配置されるバンプ２ａと半導体チップ１Ｃのチップ中心側に配置されるバンプ２ｂとで千鳥配置されている。このバンプ２ａの形状は、寸法Ａａ（短辺側）×寸法Ｂａ（長辺側）の長方形状であり、またバンプ２ｂは、寸法Ａｂ（短辺側）×寸法Ｂｂ（長辺側）の長方形状であり、バンプ２ａとバンプ２ｂとは、バンプピッチ（間隔）Ｐで配置されている。このチップ端側のバンプ２ａは、チップ中心側のバンプ２ｂより小さく、本実施の形態では、バンプ２ａの寸法Ａａ（短辺側）が、バンプ２ｂの寸法Ａｂ（短辺側）よりも小さい。具体的に数値を用いると、例えば、バンプ２の平面形状は、バンプ２ａの寸法Ａａは、２６μｍ程度、寸法Ｂａは５０μｍ程度、またバンプ２ｂの寸法Ａｂは、３０μｍ程度、寸法Ｂｂは、５０μｍ程度で配置されている。   The bumps 2 are staggered with bumps 2a arranged on the chip end side of the semiconductor chip 1C and bumps 2b arranged on the chip center side of the semiconductor chip 1C. The shape of the bump 2a is a rectangle of dimension Aa (short side) × dimension Ba (long side), and the bump 2b is a rectangle of dimension Ab (short side) × dimension Bb (long side). The bump 2a and the bump 2b are arranged at a bump pitch (interval) P. The bump 2a on the chip end side is smaller than the bump 2b on the chip center side, and in this embodiment, the dimension Aa (short side) of the bump 2a is smaller than the dimension Ab (short side) of the bump 2b. Specifically, for example, the planar shape of the bump 2 is such that the bump 2a has a dimension Aa of approximately 26 μm, the dimension Ba of approximately 50 μm, the bump 2b has a dimension Ab of approximately 30 μm, and the dimension Bb of approximately 50 μm. Is arranged in.

このようなチップ中心側のバンプ２ｂよりチップ端側のバンプ２ａが小さい半導体チップ１Ｃとすることで、導電性粒子１８ｂがチップ中心側からチップ端へ流れやすくすることができる。すなわち、半導体チップ１Ｃのバンプ２を、異方性導電フィルム１８を介して配線１７に所定の圧力で押し付け、加熱した状態を数十秒程度保持する時に、導電性粒子１８ｂがチップ中心側からチップ端へ流れやすくすることができる。   By setting the semiconductor chip 1C such that the bump 2a on the chip end side is smaller than the bump 2b on the chip center side, the conductive particles 18b can easily flow from the chip center side to the chip end. That is, when the bump 2 of the semiconductor chip 1C is pressed against the wiring 17 through the anisotropic conductive film 18 with a predetermined pressure and kept in a heated state for about several tens of seconds, the conductive particles 18b are moved from the chip center side to the chip. Easy to flow to the edge.

したがって、バンプ２と配線１７との間に捕捉された導電性粒子１８ｂ以外の導電性粒子１８ｂが、バンプ２とそれに隣接するバンプ２の間に局所的に多数存在することによるショート（短絡）を防止することができる。   Therefore, a short circuit caused by a large number of conductive particles 18b other than the conductive particles 18b trapped between the bump 2 and the wiring 17 locally exist between the bump 2 and the bump 2 adjacent thereto. Can be prevented.

このように、本実施の形態で示す半導体装置は、主面上の外周部に複数のバンプ２が配置された半導体チップ１Ｃと、ＣＯＧ基板（ガラス基板１６ａ）に形成された配線１７とが、複数のバンプ２を介して電気的に接続された半導体装置であって、複数のバンプ２は、チップ１Ｃ端側に配置された複数のバンプ２ａ（第１バンプ）と、チップ１Ｃ中心側に配置された複数のバンプ２ｂ（第２バンプ）とが互いに千鳥配置されてなり、チップ１Ｃ端と平行するバンプ２ａの辺の長さ（寸法Ａａ）は、チップ１Ｃ端と平行するバンプ２ｂの辺の長さ（寸法Ａｂ）より短い。   Thus, in the semiconductor device shown in the present embodiment, the semiconductor chip 1C in which the plurality of bumps 2 are arranged on the outer peripheral portion on the main surface, and the wiring 17 formed on the COG substrate (glass substrate 16a), A semiconductor device electrically connected via a plurality of bumps 2, wherein the plurality of bumps 2 are arranged on the chip 1C end side and a plurality of bumps 2a (first bumps) arranged on the chip 1C end side. The plurality of bumps 2b (second bumps) are arranged in a staggered manner, and the length (dimension Aa) of the side of the bump 2a parallel to the end of the chip 1C is the length of the side of the bump 2b parallel to the end of the chip 1C. It is shorter than the length (dimension Ab).

（実施の形態４）
本実施の形態では、多ピンの半導体チップをＣＯＦ実装した場合について図を用いて説明する。 (Embodiment 4)
In this embodiment mode, a case where a multi-pin semiconductor chip is mounted by COF will be described with reference to the drawings.

図１１は、４段バンプ配置の場合において、ＣＯＦ実装した半導体チップ１Ｃのバンプ２およびリード１９ｂの形状およびその配置を示す概略平面図である。図１２は、２段バンプ配置の場合において、ＣＯＦ実装した半導体チップ１Ｃのバンプ２およびリード１９ｂの形状およびその配置を示す概略平面図である。なお、半導体チップ１Ｃ、半導体チップ上に形成されたバンプおよび半導体チップのＣＯＦ実装に関する技術については、図１〜図３を用いて説明した上記実施の形態１と同様であるので、ここではその説明は省略する。   FIG. 11 is a schematic plan view showing the shape and arrangement of bumps 2 and leads 19b of the semiconductor chip 1C mounted with COF in the case of a four-stage bump arrangement. FIG. 12 is a schematic plan view showing the shapes and arrangement of the bumps 2 and leads 19b of the semiconductor chip 1C mounted with COF in the case of the two-step bump arrangement. The technology related to the semiconductor chip 1C, bumps formed on the semiconductor chip, and COF mounting of the semiconductor chip is the same as that in the first embodiment described with reference to FIGS. Is omitted.

図１１は、４段バンプ配置の場合において、ＣＯＦ実装した半導体チップ１Ｃのバンプ２およびリード１９ｂの形状およびその配置を示す概略平面図である。チップ端側のバンプ２ａとその隣接するバンプ２ａとの間を通る３本のリード１９ｂは、等間隔（マージンＭ２）で配置されている。   FIG. 11 is a schematic plan view showing the shape and arrangement of bumps 2 and leads 19b of the semiconductor chip 1C mounted with COF in the case of a four-stage bump arrangement. Three leads 19b passing between the bump 2a on the chip end side and the bump 2a adjacent to the bump 2a are arranged at equal intervals (margin M2).

図１１に示すように、バンプ２は、チップ端側から１段目にバンプ２ａ、２段目にバンプ２ｂ、３段目にバンプ２ｃ、４段目にバンプ２ｄがチップ端に沿った方向（第１方向）と交差する方向（第２方向）に等間隔で配置され、第１方向においてはバンプピッチＰで配置されている。このバンプ２ａと接続されるリード１９ｂは、リード幅が同幅のストレート形状でリード先端からチップ外側へ延びている。バンプ２ｂと接続されるリード１９ｂは、リード幅が同幅であり、バンプ２ａとマージンＭ１だけ離れるように、屈折（屈曲）して、チップ中心側からチップ外側へ延びている。バンプ２ｃと接続されるリード１９ｂは、同幅であり、バンプ２ｂとマージンＭ１だけ離れるように屈折し、バンプ２ｂと接続されるリード１９ｂとマージンＭ２だけ離れてチップ中心側からチップ外側へ延びている。バンプ２ｄと接続されるリード１９ｂは同幅であり、バンプ２ｃとマージンＭ１だけ離れるように屈折し、バンプ２ｃと接続されるリード１９ｂとマージンＭ２だけ離れ、かつ、バンプ２ａとマージンＭ１だけ離れて、チップ中心側からチップ外側へ延びている。   As shown in FIG. 11, the bump 2 has a bump 2a in the first step from the chip end side, a bump 2b in the second step, a bump 2c in the third step, and a bump 2d in the fourth step along the chip end ( They are arranged at equal intervals in a direction (second direction) that intersects the first direction), and are arranged at a bump pitch P in the first direction. The lead 19b connected to the bump 2a has a straight shape with the same width, and extends from the tip of the lead to the outside of the chip. The lead 19b connected to the bump 2b has the same lead width, is refracted (bent) so as to be separated from the bump 2a by a margin M1, and extends from the chip center side to the outside of the chip. The lead 19b connected to the bump 2c has the same width, is refracted so as to be separated from the bump 2b by the margin M1, and is separated from the lead 19b connected to the bump 2b by the margin M2 and extends from the chip center side to the outside of the chip. Yes. The lead 19b connected to the bump 2d has the same width, is refracted so as to be separated from the bump 2c by the margin M1, is separated from the lead 19b connected to the bump 2c by the margin M2, and is separated from the bump 2a by the margin M1. The chip extends from the chip center side to the chip outer side.

このように、広いスペースを確保しなければならないバンプ２とリード１９ｂとのマージンＭ１を必要最小限確保して、マージンＭ１よりも狭いスペースで済むリード１９ｂとリード１９ｂとのマージンＭ２により、多ピン化に対応することができる。また、半導体チップサイズの縮小、半導体チップの一辺が短くなることに対応することができる。   As described above, the margin M1 between the bump 2 and the lead 19b for which a wide space must be secured is secured to the minimum necessary, and the margin M2 between the lead 19b and the lead 19b, which requires a space narrower than the margin M1, allows multiple pins. It can correspond to the conversion. Further, it is possible to cope with the reduction in the size of the semiconductor chip and the shortening of one side of the semiconductor chip.

また、多段（本実施の形態では４段）にすることで、携帯機器等のコンパクト化や表示画面の高精細化が要求される装置の液晶表示パネルに隣接して実装されるＬＣＤドライバ用半導体チップの出力数の増加、すなわちバンプ（バンプ電極）数の増加（多ピン化）に対応することができる。また、マージンＭ２を小さくすることで、半導体チップの縮小化に対応することができる。   In addition, by using multiple stages (four stages in this embodiment), an LCD driver semiconductor mounted adjacent to a liquid crystal display panel of a device that requires compactness of a portable device or the like and a high-definition display screen. It is possible to cope with an increase in the number of outputs of the chip, that is, an increase in the number of bumps (bump electrodes) (multiple pins). Further, by reducing the margin M2, it is possible to cope with a reduction in the size of the semiconductor chip.

図１２は、図１１で示した４段バンプ配置ではなく、２段配置の場合におけるＣＯＦ実装した半導体チップ１Ｃのバンプ２およびリード１９ｂの形状およびその配置を示す概略平面図である。   FIG. 12 is a schematic plan view showing the shapes and arrangement of the bumps 2 and leads 19b of the semiconductor chip 1C mounted with COF in the case of a two-stage arrangement instead of the four-stage bump arrangement shown in FIG.

図１２に示すように、バンプ２は、チップ端側から１段目にバンプ２ａ、２段目にバンプ２ｂとなるように配置されている。このバンプ２ａは、チップ端に沿った方向においてバンプピッチＰ１で配置されている。また、バンプ２ｂは、チップ端に沿った方向においてバンプピッチＰ２で配置されている。   As shown in FIG. 12, the bumps 2 are arranged so as to be bumps 2a on the first stage and bumps 2b on the second stage from the chip end side. The bumps 2a are arranged at a bump pitch P1 in the direction along the chip end. The bumps 2b are arranged at a bump pitch P2 in the direction along the chip end.

このバンプ２ａと接続されるリード１９ｂは、同幅のストレート形状でリード先端からチップ外側へ延びている。バンプ２ｂと接続され、かつ、バンプ２ａの脇を通るリード１９ｂは、同幅であり、バンプ２ａとマージンＭ１だけ離れるように、屈折（屈曲）して、チップ中心側からチップ外側へ延びている。またバンプ２ｂと接続され、かつ、バンプ２ａの脇を通らないリード１９ｂは、同幅のストレート形状で、リード１９ｂとマージンＭ２だけ離れるように、チップ中心側からチップ外側へ延びている。   The lead 19b connected to the bump 2a has a straight shape with the same width and extends from the tip of the lead to the outside of the chip. The lead 19b connected to the bump 2b and passing through the side of the bump 2a has the same width, is refracted (bent) so as to be separated from the bump 2a by the margin M1, and extends from the chip center side to the outside of the chip. . A lead 19b that is connected to the bump 2b and does not pass through the bump 2a has a straight shape with the same width and extends from the chip center side to the outside of the chip so as to be separated from the lead 19b by a margin M2.

このような、バンプおよびリード配置とすることで、先述した４段バンプ配置した効果と同様の効果を得ることができ、かつ、チップ端側からの余分なスペースを削減することができる。   By adopting such bump and lead arrangement, it is possible to obtain the same effect as that of the above-described four-stage bump arrangement, and it is possible to reduce an extra space from the chip end side.

このように、本実施の形態で示す半導体装置は、主面上の外周部に複数のバンプ２が配置された半導体チップ１Ｃと、ＣＯＦテープ１９ａに形成されたリード１９ｂとが、複数のバンプ２を介して電気的に接続された半導体装置であって、複数のバンプ２は、チップ１Ｃ端側からチップ１Ｃ中心側へ多段に配置されてなり、チップ１Ｃ端側のバンプ２ａ間に配置され、チップ１Ｃ中心側のバンプ２ｂに接続された複数のリード１９ｂのうち、チップ１Ｃ端側のバンプ２ａに隣接するリード１９ｂは、チップ１Ｃ端側のバンプ２ａとマージンＭ１だけ離れ、複数のリード１９ｂ同士は、チップ１Ｃ端側のバンプ２ａ間において、互いにマージンＭ２だけ離れており、マージンＭ２は、マージンＭ１より小さい。   As described above, in the semiconductor device shown in the present embodiment, the semiconductor chip 1C in which the plurality of bumps 2 are arranged on the outer peripheral portion on the main surface and the lead 19b formed on the COF tape 19a include the plurality of bumps 2. The plurality of bumps 2 are arranged in multiple stages from the chip 1C end side to the chip 1C center side, and are arranged between the bumps 2a on the chip 1C end side, Of the plurality of leads 19b connected to the bump 2b on the center side of the chip 1C, the lead 19b adjacent to the bump 2a on the chip 1C end side is separated from the bump 2a on the chip 1C end side by a margin M1, and the plurality of leads 19b are Are separated from each other by a margin M2 between the bumps 2a on the chip 1C end side, and the margin M2 is smaller than the margin M1.

（実施の形態５）
本実施の形態で示す半導体装置を図１３〜図２２より説明する。図１３は、本実施の形態の一例である半導体装置の概略平面図であり、半導体チップ１０１Ｃの主面からみた概略平面図となっている。図１４は、図１３中のＡ−Ａ’線の概略断面図であり、図１５は、図１３中のＢ−Ｂ’線の概略断面図である。ここで、図１３には、図１４および図１５に示す実装基板１０３が取り除かれた状態が示されている。図１６〜図１８は、本実施の形態の他の一例である半導体装置の概略平面図であり、バンプ１０２が千鳥配置されている状態が示されている。図１７および図１８は、本実施の形態の他の一例である半導体装置の概略断面図である。図１９〜図２２は、本実施の形態で示す半導体装置の製造工程中の概略断面図である。なお、半導体チップ、その半導体チップ上に形成されたバンプおよび半導体チップのＣＯＦ実装に関する技術については、図１〜図３を用いて説明した上記実施の形態１と同様であるので、ここではその説明は省略する。また、ＣＯＦ実装に関する技術については、図８〜図９を用いて説明した上記実施の形態３と同様であるので、ここではその説明は省略する。 (Embodiment 5)
A semiconductor device shown in this embodiment mode will be described with reference to FIGS. FIG. 13 is a schematic plan view of a semiconductor device which is an example of the present embodiment, and is a schematic plan view seen from the main surface of the semiconductor chip 101C. 14 is a schematic cross-sectional view taken along line AA ′ in FIG. 13, and FIG. 15 is a schematic cross-sectional view taken along line BB ′ in FIG. 13. Here, FIG. 13 shows a state where the mounting substrate 103 shown in FIGS. 14 and 15 is removed. 16 to 18 are schematic plan views of a semiconductor device which is another example of the present embodiment, and shows a state in which the bumps 102 are arranged in a staggered manner. 17 and 18 are schematic cross-sectional views of a semiconductor device which is another example of the present embodiment. 19 to 22 are schematic cross-sectional views during the manufacturing process of the semiconductor device shown in the present embodiment. The technique related to the semiconductor chip, bumps formed on the semiconductor chip, and COF mounting of the semiconductor chip is the same as that in the first embodiment described with reference to FIGS. Is omitted. Further, since the technology related to COF mounting is the same as that of the third embodiment described with reference to FIGS. 8 to 9, the description thereof is omitted here.

図１３〜図１５に示すように、本実施の形態で示す半導体装置は、半導体チップ１０１Ｃの主面上の外周部に形成された複数のバンプ１０２と、半導体チップ１０１Ｃを搭載する実装基板１０３上に形成された複数のリード１０４とが、それぞれ電気的に接続されている。   As shown in FIGS. 13 to 15, the semiconductor device shown in this embodiment includes a plurality of bumps 102 formed on the outer peripheral portion on the main surface of the semiconductor chip 101 </ b> C and a mounting substrate 103 on which the semiconductor chip 101 </ b> C is mounted. A plurality of leads 104 formed in the above are electrically connected to each other.

半導体チップ１０１Ｃは、例えばシリコン（Ｓｉ）の半導体基板からなり、その半導体基板の主面上には、例えばＭＩＳ（Metal Insulator Semiconductor）トランジスタなどが形成されている。そのＭＩＳトランジスタなどの多層配線上に、例えば金（Ａｕ）などから成るバンプ１０２が形成されている。本実施の形態における半導体チップ１０１Ｃは、その厚さと交差する平面形状が長方形である。   The semiconductor chip 101C is made of, for example, a silicon (Si) semiconductor substrate, and a MIS (Metal Insulator Semiconductor) transistor or the like is formed on the main surface of the semiconductor substrate. A bump 102 made of, for example, gold (Au) is formed on the multilayer wiring such as the MIS transistor. The semiconductor chip 101C in the present embodiment has a rectangular planar shape that intersects its thickness.

複数のバンプ１０２は、半導体チップ１０１Ｃの主面の外周近傍（チップ端側）に形成され、この外周に沿って一列に、かつ等間隔で配置されており、そのピッチであるバンプチップ１０７Ｐは、例えば３０μｍ程度である。このバンプ１０２は、半導体チップ１０１Ｃの主面と平行な面の寸法１０２ｘ、寸法１０２ｙおよび半導体チップ１０１Ｃの主面と交差する方向の寸法（高さ、厚さ）１０２ｚを有し、形成されている。具体的には、寸法１０２ｘが例えば１５μｍ程度、寸法１０２ｙが例えば５０μｍ程度、寸法１０２ｚが例えば１０μｍ程度である。   The plurality of bumps 102 are formed in the vicinity of the outer periphery (chip end side) of the main surface of the semiconductor chip 101C, and are arranged in a row and at equal intervals along the outer periphery. For example, it is about 30 μm. The bump 102 has a dimension 102x, a dimension 102y of a plane parallel to the main surface of the semiconductor chip 101C, and a dimension (height, thickness) 102z in a direction intersecting the main surface of the semiconductor chip 101C. . Specifically, the dimension 102x is, for example, about 15 μm, the dimension 102y is, for example, about 50 μm, and the dimension 102z is, for example, about 10 μm.

実装基板１０３は、例えばＣＯＦ（Chip On Film）用のテープ（以下、ＣＯＦテープと略する）から構成され、テープには例えばポリイミド樹脂等が用いられる。なお、本実施の形態で示す半導体装置では、実装基板１０３がＣＯＧ基板またはＰＣＢ基板から構成されても良いが、ＣＯＦテープのように可撓性を有する実装基板（フレキシブル基板）に本発明は特に有効である。   The mounting substrate 103 is composed of, for example, a COF (Chip On Film) tape (hereinafter abbreviated as “COF tape”), and a polyimide resin or the like is used as the tape. Note that in the semiconductor device described in this embodiment mode, the mounting substrate 103 may be formed using a COG substrate or a PCB substrate, but the present invention is particularly applicable to a flexible mounting substrate (flexible substrate) such as a COF tape. It is valid.

リード１０４は、銅（Ｃｕ）箔を主体とし、その表面が錫（Ｓｎ）メッキされてなり、実装基板１０３上に、例えばエッチング法およびメッキ法を用いて形成されている。このリード１０４は、半導体チップ１０１Ｃの主面と平行な面の寸法（幅）１０４ｘおよび半導体チップ１０１Ｃの主面と交差する方向の寸法（厚さ）１０４ｚを有して形成されている。具体的には、寸法１０４ｘが例えば７μｍ程度、１０４ｚが例えば５μｍ程度である。   The lead 104 is mainly made of copper (Cu) foil, and the surface thereof is tin (Sn) plated, and is formed on the mounting substrate 103 by using, for example, an etching method and a plating method. The lead 104 is formed to have a dimension (width) 104x of a surface parallel to the main surface of the semiconductor chip 101C and a dimension (thickness) 104z in a direction intersecting the main surface of the semiconductor chip 101C. Specifically, the dimension 104x is about 7 μm, for example, and 104z is about 5 μm, for example.

また、複数のリード１０４は、その先端がチップ中心側からチップ端を通って半導体チップ１０１Ｃの外側へと延在している。また、複数のリード１０４は、それぞれ複数のバンプ１０２と電気的に接続されているので、リードピッチもバンプピッチ１０７Ｐ毎に配置されていることとなる。   The plurality of leads 104 have their tips extending from the chip center side to the outside of the semiconductor chip 101C through the chip end. Further, since the plurality of leads 104 are electrically connected to the plurality of bumps 102, the lead pitch is also arranged for each bump pitch 107P.

これら複数のリード１０４には、突起部１０６が形成されている。すなわち、バンプ１０２と接触（接合）する領域のリード１０４に、突起部１０６が形成されている。なお、図１３で示す突起部１０６は、リード１０４下に形成されることとなるので、透視した状態で図示している。   Projections 106 are formed on the plurality of leads 104. In other words, the protrusion 106 is formed on the lead 104 in the region that contacts (joins) the bump 102. Note that the protruding portion 106 shown in FIG. 13 is formed under the lead 104 and is shown in a transparent state.

この突起部１０６は、例えば必要な導体部分を選択して付着するアディティブ法を用いてリード１０４上に形成された、例えばＣｕ（銅）および錫（Ｓｎ）を成分含んだメッキからなる。また、この突起部１０６は、半導体チップ１０１Ｃの主面と平行な面の寸法１０６ｘ、寸法１０６ｙおよび半導体チップ１０１Ｃの主面と交差する方向の寸法（高さ、厚さ）１０６ｚを有して形成されている。具体的には、寸法１０６ｘが例えば６μｍ程度、寸法１０６ｙが例えば６０μｍ程度、寸法１０６ｚが例えば５μｍ程度である。なお、寸法１０６ｚは、例えば５μｍ〜８μｍ程度が好ましい。この寸法１０６ｚは、少なくとも基材となるリード１０４の寸法１０４ｚより長ければ（大きければ）良い。これは、寸法１０６ｚが小さすぎると、半導体チップ１０１Ｃとリード１０４との隙間が充分に確保できないため、半導体チップ１０１Ｃとリード１０４との接触を完全に抑制できない可能性がある。また、寸法１０６ｚが長すぎる（大きすぎる）とクラックが生じ、更には突起部１０６が倒れてしまう等、ファインピッチを形成しているリード１０４上には形成し難くなる。   The protrusion 106 is made of, for example, a plating containing Cu (copper) and tin (Sn) as components formed on the lead 104 by using an additive method of selecting and attaching a necessary conductor portion. The protrusion 106 is formed to have dimensions 106x and 106y of a plane parallel to the main surface of the semiconductor chip 101C and dimensions (height and thickness) 106z in a direction intersecting the main surface of the semiconductor chip 101C. Has been. Specifically, the dimension 106x is about 6 μm, the dimension 106y is about 60 μm, and the dimension 106z is about 5 μm, for example. The dimension 106z is preferably about 5 μm to 8 μm, for example. The dimension 106z should be at least longer than the dimension 104z of the lead 104 serving as the base material. This is because if the dimension 106z is too small, a sufficient gap between the semiconductor chip 101C and the lead 104 cannot be ensured, and the contact between the semiconductor chip 101C and the lead 104 may not be completely suppressed. On the other hand, if the dimension 106z is too long (too large), cracks will occur, and the protrusion 106 will fall, making it difficult to form it on the leads 104 forming a fine pitch.

突起部１０６の製造方法として、リード１０４上にマスク（図示しない）を介してシード層を形成する。その後、電解メッキ法または無電解メッキ法により、例えば５μｍの厚さまでメッキ膜を堆積する。上記メッキ法の場合、予め堆積したい部分のみシード層を形成し、前記シード層上にのみメッキ膜が堆積（形成）されるため、本実施の形態のようなファインピッチの半導体装置にも有効である。メッキ法により突起部１０６を形成する場合、電解メッキ法を使用することで無電解メッキ法よりもメッキ膜の堆積速度が速いことから、突起部１０６の形成時間を短縮できる。   As a method of manufacturing the protrusion 106, a seed layer is formed on the lead 104 through a mask (not shown). Thereafter, a plating film is deposited to a thickness of, for example, 5 μm by an electrolytic plating method or an electroless plating method. In the case of the above plating method, since a seed layer is formed only on a portion to be deposited in advance, and a plating film is deposited (formed) only on the seed layer, it is effective for a fine pitch semiconductor device as in this embodiment. is there. When the protrusion 106 is formed by a plating method, the deposition time of the protrusion 106 can be reduced because the deposition rate of the plating film is faster than the electroless plating method by using the electrolytic plating method.

突起部１０６の製造方法として、上記メッキ法に限定されるのではなく、例えば次のような方法で形成しても良い。リード１０４の寸法１０４ｚを、例えば１０μｍ以上と大きく形成しておき、マスク（図示しない）を介してバンプ１０２と電気的に接続される部分以外をエッチングにより除去する。エッチング除去した後、マスクで覆われていた部分が突起部１０６となる。   The method for manufacturing the protrusion 106 is not limited to the above plating method, and may be formed by the following method, for example. A size 104z of the lead 104 is formed large, for example, 10 μm or more, and portions other than those electrically connected to the bumps 102 are removed by etching through a mask (not shown). After etching and removing, the portion covered with the mask becomes the protrusion 106.

本実施の形態で示す半導体装置では、バンプ１０２は、リード１０４の突起部１０６を介してリード１０４と電気的に接続される。この時、バンプ１０２と突起部１０６の間は、Ａｕ−Ｓｎ合金（共晶）接合されている。このため、図１４に示すように、突起部１０６の寸法（高さ、厚さ）１０６ｚはリード１０４における他の部分よりも大きく（高く、厚く）形成され、半導体チップ１０１Ｃとリード１０４との間の隙間１０５ｚが形成されている。具体的には、隙間１０５ｚは、バンプ１０２の寸法（高さ）１０２ｚと突起部１０６の寸法（高さ）１０６ｚとの和となるため、寸法１０２ｚが例えば１０μｍ程度、寸法１０６ｚが例えば５μｍ程度であれば、隙間１０５ｚは１５μｍ程度となる。なお、これら寸法１０２ｚ、１０６ｚは、設計値であるので実際にバンプ１０２と突起部１０６とが接合することにより、若干小さくなる。このため隙間１０５ｚの完成寸法は小さくなることになるが、１０μｍ以上確保することにより半導体チップ１０１Ｃとリード１０４とが接触（エリアショート、エリアタッチ、短絡）しない。したがって、本実施の形態で示す半導体装置では、半導体チップ１０１Ｃとリード１０４との間には、１０μｍ以上の隙間があることとしている。   In the semiconductor device described in this embodiment mode, the bump 102 is electrically connected to the lead 104 through the protruding portion 106 of the lead 104. At this time, an Au—Sn alloy (eutectic) bonding is performed between the bump 102 and the protrusion 106. For this reason, as shown in FIG. 14, the dimension (height, thickness) 106 z of the protrusion 106 is formed larger (higher and thicker) than the other part of the lead 104, and between the semiconductor chip 101 </ b> C and the lead 104. The gap 105z is formed. Specifically, since the gap 105z is the sum of the dimension (height) 102z of the bump 102 and the dimension (height) 106z of the protrusion 106, the dimension 102z is about 10 μm, for example, and the dimension 106z is about 5 μm, for example. If present, the gap 105z is about 15 μm. Since these dimensions 102z and 106z are design values, the dimensions are slightly reduced when the bumps 102 and the protrusions 106 are actually joined. Therefore, although the completed dimension of the gap 105z is reduced, the semiconductor chip 101C and the lead 104 do not contact (area short, area touch, short circuit) by ensuring 10 μm or more. Therefore, in the semiconductor device described in this embodiment, a gap of 10 μm or more is provided between the semiconductor chip 101C and the lead 104.

したがって、例えば３０μｍ以下のファインピッチ化により、バンプ１０２の寸法１０２ｚおよびリード１０４の寸法１０４ｚを短く（小さく）したとしても、半導体チップ１０１Ｃとリード１０４との接触を抑制することができる。これにより、半導体装置のファインピッチ化が実現できる。   Therefore, for example, even if the size 102z of the bump 102 and the size 104z of the lead 104 are shortened (decreased) by making the fine pitch 30 μm or less, the contact between the semiconductor chip 101C and the lead 104 can be suppressed. Thereby, the fine pitch of the semiconductor device can be realized.

また、仮にＡｕ−Ｓｎ合金またはＳｎがバンプ１０２の表面またはリード１０４（突起部１０６）の表面から流れだした場合、隙間１０５ｚが１０μｍ以上あるため、毛細管現象による半導体チップ１０１Ｃのチップ端側でショート（短絡）することを防止できる。   Further, if Au—Sn alloy or Sn flows out from the surface of the bump 102 or the surface of the lead 104 (protrusion 106), the gap 105z is 10 μm or more, so that a short circuit occurs on the chip end side of the semiconductor chip 101C due to capillary action. (Short circuit) can be prevented.

図１６には、本実施の形態で示す半導体装置の他の一例として、複数のバンプ１０２は、チップ端側に配置された複数のバンプ１０２ａ（第１バンプ）と、チップ中心側に配置された複数のバンプ１０２ｂ（第２バンプ）とが互いに千鳥配置されている場合を示す。このように千鳥配置することで、バンプピッチ１０７Ｐを例えば２５μｍ程度とすることができ、ファインピッチ化に対応した半導体装置を形成することができる。   In FIG. 16, as another example of the semiconductor device shown in this embodiment, a plurality of bumps 102 are arranged on the chip center side with a plurality of bumps 102a (first bumps) arranged on the chip end side. A case where a plurality of bumps 102b (second bumps) are arranged in a staggered manner is shown. By arranging in a zigzag manner as described above, the bump pitch 107P can be set to about 25 μm, for example, and a semiconductor device corresponding to a fine pitch can be formed.

また、前記実施の形態２で図５を用いて説明したように、リード１０４の延在方向に沿ったバンプ１０２の両端部と重なる領域のリード１０４の幅が、バンプ１０２ａ間におけるリード１０４の幅より広くすることで、リード１０４がバンプ１０２から剥がれるのを防止し、Ａｕ−ＳｎまたはＳｎが回り込むことを防止することができる。また、リード１０４とバンプ１０２ａとがショートすることも防止することができる。   Further, as described with reference to FIG. 5 in the second embodiment, the width of the lead 104 in the region overlapping the both ends of the bump 102 along the extending direction of the lead 104 is the width of the lead 104 between the bumps 102a. By making it wider, the lead 104 can be prevented from peeling off from the bump 102, and Au-Sn or Sn can be prevented from wrapping around. Further, it is possible to prevent the lead 104 and the bump 102a from being short-circuited.

また、前記実施の形態１で図４を用いて説明したように、リード１０４の延在方向と交差する方向において、バンプ１０２ａの長さ（半導体チップ１０１Ｃの主面と平行な面の寸法（幅））が、バンプ１０２ｂの長さ（半導体チップ１０１Ｃの主面と平行な面の寸法（幅））より短くすることで、リード１０４とバンプ１０２ａとがショートすることも防止することができる。   Further, as described with reference to FIG. 4 in the first embodiment, the length of the bump 102a (the dimension (width of the surface parallel to the main surface of the semiconductor chip 101C) in the direction intersecting the extending direction of the lead 104 is described. )) Shorter than the length of the bump 102b (the dimension (width) of the surface parallel to the main surface of the semiconductor chip 101C), it is possible to prevent the lead 104 and the bump 102a from being short-circuited.

図１７に示すように、本実施の形態で示す半導体装置の他の一例として、バンプ１０２と突起部１０６が形成されたリード１０４とは、バンプ１０２および突起部１０６とＡｕ−Ｓｎ合金（共晶）接合ではなく、異方性導電フィルム（ＡＣＦ：Anisotoropic Conductive Film）１０８を介して電気的に接続されても良い。なお、この半導体装置のバンプピッチが例えば３０μｍ以下とする。   As shown in FIG. 17, as another example of the semiconductor device shown in this embodiment mode, a bump 102 and a lead 104 on which a protruding portion 106 is formed include a bump 102 and a protruding portion 106 and an Au—Sn alloy (eutectic crystal). ) Instead of bonding, the electrodes may be electrically connected via an anisotropic conductive film (ACF) 108. Note that the bump pitch of this semiconductor device is, for example, 30 μm or less.

この異方性導電フィルム１０８は、例えばエポキシ系樹脂等のような熱硬化性樹脂からなる絶縁性接着剤１０８ａ中にプラスチックボールにニッケルや金をコーティングしたような導電性粒子１０８ｂを分散または配向した電気接続材料である。よって、半導体チップ１０１Ｃのバンプ１０２と実装基板１０３のリード１０４とは、その間に潰された状態で介在された導電性粒子１０８ｂによって電気的に接続されている。すなわち、バンプ１０２と、リード１０４に形成された突起部１０６とを、異方性導電フィルム１０８を介し、その間に潰された状態で介在された導電性粒子１０８ｂによって電気的に接続されている。   This anisotropic conductive film 108 has dispersed or oriented conductive particles 108b in which a plastic ball is coated with nickel or gold in an insulating adhesive 108a made of a thermosetting resin such as an epoxy resin. It is an electrical connection material. Therefore, the bumps 102 of the semiconductor chip 101C and the leads 104 of the mounting substrate 103 are electrically connected by the conductive particles 108b interposed in a crushed state therebetween. That is, the bumps 102 and the protrusions 106 formed on the leads 104 are electrically connected via the anisotropic conductive film 108 by the conductive particles 108b interposed in a crushed state therebetween.

よって、半導体チップ１０１Ｃとリード１０４との隙間１０５ｚは、バンプ１０２とリード１０４に形成された突起部１０６との間で潰された導電性粒子１０８ｂの寸法と、バンプ１０２の寸法１０２ｚと、突起部１０６の寸法１０６ｚとの和となる。具体的には、寸法１０２ｚが例えば１０μｍ程度、寸法１０６ｚが例えば５μｍ程度であれば、隙間１０５ｚは１５μｍ程度以上となる。   Therefore, the gap 105z between the semiconductor chip 101C and the lead 104 is such that the size of the conductive particles 108b crushed between the bump 102 and the projection 106 formed on the lead 104, the size 102z of the bump 102, and the projection 106 is the sum of the size 106z. Specifically, if the dimension 102z is about 10 μm and the dimension 106z is about 5 μm, for example, the gap 105z is about 15 μm or more.

仮に、リード１０４に突起部１０６が形成されていない場合は、突起部１０６の寸法１０６ｚ分だけ隙間１０５ｚが狭くなるため、チップ端側の異方性導電フィルム１０８の導電性粒子１０８ｂが、半導体チップ１０１Ｃとリード１０４との間に介在して接触（エリアショート、エリアタッチ、短絡）することがある。したがって、バンプ１０２とリード１０４とを電気的に接続するために、バンプ１０２と接触する領域のリード１０４に、突起部１０６を形成することで、異方性導電フィルム１０８を介して接続しても、半導体チップ１０１Ｃとリード１０４とが接触することを防止できる。   If the protrusions 106 are not formed on the leads 104, the gap 105z is narrowed by the dimension 106z of the protrusions 106. Therefore, the conductive particles 108b of the anisotropic conductive film 108 on the chip end side become the semiconductor chip. There may be contact (area short, area touch, short circuit) between 101C and the lead 104. Therefore, in order to electrically connect the bump 102 and the lead 104, the protrusion 104 is formed on the lead 104 in the region in contact with the bump 102, so that the bump 102 and the lead 104 can be connected via the anisotropic conductive film 108. The semiconductor chip 101C and the lead 104 can be prevented from contacting each other.

図１８には、本実施の形態で示す半導体装置の他の一例として、実装基板１０３が、ＰＣＢ基板から構成される場合が示されている。なお、この半導体装置のバンプピッチが例えば３０μｍ以下とする。   FIG. 18 illustrates a case where the mounting substrate 103 is formed using a PCB substrate as another example of the semiconductor device described in this embodiment. Note that the bump pitch of this semiconductor device is, for example, 30 μm or less.

ＰＣＢ基板からなる実装基板１０３上にはリード１０４が形成され、さらにリード１０４を被覆する絶縁物１０９が形成されている。この絶縁膜１０９が開口され、露出したリード１０４上に突起部１０６が形成されている。このように、半導体チップ１０１Ｃの主面上の外周部に形成された複数のバンプ１０２と、半導体チップ１０１を搭載する実装基板１０３上に形成された複数のリード１０４とを、それぞれ電気的に接続するために、バンプ１０２と接触する領域のリード１０４に突起部１０６を形成することで、ファインピッチのためにバンプ１０２の寸法１０２ｚが小さくなったとしても、ＰＣＢ基板からなる実装基板１０３上に半導体チップ１０１Ｃを搭載することができる。   A lead 104 is formed on a mounting substrate 103 made of a PCB substrate, and an insulator 109 that covers the lead 104 is further formed. The insulating film 109 is opened, and a protrusion 106 is formed on the exposed lead 104. Thus, the plurality of bumps 102 formed on the outer peripheral portion on the main surface of the semiconductor chip 101C and the plurality of leads 104 formed on the mounting substrate 103 on which the semiconductor chip 101 is mounted are electrically connected to each other. Therefore, even if the bumps 102 are reduced in size due to the fine pitch by forming the protrusions 106 on the leads 104 in the region in contact with the bumps 102, the semiconductors are formed on the mounting substrate 103 made of a PCB substrate. The chip 101C can be mounted.

次に、本実施の形態で示す半導体装置の製造方法について、特にＣＯＦテープから構成される実装基板１０３のリード１０４に形成される突起部１０６をアディティブ法により形成する方法について説明する。   Next, a method for manufacturing the semiconductor device shown in this embodiment mode, in particular, a method for forming the protrusion 106 formed on the lead 104 of the mounting substrate 103 made of COF tape by the additive method will be described.

まず、図１９に示すように、例えばポリイミド樹脂等からなるＣＯＦテープから構成される実装基板１０３を準備し、この実装基板１０３の全面上に例えばＣｕ膜１０４ａを形成する。   First, as shown in FIG. 19, a mounting substrate 103 made of, for example, a COF tape made of polyimide resin or the like is prepared, and a Cu film 104 a is formed on the entire surface of the mounting substrate 103, for example.

次いで、図２０に示すように、このＣｕ膜等をエッチングにより所望の形状（所望のリード形状）となるようにパターニングし、リード１０４を形成する。次いで、リード１０４の表面に錫（Ｓｎ）メッキを施す。   Next, as shown in FIG. 20, this Cu film or the like is patterned by etching so as to have a desired shape (desired lead shape), thereby forming a lead 104. Next, tin (Sn) plating is applied to the surface of the lead 104.

次いで、図２１に示すように、実装基板の全面にレジスト膜１１１を形成し、フォトリソグラフィ法およびエッチング法により、所定の領域（上述のバンプと接触するリードの領域）のレジスト膜１１１を開口する。その後、メッキ法により、ＣｕおよびＳｎを含んだ突起部１０６を形成し、図２２に示すように、レジスト膜１１を除去することによって、実装基板１０３のリード１０４に突起部１０６が形成されることとなる。   Next, as shown in FIG. 21, a resist film 111 is formed on the entire surface of the mounting substrate, and a resist film 111 in a predetermined region (a region of the lead that contacts the bump described above) is opened by photolithography and etching. . Thereafter, a protrusion 106 containing Cu and Sn is formed by plating, and the protrusion 106 is formed on the lead 104 of the mounting substrate 103 by removing the resist film 11 as shown in FIG. It becomes.

このように、アディティブ法を用いることで、実装基板１０３のリード１０４に突起部１０６を形成することができる。なお、ハーフエッチング法を用いて、リード１０４とともに突起部１０６を形成することもできるが、ファインピッチに対応したリード１０４を形成するためには、アディティブ法を用いることがより好ましい。   As described above, the protrusion 106 can be formed on the lead 104 of the mounting substrate 103 by using the additive method. Although the protrusion 106 can be formed together with the lead 104 by using a half etching method, it is more preferable to use the additive method in order to form the lead 104 corresponding to the fine pitch.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

例えば、本実施の形態では半導体基板の主面上にはＭＩＳ(Metal Insulator Semiconductor)トランジスタが形成されている場合を説明したが、これに限定されるものではなく、ＭＯＳ(Metal Oxide Semiconductor)トランジスタであってもよい。   For example, in the present embodiment, the case where a MIS (Metal Insulator Semiconductor) transistor is formed on the main surface of the semiconductor substrate has been described. However, the present invention is not limited to this, and a MOS (Metal Oxide Semiconductor) transistor is used. There may be.

本発明は、ファインピッチ化および多ピン化に対応した実装技術に適用して有効である。   The present invention is effective when applied to a mounting technology that supports fine pitch and multiple pins.

本発明の実施の形態１における半導体装置を構成する半導体チップの全体平面図の一例である。It is an example of the whole top view of the semiconductor chip which comprises the semiconductor device in Embodiment 1 of this invention. 図１で示した半導体チップ上に形成されたバンプの概略断面図である。It is a schematic sectional drawing of the bump formed on the semiconductor chip shown in FIG. 図１で示した半導体チップをＣＯＦ実装した場合の要部概略断面図である。FIG. 2 is a schematic cross-sectional view of a main part when the semiconductor chip shown in FIG. 1 is mounted by COF. 図３で示したＣＯＦ実装した場合の半導体チップのバンプおよびリード配置を示す概略平面図の一例である。FIG. 4 is an example of a schematic plan view showing bump and lead arrangement of a semiconductor chip when COF mounting shown in FIG. 3 is performed. 本発明の実施の形態２におけるＣＯＦ実装した場合の半導体チップのバンプおよびリード配置を示す概略平面図の一例である。It is an example of the schematic plan view which shows the bump and lead arrangement | positioning of a semiconductor chip at the time of COF mounting in Embodiment 2 of this invention. 発明過程におけるＣＯＦ実装した場合の半導体チップのバンプおよびリード配置を示す概略平面図である。It is a schematic top view which shows the bump and lead arrangement | positioning of a semiconductor chip at the time of COF mounting in invention process. 図６示した半導体チップのバンプおよびリードの概略断面図である。FIG. 7 is a schematic cross-sectional view of bumps and leads of the semiconductor chip shown in FIG. 6. 本発明の実施の形態３における半導体チップをＣＯＧ実装した場合の概略断面図である。It is a schematic sectional drawing at the time of carrying out COG mounting of the semiconductor chip in Embodiment 3 of this invention. 図８に示した半導体チップをＣＯＧ実装した場合の拡大概略断面図である。FIG. 9 is an enlarged schematic cross-sectional view when the semiconductor chip shown in FIG. 8 is COG-mounted. ＣＯＧ実装した場合の半導体チップのバンプ配置を示す概略平面図の一例である。It is an example of the schematic plan view which shows bump arrangement | positioning of the semiconductor chip at the time of carrying out COG mounting. 本発明の実施の形態４におけるＣＯＦ実装した場合の半導体チップのバンプおよびリード配置を示す概略平面図の一例である。It is an example of the schematic plan view which shows the bump and lead arrangement | positioning of a semiconductor chip at the time of COF mounting in Embodiment 4 of this invention. ＣＯＦ実装した場合の半導体チップのバンプおよびリード配置を示す概略平面図の一例である。It is an example of the schematic plan view which shows the bump and lead arrangement | positioning of a semiconductor chip at the time of COF mounting. 本発明の本実施の形態５で示す半導体装置の概略平面図の一例である。It is an example of the schematic plan view of the semiconductor device shown in this Embodiment 5 of this invention. 図１３中のＡ−Ａ’線の概略断面図である。It is a schematic sectional drawing of the A-A 'line | wire in FIG. 図１３中のＢ−Ｂ’線の概略断面図である。It is a schematic sectional drawing of the B-B 'line | wire in FIG. 本発明の実施の形態５で示す半導体装置の概略平面図の他の一例である。It is another example of the schematic plan view of the semiconductor device shown in Embodiment 5 of this invention. 本発明の実施の形態５で示す半導体装置の概略断面図の他の一例である。It is another example of the schematic sectional drawing of the semiconductor device shown in Embodiment 5 of this invention. 本発明の実施の形態５で示す半導体装置の概略断面図の他の一例である。It is another example of the schematic sectional drawing of the semiconductor device shown in Embodiment 5 of this invention. 本発明の実施の形態５で示す実装基板の製造工程中の概略断面図である。It is a schematic sectional drawing in the manufacturing process of the mounting board | substrate shown in Embodiment 5 of this invention. 図１９に続く半導体装置の製造工程中の概略断面図である。FIG. 20 is a schematic cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 19; 図２０に続く半導体装置の製造工程中の概略断面図である。FIG. 21 is a schematic cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 20; 図２１に続く半導体装置の製造工程中の概略断面図である。FIG. 22 is a schematic cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 21; 本発明者らが検討した半導体装置の概略断面図の一例である。It is an example of the schematic sectional drawing of the semiconductor device which the present inventors examined. 本発明者らが検討した半導体装置の概略断面図の一例である。It is an example of the schematic sectional drawing of the semiconductor device which the present inventors examined. 本発明者らが検討した半導体装置の概略断面図の一例である。It is an example of the schematic sectional drawing of the semiconductor device which the present inventors examined.

符号の説明Explanation of symbols

１Ｃ 半導体チップ
１Ｓ 半導体基板
２ バンプ
８ 絶縁膜
９ 電極パッド
１０ パッシベーション膜
１１ 開口部
１２ ＵＢＭ
１６ 液晶パネル
１６ａ、１６ｂ ガラス基板
１６ｃ シール材
１６ｄ 液晶材
１７ 配線
１８ 異方性導電フィルム
１８ａ 絶縁性接着剤
１８ｂ 導電性粒子
１９ フレキシブル基板
１９ａ ＣＯＦテープ
１９ｂ リード
２０ フレキシブル基板
２０ａ 基板本体
２０ｂ 配線
３０ 電子部品
３１ 半田バンプ
Ｐ、Ｐ１、Ｐ２ バンプピッチ
Ｍ、Ｍ１、Ｍ２ マージン
Ｘ１〜Ｘ６ 寸法
Ｙ１〜Ｙ４ 幅
Ａａ、Ｂａ、Ａｂ、Ｂｂ 寸法
１０１Ｃ 半導体チップ
１０２、１０２ａ、１０２ｂ バンプ
１０２ｘ、１０２ｙ、１０２ｚ 寸法
１０３ 実装基板
１０４ リード
１０４ａ 銅箔
１０４ｘ、１０４ｚ 寸法
１０５ｚ 隙間
１０６ 突起部
１０６ｘ、１０６ｙ、１０６ｚ 寸法
１０７Ｐ バンプピッチ
１０８ 異方性導電フィルム
１０８ａ 絶縁性接着剤
１０８ｂ 導電性粒子
１０９ 絶縁物
１１１ レジスト膜
２０１Ｃ 半導体チップ
２０２ バンプ
２０２ｚ 寸法（高さ）
２０３ 実装基板
２０４ リード（配線）
２０４ｚ 寸法（厚さ）
２０５Ａ 領域
２０５ｚ 隙間
２０５Ｌ 金属物 1C Semiconductor chip 1S Semiconductor substrate 2 Bump 8 Insulating film 9 Electrode pad 10 Passivation film 11 Opening 12 UBM
16 liquid crystal panel 16a, 16b glass substrate 16c sealing material 16d liquid crystal material 17 wiring 18 anisotropic conductive film 18a insulating adhesive 18b conductive particles 19 flexible substrate 19a COF tape 19b lead 20 flexible substrate 20a substrate body 20b wiring 30 electronic component 31 Solder bumps P, P1, P2 Bump pitch M, M1, M2 Margins X1-X6 Dimensions Y1-Y4 Width Aa, Ba, Ab, Bb Dimensions 101C Semiconductor chips 102, 102a, 102b Bumps 102x, 102y, 102z Dimensions 103 Mounting substrate 104 Lead 104a Copper foil 104x, 104z Dimensions 105z Gap 106 Projections 106x, 106y, 106z Dimensions 107P Bump pitch 108 Anisotropic conductive film 108a Insulating adhesive 108b Conductive particles 109 insulator 111 resist film 201C semiconductor chip 202 bumps 202z dimension (height)
203 Mounting board 204 Lead (wiring)
204z Dimensions (thickness)
205A region 205z gap 205L metal object

Claims (16)

半導体チップの主面上の外周部に沿って形成された複数のバンプと、前記半導体チップを搭載する実装基板上に形成された複数のリードとが、それぞれ電気的に接続された半導体装置であって、
前記バンプは、チップ端側に配置された複数の第１バンプと、チップ中心側に配置された複数の第２バンプとが互いに千鳥配置されてなり、
前記リードの延在方向に沿った前記バンプの両端部と重なる領域の前記リードの幅が、前記第１バンプ間における前記リードの幅より広いことを特徴とする半導体装置。 A semiconductor device in which a plurality of bumps formed along an outer peripheral portion on a main surface of a semiconductor chip and a plurality of leads formed on a mounting substrate on which the semiconductor chip is mounted are electrically connected. And
The bump is formed by staggering a plurality of first bumps arranged on the chip end side and a plurality of second bumps arranged on the chip center side,
The semiconductor device according to claim 1, wherein a width of the lead in a region overlapping with both end portions of the bump along the extending direction of the lead is wider than a width of the lead between the first bumps. 前記実装基板は、ＣＯＧ基板、ＰＣＢ基板またはＣＯＦテープから構成されることを特徴とする請求項１記載の半導体装置。   The semiconductor device according to claim 1, wherein the mounting substrate is configured by a COG substrate, a PCB substrate, or a COF tape. 前記バンプの中央部と重なる領域の前記リードの幅が、前記バンプの両端部と重なる領域の前記リードの幅より狭いことを特徴とする請求項１記載の半導体装置。   2. The semiconductor device according to claim 1, wherein a width of the lead in a region overlapping with a central portion of the bump is narrower than a width of the lead in a region overlapping with both end portions of the bump. 前記リードの延在方向と交差する方向において、前記第１バンプの長さが前記第２バンプの長さより短いことを特徴とする請求項１記載の半導体装置。   2. The semiconductor device according to claim 1, wherein a length of the first bump is shorter than a length of the second bump in a direction intersecting with the extending direction of the lead. 半導体チップの主面上の外周部に沿って形成された複数のバンプと、前記半導体チップを搭載する実装基板上に形成された複数のリードとが、それぞれ電気的に接続された半導体装置であって、
前記バンプと接触する領域の前記リードには、突起部が形成されていることを特徴とする半導体装置。 A semiconductor device in which a plurality of bumps formed along an outer peripheral portion on a main surface of a semiconductor chip and a plurality of leads formed on a mounting substrate on which the semiconductor chip is mounted are electrically connected. And
A protrusion is formed on the lead in the region in contact with the bump. 前記実装基板は、ＣＯＧ基板、ＰＣＢ基板またはＣＯＦテープから構成されることを特徴とする請求項５記載の半導体装置。   6. The semiconductor device according to claim 5, wherein the mounting substrate is constituted by a COG substrate, a PCB substrate, or a COF tape. 前記リードの延在方向において、前記突起部の長さが前記バンプの長さより長いことを特徴とする請求項５記載の半導体装置。   6. The semiconductor device according to claim 5, wherein a length of the protruding portion is longer than a length of the bump in the extending direction of the lead. 前記突起部の高さは、前記リードにおける他の部分よりも高いことを特徴とする請求項５記載の半導体装置。   6. The semiconductor device according to claim 5, wherein the height of the protruding portion is higher than other portions of the lead. 前記半導体チップの主面と交差する方向において、前記半導体チップと前記リードとの間の長さは、前記バンプの高さよりも長いことを特徴とする請求項５記載の半導体装置。   6. The semiconductor device according to claim 5, wherein a length between the semiconductor chip and the lead is longer than a height of the bump in a direction intersecting with a main surface of the semiconductor chip. 前記バンプは、チップ端側に配置された複数の第１バンプと、チップ中心側に配置された複数の第２バンプとが互いに千鳥配置されていることを特徴とする請求項５記載の半導体装置。   6. The semiconductor device according to claim 5, wherein the bump includes a plurality of first bumps arranged on the chip end side and a plurality of second bumps arranged on the chip center side. . 前記リードの延在方向と交差する方向において、前記第１バンプの長さが前記第２バンプの長さより短いことを特徴とする請求項１０記載の半導体装置。   The semiconductor device according to claim 10, wherein a length of the first bump is shorter than a length of the second bump in a direction intersecting with the extending direction of the lead. 前記バンプはＡｕを成分とし、前記突起部はＳｎを成分とし、前記バンプと前記突起部の間はＡｕ−Ｓｎ合金接合により電気的に接続されていることを特徴とする請求項５記載の半導体装置。   6. The semiconductor according to claim 5, wherein the bump has Au as a component, the protrusion has Sn as a component, and the bump and the protrusion are electrically connected by Au-Sn alloy bonding. apparatus. 前記バンプと前記リードとは、異方性導電フィルムを介して電気的に接続されていることを特徴とする請求項５記載の半導体装置。   The semiconductor device according to claim 5, wherein the bump and the lead are electrically connected via an anisotropic conductive film. 半導体チップの主面上の外周部に沿って形成された複数のバンプと、前記半導体チップを搭載する実装基板上に形成された複数のリードとが、それぞれ電気的に接続された半導体装置の製造方法であって、
前記バンプと接触する領域の前記リードに、突起部を形成することを特徴とする半導体装置の製造方法。 Manufacturing of a semiconductor device in which a plurality of bumps formed along an outer peripheral portion on a main surface of a semiconductor chip and a plurality of leads formed on a mounting substrate on which the semiconductor chip is mounted are electrically connected A method,
A method of manufacturing a semiconductor device, comprising: forming a protrusion on the lead in a region in contact with the bump. 前記実装基板は、ＣＯＧ基板、ＰＣＢ基板またはＣＯＦテープから構成されることを特徴とする請求項１４記載の半導体装置の製造方法。   15. The method of manufacturing a semiconductor device according to claim 14, wherein the mounting substrate is formed of a COG substrate, a PCB substrate, or a COF tape. 前記突起部の形成には、アディティブ法を用いることを特徴とする請求項１４記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 14, wherein an additive method is used to form the protrusion.
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