JP2006011917A - 非接触icカード - Google Patents
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Abstract
【課題】電圧降圧を行う安定化電源電圧発生回路が搭載された半導体装置を備えた非接触ICカードについて、カード化組立後の検査において、内部電源電圧を変化させて検査させることができず、動作マージンを確認する検査が行えないという課題があった。
【解決手段】安定化電源電圧発生回路20と不揮発性メモリ6より出力されるデータを格納するラッチ回路22を備え、安定化電源電圧発生回路20内に存在する検出電圧出力回路22の検出電圧Vdをラッチ回路22に格納された補正データにより調整できる構成とする。外部からの非接触コマンドにより、不揮発性メモリ6からデータを読み出し、ラッチ回路22にデータを格納し、格納した補正データにより検出電圧Vdを調整し、第2の電源電圧VDD2を調整することが可能となる。
【選択図】図1
【解決手段】安定化電源電圧発生回路20と不揮発性メモリ6より出力されるデータを格納するラッチ回路22を備え、安定化電源電圧発生回路20内に存在する検出電圧出力回路22の検出電圧Vdをラッチ回路22に格納された補正データにより調整できる構成とする。外部からの非接触コマンドにより、不揮発性メモリ6からデータを読み出し、ラッチ回路22にデータを格納し、格納した補正データにより検出電圧Vdを調整し、第2の電源電圧VDD2を調整することが可能となる。
【選択図】図1
Description
本発明は、第1の電源電圧を基に第2の電源電圧を発生する安定化電源電圧発生回路を含む半導体装置を搭載した非接触ICカードに関するものである。
半導体技術の進歩、特に微細プロセスの進歩に伴う素子の微細化や消費電力の低減を考えた場合、素子に印加する電圧を低下させて消費電力を低減させることが行われている。機器に搭載の半導体製品を微細化プロセス品に切り替える場合、従来機器との整合性の観点から、半導体製品内部に電源電圧の降圧回路を搭載している場合が多い。
特に、非接触状態で通信が可能な非接触ICカードにおいては、リーダ/ライタからの電波により電源電圧を発生させる構成であり、安定化電源電圧発生回路の搭載が必須となる。
一般的な、非接触ICカードに搭載される半導体装置内のブロック図の一例を図9に示す。図9は特許文献1で示されている安定化電源電圧発生回路の回路構成を基にした回路であり、これを従来回路として説明する。
非接触ICカードに搭載される半導体装置は、外部から信号を受け取るためのアンテナに接続されるコイル端子1,2と、コイル端子1,2に接続され、コイル端子1,2の信号間の電位差により第1の電源電圧VDD1を発生する整流回路3と、コイル端子1,2の信号により、内部クロック信号や入力データの発生および、内部で処理したデータをコイル端子1,2に送信する動作を行う非接触通信用アナログ回路4と、非接触通信用アナログ回路4とデジタルデータの送受信を行うマイコン回路等を含んだ不揮発性メモリ6を制御するロジック回路5と、データを保持しておく不揮発性メモリ6と、第1の電源電圧VDD1から第2の電源電圧VDD2を発生する安定化電源電圧発生回路7とから構成されている。回路の主要部分であるロジック回路5および不揮発性メモリ6には第2の電源電圧VDD2が供給されている。
安定化電源電圧発生回路7は、基準電圧Vrefを発生する基準電圧発生回路8と、第2の電源電圧VDD2の電圧レベルを一定比率で分圧する抵抗素子R1,R2により構成された検出電圧出力回路9と、検出電圧Vdと基準電圧Vrefの差分に応じた制御信号Scを出力する差動増幅回路10と、第1の電源電圧VDD1から一定レベル降圧した第2の電源電圧VDD2を得るためのPMOSからなる出力トランジスタP1とから構成されている。
基準電圧発生回路8は、第1の電源電圧VDD1の電圧レベルが一定値以上になると、第1の電源電圧VDD1の電圧レベルに依存せずに一定電圧の基準電圧Vrefが発生される回路である。この基準電圧発生回路8の代表的な例として、バンドギャップリファレンス回路がある。バンドギャップリファレンス回路の一例を図10に示す。
PMOSトランジスタP11は、そのソースが第1の電源電圧VDD1に、ゲートとドレインがノードn4を介してNMOSトランジスタN11のドレインに接続されている。NMOSトランジスタN11のゲートはノードnbに、ソースが接地電圧VSSの端子に接続されている。ノードnbに供給される電位としては、NMOSトランジスタN11に一定電流が流れるように、NMOSトランジスタN11の閾値電圧(Vt)より若干高い電位が印加される。
差動増幅回路11は、内部のノードn1とノードn3の電位差を増幅するもので、PMOSトランジスタP13,P14,P15およびNMOSトランジスタN12,N13にて構成されている。
PMOSトランジスタP13は、そのソースが第1の電源電圧VDD1に、ゲートがノードn4に、ドレインがノードn5を介してPMOSトランジスタP14,P15のソースに接続されている。PMOSトランジスタP14のゲートはノードn1に、ドレインはノードn6を介してNMOSトランジスタN12のドレインに接続されている。NMOSトランジスタN12のゲートはドレインに、ソースは接地電圧VSSの端子に接続されている。PMOSトランジスタP15のゲートはノードn3に、ドレインがノードn7を介してNMOSトランジスタN13のドレインに接続されている。NMOSトランジスタN13のゲートはノードn6に、ソースは接地電圧VSSの端子に接続されている。
PMOSトランジスタP12は、そのソースが第1の電源電圧VDD1に、ゲートがノードn4に、ドレインが基準電圧Vrefの端子とNMOSトランジスタN14のドレインに接続されている。
NMOSトランジスタN14のゲートは差動増幅回路11のノードn7に、ソースが接地電圧VSSの端子に接続されている。
基準電圧Vrefの端子に抵抗素子R11,R12の直列接続体が接続され、この直列接続体がダイオードD2のP型拡散に接続され、ダイオードD2のN型拡散が接地電圧VSSの端子に接続されている。抵抗素子R11と抵抗素子R12との接続のノードn1が差動増幅回路11のPMOSトランジスタP14のゲートに接続されている。
また、基準電圧Vrefの端子に抵抗素子R13が接続され、この抵抗素子R13がダイオードD1のP型拡散に接続され、ダイオードD1のN型拡散が接地電圧VSSの端子に接続されている。抵抗素子R13とダイオードD1との接続のノードn3が差動増幅回路11のPMOSトランジスタP15のゲートに接続されている。
差動増幅回路11は、ノードn1およびノードn3が入力端子となり、ノードn7が出力端子となる。ノードn3の電圧がノードn1の電圧に比べて高い場合は、ノードn7に論理電位“L”を発生し、逆に低い場合には論理電位“H”を発生する。
図10に示すバンドギャップリファレンス回路が出力する基準電圧Vrefは、ダイオードD1,D2の閾値電圧をVd、抵抗素子R11,R12,R13の抵抗値をそれぞれr11,r12,r13、ダイオードD1,D2の飽和電流をそれぞれIs11,Is12として、次式(1)にて示される。
Vref=Vd+(r11/r12)*(k/q)*
ln{(Is12/Is11)*(r11/r13)}*T……(1)
ただし、kはボルツマン係数、qは電子の電荷量、Tは絶対温度である。
ln{(Is12/Is11)*(r11/r13)}*T……(1)
ただし、kはボルツマン係数、qは電子の電荷量、Tは絶対温度である。
上記に示される閾値電圧Vdは温度による依存性をもっており、高温になるほど低くなり、低温になるほど高くなるという温度に対する負の傾きを持っている。
式(1)の右辺第1項のVdの一定電圧部分をA1、温度による変動部分をαTとし、式(1)の右辺第2項の一定電圧部分をB1、温度による変動部分をβTとすると、式(1)は次式(2)のように書き換えることができる。
Vref=A1+B1−αT+βT …………………………………………(2)
式(2)において、温度に依存する係数α,βの値を同じに設定することにより、プロセスや温度によるバラツキを大幅に低減した一定の基準電圧Vrefを得ることが可能な構成となっている。
式(2)において、温度に依存する係数α,βの値を同じに設定することにより、プロセスや温度によるバラツキを大幅に低減した一定の基準電圧Vrefを得ることが可能な構成となっている。
上記の説明では図10の回路構成を用いて説明したが、ダイオードと抵抗素子を用いた他の回路構成でも実現可能である。
検出電圧出力回路9は第2の電源電圧VDD2に依存した一定レベルの電圧を発生する回路であり、第2の電源電圧VDD2と接地電位VSSの端子との間に抵抗素子R1および抵抗素子R2を直列に接続し、抵抗素子R1と抵抗素子R2の接続点から検出電圧Vdを出力する。抵抗素子R1および抵抗素子R2の抵抗値をr1,r2とした場合、検出電圧Vdは、
Vd=VDD2*r2/(r1+r2) …………………………………(3)
となる。
Vd=VDD2*r2/(r1+r2) …………………………………(3)
となる。
差動増幅回路10は、検出電圧Vdを基準電圧Vrefと比較して制御信号Scを発生させ、その制御信号Scを用いてPMOSの出力トランジスタP1のゲート電位を制御する。検出電圧Vdの方が基準電圧Vrefの端子に比べて高レベルにある場合は、制御信号Scを“H”レベル方向に遷移させることにより、PMOSの出力トランジスタP1の実質抵抗値を増大させ、第1の電源電圧VDD1から第2の電源電圧VDD2への電荷供給を制限する。逆に、検出電圧Vdの方が基準電圧Vrefより低レベルにある場合は、制御信号Scを“L”レベル方向に遷移させることにより、PMOSの出力トランジスタP1の実質抵抗値を減少させ、第1の電源電圧VDD1から第2の電源電圧VDD2への電荷供給を加速する。
このように、内部電源である第2の電源電圧VDD2は一定電圧になるように設定できる構成となっているため、動作状態は安定したレベルが保持される。
上記のような半導体装置を検査する場合、第2の電源電圧VDD2に直接パッドが接続され、外部と接続されている場合であれば、外部から電源を供給して検査することも可能である。
特開2002−142356号公報(第4−5頁、第1図)
しかしながら、カード化組立後においては、外部から電圧値が既知の電源供給を行うことができない。したがって、通信距離を変化させて内部の電源電圧を調整しながら検査を行うこととなる。ところが、通信距離を変化するだけでは、内部の電源電圧の状態が不明なため、動作マージンを確保した状態での検査が行えず、PASS/FAIL判定だけとなる。そして、PASS/FAIL境界線上にある製品については、動作マージンの確認ができないという課題があり、製品の信頼性が低下するという懸念がある。
また、動作マージンを確保した検査が容易にできないことが原因で、PASS/FAILの境界線上でPASSとなる半導体装置を検出し、冗長置き換え行うという信頼性向上の手法が取れない。
本発明は、上記の課題を解決するために次のような手段を講じる。
本発明による非接触ICカードは、
非接触通信用アンテナに接続のコイル端子に接続された非接触通信用アナログ回路と、
前記非接触通信用アナログ回路から発生する制御信号により動作するロジック回路と、
前記ロジック回路により制御される不揮発性メモリと、
前記コイル端子間の電圧差により第1の電源電圧を発生する整流回路と、
前記第1の電源電圧から第2の電源電圧を発生するとともに、前記第2の電源電圧の変動を検出した検出電圧と基準電圧との差分に応じて前記第2の電源電圧を安定化させる安定化電源電圧発生回路と、
外部からの非接触通信により、前記非接触通信用アナログ回路、前記ロジック回路および前記不揮発性メモリを介して補正データをラッチし、前記検出電圧と前記基準電圧の少なくともいずれか一方の補正のために前記ラッチした補正データを前記安定化電源電圧発生回路に供給するラッチ回路と
を備えた構成とされている。
非接触通信用アンテナに接続のコイル端子に接続された非接触通信用アナログ回路と、
前記非接触通信用アナログ回路から発生する制御信号により動作するロジック回路と、
前記ロジック回路により制御される不揮発性メモリと、
前記コイル端子間の電圧差により第1の電源電圧を発生する整流回路と、
前記第1の電源電圧から第2の電源電圧を発生するとともに、前記第2の電源電圧の変動を検出した検出電圧と基準電圧との差分に応じて前記第2の電源電圧を安定化させる安定化電源電圧発生回路と、
外部からの非接触通信により、前記非接触通信用アナログ回路、前記ロジック回路および前記不揮発性メモリを介して補正データをラッチし、前記検出電圧と前記基準電圧の少なくともいずれか一方の補正のために前記ラッチした補正データを前記安定化電源電圧発生回路に供給するラッチ回路と
を備えた構成とされている。
カード化組立後の動作テストにおいては、第2の電源電圧の端子に対してパッド接続による電源供給はできない。そのため、非接触通信用アンテナを介して外部から電磁エネルギーを受け取り、整流回路で整流して第1の電源電圧を発生する。そして、安定化電源電圧発生回路で第2の電源電圧を発生して、電力をロジック回路、不揮発性メモリ等へ供給する。このとき、安定化電源電圧発生回路においては、第2の電源電圧の変動を検出した検出電圧と基準電圧との差分に応じて自律的に第2の電源電圧を安定化させる。ただし、非接触通信用アンテナへの通信距離の違いによって第1の電源電圧、第2の電源電圧のレベルが相違する。このままでは、第2の電源電圧の状態が不明なため、動作マージンを確保した状態での検査はむずかしい。そこで、上記のようにラッチ回路を設けている。このラッチ回路は、外部からの非接触通信により、非接触通信用アナログ回路、ロジック回路および不揮発性メモリを介して補正データをラッチする。そして、そのラッチした補正データを安定化電源電圧発生回路に供給し、前記検出電圧と前記基準電圧の少なくともいずれか一方を補正する。これにより、カード化組立後の非接触ICカードに対して、外部コマンドにより、第2の電源電圧を任意に調整して検査することが可能となる。すなわち、動作マージンを確保した状態での検査を実現でき、信頼性を向上させることができる。
上記構成において、前記安定化電源電圧発生回路についての好ましい態様に次のものがある。それは、
前記検出電圧の比較基準となる基準電圧を発生する基準電圧発生回路と、
前記第2の電源電圧を一定の比率で分圧し、前記基準電圧と比較する前記検出電圧を発生する検出電圧出力回路と、
前記検出電圧出力回路による前記検出電圧と前記基準電圧発生回路による前記基準電圧の差分に応じた制御信号を出力する差動増幅回路と、
前記制御信号によって導通状態を制御され、前記第1の電源電圧から前記第2の電源電圧を安定的に出力する出力トランジスタと
を備えた安定化電源電圧発生回路である。
前記検出電圧の比較基準となる基準電圧を発生する基準電圧発生回路と、
前記第2の電源電圧を一定の比率で分圧し、前記基準電圧と比較する前記検出電圧を発生する検出電圧出力回路と、
前記検出電圧出力回路による前記検出電圧と前記基準電圧発生回路による前記基準電圧の差分に応じた制御信号を出力する差動増幅回路と、
前記制御信号によって導通状態を制御され、前記第1の電源電圧から前記第2の電源電圧を安定的に出力する出力トランジスタと
を備えた安定化電源電圧発生回路である。
そして、上記構成において、前記ラッチ回路には次のような態様がある。
すなわち、1つ目は、ラッチ回路の補正データの出力ラインが前記安定化電源電圧発生回路における前記検出電圧出力回路に接続され、補正データによって検出電圧を補正するものである。
2つ目は、ラッチ回路の補正データの出力ラインが前記安定化電源電圧発生回路における前記基準電圧発生回路に接続され、補正データによって基準電圧を補正するものである。
3つ目は、ラッチ回路の補正データの出力ラインが前記安定化電源電圧発生回路における前記検出電圧出力回路および前記基準電圧発生回路に接続され、補正データによって検出電圧と基準電圧の両方を補正するものである。
上記のようにして第2の電源電圧を任意に調整して検査することができるため、高電圧や低電圧でより不良となりやすいメモリセル(特性不良)のスクリーニングが可能となる。そこで、冗長置き換えのために自己テスト用のBIST(Built-in Self Test)回路を組み込む構成が好ましいものとなる。それは、メモリ部の検査結果を基に、非接触状態で与えられる外部コマンドに基づいて、前記非接触通信用アナログ回路を介して冗長データを前記不揮発性メモリに書き込むためのものである。
これにより、外部コマンドで自動的に冗長置き換えを行って、出荷後に不良となる可能性のあるメモリセルを排除でき、信頼性をさらに高めることができる。
また、外部からの解析に対するセキュリティをもたせるために、前記ロジック回路について、外部から非接触通信状態により入力されるコマンドが通常コマンド以外のイレギュラーコマンド時にテストモードエントリーするように構成されているのが好ましい。
本発明によれば、カード化組立後に第2の電源電圧を任意に調整して検査することにより、動作マージンを確保した状態での検査が可能となり、信頼性を向上させることができる。
さらに、外部コマンドによる冗長置き換えにより、出荷後に不良となる可能性あるメモリセルをあらかじめ排除でき、さらに信頼性が向上する。
また、検査モードへの移行には、通常状態では使用しない特別なコマンドの入力を条件として困難性をもたせることで、外部からの解析に対するセキュリティーが確保される。
以下、本発明にかかわる非接触ICカードの実施の形態を図面に基づいて詳細に説明する。
(実施の形態1)
本発明の実施の形態1は、カード化組立後の動作テストにおいて、検出電圧出力回路の検出電圧を外部コマンドにより調整することにより、第2の電源電圧VDD2を任意に調整可能に構成したものである。
本発明の実施の形態1は、カード化組立後の動作テストにおいて、検出電圧出力回路の検出電圧を外部コマンドにより調整することにより、第2の電源電圧VDD2を任意に調整可能に構成したものである。
図1は本発明の実施の形態1の非接触ICカードにおける半導体装置の構成を示すブロック回路図である。従来の技術の図9におけるのと同じ符号は同一構成要素を指している。
実施の形態1の非接触ICカードに搭載される半導体装置は、外部から信号を受け取るためのアンテナに接続されるコイル端子1,2と、コイル端子1,2に接続され、コイル端子1,2の信号間の電位差により第1の電源電圧VDD1を発生する整流回路3と、コイル端子1,2の信号により、内部クロック信号や入力データの発生および、内部で処理したデータをコイル端子1,2に送信する動作を行う非接触通信用アナログ回路4と、非接触通信用アナログ回路4とデジタルデータの送受信を行うマイコン回路等を含んだ不揮発性メモリ6を制御するロジック回路5と、データを保持しておく不揮発性メモリ6と、第1の電源電圧VDD1から第2の電源電圧VDD2を発生するとともに、第2の電源電圧VDD2の変動を検出した検出電圧と基準電圧との差分に応じて第2の電源電圧VDD2を安定化させる安定化電源電圧発生回路20と、不揮発性メモリ6より出力されるデータを格納するラッチ回路22とから構成されている。ラッチ回路22は、外部からの非接触通信により、非接触通信用アナログ回路4、ロジック回路5および不揮発性メモリ6を介して、安定化電源電圧発生回路20における前記検出電圧の補正のため補正データをラッチし、そのラッチした補正データを安定化電源電圧発生回路20に供給するように構成されている。回路の主要部分であるロジック回路5、不揮発性メモリ6には第2の電源電圧VDD2が供給されている。
安定化電源電圧発生回路20は、基準電圧Vrefを発生する基準電圧発生回路8と、第2の電源電圧VDD2の電圧レベルを一定比率で分圧する抵抗素子R3,R4,R5,R6およびPMOSからなる検出電圧補正用トランジスタP2、NMOSからなる検出電圧補正用トランジスタN2により構成されて、第2の電源電圧VDD2の変動を検出し、検出電圧Vdとして出力する検出電圧出力回路21と、検出電圧Vdと基準電圧Vrefの差分に応じた制御信号Scを出力する差動増幅回路10と、制御信号Scによって導通状態を制御され、第1の電源電圧VDD1から一定レベル降圧した第2の電源電圧VDD2を安定的に出力するPMOSからなる出力トランジスタP1とから構成されている。
検出電圧出力回路21においては、第2の電源電圧VDD2と接地電圧VSSの端子との間に、第2の電源電圧VDD2側より抵抗素子R3,R4,R5,R6が直列に接続され、抵抗素子R3に対してゲート電位がラッチ回路22からの補正データ信号AD[1]で制御されるPMOSからなる検出電圧補正用トランジスタP2が並列に接続され、抵抗素子R6に対してゲート電位が補正データ信号AD[2]で制御されるNMOSからなる検出電圧補正用トランジスタN2が並列に接続されており、抵抗素子R4と抵抗素子R5の接続点から検出電圧Vdが出力される。
本回路図では説明を簡素化するため、補正データ信号をAD[1],AD[2]の2つとしているが、調整後の電圧をさらに細分化するために、補正データ信号、電圧調整抵抗、並列MOSトランジスタを3以上の複数個用いてもよい。
カード化組立後の動作テストにおいて、外部からのコマンドにより、あらかじめ非接触通信用アナログ回路4、ロジック回路5を介して不揮発性メモリ6に補正データが書き込まれる。
例えば、ラッチ回路22において、補正データ信号AD[1]に“L”レベルがラッチされ、補正データ信号AD[2]に“L”レベルがラッチされた場合、PMOSからなる検出電圧補正用トランジスタP2はONとなって電圧調整用の抵抗素子R3が短絡され、一方、NMOSからなる検出電圧補正用トランジスタN2はOFFとなる結果、検出電圧Vdは、抵抗素子R4と抵抗素子(R5+R6)の分圧比により電圧値が決定される。この場合、定常状態と比較して、第2の電源電圧VDD2のレベルが同一であるとしても、検出電圧Vdは上昇する。その結果、差動増幅回路10の制御信号Scが“H”レベル方向に遷移され、PMOSの出力トランジスタP1の実質抵抗値を増大させ、第1の電源電圧VDD1から第2の電源電圧VDD2への電荷供給を制限する。したがって、第2の電源電圧VDD2のレベルは低下する。
上記とは逆に、ラッチ回路22において、補正データ信号AD[1]に“H”レベルがラッチされ、補正データ信号AD[2]に“H”レベルがラッチされた場合は、PMOSからなる検出電圧補正用トランジスタP2はOFFで、NMOSからなる検出電圧補正用トランジスタN2はONとなって電圧調整用の抵抗素子R6が短絡される結果、検出電圧Vdは、抵抗素子(R3+R4)と抵抗素子R5の分圧比により電圧値が決定される。この場合、定常状態と比較して、第2の電源電圧VDD2のレベルが同一であるとしても、検出電圧Vdは低下する。その結果、差動増幅回路10の制御信号Scが“L”レベル方向に遷移され、PMOSの出力トランジスタP1の実質抵抗値を減少させ、第1の電源電圧VDD1から第2の電源電圧VDD2への電荷供給を加速する。したがって、第2の電源電圧VDD2のレベルは上昇する。
本実施の形態によれば、カード化組立後の動作テストにおいて、外部コマンドにより、ラッチ回路22から検出電圧出力回路21の検出電圧Vdの調整を通じて第2の電源電圧VDD2を任意に調整して検査することが可能となる。その結果、カード化組立後においても、動作マージンを確保した状態での検査を実現でき、信頼性を向上させることができる。
(実施の形態2)
本発明の実施の形態2は、カード化組立後の動作テストにおいて、基準電圧発生回路の基準電圧を外部コマンドにより調整することにより、第2の電源電圧VDD2を任意に調整可能に構成したものである。
本発明の実施の形態2は、カード化組立後の動作テストにおいて、基準電圧発生回路の基準電圧を外部コマンドにより調整することにより、第2の電源電圧VDD2を任意に調整可能に構成したものである。
図2は本発明の実施の形態2の非接触ICカードにおける半導体装置の構成を示すブロック回路図である。図2において、実施の形態1の図1におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。
安定化電源電圧発生回路30は、基準電圧Vrefを発生する基準電圧発生回路8aと、第2の電源電圧VDD2の電圧レベルを一定比率で分圧する抵抗素子R1、R2により構成されて、第2の電源電圧VDD2の変動を検出し、検出電圧Vdとして出力する検出電圧出力回路9と、検出電圧Vdと基準電圧Vrefの差分に応じた制御信号Scを出力する差動増幅回路10と、第1の電源電圧VDD1から一定レベル降圧した第2の電源電圧VDD2を安定的に出力するPMOSからなる出力トランジスタP1とから構成されている。
基準電圧発生回路8aは、ラッチ回路22から出力される補正データ信号AD[3],AD[4]により制御される構成としている。
図3は基準電圧発生回路(バンドギャップリファレンス回路)8aの具体的回路構成を示す。
本実施の形態の基準電圧発生回路8aは、従来の技術における図10の基準電圧発生回路8を基準として、抵抗素子R11と基準電圧Vrefの端子との間に電圧調整用の抵抗素子R14が挿入され、抵抗素子R13と基準電圧Vrefの端子との間に電圧調整用の抵抗素子R15が挿入されている。そして、抵抗素子R15の両端間に電圧調整用のPMOSトランジスタP17が並列に接続され、そのPMOSトランジスタP17のゲートがラッチ回路22の補正データ信号AD[3]の出力端子に接続されている。また、抵抗素子R14の両端間に電圧調整用のPMOSトランジスタP16が並列に接続され、そのPMOSトランジスタP16のゲートがラッチ回路22の補正データ信号AD[4]の出力端子に接続されている。
PMOSトランジスタP16およびPMOSトランジスタP17がON状態となったときのトランジスタの抵抗値は抵抗素子R11,R12,R13,R14,R15の抵抗値に比べて影響のないトランジスタサイズに設定してある。
補正データ信号AD[3],AD[4]が共に論理レベル“H”の場合は、式(1)におけるr11はR11とR14の抵抗値の和となり、r13はR13とR15の抵抗値の和となる。
つまり、補正データ信号AD[n]の論理レベルにより、式(1)におけるr11とr13の抵抗比および、r11とr12の抵抗比を変更することが可能になり、式(2)中のβの値を変更することができるため、基準電圧Vrefを調整することが可能となる。
本実施の形態によれば、カード化組立後の動作テストにおいて、外部コマンドにより、ラッチ回路22から基準電圧発生回路8aの基準電圧Vrefの調整を通じて第2の電源電圧VDD2を任意に調整して検査することが可能となる。その結果、カード化組立後においても、動作マージンを確保した状態での検査を実現でき、信頼性を向上させることができる。
本回路図では説明を簡素化するため、補正データ信号をAD[3]およびAD[4]の2つとしているが、調整後の電圧をさらに細分化するために、補正データ信号AD[n]の数を増加させて調整抵抗値をさらに細分化してもよい。
上記においては、実施の形態1および実施の形態2を別々に説明したが、実施の形態1の構成と実施の形態2の構成を組み合わせて実施することも可能である。その一例を図4に示す。図1と同様の検出電圧出力回路21を備えるとともに、図3の構成の基準電圧発生回路8aを備え、ラッチ回路22からは、検出電圧出力回路21に対して補正データ信号AD[1],AD[2]が入力され、基準電圧発生回路8aに対して補正データ信号AD[3],AD[4]が入力されている。
(実施の形態3)
上述した実施の形態1,2の構成によれば、第2の電源電圧VDD2を任意に調整して検査できるため、高電圧や低電圧でより不良となりやすいメモリセルのスクリーニングが可能となる。そこで、冗長機能を有するメモリ回路(例えば、不揮発性メモリ、SRAM等の揮発性メモリ)を搭載している場合に、そのメモリ回路の冗長置き換えを可能にするのが、本実施の形態3である。
上述した実施の形態1,2の構成によれば、第2の電源電圧VDD2を任意に調整して検査できるため、高電圧や低電圧でより不良となりやすいメモリセルのスクリーニングが可能となる。そこで、冗長機能を有するメモリ回路(例えば、不揮発性メモリ、SRAM等の揮発性メモリ)を搭載している場合に、そのメモリ回路の冗長置き換えを可能にするのが、本実施の形態3である。
図5は本発明の実施の形態3の非接触ICカードにおける半導体装置の構成を示すブロック回路図である。図5において、実施の形態1の図1におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。
本実施の形態は、図1の回路構成に対して、冗長データ書き込み用のBIST回路31を非接触通信用アナログ回路4とロジック回路5との間に挿入した構成となっている。非接触状態で与えられる外部コマンドに基づいて、非接触通信用アナログ回路4がBIST回路31を制御する。
実施の形態1で説明したカード化組立後の動作テストでのメモリ部の検査結果を基に、外部コマンドに基づいて、非接触通信用アナログ回路4を介してBIST回路31を動作させる。これにより、不揮発性メモリ6に対して冗長データの置き換えを自動的に行うことができる。したがって、出荷後に不良となる可能性のあるメモリセルを排除でき、信頼性をさらに高めることができる。
上記では、実施の形態1を基にしてBIST回路31を追加したものであったが、これ以外に実施の形態2を基にしてもよく、その場合も同等の効果が得られる。図6は図2を基にするものであり、図7は図4を基にするものである。
ここで、上記の実施の形態1〜3において外部から印加するコマンドについて説明する。
この外部コマンドについては、通常使用されるコマンドを用いてもテストモードのエントリーは可能である。しかし、セキュリティーの面からは、通常用いるコマンドではなく、イレギュラーなテストコマンドを入力したときに限り、検査モードにエントリーすることの方がより望ましい。
図8に入力するテストコマンドのタイミングチャートの一例を示す。
ここで、通常コマンドの状態を、1ビット“H”レベルのスタートフラグと、D1からD8のデータ8ビットと、1ビット“L”レベルのエンドフラグの計10ビット連続データであるとする。通常コマンドであれば、10ビット以上“L”データが続く区間は存在しない。
そこで、10ビット以上の区間(T1)にわたって“L”データを連続させることにより、テストモードに入る構成とする。本構成により、通常動作では容易には入り得ないテストモードを作ることが可能となる。これにより、外部からの解析に対するセキュリティを高めることができる。
本発明は、リーダ/ライタからの電波に基づく第1の電源電圧からさらに電圧降下した第2の電源電圧で駆動される非接触ICカードにおいて、カード化組立後の動作テストで外部から電圧値既知の電源供給が行えない場合に、動作マージンを確保した状態での検査が行える非接触ICカード等として有用である。
1,2 コイル端子
3 整流回路
4 非接触通信用アナログ回路
5 ロジック回路
6 不揮発性メモリ
7,20,30 安定化電源電圧発生回路
8,8a 基準電圧発生回路
9,21 検出電圧出力回路
10,11 差動増幅回路
22 ラッチ回路
31 BIST回路
AD[1],AD[2],AD[3],AD[4] 補正データ信号
P1 出力トランジスタ
P2,P16,P17,N2 検出電圧補正用トランジスタ
R3,R6,R14,R15 電圧調整用の抵抗素子
Sc 制御信号
VDD1 第1の電源電圧
VDD2 第2の電源電圧
Vref 基準電圧
Vd 検出電圧
3 整流回路
4 非接触通信用アナログ回路
5 ロジック回路
6 不揮発性メモリ
7,20,30 安定化電源電圧発生回路
8,8a 基準電圧発生回路
9,21 検出電圧出力回路
10,11 差動増幅回路
22 ラッチ回路
31 BIST回路
AD[1],AD[2],AD[3],AD[4] 補正データ信号
P1 出力トランジスタ
P2,P16,P17,N2 検出電圧補正用トランジスタ
R3,R6,R14,R15 電圧調整用の抵抗素子
Sc 制御信号
VDD1 第1の電源電圧
VDD2 第2の電源電圧
Vref 基準電圧
Vd 検出電圧
Claims (7)
- 非接触通信用アンテナに接続のコイル端子に接続された非接触通信用アナログ回路と、
前記非接触通信用アナログ回路から発生する制御信号により動作するロジック回路と、
前記ロジック回路により制御される不揮発性メモリと、
前記コイル端子間の電圧差により第1の電源電圧を発生する整流回路と、
前記第1の電源電圧から第2の電源電圧を発生するとともに、前記第2の電源電圧の変動を検出した検出電圧と基準電圧との差分に応じて前記第2の電源電圧を安定化させる安定化電源電圧発生回路と、
外部からの非接触通信により、前記非接触通信用アナログ回路、前記ロジック回路および前記不揮発性メモリを介して補正データをラッチし、前記検出電圧と前記基準電圧の少なくともいずれか一方の補正のために前記ラッチした補正データを前記安定化電源電圧発生回路に供給するラッチ回路と
を備えている非接触ICカード。 - 前記安定化電源電圧発生回路は、
前記検出電圧の比較基準となる基準電圧を発生する基準電圧発生回路と、
前記第2の電源電圧を一定の比率で分圧し、前記基準電圧と比較する前記検出電圧を発生する検出電圧出力回路と、
前記検出電圧出力回路による前記検出電圧と前記基準電圧発生回路による前記基準電圧の差分に応じた制御信号を出力する差動増幅回路と、
前記制御信号によって導通状態を制御され、前記第1の電源電圧から前記第2の電源電圧を安定的に出力する出力トランジスタと
を備えている請求項1に記載の非接触ICカード。 - 前記ラッチ回路は、その補正データの出力ラインが前記安定化電源電圧発生回路における前記検出電圧出力回路に接続されている請求項2に記載の非接触ICカード。
- 前記ラッチ回路は、その補正データの出力ラインが前記安定化電源電圧発生回路における前記基準電圧発生回路に接続されている請求項2に記載の非接触ICカード。
- 前記ラッチ回路は、その補正データの出力ラインが前記安定化電源電圧発生回路における前記検出電圧出力回路および前記基準電圧発生回路に接続されている請求項2に記載の非接触ICカード。
- さらに、メモリ部の検査結果を基に、非接触状態で与えられる外部コマンドに基づいて、前記非接触通信用アナログ回路を介して冗長データを前記不揮発性メモリに書き込むBIST回路を備えている請求項1から請求項5までのいずれかに記載の非接触ICカード。
- 前記ロジック回路は、外部から非接触通信状態により入力されるコマンドが通常コマンド以外のイレギュラーコマンド時にテストモードエントリーするように構成されている請求項1から請求項6までのいずれかに記載の非接触ICカード。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004189414A JP2006011917A (ja) | 2004-06-28 | 2004-06-28 | 非接触icカード |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100662615B1 (ko) | 2006-01-13 | 2007-01-02 | 삼성전자주식회사 | 신호 변환 장치, 이를 구비한 rfid 태그 및 rfid태그의 구동 방법 |
WO2010074443A3 (ko) * | 2008-12-24 | 2010-09-23 | 삼성에스디에스 주식회사 | 접촉식 아이씨카드 판독기의 전원 인터페이스회로 |
-
2004
- 2004-06-28 JP JP2004189414A patent/JP2006011917A/ja active Pending
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US8610468B2 (en) | 2008-12-24 | 2013-12-17 | Samsung Sds Co., Ltd. | Power interface circuit of contact IC card reader |
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