JP2006011775A - Pci−xホットプラグ制御装置 - Google Patents
Pci−xホットプラグ制御装置 Download PDFInfo
- Publication number
- JP2006011775A JP2006011775A JP2004187382A JP2004187382A JP2006011775A JP 2006011775 A JP2006011775 A JP 2006011775A JP 2004187382 A JP2004187382 A JP 2004187382A JP 2004187382 A JP2004187382 A JP 2004187382A JP 2006011775 A JP2006011775 A JP 2006011775A
- Authority
- JP
- Japan
- Prior art keywords
- pci
- signal
- hot plug
- semiconductor chip
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Stored Programmes (AREA)
Abstract
【課題】PCI−Xバスシステムにおけるホットプラグの制御を簡易なハードウェア構成で効率よく行うことができるPCI−Xホットプラグ制御装置を提供する。
【解決手段】PCI−Xホットプラグ制御装置は、PCI−Xバスシステムにおけるホットプラグ制御に必要な制御信号の中の高速制御信号を処理するチップであって、専用設計され、PCI−Xスロット9に対して第2HPC8(第2の半導体チップ8)を介することなく高速制御信号を供給する第1HPC7を備えるサウスブリッジ5(第1の半導体チップ5)と、前記制御信号の中の低速制御信号を処理するチップであって、フィールドプログラマブルであり、PCI−Xスロット9に対してサウスブリッジ5を介することなく低速制御信号を供給する第2HPC8とからなる。
【選択図】図1
【解決手段】PCI−Xホットプラグ制御装置は、PCI−Xバスシステムにおけるホットプラグ制御に必要な制御信号の中の高速制御信号を処理するチップであって、専用設計され、PCI−Xスロット9に対して第2HPC8(第2の半導体チップ8)を介することなく高速制御信号を供給する第1HPC7を備えるサウスブリッジ5(第1の半導体チップ5)と、前記制御信号の中の低速制御信号を処理するチップであって、フィールドプログラマブルであり、PCI−Xスロット9に対してサウスブリッジ5を介することなく低速制御信号を供給する第2HPC8とからなる。
【選択図】図1
Description
本発明は、PCI−Xホットプラグ制御装置に関し、特に、PCI−Xバスシステムにおけるホットプラグの制御を簡易なハードウェア構成で効率よく行うことができるPCI−Xホットプラグ制御装置に関する。
PCI(Peripheral Component Interconnect )バスシステムにおいて、活性状態(コンピュータの電源ON状態)でPCIカードを抜き差しする仕様として、PCIホットプラグ(Hot Plug)規格がある。この規格に従ってPCIホットプラグを実現するためには、ホットプラグに対応するカードスロット毎に、電源制御インタフェース、LED制御、DETECT検出、PCIバス制御など、ホットプラグ制御に必要な専用の制御信号が必要になる。
PCIバスシステムでホットプラグをサポートする場合、例えば、PCIバスを制御するブリッジ(サウスブリッジ)チップに、ホットプラグ制御を実現する機能を何らかの形で追加する必要がある。そこで、例えば、PCIバスのホットプラグを制御する回路(ホットプラグ制御回路又はホットプラグコントローラ)を、ワンチップのASIC(Application Specific Integrated Circuit )又はFPGA(Field Programmable Gate Array )で構成するか、又は、ボード上に設けたハイブリッド回路で構成している(例えば、特許文献1参照)。従って、ホットプラグ制御回路はブリッジチップから完全に分離されて必要な制御信号を処理するようにし、PCIスロットがブリッジチップに外付けされた外付けチップと全ての制御信号のインタフェースをとるようにしている。
特開平11−184578号公報
PCIバスシステムをホットプラグ対応にするためには、各PCIスロット毎に、電源制御インタフェース、LED制御、DETECT検出、PCIバス制御など約13本のホットプラグに関わる専用の制御インタフェース信号が必要になる。このため、一例として1個のブリッジチップで6スロット分のホットプラグスロットを制御する場合、ブリッジチップに78(=13×6)本の信号線を追加する必要が有る。
一般に、ASICは、ゲート数と共に、ユーザ使用のピン数が増えればそのコストが高くなる。このため、ブリッジ(サウスブリッジ)チップに78ピンも追加すれば、もともと大規模なASICLSIであるブリッジチップの製造コストが更に増大してしまう。そこで、前述のように、外付けチップをブリッジチップとは別に用意して、これにPCIホットプラグ制御回路を搭載することが考えられる。しかし、外付けチップを使用する場合であっても、同様にピン数が多いことに変わりはない。このため、出荷数が多く開発費に余裕がある場合には外付けチップをASICとし、出荷数が少なく開発費に余裕がない場合には外付けチップをFPGAとしていた。
ところで、PCIバスの性能向上を図ったPCI−Xバスが提案されている。PCI−Xバスは、32ビットバスであるPCIバスとの互換性を維持しながら、ビット幅を64ビットに拡張し、高速化を図っている。そこで、PCI−Xバスに対応したホットプラグシステムを実現する必要がある。
しかし、この場合、バス幅の拡張によりただでさえピン数が増加しているので、PCI−Xホットプラグをサポートすることには大きな問題がある。即ち、PCI−Xバスを制御するブリッジチップにPCI−Xホットプラグ制御機能を備えると、そのピン数が膨大になり、到底現実的とは言えない。そこで、ブリッジチップとは別の外付けチップにPCI−Xホットプラグ制御機能を搭載することが望ましい。しかし、その一方で、ホットプラグに対応するために必要となる制御信号の全てを外付けチップにサポートさせるとすると、高速に処理又は送受信すべき信号の処理等が必要なタイミングよりも遅くなってしまい、また、外付けチップのピン数が多くなり過ぎると言う問題がある。なお、このような高速に処理等すべき信号の処理等のタイミングについての問題は、従来のPCIバスシステムにおいては存在しなかった問題である。
本発明は、PCI−Xバスシステムにおけるホットプラグの制御を簡易なハードウェア構成で効率よく行うことができるPCI−Xホットプラグ制御装置を提供することを目的とする。
本発明のPCI−Xホットプラグ制御装置は、PCI−Xバスシステムにおけるホットプラグ制御に必要な制御信号の中の高速制御信号を処理するチップであって、専用設計され、PCI−Xスロットに対して第2の半導体チップを介することなく前記高速制御信号を供給する第1の半導体チップと、前記PCI−Xバスシステムにおけるホットプラグ制御に必要な制御信号の中の低速制御信号を処理するチップであって、フィールドプログラマブルであり、PCI−Xスロットに対して前記第1の半導体チップを介することなく前記低速制御信号を供給する第2の半導体チップとからなる。
本発明によれば、PCI−Xバスシステムにおけるホットプラグ制御に必要な制御信号を高速制御信号と低速制御信号とに分け、各々を処理する第1の半導体チップと第2の半導体チップとPCI−Xホットプラグ制御装置を構成し、かつ、第1の半導体チップとして専用設計されたもの(LSI)を用い第2の半導体チップとしてフィールドプログラマブルなもの(LSI)を用いる。従って、ホットプラグ制御信号は第1及び第2の半導体チップで分担して処理(又は送受信)され、PCI−Xスロットは、高速制御信号については第1の半導体チップとインタフェースをとり、低速制御信号については第2の半導体チップとインタフェースをとる。これにより、一部の制御信号に対する高速処理の要求を満たし、かつ、できるだけ専用設計への負担を回避しつつ、ホットプラグをサポートするためのハードウェア構成を簡易なものとすることができ、また、PCI−Xバスの規格の変更にも容易に対応することができる。例えば、当該変更部分が高速制御信号である場合、これを搭載する第1の半導体チップの側のみを設計変更すれば当該変更に対応することができ、また、第1の半導体チップのピン数に余裕があるのでピン数の増加にも対応することができる。更に、例えば第1の半導体チップとして専用設計されたもの、例えばASICを使用し、第2の半導体チップとしてフィールドプログラマブルなもの、例えばFPGAを使用すれば、PCI−Xホットプラグに対応するために必要となる信号ピンを、ASICとFPGAに分配することができるので、ASICのピン数の追加を少なくしてそのコストを抑えることができる。また、FPGAは比較的多ピンでも低速度のI/Oを使用できるものであれば低価格なため、ASICの他に第2の半導体チップとしてFPGA(又はCPLD:Complex Programmable Logic Device )を使用しても、ASICのピンの増加に比較すればコストを低くすることができる。従って、以上から、PCI−X対応のホットプラグ制御システム又は装置を、高速性を満たしつつ、簡易な構成により全体として低コストで実現することができる。
図1は、PCI−Xホットプラグシステム構成図であり、本発明のPCI−Xホットプラグ制御装置を備えるコンピュータシステム、例えばパーソナルコンピュータの構成を示す。このコンピュータシステムは、CPU(中央演算処理装置)1、VC(ビデオコントローラ)2、MEM(メモリ)3、ノースブリッジ(ホストブリッジ)4、サウスブリッジ5、本発明のPCI−Xホットプラグ制御装置であるHPC(ホットプラグコントローラ)6、複数のPCI−Xスロット9を備える。各々のPCI−Xスロット9には、図示しないが、ビデオカードやSCSIカード等の種々のPCI−Xカードが挿入される。
ノースブリッジ(又は、ノースブリッジチップ)4は、例えばマザーボード(図示せず)上の1個の半導体チップ(LSIチップ:大規模集積回路チップ)として構成され、プロセッサからなるCPU1とPCI−Xバス(PCI−Xスロット9)とを接続するシステムコントローラである。ノースブリッジ4には、例えばVC2、MEM3等が接続される。
サウスブリッジ(又は、サウスブリッジチップ)5は、例えばマザーボード(図示せず)上の1個の半導体チップとして構成され、PCI−Xバスとを接続するシステムコントローラである。サウスブリッジ5には、PCI−XバスシステムのためのPCI−Xスロット9等が接続される。PCI−Xスロット9には、前述のように、PCI−Xカードが挿入される。PCI−Xバスは、周知のように、64ビットのバスであり、クロック周波数は最速133MHzであり、データ転送速度は最大1Gバイト/秒である。
このPCI−Xバスシステムにおいてホットプラグを実現するために、本発明においては、PCI−Xホットプラグ制御装置であるHPC6が設けられる。HPC6は、第1HPC7と、第1HPC7とは別に設けられた第2HPC8とから構成される。即ち、HPC6は、PCI−Xホットプラグに対応するために必要となる制御信号を高速制御信号及び低速制御信号に分け、各々、第1HPC7及び第2HPC8において処理(又は送受信)する。高速制御信号は、処理又は送受信が高速でなければならない(高速制御が必要な信号)信号である。低速制御信号は、処理又は送受信が低速で何ら問題のない(高速制御が不必要な信号又は低速制御で良い)信号である。
第1HPC7は、図1に示すように、サウスブリッジ5に設けられる(内蔵される) 。サウスブリッジ5は、例えばDMAC(DMAコントローラ)等を内蔵する場合もある。第2HPC8は、サウスブリッジ5とは別に設けられた半導体チップに設けられる。従って、HPC6は、第1HPC7の設けられたサウスブリッジ5(第1の半導体チップ5)と、第2HPC8である第2の半導体チップ8とから構成される。以上から判るように、HPC6は、PCI−Xバス制御信号の中の高速制御信号及び低速制御信号を、各々、第1の半導体チップ5である(に内蔵された)第1HPC7及び第2の半導体チップ8である第2HPC8において処理(又は送受信、以下同じ)する。
なお、周知のように、PCI−XバスはPCIバスとの互換性を有する。従って、本発明のPCI−Xホットプラグ制御装置(HPC6)も、また、PCI−Xバスのホットプラグを実現するのみでなく、PCIバスのホットプラグを実現する。このように、本発明のHPC6は、PCIホットプラグ制御装置でもある。即ち、HPC6はPCI/PCI−Xホットプラグ制御装置であり、サウスブリッジ5はPCI/PCI−Xブリッジチップである。
第1HPC7が設けられたサウスブリッジ5(第1の半導体チップ5)は、PCI−Xバスシステムにおけるホットプラグ制御に必要な制御信号の中の高速制御信号を処理し、PCI−Xスロット9に対して、第2HPC8(第2の半導体チップ8)を介することなく、高速制御信号を供給する。サウスブリッジ5は、専用設計されたLSI、即ち、ASICからなる。従って、高速制御信号は、ASICからなるブリッジチップ(サウスブリッジ5)において処理される。
PCI−Xスロット9は、第2HPC8(である第2の半導体チップ8)とではなく、ブリッジチップ(サウスブリッジ5)と、高速制御信号のインタフェースをとる。これにより、高速制御信号は、図1に示すように、PCI−Xスロット9とサウスブリッジ5(第1の半導体チップ5)とを接続する専用の制御信号線10を介して、これらの間で送受信される。PCI−Xスロット9の高速制御信号が伝搬される制御信号線10は、サウスブリッジ5に接続される。
高速制御信号を処理する第1HPC7をASICであるサウスブリッジ5(第1の半導体チップ5)により構成する理由は、以下の通りである。即ち、ASICはチップ設計の段階からの専用設計であるので、最適設計が可能である。従って、冗長な素子が事実上含まれておらず、チップ内部でのレイアウトや配線が最適なものとされる結果、高速での信号処理が可能である。これにより、真に高速での処理が必要な信号をその要求される時間内で出力することができる。また、低価格のFPGAでは、PCI−Xのクロック周波数133MHz(又は、これより高い周波数)に対応した高速制御ができない。このため、高速制御信号は、ASICであるサウスブリッジ5において処理する。一方、以下に述べるように、高速制御信号の数を可能な限り抑えているので、これを(サウスブリッジ5である)ASICに追加しても、ピン数の増加によるコスト増を最小限に抑えることができる。
第2HPC8(第2の半導体チップ8)は、PCI−Xバスシステムにおけるホットプラグ制御に必要な制御信号の中の低速制御信号を処理し、PCI−Xスロット9に対して、第1HPC7を内蔵するサウスブリッジ5(第1の半導体チップ5)を介することなく、低速制御信号を供給する。第2HPC8である第2の半導体チップ8は、フィールドプログラマブルな半導体チップ、例えばFPGAからなる。即ち、低速制御信号はFPGAからなる(サウスブリッジ5に外付けされた)外付けチップにおいて処理される。なお、低速制御信号を処理する第2HPC8(第2の半導体チップ8)は、FPGAとほぼ同等の効果の期待できるCPLDからなっていても良い。
第2HPC8において低速制御信号を形成するための所定の信号(制御信号及び監視信号)は、図1に示すように、専用の複数の制御信号線12を介して、サウスブリッジ5の第1HPC7から供給される。即ち、サウスブリッジ5は、第2HPC8との間で制御信号線12を介して所定の通信を行なうことにより、PCI−Xバスの制御及び監視を行う。これにより、HPC6を第1HPC7と第2HPC8とで構成し、PCI−Xホットプラグ制御を実現することができる。
また、第2HPC8は、複数の制御信号線12の状態に基づいて、PCI−Xホットプラグ(PCI−Xスロット9)の状態を示す複数のレジスタ(図示せず)を備える。これらのレジスタは、CPU1によるPCI−Xホットプラグの制御及び監視用のものである。即ち、CPU1は、これらのレジスタにアクセスすることにより、PCI−Xホットプラグの状態を知り、PCI−Xホットプラグの制御及び監視を行なうことができる。
PCI−Xスロット9は、サウスブリッジ5の第1HPC7ではなく、当該外付けチップである第2HPC8と低速制御信号のインタフェースをとる。低速制御信号は、図1に示すように、PCI−Xスロット9と第2HPC8(第2の半導体チップ8)とを接続する専用の制御信号線11を介して、これらの間で送受信される。即ち、PCI−Xスロット9の低速制御信号が伝搬される制御信号線11は、第2HPC8に接続される。
第2HPC8(第2の半導体チップ8)をFPGA又はCPLD等のフィールドプログラマブルな半導体チップにより構成する理由は、以下の通りである。即ち、FPGA等は、チップが専用設計されていないので、その処理はASICでの処理よりも低速である。しかし、フィールドプログラマブル、即ち、LSIメーカーがFPGA等を市場に出荷した後において、ユーザがその処理を出力タイミングを含めて所望の処理とするように設定する(プログラムする)ことができる。従って、低速制御信号の規格の変更には柔軟に対応することができる。一方、以下に述べるように、低速制御信号の数が多くても、これをFPGA等に追加しても、あまりコスト増とはならない。
以上のように、本発明においては、高速制御信号は、ASICからなるPCI/PCI−Xブリッジチップであり第1HPC7を内蔵するサウスブリッジ5からインタフェースをとる。低速制御信号は、FPGA(又は、CPLD)からなるサウスブリッジ5の外付けチップである第2HPC8からインタフェースをとる。これにより、本発明においては、2チップ構成でPCI−Xホットプラグ制御装置を実現する。
高速制御信号は、図2に示すように、REQ64 信号、DEVSEL信号、STOP信号、TRDY信号、SLOT_RESET 信号である。これらの信号については、PCI−Xバス及びそのホットプラグの関連規格書に詳しく述べられている。例えば、「PCI Hot-Plug Specification Revision 1.1, June 20, 2001」「PCI Standard Hot-Plug Controller and Subsystem Specification Revision 1.0, June 20, 2001」等がある。
REQ64 信号、DEVSEL信号、STOP信号、TRDY信号は、PCI−Xスロット9とサウスブリッジ5(第1の半導体チップ5)とをスイッチユニットSWを介して接続する同一の専用の制御信号線101を介して、これらの間で送受信される。スイッチユニットSWの制御信号は、図2に示すように、第2HPC8(第2の半導体チップ8)から供給される。スイッチユニットSWは、専用の制御信号線101をサウスブリッジ5側とPCI−Xスロット9側とに電気的に分離するための双方向のスイッチであって、トランジスタ(例えば、MOSFET)からなるスイッチである。
REQ64 信号は、従来は、ASIC又はFPGAからなるワンチップのホットプラグコントローラ(HPC)において処理されていた。しかし、REQ64 信号は、PCI−Xバスシステムにおいて新たに規定された後述するタイミングの制約から、高速で処理する必要がある(望ましい)ことが判った。従って、REQ64 信号は、高速での処理が可能な第1HPC7の内蔵されるサウスブリッジ5において処理される。
DEVSEL信号、STOP信号、TRDY信号は、PCI−Xバスシステムにおいて新たに追加された信号であり、PCI−Xの動作モード(クロック周波数)を通知するための信号である。これらの3個の制御信号は、図3及び図4に示すように、PCI−Xバスシステムにおいて新たに規定されたタイミングの制約から、高速で処理する必要がある(望ましい)ことが判った。従って、DEVSEL信号、STOP信号、TRDY信号は、高速での処理が可能な第1HPC7の内蔵されるサウスブリッジ5において処理される。
即ち、PCI−Xバスシステムにおいては、SLOT_RESET 信号の解除(ディアサート)時に、REQ64 信号によりマザーボードが64ビットバス幅であることを通知する必要があるが、これに加えて、その動作モードをも通知しなければならない。この動作モードの通知は、図3に示すように、DEVSEL信号、STOP信号、TRDY信号のハイレベル(H)又はロウレベル(L)の組合せにより行なわれる。この時、PCI−Xバスの規格により、SLOT_RESET 信号のハイレベルから50nSec(ナノ秒)以内に、DEVSEL信号、STOP信号、TRDY信号は元の値(レベル)に切り替わって(戻って)、これにより、初期化シーケンスを完了していなければならない。従って、これらの3個の制御信号は高速で処理されなければならない。また、図3から判るように、REQ64 信号のロウレベルがこれらの3個の制御信号の有効期間を定めるようにされる。従って、REQ64 信号も高速で処理されなければならない。
SLOT_RESET 信号は、従来は、ASIC又はFPGAからなるワンチップのホットプラグコントローラ(HPC)において処理していた。しかし、SLOT_RESET 信号は、PCI−Xバスシステムにおいて新たに規定されたタイミングの制約から、高速で処理する必要がある(望ましい)ことが判った。即ち、SLOT_RESET 信号は、本来は、中間速度の制御信号であるが、図3に示すように、種々のタイミング信号との関係からの制約により、高速で処理することが望ましい信号である。従って、SLOT_RESET 信号は、高速での処理が可能な第1HPC7の内蔵されるサウスブリッジ5において処理される。
SLOT_RESET 信号は、PCI−Xスロット9とサウスブリッジ5(第1の半導体チップ5)とを直接接続する専用の制御信号線102を介して、これらの間で送受信される。このSLOT_RESET 信号は、上述のREQ64 信号、DEVSEL信号、STOP信号、TRDY信号程には高速である必要はない(中間速度の制御信号である)。従って、SLOT_RESET 信号のためには、REQ64 信号等の制御信号線101とは別の制御信号線102が用いられる。
以上の5個の制御信号さえ高速で処理すれば、他の制御信号は高速で処理するには及ばず、また、他の制御信号の処理をタイミングに余裕を持って行なうことができる。このように、全ての制御信号の処理を処理速度の観点から同等にする必要はない。従って、これらの5個の制御信号(高速制御信号)のみを、ASICであるサウスブリッジ5で処理する。このために、サウスブリッジ5に第1HPC7を内蔵する。これにより、ASICであるサウスブリッジ5のピン(端子)数の増加を必要最小限に抑えることができる。
低速制御信号は、図2に示すように、green 用のLED 制御信号、amber 用のLED 制御信号、DETECT信号、PCI−Xカード種別識別用のPCIXCAP 信号、PCI−Xカード種別識別用のPRSNT 信号、PCI−Xカード種別識別用のM66EN 信号、電源制御用のPOW _FAULT 信号、電源制御用のPOW _GOOD信号、電源制御用のPOW _ON信号、REQ64/DEVSEL/STOP/TRDY等を含むPCI−Xバスの制御用のBUS _ON信号である。これらの信号についても、前述したPCI−X及びそのホットプラグの関連規格書に詳しく述べられている。
PCI−Xカード種別識別用のPCIXCAP 信号は、PCI−Xバスシステムにおいて新たに追加された信号であり、PCI−Xスロット9に挿入された当該PCI−Xカード(Add-in Card )が前述のどの周波数まで対応しているかを示す信号である。PCIXCAP 信号は、以下に述べるように、PCI−Xカードの挿入によりそのレベルが決定される信号であるので、高速制御である必要はない(低速制御で良い)。PCIXCAP 信号は、PCI−Xスロット9と第2の半導体チップ8とを、3レベル電圧比較器を介して接続する専用の制御信号線11を介して、これらの間で送受信される。
即ち、マザーボード上のPCIXCAP 信号ピン(端子)は5キロΩ以上の抵抗でプルアップする必要がある。また、PCI−Xスロット9に挿入されたPCI−Xカードのバスシステム及びそのクロック周波数(動作周波数)に応じて、図5に示すように、接続を設定する必要がある。即ち、PCI−Xカードの挿入により、PCI−Xスロット9のPCIXCAP 信号ピンは、図5に示す状態とされる。ここで、設定され得る接続は、規格書によれば、3種類存在する。即ち、動作周波数が133MHz(及び100MHz)の場合には非接続(NC)、66MHzの場合にはプルダウン(10キロΩの抵抗を用いる)、PCIバスの場合には接地接続(グランド)である。そこで、図2に示すように、制御信号線11に3レベル電圧比較器を設けることにより、当該挿入されたPCI−Xカードがいずれであるかを識別する。
以上のPCIXCAP 信号を追加した低速制御信号(高速制御信号とするものを除く)は、高速で処理するには及ばない。即ち、前述のように、高速制御信号の処理速度と同等にする必要はない。従って、これらの低速制御信号を、FPGA(又はCPLD)からなる第2HPC8で処理する。このために、サウスブリッジ5とは独立に、これに対する外付けの第2の半導体チップ8として、第2HPC8を設ける。これにより、ASICであるサウスブリッジ5のピン(端子)数の増加なしで、低速制御信号を処理し、その開発コストを抑え、規格の変更に柔軟に対応することができる。
このように、本発明によれば、DEVSEL信号、STOP信号、TRDY信号を、ASICであるサウスブリッジ5(に内蔵した第1HPC7)において処理することにより、高速処理の要求を満たす。また、従来は外付けチップで処理されていたREQ64 信号、SLOT_RESET 信号も、ASICであるサウスブリッジ5(に内蔵した第1HPC7)における処理に変更することにより、高速処理の要求を満たす。一方、新たに追加されたPCIXCAP 信号を、FPGAである第2HPC8において処理することにより、ASICのピン数の増加を抑えている。また、従来は外付けチップで処理されていた上記以外の信号も、FPGAである第2HPC8において処理することにより、ASICのピン数の増加を抑えている。
以上から把握できるように、本発明の実施形態の特徴を述べると以下のようである。
(付記1)PCI−Xバスシステムにおけるホットプラグ制御に必要な制御信号の中の高速制御信号を処理するチップであって、専用設計され、PCI−Xスロットに対して第2の半導体チップを介することなく前記高速制御信号を供給する第1の半導体チップと、
前記PCI−Xバスシステムにおけるホットプラグ制御に必要な制御信号の中の低速制御信号を処理するチップであって、フィールドプログラマブルであり、PCI−Xスロットに対して前記第1の半導体チップを介することなく前記低速制御信号を供給する第2の半導体チップとからなる
ことを特徴とするPCI−Xホットプラグ制御装置。
前記PCI−Xバスシステムにおけるホットプラグ制御に必要な制御信号の中の低速制御信号を処理するチップであって、フィールドプログラマブルであり、PCI−Xスロットに対して前記第1の半導体チップを介することなく前記低速制御信号を供給する第2の半導体チップとからなる
ことを特徴とするPCI−Xホットプラグ制御装置。
(付記2)前記第1の半導体チップはASICからなり、前記第2の半導体チップはFPGA又はCPLDからなる
ことを特徴とする付記1に記載のPCI−Xホットプラグ制御装置。
ことを特徴とする付記1に記載のPCI−Xホットプラグ制御装置。
(付記3)前記高速制御信号は、REQ64 信号、DEVSEL信号、STOP信号、TRDY信号、SLOT_RESET 信号であり、
前記低速制御信号は、green 用のLED 制御信号、amber 用のLED 制御信号、DETECT信号、PCI−Xカード種別識別用のPCIXCAP 信号、PCI−Xカード種別識別用のPRSNT 信号、PCI−Xカード種別識別用のM66EN 信号、電源制御用のPOW _FAULT 信号、電源制御用のPOW _GOOD信号、電源制御用のPOW _ON信号、REQ64/DEVSEL/STOP/TRDY等を含むPCI−Xバスの制御用のBUS _ON信号である
ことを特徴とする付記1に記載のPCI−Xホットプラグ制御装置。
前記低速制御信号は、green 用のLED 制御信号、amber 用のLED 制御信号、DETECT信号、PCI−Xカード種別識別用のPCIXCAP 信号、PCI−Xカード種別識別用のPRSNT 信号、PCI−Xカード種別識別用のM66EN 信号、電源制御用のPOW _FAULT 信号、電源制御用のPOW _GOOD信号、電源制御用のPOW _ON信号、REQ64/DEVSEL/STOP/TRDY等を含むPCI−Xバスの制御用のBUS _ON信号である
ことを特徴とする付記1に記載のPCI−Xホットプラグ制御装置。
(付記4)前記REQ64 信号、DEVSEL信号、STOP信号、TRDY信号は、前記PCI−Xスロットと第1の半導体チップとをスイッチユニットを介して接続する同一の専用の制御信号線を介して送受信される
ことを特徴とする付記3に記載のPCI−Xホットプラグ制御装置。
ことを特徴とする付記3に記載のPCI−Xホットプラグ制御装置。
(付記5)前記スイッチユニットの制御信号は、前記第2の半導体チップから供給される
ことを特徴とする付記4に記載のPCI−Xホットプラグ制御装置。
ことを特徴とする付記4に記載のPCI−Xホットプラグ制御装置。
(付記6)前記SLOT_RESET 信号は、前記PCI−Xスロットと第1の半導体チップとを直接接続する専用の制御信号線を介して送受信される
ことを特徴とする付記3に記載のPCI−Xホットプラグ制御装置。
ことを特徴とする付記3に記載のPCI−Xホットプラグ制御装置。
(付記7)前記PCI−Xカード種別識別用のPCIXCAP 信号は、前記PCI−Xスロットと第2の半導体チップとを3レベル電圧比較器を介して接続する専用の制御信号線を介して送受信される
ことを特徴とする付記3に記載のPCI−Xホットプラグ制御装置。
ことを特徴とする付記3に記載のPCI−Xホットプラグ制御装置。
(付記8)前記第2の半導体チップにおいて前記低速制御信号を形成するための所定の信号は、前記第1の半導体チップから供給される
ことを特徴とする付記1に記載のPCI−Xホットプラグ制御装置。
ことを特徴とする付記1に記載のPCI−Xホットプラグ制御装置。
以上、説明したように、本発明によれば、PCI−Xホットプラグ制御装置において、PCI−Xバスシステムにおけるホットプラグ制御に必要な制御信号を高速制御信号及び低速制御信号に分け、各々、第1の半導体チップ及び第2の半導体チップで分担して処理し、かつ、第1の半導体チップとして専用設計LSIを用い第2の半導体チップとしてフィールドプログラマブルLSIを用いる。これにより、PCI−Xスロットは、高速制御信号については第1の半導体チップとインタフェースをとり、低速制御信号については第2の半導体チップとインタフェースをとる。これにより、一部の制御信号に対する高速処理の要求を満たし、かつ、できるだけ専用設計への負担を回避しつつ、ホットプラグをサポートするためのハードウェア構成を簡易なものとすることができ、PCI−Xバスの規格の変更にも容易に対応することができる。また、第1の半導体チップとしてASICを使用し第2の半導体チップとしてFPGAを使用することにより、ASICのピン数の追加を少なくしてコストを抑え、全体として低コストでPCI−Xホットプラグ制御装置を実現することができる。
1 CPU
2 VC
3 MEM
4 ノースブリッジ
5 サウスブリッジ(第1の半導体チップ)
6 HPC(ホットプラグコントローラ)
7 第1HPC
8 第2HPC(第2の半導体チップ)
9 PCI−Xスロット
2 VC
3 MEM
4 ノースブリッジ
5 サウスブリッジ(第1の半導体チップ)
6 HPC(ホットプラグコントローラ)
7 第1HPC
8 第2HPC(第2の半導体チップ)
9 PCI−Xスロット
Claims (4)
- PCI−Xバスシステムにおけるホットプラグ制御に必要な制御信号の中の高速制御信号を処理するチップであって、専用設計され、PCI−Xスロットに対して第2の半導体チップを介することなく前記高速制御信号を供給する第1の半導体チップと、
前記PCI−Xバスシステムにおけるホットプラグ制御に必要な制御信号の中の低速制御信号を処理するチップであって、フィールドプログラマブルであり、PCI−Xスロットに対して前記第1の半導体チップを介することなく前記低速制御信号を供給する第2の半導体チップとからなる
ことを特徴とするPCI−Xホットプラグ制御装置。 - 前記第1の半導体チップはASICからなり、前記第2の半導体チップはFPGA又はCPLDからなる
ことを特徴とする請求項1に記載のPCI−Xホットプラグ制御装置。 - 前記高速制御信号は、REQ64 信号、DEVSEL信号、STOP信号、TRDY信号、SLOT_RESET 信号であり、
前記低速制御信号は、green 用のLED 制御信号、amber 用のLED 制御信号、DETECT信号、PCI−Xカード種別識別用のPCIXCAP 信号、PCI−Xカード種別識別用のPRSNT 信号、PCI−Xカード種別識別用のM66EN 信号、電源制御用のPOW _FAULT 信号、電源制御用のPOW _GOOD信号、電源制御用のPOW _ON信号、REQ64/DEVSEL/STOP/TRDY等を含むPCI−Xバスの制御用のBUS _ON信号である
ことを特徴とする請求項1に記載のPCI−Xホットプラグ制御装置。 - 前記第2の半導体チップにおいて前記低速制御信号を形成するための所定の信号は、前記第1の半導体チップから供給される
ことを特徴とする請求項1に記載のPCI−Xホットプラグ制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004187382A JP2006011775A (ja) | 2004-06-25 | 2004-06-25 | Pci−xホットプラグ制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004187382A JP2006011775A (ja) | 2004-06-25 | 2004-06-25 | Pci−xホットプラグ制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006011775A true JP2006011775A (ja) | 2006-01-12 |
Family
ID=35778981
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004187382A Withdrawn JP2006011775A (ja) | 2004-06-25 | 2004-06-25 | Pci−xホットプラグ制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006011775A (ja) |
-
2004
- 2004-06-25 JP JP2004187382A patent/JP2006011775A/ja not_active Withdrawn
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20150347345A1 (en) | Gen3 pci-express riser | |
JP3128932U (ja) | Cpuカード及びコンピュータ | |
US20140025851A1 (en) | Double density i2c system | |
KR20050044247A (ko) | 피시아이 익스프레스 링크의 동적 재구성 방법 및 장치 | |
WO2002077835A1 (fr) | Dispositif a semi-conducteurs de commande de communication et systeme d'interface | |
US10210128B2 (en) | Redirection of lane resources | |
JP2000082035A (ja) | 様々な周波数動作をサポ―トする複数の周辺構成要素相互接続バスをサポ―トする方法およびシステム | |
US11921652B2 (en) | Method, apparatus and system for device transparent grouping of devices on a bus | |
US20120059977A1 (en) | Electronic device, controller for accessing a plurality of chips via at least one bus, and method for accessing a plurality of chips via at least one bus | |
WO2013025221A1 (en) | Connecting expansion slots | |
US20060041701A1 (en) | Method and device for adjusting lane ordering of peripheral component interconnect express | |
US9665526B2 (en) | Implementing IO expansion cards | |
US6438624B1 (en) | Configurable I/O expander addressing for I/O drawers in a multi-drawer rack server system | |
JP2005158076A (ja) | コンピューティング・システムにおける周辺装置用ユニバーサル・コントローラ | |
WO2016122480A1 (en) | Bidirectional lane routing | |
EP1728170A2 (en) | Signaling arrangement and approach therefor | |
CN112988637A (zh) | 促进与i2c的向后兼容性的i3c集线器 | |
US7099966B2 (en) | Point-to-point electrical loading for a multi-drop bus | |
CN101599050A (zh) | 可适配的pci-e控制器核及其方法 | |
JP2006011775A (ja) | Pci−xホットプラグ制御装置 | |
CN106909198B (zh) | 一种外接装置、电子装置及电子系统 | |
JP2009187172A (ja) | サーバ装置及びその筐体 | |
US20060095645A1 (en) | Multi-function chipset and related method | |
CN102902647B (zh) | 设置在i2c从机印刷电路板的asic芯片和印刷电路板 | |
US7668985B2 (en) | Information processing apparatus with upgradeable modular components including processor, system memory, and hard disk drives |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070904 |